JP7538345B2 - マルチチップモジュールの寿命を評価するための評価モジュール及び評価方法 - Google Patents

マルチチップモジュールの寿命を評価するための評価モジュール及び評価方法 Download PDF

Info

Publication number
JP7538345B2
JP7538345B2 JP2023519405A JP2023519405A JP7538345B2 JP 7538345 B2 JP7538345 B2 JP 7538345B2 JP 2023519405 A JP2023519405 A JP 2023519405A JP 2023519405 A JP2023519405 A JP 2023519405A JP 7538345 B2 JP7538345 B2 JP 7538345B2
Authority
JP
Japan
Prior art keywords
chip
module
evaluation
substrate
life
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023519405A
Other languages
English (en)
Other versions
JP2023543050A (ja
Inventor
リャン リン
ハン ルビン
カン ヨン
リウ シューダン
ホー マオジュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of JP2023543050A publication Critical patent/JP2023543050A/ja
Application granted granted Critical
Publication of JP7538345B2 publication Critical patent/JP7538345B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2884Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26Testing of individual semiconductor devices
    • G01R31/2642Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Description

本願は電子デバイスのテストの技術分野に関し、特にマルチチップモジュールの寿命を評価するための評価モジュール及び評価方法に関する。
マルチチップモジュール(Multichip Module)は、ほぼ2つ以上のマイクロ回路(例えば、個別の半導体デバイス、集積回路など)を含むモジュールである。マルチチップモジュールにおいては、複数のデバイスが同一基板上に設けられ、単一の部材としてパッケージされる。例えば、炭化珪素(SiC)モジュールは、直列若しくは並列に接続され、又は、ハーフブリッジ若しくはフルブリッジ構造を形成し、また、従来の片面放熱のボンディングワイヤパッケージ若しくは両面放熱のボンディングワイヤなしパッケージを用いて単一のモジュールを形成し得る、基板上に設けられた複数のMOSFETチップを含む。
マルチチップモジュールの配置構造又はパッケージ形態の変化又は最先端モジュールの登場に伴い、モジュールの信頼性をテストして寿命を評価するために、大量のモジュールに対して加速劣化実験を行う必要がある。マルチチップモジュールは複数のチップを含み、そのコストは、一般的にシングルチップモジュールよりも数倍高いため、テスト過程全体で多大なデバイスコストがかかり、また、マルチチップモジュールの構造が複雑であることから、それに組み合わせられるテストシステムも信頼性及び寿命評価のコストを大幅に増加させ、また、テスト及び評価過程をより複雑にしている。
そのため、テストコストを削減し、評価過程を簡素化するために、マルチチップモジュールの信頼性及び寿命を評価する改善策が必要である。
本願の目的は、従来のマルチチップモジュール寿命の評価方法における欠点に対して、テストコストを削減し、評価過程を簡素化するために、簡素化されたマルチチップモジュール寿命を評価するための評価モジュール及び評価方法を提供することにある。
本発明の一態様によれば、第1の基板と第1の基板上の取付位置に配置された複数の被評価チップとを含むマルチチップモジュールの寿命を評価するために用いられる評価モジュールであって、前記マルチチップモジュールの前記第1の基板と同等に構成されており、且つ、前記マルチチップモジュールの前記第1の基板上の取付位置に対応する取付位置を有する第2の基板と、前記マルチチップモジュールの前記複数の被評価チップと同等に構成されており、且つ、その数は前記マルチチップモジュールの前記複数の被評価チップの数よりも少なくとも1つ少ない、少なくとも1つの評価チップと、を備え、前記少なくとも1つの評価チップは、前記少なくとも1つの評価チップと前記マルチチップモジュール上の対応する取付位置に配置された評価チップとが、放熱性能及び受ける熱応力において同等になるように、前記第2の基板上の少なくとも1つの取付位置に配置される、評価モジュールが提供される。
本願の他の態様によれば、マルチチップモジュールの寿命を評価するための方法であって、
上記の評価モジュールを準備するステップaと、
複数群のテスト応力及び前記評価モジュールの数を決定するステップbと、
前記評価モジュールに対して加速寿命テストを行うステップcと、
前記評価モジュールの各群のテスト応力での信頼性関数を計算するステップdと、
前記評価モジュールの寿命予測モデルを計算するステップeと、
前記マルチチップモジュールの各群のテスト応力での信頼性関数を計算するステップfと、
前記マルチチップモジュールの寿命予測モデルを計算するステップgと、
前記マルチチップモジュールの実際の動作状況での寿命を計算するステップhと、
を含む方法がさらに提供される。
本願の評価モジュールは、被評価のマルチチップモジュールと比較して、チップの数が低減し、また、チップの放熱性能及び受ける熱応力が基本的に変化しない状況で評価モジュールに対して加速劣化実験を行い、等価寿命評価方法を利用してマルチチップモジュールの等価寿命を計算するため、テストコストを大幅に削減し、テスト過程を簡素化することができる。
以下、図面を参照しながら、本願の例示的な実施例を詳細に説明する。なお、各図面の縮尺は、明確に説明するために異なる可能性があるが、これは、本願に対する理解に影響するものではない。
本願の実施例によるマルチチップモジュールの模式的側面図である。 図1における線I-I’に沿って切断されたマルチチップモジュールの模式的断面図である。 本願の実施例による図1に示すマルチチップモジュールの寿命を評価するための評価モジュールの模式的側面図である。 図3におけるII-II’に沿って切断された評価モジュールの模式的断面図である。 本願の実施例による図3に示す評価モジュールを利用して図1に示すマルチチップモジュールの寿命を評価する評価方法の模式的フローチャートである。 図5に示す評価方法でテスト応力を決定する方法の模式的フローチャートである。 図5に示す評価方法における評価モジュール及びマルチチップモジュールの信頼性関数の曲線模式図である。
以下、例を参照しながら本願の例示的な実施例を詳細に説明する。本願の実施例においては、パワーSiCモジュールの寿命を評価するための評価モジュール及び評価方法を例にして本願を説明する。ただし、当業者は、これらの例示的な実施例が本願に対して何らかの限定を構成することを意味するものではないことを理解すべきである。例えば、本願の原理は、情報を処理する電子モジュールなどの評価に使用可能である。
また、本願の実施例における特徴は、競合しない場合、互いに組み合わせることができる。簡潔にするために、図面においては他の部材及びステップを省略しているが、これは本願の評価モジュールが他の部材を含んではならないことを示しているわけではなく、また、本願の評価方法が他のステップを含んではならないことを示しているわけでもない。図面における各部材の寸法、比例関係及び部材とステップの数は、いずれも本願に対する限定とみなされるものではないことを理解すべきである。
なお、本明細書においては、「第1の」、「第2の」などの用語は、様々な要素を説明するために使用されるが、これらの要素は、これらの用語により限定されるべきものではない。これらの用語は、1つの要素と他の要素とを区別するためのものにすぎない。例えば、本願の範囲を逸脱しない場合、第1の要素は第2の要素と称してもよく、また同様に、第2の素子は、第1の素子と称してもよい。
以下、典型的な両面放熱パッケージされた6チップSiCモジュールを評価されるマルチチップモジュールとして本願を説明する。図1及び図2に示すように、評価されるマルチチップモジュール(例えば、1200V、100Aの6チップSiC両面放熱ハーフブリッジモジュール)100は、第1の基板110と被評価チップ(例えば、炭化珪素MOSFETチップ)130とを含み、第1の基板110上に6つの取付位置が設けられ、それぞれ数字1、2、3、4、5及び6で示され、また、6つの被評価チップ130が第1の基板110上の6つの取付位置に設けられる。具体的には、取付位置1乃至3に位置する3つの被評価チップが上アーム117を形成し、取付位置4乃至6に位置する3つの被評価チップが下アーム118を形成することにより、各アームが3つの並列された被評価チップ130を含むようにする。各被評価チップ130の底面側は、ナノ銀114によって第1の基板110上に取り付けられ(例えば、焼結によって)、また、高熱伝導率で高電気伝導率の金属柱(例えば、銅柱)115は、ナノ銀114によって被評価チップ130の頂面側に取り付けられる。金属柱115の他方側も、ナノ銀114によって第3の基板120上に取り付けられる。第1の放熱器141と第3の放熱器142とは、熱伝導性シリコングリス113によって第1の基板110と第3の基板120とにそれぞれ接続される。また、図1及び図2においては、第1の基板110と第3の基板120とは、それぞれ三層構造、即ち、二層の銅箔ベタ111と二層の銅箔ベタ111との間に位置する一層の窒化アルミニウムセラミックス層112を含むことをさらに示すが、本願は、これに限定されるものではなく、第1の基板110と第3の基板120とは、単層、二層又はそれ以上の層の構造であるものとしてもよく、また、任意の適当な材料により作製されるものとしてもよい。
このようなマルチチップパッケージ構造においては、被評価チップのコストがモジュール全体のコストの80%以上を占め、パワーモジュールの寿命評価を完了するために必要な被評価チップのコストが総コストの90%近くを占める。そのため、被評価チップのコストを削減し、即ち、チップの数を低減することは、マルチチップモジュールの寿命評価の重要な作業である。
本願の実施例によれば、本願の上記両面放熱パッケージされたSiCモジュールを評価するための評価モジュール200を図3及び4に示す。本願においては、シングルチップSiCモジュールを用いて、6チップSiCモジュールの寿命を評価する評価モジュール200とし、シングルチップSiCモジュールの寿命を利用して6チップSiCモジュールの等価寿命を計算する。図3に示すように、本願の評価モジュール200は、マルチチップモジュール100の第1の基板110と同等に構成されており、且つ、マルチチップモジュール100の第1の基板110上の取付位置に対応する取付位置を有する第2の基板210を含む。また、図4に示すように、評価モジュール200は、マルチチップモジュール100の被評価チップ130と同等に構成される少なくとも1つの評価チップ230(図4に1つのみ示す)をさらに含み、且つ、少なくとも1つの評価チップ230とマルチチップモジュール100上の対応する取付位置に設けられた被評価チップ130とは、放熱性能及び受ける熱応力において同等である。したがって、評価される6チップSiCモジュールと比較して、シングルチップの評価モジュール200は、チップの数が明らかに低減する。なお、図4においては、1つの評価チップ230のみ示しているが、評価モジュール200は、1つ以上の評価チップを含むものとしてもよく、ただし、評価チップ230の数は、被評価チップ130の数よりも少なくなければならず、例えば、少なくとも1つ少ない場合であっても、同様に一定の程度でチップの数を低減する効果を実現することができる。好ましくは、評価モジュール200は、1つの評価チップ230のみを含み、即ち、シングルチップの評価モジュールである。
チップの数を低減する場合、チップの数が低減した後の評価モジュール200は、マルチチップモジュール100と比較して、評価チップと両側の連結層が受けるチップジャンクション温度及び熱応力が変化しないことを確保する必要がある。図3及び図4に示すように、本願の評価モジュール200は、第2の基板210上に設けられた少なくとも1つのチップ代替部材231をさらに含み、且つ、少なくとも1つの評価チップ230と少なくとも1つのチップ代替部材231とは、評価モジュール200が評価過程において構造のバランスを保持し得るように構成される。具体的には、評価モジュール200が受ける力のアンバランスによって反り変形しないように確保することにより、評価チップ230の放熱性能及び受ける熱応力に影響することを回避する。図4に示すように、元のマルチチップモジュール100の第1の基板110上の2番、4番及び6番の取付位置における被評価チップを除去し、且つ、1番及び3番の取付位置における被評価チップをチップ代替部材(例えば、高抵抗率のSiC材料により作製される)231により代替する。1番及び3番の取付位置にチップ代替部材231を設けることにより、頂面側の第4の基板220と頂面側の第4の放熱器242とは、依然として、重力及び熱応力などの作用によって第4の基板220が反り変形してしまうことにより、5番の取付位置における被評価チップ230の放熱性能及び熱応力に影響しないように構造のバランスを保持することができる。したがって、評価モジュール200の評価チップ230とチップ代替部材231とは、第2の基板210上の取付位置をすべて占有するのではなく、評価モジュール200の第2の基板210上の少なくとも一部の取付位置に配置されているが、評価モジュール200は、依然として構造のバランスを保持し、且つ、少なくとも1つの評価チップ230とマルチチップモジュール100上の対応する取付位置に設けられた被評価チップ130とが、放熱性能及び受ける熱応力において同等になるように保持する。例えば、少なくとも1つの評価チップ230と少なくとも1つのチップ代替部材231とは、少なくとも三角形を含む多角形の頂点に配置され、第2の基板310が水平に配置されたとき、少なくとも1つの評価チップ230及び少なくとも1つのチップ代替部材231の上方に設けられた部材の重心線は、当該多角形により画定される領域を通過する。図3及び図4に示す実施例について、第4の基板220及びその上方の第4の放熱器242の重心線は、少なくとも1つの評価チップ230と少なくとも1つのチップ代替部材231とにより形成された三角形によって画定される領域を下向きに通過する。これにより、テスト過程において、第4の基板220及びその上方の第4の放熱器242は、構造のバランスを保持し、さらに、被評価チップ230の放熱性能及び熱応力が変化しないように容易に保持することを、確保することができる。
本願の実施例において、チップ代替部材231は、高抵抗率のSiC材料により作製され、第2の基板210の銅箔ベタと第4の基板220の銅箔ベタが短絡することを防止することができる一方、SiC材料の熱機械的性能は、SiCチップに良好に合わせることができ、これにより、チップの数が低減した後の評価モジュール200の熱応力及び放熱性能への影響を最大限に軽減することができる。
なお、評価モジュール200のパッケージ構造は、評価チップ230の放熱性能及び受ける熱応力が被評価モジュール上の被評価チップと比較して同等になるように保持し、且つ、評価モジュール全体の構造のバランスを保持することを確保することができる場合、チップ代替部材を設けずにパッケージ構造のいくつかの特徴によってチップ代替部材と類似する作用及び機能を提供することができる。したがって、本願は、上記のチップ代替部材を含む実施例に限定されるものではない。
なお、図3及び図4に示す評価モジュール200には、図1及び図2に示すマルチチップモジュール100と同等の部材がいくつかあり、それらは符号によって示されていない。同様に、評価モジュール200の評価チップ230の底面側は、ナノ銀214によって第2の基板210上に取り付けられ(例えば、焼結によって)、また、高熱伝導率及び高電気伝導率の金属柱(例えば、銅柱)は、ナノ銀によって評価チップ230の頂面側に設けられる。
金属柱の他方側も、ナノ銀によって第4の基板220上に取り付けられる。第2の放熱器241と第4の放熱器242とは、それぞれ熱伝導性シリコングリスによって第2の基板210と第4の基板220とに接続される。また、図3及び図4においては、第2の基板210と第4の基板220とは、それぞれ三層構造、即ち、二層の銅箔ベタと二層の銅箔ベタとの間に位置する一層の窒化アルミニウムセラミックス層を含むことがさらに示されている。同様に、第2の基板210と第4の基板220とは、単層、二層又はそれ以上の層の構造であるものとしてもよく、また、任意の適当な材料により作製されるものとしてもよい。
簡素化により、評価される6チップSiCモジュールは、評価のためのシングルチップSiCモジュールに変更され、コストは、元の1/6近くになる。下記表1は、ソフトウェアシミュレーションにより得られた評価される6チップSiCモジュールと評価のためのシングルチップSiCモジュールとの間の熱応力と温度の比較である。
Figure 0007538345000001
表1の結果から、評価のためのSiCモジュールを簡素化した後に、モジュールの放熱性能及び受ける熱応力は、基本的に影響を受けないことがわかる。したがって、シングルチップの評価モジュールに対して加速劣化実験を行い、等価寿命評価方法を利用して、評価されるマルチチップモジュールの等価寿命を計算することにより、テストコストを大幅に削減することができる。
なお、図1乃至図4においては、上下2つの基板を有し、且つ、チップが上下2つの基板の間に設けられた両面放熱パッケージされたSiCモジュールを示しているが、いくつかの評価されるマルチチップモジュールによっては、一方側の基板のみを有する可能性がある。このような場合、本願の原理に従って、一方側の基板のみを有する評価モジュールを形成可能であり、同様にチップの数を低減し、テストコストを削減する目的を実現することができる。したがって、本願は、図1乃至図4に示す具体的な構造に限定されるものではない。
以上、図1乃至図4を参照しながら、本願の実施例による評価されるマルチチップモジュール100と評価のための評価モジュール200の構造を説明した。以下、図5乃至図7を参照しながら、本願のチップの数を低減する評価モジュール200を利用してマルチチップモジュール100の寿命を評価する方法を説明する。
説明を簡素化するために、以下の説明においては、6つのチップを含むSiCモジュールを評価されるマルチチップモジュールとし、単一のチップを含むSiCモジュールを評価モジュールとする。本願のマルチチップモジュールの寿命を評価するための方法は、おおむねシングルチップ評価モジュールの加速劣化実験を行ってから、シングルチップ評価モジュールのテスト結果に基づき、6チップモジュールの等価寿命モデルを計算するものであって、具体的なステップは、図5に示すとおりである。
図5からは、シングルチップモジュールから6チップモジュールの等価寿命を評価する評価方法は、合計以下8つのステップを含むことがわかる。
a.上記の評価モジュールを準備する。評価されるマルチチップモジュールの構造により、チップの数が低減した評価モジュールを作製する。なお、評価モジュールの評価チップとマルチチップモジュール上の対応する取付位置に設けられた被評価チップとは、放熱性能及び受ける熱応力において同等になるように保持する。
b.複数群のテスト応力と必要な評価モジュールの数を決定する。
評価されるマルチチップモジュールの実際の動作状況における寿命の実際の予測を実現するために、テスト応力は、実際の動作状況に応じて受ける熱応力を得る必要がある。電気熱結合方法は、実際の動作状況から被評価モジュールが受ける熱応力への変換を実現可能であることで知られている。図6に示すように、電気熱結合方法に従って、下記のステップによって評価モジュールのテスト応力を決定することができる。
ステップS1:負荷モデルを利用して負荷変化vload(t)から負荷電流iload(t)を決定する、
ステップS2:回路モデルを利用して負荷電流iload(t)からモジュール電流idevice(t)を決定する、
ステップS3:損失モデルを利用してモジュール電流idevice(t)からモジュール損失pdevice(t)を決定する、
ステップS4:熱モデルを利用してモジュール損失pdevice(t)からチップジャンクション温度Tdevice(t)を決定する、
ステップS5:レインフロー計数法を利用してチップジャンクション温度Tdevice(t)からモジュールテスト応力ΔTとTjmを決定する。
上記電気熱結合方法は、本分野において一般的に採用されているテスト応力を決定する方法であることから、本明細書においては、これ以上説明しない。
評価モジュールの信頼性関数のパラメータを決定するために、各評価モジュールについて、少なくとも2群のテスト応力を決定する必要があり、各群のテスト応力によりテストするサンプルの数は、理論的に4つ以上でなければならない。したがって、テストする応力群の数に応じて評価モジュールの数を選択可能である。
c.評価モジュールに対して加速寿命テストを行う。ステップbにおいて決定したテスト応力に応じて、評価モジュールを、決定したテスト応力で加速劣化実験を行い、各評価モジュールの各群のテスト応力での寿命tを得るようにする。
d.評価モジュールの各群のテスト応力での信頼性関数を計算する。パワーSiCモジュールは、実際の動作状況及び加速寿命テストにおいて劣化故障を生じるため、Weibull分布を用いてある群のテスト応力での信頼性及び故障率を計算することができる。Weibull分布に対応する信頼性関数は、式(1)のように表すことができる。
Figure 0007538345000002
ただし、R(t)は、評価モジュールの信頼度、tは、評価モジュールの寿命、ηは、比例係数、βは、形状係数である。
各群のテスト応力でのすべての評価モジュールの寿命を決定することにより、式(1)中の比例係数η及び形状係数βを算出することができる。
1群のテスト圧力での評価モジュールの信頼性関数に対応する曲線は、図7における実線C2により示される。図7における実線C2から、モジュールの動作時間の増加につれて、モジュールの信頼性が低下し始め、最後に失効することがわかる。なお、簡素化のため、図7に1群のテスト応力での評価モジュールの信頼性関数に対応する曲線のみを示しているが、複数群のテスト応力は、複数の対応する曲線がある。
e.評価モジュールの寿命予測モデルを計算する。一定のテスト応力の下で、評価モジュールの寿命は、信頼性が規定値まで低下したときに対応する寿命として定義することができる。図7に示すように、tは、信頼性が90%まで低下したときに対応する寿命を示し、B10寿命とも呼ばれる。同様に、B、Bなどの異なる指標の寿命を定義するものとしてもよい。信頼性が高いほど、対応する寿命が短くなり、また、同等の寿命のときには信頼性の高いモジュールの方がより破損しにくい。異なるテスト応力により評価モジュールをテストすると、複数のB10寿命を得ることができる。これらのB10寿命は、式(2)に示すように、Coffin-Manson寿命予測モデルによって寿命とテスト応力の関係を計算することができる。
Figure 0007538345000003
ただし、Nfeは、評価モジュールの寿命、ΔTjeは、評価モジュールのチップジャンクション温度の変動幅、α、βは、評価モジュールの計算定数である。
複数群のテスト応力での評価モジュールの寿命(例えば、B10寿命)を決定することにより、式(2)中の計算定数α、βを算出することができる。
f.マルチチップモジュールの各群のテスト応力での信頼性関数を計算する。
表1に示す6チップモジュールとシングルチップモジュールの熱応力と温度データから、6チップモジュールにおける各チップの熱応力と温度には、ある程度の範囲の変動があることがわかる。これは、各チップに対応する信頼性関数には、ある程度の範囲の変動があることを意味する。この変動を補うために、既に決定した式(2)中の寿命予測モデルと、ステップeで算出した定数α、βとを利用して、式(3)によって、マルチチップモジュールにおける各チップの寿命を得ることができる。
Figure 0007538345000004
ただし、iは、1乃至nの整数であり、nは、マルチチップモジュールにおけるチップの数、Nfiは、1群のテスト応力でのマルチチップモジュールの各チップの寿命、ΔTjiは、1群のテスト応力でのマルチチップモジュールの各チップのチップジャンクション温度の変動幅である。
例えば、6チップモジュールについて、各チップの寿命は、次のとおりである。
Figure 0007538345000005
シングルチップモジュールの熱応力及び温度と6チップモジュールの熱応力及び温度の差は小さいため、6チップモジュールの各チップの信頼性関数は、シングルチップモジュールの信頼性関数の水平移動により得られると近似して考えることができる。例えば、図7における点線C3は、6チップモジュールにおける例示的な被評価チップの信頼性関数を表し、それに対応するB10寿命は、tであり、シングルチップモジュールの信頼性関数からΔt=t-tだけ水平に移動することによって得ることができる。
また、マルチチップモジュールの各チップの信頼性関数は、式(4)により得ることができる。
Figure 0007538345000006
ただし、iは、1乃至nの整数、nは、マルチチップモジュールにおけるチップの数、R(t)は、マルチチップモジュールの各チップの信頼度、tは、マルチチップモジュールの寿命である。
6チップモジュールについて、各チップの信頼性関数は、次のとおりである。
Figure 0007538345000007
6チップモジュールにおけるいずれか1つのチップの故障は、すべてモジュール全体の故障、即ち、各チップの故障が直列の故障論理に合致することを意味するので、モジュール全体の信頼性関数は、式(5)で表すことができる。
Figure 0007538345000008
ただし、nは、マルチチップモジュールのチップの数、R(t)は、マルチチップモジュールの信頼度、R(t)乃至R(t)は、それぞれマルチチップモジュールの各チップの信頼度である。
図7に示すように、マルチチップモジュールの1群のテスト応力での信頼性関数は、一点鎖線C1により表され、それに対応するB10寿命は、tである。
g.マルチチップモジュールの寿命予測モデルを計算する。ステップeと同様に、6チップモジュールの信頼性関数により得られた異なるテスト応力でのB10寿命から、新しい寿命予測モデルを得ることができる。
Figure 0007538345000009
ただし、Nfmは、マルチチップモジュールの寿命、ΔTは、マルチチップモジュールのチップジャンクション温度の変動幅、α、βは、マルチチップモジュールの計算定数である。
h.マルチチップモジュールの実際の動作状況での寿命を計算する。ステップgにおいて計算した寿命予測モデルに従って、実際の動作状況においてマルチチップモジュールが受ける応力を式(6)に代入することにより、対応する寿命を得ることができる。例えば、式(7)により表すことができる。
Figure 0007538345000010
ただし、Nfmrは、マルチチップモジュールの実際の動作状況での寿命、ΔTjrは、マルチチップモジュールの実際の動作状況でのチップジャンクション温度の変動幅である。
なお、マルチチップモジュール100の各チップのチップジャンクション温度の変動幅度ΔT及びΔTjrは、シミュレーションにより得ることができ、例えば、ANSYSソフトウェアにより得ることができる。シミュレーションの技術は、テスト分野において広く採用されているので、本明細書においては、これ以上説明しない。
なお、以上で説明された評価方法においては、シングルチップの評価モジュールを採用しているが、本願の方法は、チップの数は低減するものの、複数のチップを含む評価モジュールにも同様に適用されるものであって、上記の評価モジュールの信頼性関数及び寿命予測モデルを計算する際に、いくつかの計算量を増加させるだけである。したがって、本明細書においては、これ以上詳細に説明しない。
以上で説明された評価方法によれば、チップの数が低減した評価モジュールに対して加速劣化実験を行い、等価寿命評価方法を利用することにより、評価されるマルチチップモジュールの等価寿命を計算することができるため、テストコストを大幅に削減し、且つ、テスト過程を簡素化する。
以上、具体的な実施例を参照しながら本願を詳細に説明した。もちろん、以上の説明及び図面に示される実施例は、いずれも例示的なものであり、本願を限定するものではないと理解すべきである。当業者であれば、本願の精神を逸脱することなく、様々な変形又は修正を行うことができ、それらの変形又は修正は、すべて本願の範囲から逸脱するものではない。

Claims (17)

  1. 第1の基板(110)と前記第1の基板(110)上の取付位置に配置された複数の被評価チップ(130)とを含むマルチチップモジュール(100)の寿命を評価するために用いられる評価モジュール(200)であって、
    前記マルチチップモジュール(100)の前記第1の基板(110)と同等に構成されており、且つ、前記マルチチップモジュール(100)の前記第1の基板(110)上の取付位置に対応する取付位置を有する第2の基板(210)と、
    前記マルチチップモジュール(100)の前記複数の被評価チップ(130)と同等に構成されており、且つ、その数は前記マルチチップモジュール(100)の前記複数の被評価チップ(130)の数よりも少なくとも1つ少ない、少なくとも1つの評価チップ(230)と、
    を備え、
    前記少なくとも1つの評価チップ(230)は、前記少なくとも1つの評価チップ(230)と、前記少なくとも1つの評価チップ(230)に対応する前記被評価チップ(130)とが、放熱性能及び受ける熱応力において同等になるように、前記少なくとも1つの評価チップ(230)に対応する前記被評価チップ(130)が配置された前記第1の基板(110)上の取付位置に対応する前記第2の基板(210)上の少なくとも1つの取付位置に配置される、
    ことを特徴とする評価モジュール(200)。
  2. 前記少なくとも1つの評価チップ(230)は、単一のチップである、ことを特徴とする請求項1に記載の評価モジュール(200)。
  3. 前記評価モジュール(200)は、前記第2の基板(210)上に配置された少なくとも1つのチップ代替部材(231)をさらに備え、且つ、前記少なくとも1つの評価チップ(230)と前記少なくとも1つのチップ代替部材(231)とは、前記評価モジュール(200)の構造が評価過程においてバランスを保持し得るように構成される、ことを特徴とする請求項1に記載の評価モジュール(200)。
  4. 前記少なくとも1つのチップ代替部材(231)は、前記第2の基板(210)上の取付位置に配置される、ことを特徴とする請求項3に記載の評価モジュール(200)。
  5. 前記少なくとも1つの評価チップ(230)と前記少なくとも1つのチップ代替部材(231)とは、それぞれ少なくとも三角形を含む多角形の頂点に配置され、前記第2の基板(210)が水平に配置されたとき、前記少なくとも1つの評価チップ(230)及び前記少なくとも1つのチップ代替部材(231)の上方に設けられた部材の重心線は、前記多角形により画定される領域を通過する、ことを特徴とする請求項4に記載の評価モジュール(200)。
  6. 前記少なくとも1つのチップ代替部材(231)は、前記少なくとも1つの評価チップ(230)の熱機械的性能に合った材料により作製される、ことを特徴とする請求項3乃至5のいずれか一項に記載の評価モジュール(200)。
  7. 前記少なくとも1つの評価チップ(230)は、炭化珪素MOSFETチップであり、且つ、前記少なくとも1つのチップ代替部材(231)は、炭化珪素により作製される、ことを特徴とする請求項6に記載の評価モジュール(200)。
  8. 前記マルチチップモジュール(100)は、第3の基板(120)をさらに備え、
    前記マルチチップモジュール(100)の前記複数の被評価チップ(130)は、前記マルチチップモジュール(100)の前記第1の基板(110)と前記第3の基板(120)との間に配置され、
    前記評価モジュール(200)は、第4の基板(220)をさらに備え、
    前記評価モジュール(200)の前記少なくとも1つの評価チップ(230)は、前記評価モジュール(200)の前記第2の基板(210)と前記第4の基板(220)との間に配置される、ことを特徴とする請求項1に記載の評価モジュール(200)。
  9. 前記評価モジュール(200)は、前記第2の基板(210)と前記第4の基板(220)との間に配置された少なくとも1つのチップ代替部材(231)をさらに備え、且つ、前記第2の基板(210)が水平に配置されたとき、前記少なくとも1つの評価チップ(230)と前記少なくとも1つのチップ代替部材(231)とは、前記第4の基板(220)が評価過程において構造のバランスを保持し得るように構成される、ことを特徴とする請求項8に記載の評価モジュール(200)。
  10. マルチチップモジュール(100)の寿命を評価するための方法であって、
    請求項1乃至9のいずれか一項に記載の評価モジュール(200)を準備するステップaと、
    複数群のテスト応力及び前記評価モジュール(200)の数を決定するステップbと、
    前記評価モジュール(200)に対して加速寿命テストを行うステップcと、
    前記評価モジュール(200)の各群のテスト応力での信頼性関数を計算するステップdと、
    前記評価モジュール(200)の寿命予測モデルを計算するステップeと、
    前記マルチチップモジュール(100)の各群のテスト応力での信頼性関数を計算するステップfと、
    前記マルチチップモジュール(100)の寿命予測モデルを計算するステップgと、
    前記マルチチップモジュール(100)の実際の動作状況での寿命を計算するステップhと、
    を含むことを特徴とする方法。
  11. 前記ステップdにおいて、前記評価モジュール(200)の各群のテスト応力での信頼性関数は、R(t)を前記評価モジュールの信頼度、tを前記評価モジュールの寿命、ηを比例係数、βを形状係数とするとき、下記式
    Figure 0007538345000011
    で表される、ことを特徴とする請求項10に記載の方法。
  12. 前記ステップeにおいて、前記評価モジュール(200)の寿命予測モデルは、Nfeを前記評価モジュールの寿命、ΔTjeを前記評価モジュールのチップジャンクション温度の変動幅、α、βを前記評価モジュールの計算定数とするとき、下記式
    Figure 0007538345000012
    で表される、ことを特徴とする請求項11に記載の方法。
  13. 前記ステップfにおいて、前記マルチチップモジュール(100)の各群のテスト応力での信頼性関数は、nを前記マルチチップモジュールのチップの数、R(t)を前記マルチチップモジュールの信頼度、R(t)乃至R(t)をそれぞれ前記マルチチップモジュールの各チップの信頼度とするとき、下記式
    Figure 0007538345000013
    で表される、ことを特徴とする請求項12に記載の方法。
  14. 前記ステップgにおいて、前記マルチチップモジュール(100)の寿命予測モデルは、Nfmを前記マルチチップモジュールの寿命、ΔTを前記マルチチップモジュールのチップジャンクション温度の変動幅、α、βを前記マルチチップモジュールの計算定数とするとき、下記式
    Figure 0007538345000014
    で表される、ことを特徴とする請求項13に記載の方法。
  15. 前記ステップhにおいて、前記マルチチップモジュール(100)の実際の動作状況での寿命は、Nfmrを前記マルチチップモジュールの実際の動作状況での寿命、Δ jrを前記マルチチップモジュールの実際の動作状況でのチップジャンクション温度の変動幅とするとき、下記式
    Figure 0007538345000015
    で計算される、ことを特徴とする請求項14に記載の方法。
  16. 前記ステップfは、
    iを1乃至nの整数、nを前記マルチチップモジュールにおけるチップの数、Nfiを前記マルチチップモジュールの各チップの寿命、ΔTjiを前記マルチチップモジュールの各チップのチップジャンクション温度の変動幅とするとき、前記ステップeにおいて計算された定数α、βにより、下記式
    Figure 0007538345000016
    で前記マルチチップモジュール(100)における各チップの寿命を計算するステップと、
    iを1乃至nの整数、nを前記マルチチップモジュールにおけるチップの数、R(t)を前記マルチチップモジュールの各チップの信頼度、tを前記マルチチップモジュールの寿命とするとき、下記式
    Figure 0007538345000017
    で前記マルチチップモジュールの各チップの信頼性関数を計算するステップと、
    をさらに含む、ことを特徴とする請求項13に記載の方法。
  17. 前記マルチチップモジュール(100)の各チップのチップジャンクション温度の変動幅は、シミュレーションにより得られる、ことを特徴とする請求項16に記載の方法。
JP2023519405A 2020-09-28 2020-09-28 マルチチップモジュールの寿命を評価するための評価モジュール及び評価方法 Active JP7538345B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/118319 WO2022061863A1 (zh) 2020-09-28 2020-09-28 用于评估多芯片模块寿命的评估模块和评估方法

Publications (2)

Publication Number Publication Date
JP2023543050A JP2023543050A (ja) 2023-10-12
JP7538345B2 true JP7538345B2 (ja) 2024-08-21

Family

ID=80844872

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023519405A Active JP7538345B2 (ja) 2020-09-28 2020-09-28 マルチチップモジュールの寿命を評価するための評価モジュール及び評価方法

Country Status (3)

Country Link
JP (1) JP7538345B2 (ja)
DE (1) DE112020007216T5 (ja)
WO (1) WO2022061863A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016532074A (ja) 2013-07-01 2016-10-13 株式会社日立製作所 はんだ接合の予備診断のための電子アセンブリ
CN106291309A (zh) 2016-09-22 2017-01-04 全球能源互联网研究院 一种功率半导体芯片测试单元及其测试方法
JP2019114659A (ja) 2017-12-22 2019-07-11 東レエンジニアリング株式会社 実装方法および実装装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10156512B2 (en) * 2013-03-01 2018-12-18 Futurewei Technologies, Inc. System and method for measuring thermal reliability of multi-chip modules
CN105069258A (zh) * 2015-09-02 2015-11-18 北京智芯微电子科技有限公司 一种芯片设计可靠性的评估方法及装置
CN107991597A (zh) * 2017-12-28 2018-05-04 江苏中科君芯科技有限公司 一种igbt可靠性测试的控制方法、装置及系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016532074A (ja) 2013-07-01 2016-10-13 株式会社日立製作所 はんだ接合の予備診断のための電子アセンブリ
CN106291309A (zh) 2016-09-22 2017-01-04 全球能源互联网研究院 一种功率半导体芯片测试单元及其测试方法
JP2019114659A (ja) 2017-12-22 2019-07-11 東レエンジニアリング株式会社 実装方法および実装装置

Also Published As

Publication number Publication date
WO2022061863A1 (zh) 2022-03-31
JP2023543050A (ja) 2023-10-12
DE112020007216T5 (de) 2023-03-09

Similar Documents

Publication Publication Date Title
CN103782381B (zh) 包括在衬底上的管芯以及在管芯上具有开窗的散热器的电子组件
EP0222144B1 (en) A wafer-scale semiconductor device
US8193625B2 (en) Stacked-chip packaging structure and fabrication method thereof
KR20110097698A (ko) 평가용 반도체칩, 평가 시스템 및 그의 리페어 방법
US20170154835A1 (en) Electronic module and method of manufacturing the same
CN106098646A (zh) 半导体装置
KR102084108B1 (ko) 다층 배선 기판 및 이를 이용한 프로브 카드
CN104798198B (zh) 半导体装置
KR100910614B1 (ko) 반도체 장치 및 그의 제조방법
JP7538345B2 (ja) マルチチップモジュールの寿命を評価するための評価モジュール及び評価方法
JPS62159448A (ja) 集積回路ウエハ
JP4635901B2 (ja) モジュールパッケージ
CN114282397B (zh) 用于评估多芯片模块寿命的评估模块和评估方法
JP2010251551A (ja) 電子回路基板およびパワー半導体モジュール
JP5894515B2 (ja) 半導体装置、寿命推定装置、寿命推定方法
US6620638B1 (en) Testing of multi-chip electronic modules
US11791232B2 (en) Packaging structure and packaging method of digital circuit
JPS63293965A (ja) 半導体装置およびその製造方法
Liu et al. Investigation on copper clip bonding structure for power package
CN112886558A (zh) 一种功率半导体芯片并联结构及其驱动回路过流失效抑制方法
KR20100016885A (ko) 세라믹 프로브 카드의 제조 방법
Dai et al. Real-time degradation monitoring and lifetime estimation of 3D integrated bond-wire-less double-sided cooled power switch technologies
Ren et al. An Improved Double-layer Spacer in Double-sided Cooling Power Module
CN218385186U (zh) 一种半导体封装结构
Roy et al. Design and Fabrication of an Inverter Module Co-Designed With the Busbar and Gate Driver

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240710

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240808

R150 Certificate of patent or registration of utility model

Ref document number: 7538345

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150