JP7518590B2 - P-nバイモーダルパワーデバイスのための統合されたハイサイドドライバ - Google Patents
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Description
本願は、概してパワーデバイスに関し、更に特定して言えば、P-Nバイモーダルパワーデバイスのための統合されたハイサイドドライバに関連する。
横方向ダブル拡散金属酸化物半導体(LDMOS)デバイスは、その利便性が高い統合のため、電力管理、スマートパワー集積回路において広く用いられている。バイモーダル導通N-P-LDMOSは、両方共に統合されたN-LDMOS及びP-LDMOSを有する4端子デバイスである。従って、これらのデバイスは、P-及びN型チャネルのために2つのゲートを有し、2つの制御信号を必要とする。これらのパワーデバイスにおいて、N-LDMOSは低電圧信号を必要とし、P-LDMOSは高電圧信号を必要とする。2つの個別の信号のための要件を備えるこの4端子デバイスは、従来の3端子パワーデバイスほど利便性高く用いることができない。また、ダブルゲートドライバ回路の複雑性は、バイモーダルN-P-LDMOSの利点に、そうした利点をなくしてしまう程度まで、著しく影響し得る。
集積回路(IC)チップの記載される例において、ICチップは、バイモーダルパワーN-P-横方向拡散金属酸化物半導体(LDMOS)デバイスであって、N-P-LDMOSデバイスのNゲートが入力信号を受け取るように結合される、バイモーダルパワーN-P-LDMOSデバイスと、入力信号を受け取るように及び制御信号をN-P-LDMOSデバイスのP-ゲートドライバに提供するように結合されるレベルシフタとを含む。
単一チップ上に形成される、N-P横方向ダブル拡散金属酸化物半導体(LDMOS)デバイス及び制御回路の記載される例において、N-P-LDMOSデバイス及び制御回路は、外側ループを形成するN-P-LDMOSデバイスのためのソース及びN-ゲートであって、外側ループが、外側ループから内方に延在する第1のフィンガー、及び外側ループの第1及び第2の端部間の第1のギャップを含み、第1のギャップが第1のフィンガーとは反対に置かれる、ソース及びN-ゲートと、外側ループ内に囲まれる内側ループを形成する、N-P-LDMOSデバイスのためのドレイン及びP-ゲートであって、内側ループが、内側ループの第2のフィンガーと外側ループの第1のフィンガーとの間の導通チャネルを形成するため、内側ループから外方に延在する第2のフィンガーを含み、内側ループが更に、内側ループの第1及び第2の端部間の第2のギャップを含み、第2のギャップが第2のフィンガーとは反対に置かれる、ドレイン及びP-ゲートと、第1のギャップに位置するソースN-ゲート及び第2のギャップに位置するドレインを含むN-LDMOSトランジスタとを含む。N-LDMOSトランジスタのドレインが、内側ループ内に位置するN-P-LDMOSデバイスのP-ゲートパッドに結合され、N-LDMOSトランジスタのゲートが、N-P-LDMOSデバイスのN-ゲートを制御するため信号入力を受け取るように結合され、N-LDMOSトランジスタのソースが、下側レール及び負の電圧の一方に結合される。
単一チップ上に形成される、N-P横方向ダブル拡散金属酸化物半導体(LDMOS)デバイス及び制御回路の説明される更なる例において、N-P-LDMOSデバイス及び制御回路は、p型基板上に形成される底部n型領域と、底部n型領域に重なる頂部n型領域であって、底部n型領域の一部及び頂部n型領域が埋め込みp型領域により分離される、頂部n型領域と、頂部n型領域に部分的に重なる第2のp型領域と、第2のp型領域の第1の端部及び頂部n型領域に近接して形成されるn型ウェルであって、n型ウェルが、第1の重くドープされたn型領域及び第1の重くドープされたp型領域を含み、第1の重くドープされたn型領域及び第1の重くドープされたp型領域が、N-P-LDMOSデバイスのドレイン電極に結合される、n型ウェルと、第2のp型領域の第2の端部及び頂部n型領域に近接して形成されるp型ウェルであって、p型ウェルが、第2の重くドープされたn型領域及び第2の重くドープされたp型領域を含み、第2の重くドープされたn型領域及び第2の重くドープされたp型領域が、N-P-LDMOSデバイスのソース電極に結合される、p型ウェルと、第1の重くドープされたp型領域の一部、n型ウェル、及び第2のp型領域の一部に重なるp-ゲートと、第2の重くドープされたn型領域の一部、p型ウェル、及び第2のp型領域の一部に重なるn-ゲートとを含む。ドレイン電極は、N-LDMOSトランジスタのドレインに結合され、N-LDMOSトランジスタは、N-P-LDMOSデバイスのNゲートを制御する信号を受け取るように結合されるゲートと、下側レール及び負の電圧の一方に結合されるソースとを含む。
図面において、類似の参照符号は同様の要素を示す。本明細書において用いられるように、「結合する(couple)」又は「結合される」という用語は、「通信可能に結合される」(これはワイヤレス接続を含み得る)というように条件が付かない限り、間接的又は直接的な電気的接続を意味する。例えば、第1のデバイスが第2のデバイスに結合する場合、この接続は、直接的な電気接続を介するものであり得、又は、他のデバイスを介する間接的な電気的接続を介するものであり得る。
例示の実施例は、N-LDMOSドライバに送られる低電圧入力信号を受け取る内部レベルシフタを実装し、高電圧信号をP-LDMOSドライバに提供する。P-LDMOSドライバは、P-ゲートのための制御信号を生成し、その基準ノードは高電圧ドレイン端子である。内部レベルシフタ及びP-LDMOSドライバは、N-P-LDMOSが実装されるチップに統合され、そこで、それらは、空間節約、及び/又は一層短く一層速い接続を提供し得る。
図5Aを参照すると、デュアルゲートバイモーダル導通N-P-LDMOSパワートランジスタ500Aの概略の回路図が示される。LDMOSパワートランジスタは、中に埋め込まれるp型トランジスタを有する、n型LDMOSトランジスタを含む。LDMOSパワートランジスタのn型トランジスタは、本明細書においてNMOSデバイスと称することもある。同様に、LDMOSパワートランジスタのp型トランジスタは、本明細書においてPMOSデバイスと称することもある。デュアルゲートN-P-LDMOSトランジスタ500Aは、N-LDMOSトランジスタ502及びP-LDMOSトランジスタ510を含む。N-LDMOSトランジスタ502は、ゲート504、ドレイン506、及びソース508を含む。N-ゲート504に存在する電圧により、ドレイン506からソース508へ電流が流れる。P-LDMOSトランジスタ510は、ゲート512、ソース514、及びドレイン516を含む。ゲート512に存在する電圧により、ソース514からドレイン516へ電流が流れる。N-LDMOSトランジスタ502のドレイン506が、P-LDMOSトランジスタ510のソース514に結合されて、N-P-LDMOSデバイス500Aのドレイン520を形成する。同様に、N-LDMOSトランジスタ502のソース508が、P-LDMOSトランジスタ510のドレイン516に結合されて、N-P-LDMOS 500Aのソース522を形成する。ドレイン520からソース522の総電流フローは、IDS-N+ISD-P、即ち、N-LDMOSトランジスタ502のドレイン-ソース電流IDS-N及びP-LDMOSトランジスタ510のソース-ドレイン電流ISD-Pの和である。図5Aは、N-P-LDMOS 500Aが、4つの端子を有し、ゲートのための2つの制御信号を要することを示す。従って、N-P-LDMOS回路は、従来の3端子パワーデバイスとして用いるほど利便性が高くない。また、PMOSゲート512のための基準ノードが、高電圧ドレイン520であるため、PWMコントローラ集積回路における低電圧回路により従来生成されるPMOSゲート制御信号電圧レベルは、高電圧までシフトアップされる必要がある。デュアルゲートドライバ回路の複雑性は、N-P-LDMOSの利用が無駄となって程度まで、バイモーダルN-P-LDMOSの利点に著しく影響し得る。
N-P-LDMOSデバイスの従来の実装は、典型的に、PMOSドライバのための供給電圧を生成するため、外部ダイオード及びコンデンサを用いる。これは、このドライバが、デバイスの高電圧側において実装されるためである。この解決策は、TCAD(Technology Computer Aided Design)研究に基づいたものであり、これは、バイポーラモード誘導寄生ターンオン及び基板への少数キャリアの注入の懸念に対処していない。必要とされる外部構成要素及び付加的な必要な高電圧ピンは、デバイスを実装するコストを増大させる。外部構成要素の利用は更に、高電圧ループ内の望ましくない寄生インダクタンス及び/又は抵抗を付加する恐れがある。
図5Bは、パワートランジスタ500Aの断面を示す。LDMOSパワートランジスタ500Bは、p型基板538の上に形成される、n型領域である底部Nチャネル526、埋め込みp型領域であるP-埋め込み領域524、及び、第2のn型領域である頂部Nチャネル532を含む。本明細書において用いられるように、「p型」領域とは、正にドープされた、即ち正の電荷でドープされた領域を指し、「n型」領域とは、負にドープされた、即ち負の電荷でドープされた領域を指す。p型領域であるP-頂部530が、頂部Nチャネル532の頂部上に形成される。P-埋め込み領域524及びP-頂部530はいずれも、RESURF(Reduced Surface Fields)として機能し、これは、それらが、それらのそれぞれの近隣のn型領域、底部Nチャネル526、及び頂部Nチャネル532における電界を低減するように働くことを意味する。
ドレイン電極520が、高度に負にドープされた(n+)インプラント540及び高度に正にドープされた(p+)インプラント542両方に電気的に結合され、後者は、パワートランジスタ500Βに埋め込まれるPMOSトランジスタのソースとして機能する。インプラント540及び542両方がn型ウェル541に埋め込まれる。ソース電極522が、高度に負にドープされた(n+)インプラント544に及び高度に正にドープされた(p+)インプラント546に電気的に結合され、これらはいずれも、n型領域532内のp型ウェル548に埋め込まれる。また、ソース電極522は、高度に正にドープされた(p+)インプラント550に電気的に結合され、これは、パワーデバイス500Bに埋め込まれるPMOSトランジスタのドレインを形成する。インプラント550が、PMOSのドレイン拡張部として機能する頂部p型領域530に埋め込まれる。P-頂部530における矢は、PMOSデバイスのための、正孔の形式の電流フローを図示し、頂部Nチャネル532及び底部Nチャネル526における矢は、NMOSデバイスのための、電子の形式の電流を図示し、これらは共に、一層低い抵抗において利点を提供する、このデバイスのバイモーダル導通を例示する。しかし、本明細書において上記したように、N-P-LDMOSデバイスのための制御回路の実装は、デバイスの全体的な効率にクリティカルである。
図1を参照すると、一実施例に従った制御回路が示される。回路100は、N-P-LDMOS回路104を含み、ノードINで低-電圧入力信号を受け取る。制御回路要素は、N-P-LDMOSトランジスタ104のN-ゲートGNを駆動するドライバ110と、N-P-LDMOSトランジスタ104のP-ゲートGPを駆動するドライバ106と、低-電圧入力信号INを受け取り、高電圧制御信号をP-ゲートドライバ106に提供するレベルシフタ108とを含む。P-ゲートドライバ106及びレベルシフタ108はいずれも、バイポーラN-P-LDMOS回路104が形成されるチップ102に統合される。これらの構成要素のチップへの統合は、構成要素間の一層短い接続を可能にし、これは一層速いオペレーションを提供し得る。
N-ゲートGNのための基準ノードが低電圧源Sであるため、INにおいて受け取られる低電圧信号は、N-ゲートGNを駆動するために用いることができる。しかし、本明細書において上記したように、P-ゲートGPを駆動することが、入力信号が高電圧にシフトされることを必要とするように、P-ゲートGPのための基準ノードは高電圧ドレインDである。これは、例えば、3~5Vであり得る低電圧入力信号INを、例えば、700Vの高電圧信号にシフトする、レベルシフタ108において成される。
図2Aは、チップ200A上の図1の回路の例示の実装を開示する。この実施例において、PMOSドライバ106は、抵抗器212及びダイオード214として実装され、レベルシフタ108は、N-LDMOSトランジスタ216として実装される。抵抗器212、ダイオード214、及びN-LDMOSトランジスタ216の各々がチップ200Aに統合され、チップ200Aは、バイモーダルN-P-LDMOS 204を含む。電流源218が、N-LDMOSトランジスタ216のソースとVSSとの間に結合される。この実施例において示されるように、電流源218はチップ200Aに統合されない。しかし、少なくとも一つの実施例において、電流源218がチップ200Aに統合される。少なくとも一つの実施例において、VSSがローカルグラウンドである。少なくとも一つの実施例において、VSSがローカルグラウンドより低い電圧であり、そのため、負の電圧を提供する。後者の実施例の利点が、図3を参照して後述されている。入力信号が受信されない場合、N-P-LDMOSトランジスタ204のPゲートは、上側レールに向かってプルされる。これは、PMOSのソース及びゲートが結合されるためであり、そのため、P-ゲートがオフになる。入力信号が受信された後、この信号は、N-LDMOS 216をオンにし、これが、P-ゲートGPをVSSに向かってプルし始め、N-P-LDMOSトランジスタ204のPゲートをオンにする。
図2Bは、抵抗器212、ダイオード214、及びNMOSトランジスタ216がチップ200Bに統合される、図2Aの回路の平面図である。図2Bは2つのループを示し、各々が、図面の頂部又は底部から延在する「フィンガー」を形成する。外側ループは、外側ループから内方に延在するフィンガー230’を形成するソース/N-ゲート230である。このループは、図5Bにおけるソース522及びN-ゲート504に対応し、パワーデバイスの低電圧側を表す。同様に、内側ループはドレイン/P-ゲート232であり、これは、外側ループ内に囲まれ、内側ループから外方に延在するフィンガー232’を形成する。この内側ループは、図5Bにおけるドレイン520及びP-ゲート512に対応し、パワーデバイスの高電圧側を囲む。ソース/N-ゲート230及びドレイン/P-ゲート232間にある領域231は、底部Nチャネル526、頂部Nチャネル532、及びP-頂部530によって図5Bにおいて表される導通領域を含む。図示される六角形の領域は、P-ゲートパッド222及びドレインボンドパッド224を含む。抵抗器212は、ドレインパッド224とP-ゲートパッド222との間に延在するポリシリコンストリップであり、これら二つのパッド間に位置するダイオード214も備える。ソース/N-ゲート230及びドレイン/P-ゲート232は、閉ループを形成せず、各々が、「フィンガー」の反対に位置するギャップを含み、ギャップにおいて形成されるN-LDMOSトランジスタ216を備える。2つのN-LDMOSトランジスタ216、即ち、ソース/n-ゲート216A及びドレイン216Bは、ソース/N-ゲート230から及びドレイン/P-ゲート232から絶縁されるが、メインN-P-LDMOSと同じときに形成される。N-LDMOS 216が、バイモーダルN-P-LDMOS 204のレイアウトに埋め込まれ、バイモーダルLDMOSから或る電圧だけ絶縁され、これは一実施例において、20Vである。レベルシフトN-LDMOS 216のドレインとバイモーダルN-P-LDMOS 204のドレインDとの間のギャップがこの電圧を設定し、これにより、これら2つのドレインが、さもなければドレインのn型ウェル541により短絡され得るように、ダイオード214及び抵抗器212が正確に動作し得る。図2BにおけるP-ゲートパッド222は、図2Aのノード222に対応し、これは、LDMOS 204のPゲート、抵抗器212、ダイオード214、及びN-LDMOSトランジスタ216のドレインの各々に結合される。従って、金属接続(具体的には図示せず)が、平面図に示すように、P-ゲートパッド222をこれらの要素の各々に結合し得る。これらの要素のチップ200Bへの統合がチップ上で占める空間は非常に小さく、付加的な処理工程を何ら必要としないことは明らかであろう。レベル-シフタ及びP-ゲートドライバのチップ200Bへの統合は、この4端子デバイスを3端子デバイスとして扱う利便性も提供し得る。本明細書において上記したように、電流源218もチップ200Bに統合され得る。本願において図示していないが、電流源はチップの低電圧側に統合される。
図2Cは、チップ200C上の図1の別の実装回路を開示する。この実施例において、PMOSドライバは、デプリーションモード低電圧PMOSトランジスタ220として実装され、これは、高電圧レールに結合されるソース及びゲート両方、及び、N-LDMOSトランジスタ216のドレインに結合されるドレインを有する。この構成は、より効率的なPチャネルドライバを提供する。レベルシフタは、この場合も、N-LDMOSトランジスタ216として実装され、電流源218は、この場合も、N-LDMOSトランジスタ216のソースとVSSとの間に結合される。PMOS 220がデプリーションモードトランジスタであり、PMOS 220のソース及びゲートがいずれも高電圧レールに結合されるので、PMOS 220はノーマリーオンであり、バイモーダル-N-P-LDMOS 204のPゲートを高にプルし、P-ゲートがオフにされたままとする。入力信号によりN-LDMOSトランジスタ216オンになるとき、バイモーダル-N-P-LDMOS 204のPゲートはVSSに向かってプルされ、P-ゲートをオンにする。デプリーションモードPMOS 220がチップに統合されるとき、PMOS 220は、図5Bにおいてドレインウェル541により含まれる。このNウェルは、PMOS 220のボディとして機能し得る。
図3は、N-LDMOSとして厳密に駆動される場合と、N-P-LDMOS駆動されるような場合との、図2のN-P-LDMOS 204Aのためのドレイン・ソース抵抗RDS対ドレイン・ソース電圧VDSを図示する。RDSは、デバイスがどの程度効率的であるかを示し、一層低いRDSは、一層少ない導通損失を示す。プローブステーションを用いて、上側の線RDS-Nを生成するためにバイモーダルN-P-LDMOSトランジスタ204のNゲートのみが駆動され、P-ゲートは、P-ゲート・ドレインを短絡させることによりオフにされた。下側の線RDS-PNは、N-ゲート及びP-ゲート両方を同時にオンにするためにプローブステーションを用いて同様の方式で生成された。特に、N-ゲート及びP-ゲート両方がオンにされる場合、バイモーダル導通を提供し、デバイスの抵抗は、N-ゲートのみがオンになるときより著しく少ない。図3は、RDSの、0.1ボルトで6.75パーセントの低減、5ボルトで17.7パーセントの低減、及び20ボルトで30.5パーセントの低減を示す。0.7Vの閾値電圧を有するN-P-LDMOSトランジスタのPMOS部分を用いる初期のテストにおいて、N-P-LDMOS回路のドレイン・ソース抵抗は、閾値電圧に達した後にドレイン・ソース抵抗が低い方の曲線に従うように低下するまで、初期的に高い方のN-ゲート-オンリー曲線に従うように示される。しかし、VSSを例えば-1Vの負の電圧に設定することにより、記載される回路を用いて単一の信号により駆動されるN-P-LDMOSのための曲線は、RDS-PNの曲線を再現し得、それにより、内部回路の利用でRDSにおける低減が確実となる。2ゲートバイモーダル導通の利点は、N-P-LDMOSデバイスへの単一入力信号のみを用いて達成される。
図4は、示されるようなN-P-LDMOSデバイスを動作させる方法を開示する。この方法は、N-P-LDMOSデバイスにおいて入力信号を受け取ること(405)により開始する。N-P-LDMOSデバイスは、N-P-LDMOSデバイスのNゲートを駆動するために入力信号を用いる(410)。N-P-LDMOSデバイスは、N-P-LDMOSデバイスのPゲートを駆動する制御信号を提供するためにも、入力信号を用いる(415)。
記載される実施例は特定のタイプのトランジスタを用いるが、レベルシフト回路は、更なる実施例においてP-ゲートを制御するために機能的等価物を得るために実装されてもよく、これは、MOSFET、JFET、及びBJTなど、適切なトランジスタにおいて実現され得る。要素に対する単数での参照は、明示的に記載されない限り「1及び1のみ」を意味せず、「1又はそれ以上」を意味する。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
Claims (12)
- 集積回路であって、
回路入力と回路ドレインと回路ソースと、
バイモーダル(bimodal)パワーN-P-横方向拡散金属酸化物半導体(N-P-LDMOS)デバイスであって、前記回路ドレインに結合されるドレインと前記回路ソースに結合されるソースと第1のループを形成して前記回路入力に結合されるゲートとを有するNMOSトランジスタと、前記第1のループによって囲まれる第2のループを形成してP-ゲートノードに結合されるゲートと前記回路ソースに結合されるドレインと前記回路ドレインに結合されるソースとを有するPMOSトランジスタと、前記第2のループによって囲まれ、前記回路ドレインに結合される第1のボンドパッド端子と前記P-ゲートノードに結合される第2のボンドパッド端子とを含むドレインボンドパッド領域とを含む、前記N-P-LDMOSデバイスと、
前記回路入力に結合される入力と前記P-ゲートノードに結合される出力と前記第1及び第2のループ内に実装されるN-LDMOSトランジスタとを含むレベルシフタであって、前記N-LDMOSトランジスタが前記回路入力に結合されるゲートと前記P-ゲートノードに結合されるドレインとソースとを有する、前記レベルシフタと、
前記P-ゲートノードにおいて前記レベルシフタの出力に結合されるP-ゲートドライバであって、前記第1及び第2のボンドパッド端子の間の前記ドレインボンドパッド領域に位置する、前記P-ゲートドライバと、
を含む、集積回路。 - 請求項1に記載の集積回路であって、
前記P-ゲートドライバが、
前記N-LDMOSトランジスタのドレインと前記回路ドレインとの間に結合される抵抗器と、
前記N-LDMOSトランジスタのドレインと前記回路ドレインとの間に結合されるダイオードと、
を更に含む、集積回路。 - 請求項2に記載の集積回路であって、
前記N-LDMOSトランジスタのソースとVSS電圧ノードとの間に結合される電流源を更に含む、集積回路。 - 請求項3に記載の集積回路であって、
前記電流源が前記集積回路から分離されている、集積回路。 - 請求項3に記載の集積回路であって、
前記回路ソースが回路接地に結合され、前記VSS電圧ノードが前記回路接地に関して負である、集積回路。 - 請求項1に記載の集積回路であって、
前記N-LDMOSトランジスタが、前記第1のループ内に位置する第1の部分と、前記第2のループ内に位置する第2の部分とを含む、集積回路。 - 集積回路であって、
ゲート端子と、
ドレイン端子と、
ソース端子と、
前記ドレイン端子と前記ソース端子との間に結合されるバイモーダル(bimodal)パワーN-P-横方向拡散金属酸化物半導体(N-P-LDMOS)デバイスであって、第1のループを形成して前記ゲート端子に結合されるN-ゲートと、前記第1のループによって囲まれる第2のループを形成するP-ゲートと、前記第1のループと前記第2のループとの間の領域であって、前記ソース端子と前記ドレイン端子との間にバイモーダル導通を提供する、前記領域とを含む、前記N-P-LDMOSデバイスと、
ドレインとソースと前記ゲート端子に結合されるゲートとを有するN-LDMOSトランジスタを含むレベルシフタと、
前記N-LDMOSトランジスタのドレインと前記P-ゲートとに結合されるP-ゲートドライバであって、前記第2のループによって囲まれる、前記P-ゲートドライバと、
前記ゲート端子と前記N-ゲートとの間に結合されるN-ゲートドライバと、
を含み、
前記N-P-LDMOSデバイスの領域が、第1の導電型の第1のチャネルと、前記第1のチャネルの下方に位置する前記第1の導電型と反対の第2の導電型の第2のチャネルとを含む、集積回路。 - 請求項7に記載の集積回路であって、
前記N-P-LDMOSデバイスが、ゲートと前記ドレイン端子に結合されるドレインと前記ソース端子に結合されるソースとを有するNMOSトランジスタと、ゲートと前記ソース端子に結合されるドレインと前記ドレイン端子に結合されるソースとを有するPMOSトランジスタとを更に含む、集積回路。 - 請求項7に記載の集積回路であって、
前記N-P-LDMOSデバイスが前記第2のループによって囲まれるドレインボンドパッドを更に含む、集積回路。 - 請求項7に記載の集積回路であって、
前記P-ゲートドライバが、第1及び第2の端子を有し、前記ドレイン端子と前記N-LDMOSトランジスタのドレインとの間に結合される抵抗器と、前記抵抗器の第1及び第2の端子の間に結合されるダイオードとを含む、集積回路。 - 請求項10に記載の集積回路であって、
前記N-LDMOSトランジスタが、前記第1のループ内に位置する第1の部分と、前記第2のループ内に位置する第2の部分とを含む、集積回路。 - 請求項10に記載の集積回路であって、
前記P-ゲートが前記抵抗器と前記N-LDMOSトランジスタとの間に結合される、集積回路。
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