CN103219956B

CN103219956B - 功率放大器电路和控制方法

Info

Publication number: CN103219956B
Application number: CN201310015594.9A
Authority: CN
Inventors: 慕斯塔法·阿卡; 马克·皮特·范德海登
Original assignee: Samba Holdco Netherlands BV
Current assignee: NXP BV
Priority date: 2012-01-19
Filing date: 2013-01-16
Publication date: 2016-05-18
Anticipated expiration: 2033-01-16
Also published as: US20130187713A1; US8736383B2; CN103219956A; EP2618481A1

Abstract

提出了一种功率放大器电路和控制方法。功率放大器电路使用输出晶体管和级联晶体管。第一和第二驱动电路向所述两个晶体管施加栅极控制信号，所述栅极控制信号同时上升和下降，这使得(与向输出晶体管施加的恒定栅极电压相比较)减小了级联晶体管两端的电压降。

Description

功率放大器电路和控制方法

技术领域

本发明涉及一种功率放大器电路，具体地涉及一种RF放大器电路，具体地而非排他地使用氮化镓输出晶体管。

背景技术

氮化镓(GaN)HEMT(高电子迁移率晶体管)是下一代RF功率晶体管技术，其提供比相竞争的基于GaAS和Si的技术更高功率、更高效率和更宽带宽的唯一组合。

GaN主要提供在硅(Si)、碳化硅(SiC)和蓝宝石衬底上。GaNHEMT是耗尽型器件，意味着要求(与源极电压相比的)负栅极电压和栅极漏极偏置序列进行正确的操作。实现这些功能的电路与GaAsFET电路类似。

由于与用于先进功率放大器系统的LDMOS(例如开关模式放大器)相比更好的RF性能(低电容和高击穿电压)，GaN技术正在逐渐普及。

由于多种原因，驱动用于开关模式功率放大器的GaN功率晶体管是一种挑战。对于控制电路要求较高的电压，例如约5V。这是由于约-5V的栅极源极阈值电压产生的。也要求负电压偏置。如果要实现占空因子控制，也要求具有小上升/下降时间的方波驱动。

使用另一个晶体管来驱动级联结构的GaN输出晶体管是用于驱动GaN晶体管的常用解决方案。标准的级联除了GaN功率晶体管之外还要求高击穿电压的级联晶体管。高击穿电压晶体管要求额外的工艺步骤或者专用的昂贵技术。

因此仍然需要可以利用低电压晶体管实现的GaN功率晶体管驱动电路。

发明内容

根据本发明，提出了一种功率放大器电路，包括：

输出晶体管；

级联晶体管，所述输出晶体管和所述级联晶体管串联连接在供电线之间；

第一驱动电路，用于根据输入信号来控制施加至所述级联晶体管的栅极的信号；

第二驱动电路，用于根据所述输入信号来控制施加至所述输出晶体管的栅极的信号；

其中所述第一和第二驱动电路施加同时转变的栅极控制信号。

在同时进行电平之间转变的每一种情况下，所述第一和第二驱动电路可以施加两电平栅极控制信号，所述两电平栅极控制信号是同相或者180°异相的。

通过使用两个驱动电路，当关断所述级联晶体管时，可以通过减小所述输出晶体管栅极上的电压来减小级联晶体管两端的电压。固定的栅极-源极阈值电压将这一电压降耦合至所述级联晶体管。

这种结构消除了对于高击穿电压级联晶体管的需求。因此，可以通过使用低成本、低击穿电压晶体管来驱动所述GaN输出晶体管。

例如，在级联晶体管的漏极-源极上减小的电压压力使得能够使用CMOS技术来代替专门的高击穿晶体管技术(例如GaAs等)。

优选地，所述电路用于对RF输入信号进行放大。

输出晶体管可以包括n-型GaN晶体管，并且级联晶体管可以包括NMOS(CMOS)晶体管。

输出晶体管的源极可以连接至级联晶体管的漏极，而将施加至输出晶体管栅极的电压摆动通过栅极-源极电压耦合至级联晶体管的漏极，从而减小了截止时级联晶体管的漏极-源极电压。

第一驱动电路可以包括第一CMOS反相电路，用于在第一和第二电压轨之间提供输出。第一CMOS反相电路的第一和第二电压轨可以包括2V和3V之间的值以及0V，例如2.5V。

第二驱动电路可以包括第二CMOS反相电路，用于在第三和第四电压轨之间提供输出。所述第二CMOS反相电路的第三和第四电压轨可以包括-2V和-3V之间的值以及0V，例如-2.5V。

优选地，电感器与输出晶体管和级联晶体管串联，并且所述电感器、所述输出晶体管和所述级联晶体管串联在供电线之间。这使得能够实现大于上电压轨电压的放大，具体地最高至上电压轨的4倍。

本发明也提供了一种控制包括输出晶体管和级联晶体管在内的级联放大器电路的方法，输出晶体管和级联晶体管串联在供电线之间，所述方法包括：

根据输入信号控制施加至所述级联晶体管的栅极的信号；

根据所述输入信号控制施加至所述输出晶体管的栅极的信号；

其中控制第一和第二驱动电路包括施加同时转变的栅极控制信号，从而限制所述级联晶体管截止时所述级联晶体管两端的漏极-源极电压。

附图说明

现在将参考附图详细描述本发明的示例，其中：

图1示出了已知GaN放大器电路的第一示例；

图2示出了已知GaN放大器电路的第二示例；以及

图3示出了本发明的GaN放大器电路的示例。

具体实施方式

本发明提出了一种使用GaN输出晶体管和级联晶体管的功率放大器电路。第一驱动电路用于根据输入信号来控制施加至所述级联晶体管的栅极的信号，而第二驱动电路用于根据所述输入信号来控制施加至所述输出晶体管的栅极的信号。所述第一和第二驱动电路施加同时上升和下降的栅极控制信号，并且这使得(与向输出晶体管施加的恒定栅极电压相比较)减小了级联晶体管两端的电压降。

这种方法消除了对于高击穿电压晶体管的需求，使得可以使用低成本、低击穿电压晶体管来驱动GaN晶体管。

图1示出了已知RFGaN放大器电路的第一示例。

所述电路包括在功率轨之间与电感器12串联的GaN输出晶体管10，将所述功率轨示出为30V和地电位。电路14的输出耦合至输出电容器16。

所述电路通过调制流过电感器的DC电流来操作，并且用作E类功率放大器。

驱动电路18控制施加至GaN输出晶体管10的栅极的信号。

利用1.2V和0V的功率轨将RF输入信号RF_IN施加至CMOS反相器链20，用于驱动输出反相器24的下拉n-型晶体管22。该输出反相器需要递送5V的摆动，因此具有5V和0V功率轨。通过所示的4.6V轨来偏置输出反相器的上拉p-型晶体管23。

栅极电压Vg的DC栅极偏置电路和耦合电阻器48耦合至驱动电路的输出。这是负电压偏置，例如-3V。

这种电路要求高电压摆动(5V)和高负电压偏置。这种高电压摆动要求使用高电压控制晶体管，例如ED-MOS(ED＝扩展漏极)晶体管，并且也要求n-型和p-型器件。

所述电路也要求高值的电容器(例如，需要至少比晶体管的栅极源极电容大10倍的电容器)。实现在RF频率操作的大电容器是个挑战。通常，将大尺寸电容器设计为单位单元的并联连接。当增大电容器时自谐振频率和品质因子降低的重要原因是由于连接单位单元的金属导致的寄生电感和电阻。

图2示出了已知GaN放大器电路的第二示例。

在该电路中，输出晶体管10与级联晶体管30串联。

相对于晶体管“串联”意味着一个晶体管的源极-漏极路径与另一个晶体管的源极-漏极路径串联。因此，顶部晶体管的漏极/源极与顶部轨相连，顶部晶体管的源极/漏极与底部晶体管的漏极/源极相连，而底部晶体管的源极/漏极与底部轨相连。

输出晶体管可以让其栅极保持在恒定的零电压。

晶体管10是一种耗尽器件，具有例如-5V的负阈值电压。因此在输出晶体管截止时，源极电压将是5V。位于小于5V的源极电压，输出晶体管导通。

这种-5V栅极-源极阈值电压意味着所述级联晶体管30需要能够经受5V的漏极-源极电压，因此其同样不能形成为低电压CMOS晶体管，但是代替地实现为ED-MOS晶体管。

利用所示的2.5V和0V的轨，通过CMOS反相电路形式的控制电路32控制所述级联晶体管。所述CMOS反相电路接收RF输入信号作为其输入。

当针对级联晶体管30的栅极控制信号为高(2.5V)时，所述级联晶体管导通，将漏极下拉至0V。因此，输出晶体管10也导通，并且通过电感器抽取电流。

当针对级联晶体管30的栅极控制信号为低(0V)时，所述级联晶体管截止。通过在先导通的输出晶体管10规定了漏极电压。当输出晶体管10截止时所述电压上升至5V。然后两个晶体管10、30都截止，但是在级联晶体管两端存在5V的漏极-源极电压。电感器电流通过输出电容器16流至输出。

对于线性功率放大器，输出电压可以在0V和60V(高功率轨的双倍)之间变化。对于非线性开关模式功率放大器，输出电压可以变化为最高至高功率轨的4倍。

这种电路具有与图1的电路相比少约40％面积的优势。该电路不要求ac电容器，并且可以利用全部n-型的大器件实现。

在级联方法中，电路的输出电压由NMOS晶体管的漏极-源极电压和GaN晶体管的漏极-源极电压共有，而在(图1的)传统方法中，GaN晶体管漏极-源极电压是全输出电压。

然而，作为如上所述的5V源极-漏极电压的结果，级联电路仍然要求高电压级联晶体管。

图3示出了本发明的GaN放大器电路的示例。

所述电路向图2的电路添加了控制电路，用于控制输出晶体管10的栅极电压，并且将相同的参考数字用于图2中的相同部件。重复的部件共享相同的功能。在图3的电路中，将级联晶体管示出为30’。级联晶体管30’执行与级联晶体管30相同的功能，但是可以将级联晶体管30’实现为低电压CMOS器件。级联晶体管和主输出晶体管再次串联(如上所述)。

所添加的控制电路40(用于控制输出晶体管10的栅极电压)包括另一个CMOS反相器。也通过RF输入控制所述控制电路，使得两个控制电路32、40同步并且同相，也就是说它们一起上升和下降。针对第二控制电路40的电压轨是0V和-2.5V。

当针对级联晶体管30’的栅极控制信号为高(2.5V)时，所述级联晶体管导通，将漏极下拉至0V。与此同时，将输出晶体管的栅极拉高至0V。因此，输出晶体管10也导通，并且按照实际与对于图2的电路同样的方式通过电感器抽取电流。

当针对级联晶体管30’的栅极控制信号为低(0V)时，级联晶体管截止。通过在先导通的输出晶体管10规定了漏极电压。然而，已经将栅极电压下拉至-2.5V。因此，当输出晶体管的栅极-源极电压达到-5V时，因为输出晶体管10截止，所述电压只上升至2.5V。两个晶体管10、30再次都截止，并且电感器电流通过输出电容器16流至输出。

因此，附加的控制电路避免了所述GaN晶体管的栅极-源极阈值电压存在于级联晶体管两端的要求。

因此，图3的驱动器电路减小了级联晶体管的漏极-源极上的电压压力，使得能够实现低成本、高速度、低击穿电压晶体管技术(例如CMOS)来代替专门的高击穿晶体管技术(例如GaAs等)。

例如，本发明可用于设计基站应用的功率放大器。然而，许多其他应用是可能的。

在所示示例中，两个控制电路32、40同相。代替地，它们可以是180°异相的，例如如果一个晶体管是p-型而另一个晶体管是n-型。控制信号仍然同时下降和上升，尽管当一个信号下降时另一个信号上升。主输出晶体管可以是n型、p-型或混合型。

本发明对于GaN输出晶体管特别感兴趣。然而，本发明可以应用于其他晶体管技术类型，例如LDMOS晶体管，并且再次使得能够将低电压级联晶体管和低电压控制晶体管与高电压输出晶体管组合使用。

将控制电路示出为是CMOS反相器，但是同样使用非反相缓冲器，或者代替地使用其他电平控制电路。

各种修改对于本领域普通技术人员是清楚明白的。

Claims

1.一种功率放大器电路，包括：

输出晶体管；

其中所述第一和第二驱动电路施加同时转变的栅极控制信号；

其中所述输出晶体管包括n-型GaN晶体管或LDMOS晶体管，所述级联晶体管包括低电压NMOS晶体管。

2.根据权利要求1所述的电路，其中所述第一驱动电路包括第一CMOS反相电路，用于在第一和第二电压轨之间提供输出。

3.根据权利要求2所述的电路，其中所述第一CMOS反相电路的第一和第二电压轨包括2V和3V之间的值以及0V。

4.根据权利要求3所述的电路，其中所述第一CMOS反相电路的第一和第二电压轨包括0V和2.5V。

5.根据任一前述权利要求所述的电路，其中所述第二驱动电路包括第二CMOS反相电路，用于在第三和第四电压轨之间提供输出。

6.根据权利要求5所述的电路，其中所述第二CMOS反相电路的第三和第四电压轨包括-2V和-3V之间的值以及0V。

7.根据权利要求6所述的电路，其中所述第二CMOS反相电路的第一和第二电压轨包括0V和-2.5V。

8.根据权利要求1-4、6-7中任一项所述的电路，还包括与输出晶体管和级联晶体管串联的电感器，并且所述电感器、输出晶体管和所述级联晶体管串联在供电线之间。

9.一种控制级联放大器电路的方法，所述级联放大器电路包括n-型GaN或LDMOS输出晶体管和低电压NMOS级联晶体管，所述输出晶体管和所述级联晶体管串联在供电线之间，所述方法包括：

根据输入信号控制施加至级联晶体管的栅极的信号；

其中控制第一和第二驱动电路包括施加同时转变的栅极控制信号，从而限制当所述级联晶体管截止时所述级联晶体管两端的漏极-源极电压。

10.根据权利要求9所述的方法，其中控制施加至所述级联晶体管栅极的信号包括操作第一CMOS反相电路从而在第一和第二电压轨之间提供输出。

11.根据权利要求10所述的方法，其中所述第一CMOS反相电路的第一和第二电压轨包括2V和3V之间的值以及0V。

12.根据权利要求9所述的方法，其中控制施加至所述输出晶体管栅极的信号包括操作第二CMOS反相电路用于在第一和第二电压轨之间提供输出。

13.根据权利要求12所述的方法，其中所述第二CMOS反相电路的第一和第二电压轨包括-2V和-3V之间的值以及0V。