JP7498176B2 - コネクタ試験治具、遅延時間差の計算方法および試験装置 - Google Patents

Description

本開示は、通信分野に関し、特に、コネクタ構造、遅延時間差の計算方法および装置に関する。

システム容量が徐々に増えるにつれて、高速Ｓｅｒｄｅｓがすでに５６Ｇｂｐｓ／ｌａｎｅの時代に入り、各大手チップメーカー、システムメーカー、規格組織なども１１２Ｇｂｐｓの研究に着手している。単一チャネルのレートの上昇に対して、差分信号Ｐ／Ｎ間の遅延時間差（Ｓｋｅｗ）についての要求がますます厳しくなっている。高速シリアルシステムにおいては、高速コネクタ（通常のバックプレーンコネクタ、直交コネクタ、ケーブルコネクタなど）は、常用の単板－バックプレーン、単板－単板の間の高速相互接続の受動部品である。したがって、高速コネクタ差分対内ｓｋｅｗもシステム全体の性能に影響を与え、重要な信号保全性パラメータの１つとして、正確なテストと評価が必要である。

現在、コネクタｓｋｅｗの評価方法として、１つは、純粋なコネクタシミュレーションデータを採用することであり、しかし、該方法が理想的すぎて、実際の加工過程で生じたばらつきを考慮しておらず、実際の結果とマッチングできないという問題があった。

もう１つはテスト基板を用いたテストを行うことであるが、従来のテスト基板方法では、プリント基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ、略称ＰＣＢ）の引き回し配線ｓｋｅｗを低減する方法、例えば、角度配線、回転単板、配線幅・距離の厳格管理およびｌｏｗ ＤＫ材料の採用などの方法がとられているにもかかわらず、同様にＰＣＢ引き回し配線Ｐ／Ｎ不一致による誤差が含まれており、正確かつ純粋なコネクタｓｋｅｗパラメータを１００％得ることができず、結果に影響を与える。

通常、高速コネクタのｓｋｅｗはｐｓのオーダーであるが、試験治具による誤差は純粋なコネクタｓｋｅｗと同様で、さらにより大きなものであり、ＰＣＢ引き回し配線の影響を完全に除去できない場合、システム性能評価の正確さに直接影響し、特にレートが１１２ Ｇｂｐｓまで高め、かつ単一ＵＩが８.９ｐｓだけであると、ＰＣＢ引き回し配線ｓｋｅｗによる大きな干渉をもたらす可能性がある。そのため、それらの影響を低減あるいは除去する必要があるが、ＰＣＢ引き回し配線ｓｋｅｗを完全に除去し、実際の高速純粋なコネクタ差分対内ｓｋｅｗパラメータを取得する方法がなく、高速シリアルシステムシミュレーション評価やコネクタ製品の型式選定に大きな迷惑をかけているのが現状である。

本開示の一実施例は、ＰＣＢ引き回し配線ｓｋｅｗを除去できないことによるコネクタのｓｋｅｗを計算する際に、非常に大きな誤差を導入し、コネクタの真実のｓｋｅｗ性能評価およびシステム評価の正確さに影響を与えるという従来技術に存在する課題を少なくとも解決するためのコネクタ構造、遅延時間差の計算方法および装置を提供する。

本開示の一実施例によれば、コネクタ構造であって、試験装置に接続され、第１のプレートおよび第２のプレートを含む第１のプリント基板ＰＣＢと、前記試験装置に接続され、第３のプレートおよび第４のプレートを含む第２のプリント基板ＰＣＢと、を備え、前記第１のプレートは、コネクタを介して前記第３のプレートに接続されるコネクタ構造が提供される。

本開示の別の実施例によれば、遅延時間差の計算方法であって、前記第１のプレート、前記コネクタおよび前記第３のプレート間の第１の遅延時間差分ｓｋｅｗｌを測定するステップと、前記第２のプレートの第２の遅延時間差分ｓｋｅｗ２および前記第４のプレートの第３の遅延時間差分ｓｋｅｗ３を測定するステップと、前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、コネクタの差分パラメータｓｋｅｗを計算するステップとを含む前記コネクタ構造に接続された試験装置に適用される遅延時間差の計算方法が提供される。

本開示の別の実施例によれば、遅延時間差の計算装置であって、前記第１のプレート、前記コネクタおよび前記第３のプレート間の第１の遅延時間差分ｓｋｅｗｌを測定するように構成される第１の測定モジュールと、前記第２のプレートの第２の遅延時間差分ｓｋｅｗ２を測定するように構成される第２の測定モジュールと、前記第４のプレートの第３の遅延時間差分ｓｋｅｗ３を測定するように構成される第３の測定モジュールと、前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、コネクタの差分パラメータｓｋｅｗを計算するように構成される計算モジュールと、を含む前記コネクタ構造に接続された試験装置に適用される遅延時間差の計算装置が提供される。

本開示のさらに別の実施例によれば、記憶媒体であって、プロセッサによって実行されると、上記のいずれかの方法におけるステップを実行するコンピュータのプログラムが記憶される記憶媒体がさらに提供される。

本開示のさらに別の実施例によれば、電子機器であって、プロセッサと、コンピュータのプログラムを記憶するためのメモリと、を備え、前記コンピュータのプログラムが、前記プロセッサによって実行されるときに、上記のいずれかの方法におけるステップを実行するように構成される電子機器がさらに提供される。

本開示によれば、コネクタを介して接続された２枚のＰＣＢプレートにおけるコネクタに接続されたプレートが同一のＰＣＢプレートに位置するプレートのｓｋｅｗパラメータを測定することにより、間接的に該パラメータを介してコネクタのｓｋｅｗを計算する。

添付の図面は、本開示の実施例のさらなる理解を提供するために使用され、明細書の一部を構成し、本開示の実施例とともに本開示を説明するために使用され、本開示に対する限定を構成しない。図面において、
本開示の一実施例に係るコネクタ構造の構造概略図である。 本開示の一実施例に係る別のコネクタ構造の構造概略図である。 本開示の一実施例に係るＰＣＢプレートの断面図である。 本開示の一実施例に係る別のＰＣＢプレートの断面図である。 本開示の一実施例に係る直オス／曲げメスのコネクタ構造の構造概略図である。 本開示の一実施例に係る直交アーキテクチャのコネクタ構造の構造概略図である。 本開示の一実施例に係るプレート対プレートのコネクタ構造の構造概略図である。 本開示の一実施例に係るケーブルコネクタ構造の構造概略図である。 本開示の一実施例に係る遅延時間差の計算フロー図である。 本開示の一実施例に係る遅延時間差の計算装置の構造ブロック図である。

以下、図面と具体的な実施例を参照しながら、本開示について詳しく説明する。なお、矛盾しない限り、本開示の実施例と実施例における特徴を組み合わせることができる。

なお、本開示の明細書、特許請求の範囲および上記の図面では、「第１」、「第２」などの用語は、類似の対象を区別するためのものであり、特定の順次または優先順位が本開示に必須であることを暗示する意図はない。

（実施例１）
本実施例は、コネクタ構造をさらに提供し、図１は本開示の一実施例に係るコネクタ構造の構造概略図である。図１に示すように、該コネクタ構造は、第１のＰＣＢ１２と、第２のＰＣＢ１４とを備える。

第１のＰＣＢ１２は、第１のプレート１２２および第２のプレート１２４を含み、試験装置に接続される。

第２のＰＣＢ１４は、第３のプレート１４２および第４のプレート１４４を含み、前記試験装置に接続される。ここで、前記第１のプレート１２２は、コネクタ１６を介して前記第３のプレート１４２に接続される。

図２は本開示の一実施例に係る別のコネクタ構造の構造概略図である。図２に示すように、それぞれのプレートには、ホールアレイ２２と、引き回し配線２４と、試験ポイント２６と、を少なくとも含み、前記ホールアレイ２２は、位置が前記コネクタの差分ピン１６の位置と重なるアレイホール２２２を有し、前記引き回し配線２４は、それぞれの前記プレートの内部に位置し、一端が、前記アレイホール２２２を介して前記コネクタ１６の差分ピン１８に接続されるように構成され、他端が、前記試験ポイント２６に接続されるように構成され、前記試験ポイント２６は、それぞれの前記プレートの内部に入り込み、前記引き回し配線２４と前記試験装置とを接続されるように構成される。

図３は本開示の一実施例に係るＰＣＢプレートの断面図である。図３に示すように、前記引き回し配線２４は、それぞれのプレート内の引き回し配線層３２内に配置され、ここで、前記引き回し配線層３２は、引き回し配線上層３２２と、引き回し配線下層３２４とを含み、前記引き回し配線２４は、前記引き回し配線上層３２２と前記引き回し配線下層３２４との間に位置し、前記引き回し配線上層３２２および前記引き回し配線下層３２４はＧＮＤ平面となり、ｃｏｒｅはＰＣＢプレートのベース材料であり、ＰｒｅｐｒｅｇはＰＣＢプレートのシート絶縁材料である。

本開示のコネクタ構造によりｓｋｅｗ計算を行う場合、ＰＣＢ引き回し配線ｓｋｅｗパラメータがコネクタｓｋｅｗの計算に与えた影響を除去するだけでなく、高速コネクタのｓｋｅｗ性能を向上させ、高精度の被試験コネクタのｓｋｅｗを保証することができる。

オプションとして、前記引き回し配線上層３２２および前記引き回し配線下層３２４は、ガラス繊維を含まない純粋な樹脂系材料から構成される。

なお、ガラス繊維を含まない純粋な樹脂系材料を採用した理由は、ガラス効果によるｓｋｅｗ干渉の問題を防止することである。ガラス繊維を含まない純粋な樹脂系材料を用いることで、ｓｋｅｗが、引き回し配線の物理的長さや形状のみに依存し、他の要因とは無関係になった。また、該材料は、ＡＰ材料、ＰＴＦＥ材料を含むが、これらに限定されない。

また、図３では、引き回し配線２４を除き、引き回し配線上層３２２および引き回し配線下層３２４の他の層の誘電材料は、ＦＲ４板材、Ｍ６Ｇ、Ｍ７ＮＥなどの高速板材を含むが、これらに限定されない。

具体的には、上記のＰＣＢプレート構造によれば、ＰＣＢ引き回し配線のｓｋｅｗを低くすることができ、これによって得られたコネクタｓｋｅｗパラメータの正確さを保証することができる。該構造を採用することにより、ガラス繊維効果によるｓｋｅｗを除去するだけでなく、差分がＰ／Ｎ間に対するｓｋｅｗを大幅に低減することができる。従来のＭ６Ｇ板と比較し、同じ形状および引き回し配線長さのＰＣＢ差分引き回し配線において、上記のＰＣＢプレート構造を採用する場合、最大ｓｋｅｗを２.４４ｐｓから０.４７ｐｓまで低減するとともに、配線に対しても特別な管理を必要とせず、配線の空間を節約することができる。

図４は本開示の一実施例に係る別のＰＣＢプレートの断面図である。図４に示すように、前記試験ポイント２６は、前記プレートの表面に位置し、試験装置に接続されるように構成される試験パッド４２と、前記プレートの引き回し配線層３２に入り込み、前記引き回し配線２４と試験パッド４２とを接続されるように構成されるビア４４と、を含む。

なお、試験パッド４２は、ＳＭＡ同軸に接続される試験を行うようにＳＭＡパッドであってもよいし、プローブポイント試験パッドであってもよい。

オプションとして、前記ホールアレイ２２の数は１つまたは複数であり、前記引き回し配線２４の本数は１つまたは複数であり、前記試験ポイント２６の数は１つまたは複数である。

オプションとして、前記第１のプレート１２２の大きさおよび形状は、前記第２のプレート１２４の大きさおよび形状と同じであり、前記第３のプレート１４２の大きさおよび形状は、前記第４のプレート１４４の大きさおよび形状と同じである。

オプションとして、前記第１のプレート１２２におけるホールアレイ２２は、前記第２のプレート１２４におけるホールアレイ２２の分布位置と同じであり、前記第３のプレート１４２におけるホールアレイ２２は、前記第４のプレート１４４におけるホールアレイ２２の分布位置と同じである。

オプションとして、前記第１のプレート１２２における引き回し配線２４の長さおよび引き回し配線の分布は、前記第３のプレート１４２における引き回し配線２４の長さおよび引き回し配線の分布と同じであり、前記第２のプレート１２４における引き回し配線の長さおよび引き回し配線の分布は、前記第４のプレート１４４における引き回し配線の長さおよび引き回し配線の分布と同じである。

オプションとして、前記第１のプレート１２２における試験ポイント２６は、前記第２のプレート１２４における試験ポイント２６の分布位置と同じであり、前記第３のプレート１４２における試験ポイント２６は、前記第４のプレート１４４における試験ポイント２６の分布位置と同じである。

これらから分かるように、本実施例では、第１のプレートは第２のプレートと同じであり、かつ同一のＰＣＢプレートに位置しているため、第３のプレートも第４のプレートと同じであり、かつ同一のＰＣＢプレートに位置している。また、第３のプレートと第４のプレートとの間にコネクタが接続されていないため、測定装置により測定した第３のプレート、第４のプレートのｓｋｅｗは、コネクタ無しのｓｋｅｗである。しかしながら、実際には、第１のプレートは第２のプレートと同じであるため、ｓｋｅｗも同じであり、それで、第３のプレートは第４のプレートと同じであるため、ｓｋｅｗも同じである。したがって、後続のコネクタのｓｋｅｗを計算するときに、代替法を用いることにより、第１のプレートのｓｋｅｗを第２のプレートのｓｋｅｗに代替することができ、第３のプレートのｓｋｅｗを第４のプレートのｓｋｅｗに代替することができる。

したがって、代数減法を利用してコネクタのｓｋｅｗを計算することができる。すなわち、第１のプレート、前記コネクタおよび前記第３のプレート間のｓｋｅｗを測定して、第２のプレートのｓｋｅｗ１および第４のプレートのｓｋｅｗ２を減算する。代数減法を利用する場合、第１のプレートと第２のプレートとの引き回し配線が同じであり、第３のプレートと第４のプレートとの引き回し配線が同じであるため、ｓｋｅｗからｓｋｅｗ１およびｓｋｅｗ２を減算したときに、実際には、すでに同じの引き回し配線ｓｋｅｗを削除した。したがって、引き回し配線ｓｋｅｗの干渉を大幅に低下し、計算結果が純粋なコネクタのｓｋｅｗであることを保証することができる。

なお、第１のプレートと第２のプレートとが同じであり、第３のプレートと第４のプレートとが同じであることを保証することは、単に本実施例の一例である。具体的には、第１のプレートと第２のプレートとが異なっていても、第３のプレートと第４のプレートとが異なっていても、実際には同様の方法を利用して計算することができる。実際の使用では、材料の節約およびより使用の便利さのためには、複数のＰＣＢプレート間の接合が必要となる可能性がある。すなわち、不可避的に第１のプレートと第２のプレートとの間には、第３のプレートと第４のプレートとの間には、差が生じる。

上記の問題を解決するために、異なる大きさ、形状、異なる引き回し配線長さと分布を有し、および異なる試験ポイント分布位置を有するプレートについて、予め測定と標識付けを行い、かつデータベースに保存することにより、対応するプレートのｓｋｅｗをそれぞれ取得することができる。コネクタのｓｋｅｗを計算するときに、データベースに問い合わせることによって、異なる仕様のプレートのｓｋｅｗパラメータを取得することができるため、第１のプレートおよび第３のプレートの標識情報を入力するだけで、第１のプレートと第２のプレートとのｓｋｅｗの倍数関係、第３のプレートと第４のプレートとのｓｋｅｗの倍数関係を比較することにより、第２のプレートと第４のプレートのｓｋｅｗ値を測定することで、倍数演算と、第１のプレート、前記コネクタおよび前記第３のプレートの間のｓｋｅｗにより、代数減法を行うことで、コネクタのｓｋｅｗを取得することができる。

オプションとして、前記コネクタのタイプとしては、圧着直オスコネクタ、圧着直メスコネクタ、圧着曲げオスコネクタ、圧着曲げメスコネクタが挙げられる。

具体的には、本実施例に記載されている技術案を理解するために、異なるコネクタタイプについて、本実施例では、以下のような異なるコネクタ構造を提供する。

図５は本開示の一実施例に係る直オス／曲げメスのコネクタ構造の構造概略図である。図５に示すように、
該コネクタ構造における第１のプレート１２２のホールアレイ２２は、プレートの縁部に位置し、第３のプレート１２４が、直オスコネクタ１６２をホールアレイ２２に接続されるとともに、第３のプレート１２４上のホールアレイ２２は、プレートの内部に配置してもよい。

第２のプレート１２４と、第１のプレート１２２のホールアレイ２２、引き回し配線２４（図示せず）、および試験パッド２６とが一致しており、ここで、第２プレート１２４のホールアレイ２２を圧着曲げメスコネクタ１６４にしないようにしている。

第４のプレート１４４と、第３のプレート１４２のホールアレイ２２、引き回し配線２４（図示せず）、および試験パッド２６とが一致しており、ここで、第４プレート１４４のホールアレイ２２を圧着直オスコネクタ１６２にしないようにしている。

図６は本開示の一実施例に係る直交アーキテクチャのコネクタ構造の構造概略図である。

図６に示すように、該コネクタ構造における第１のプレート１２２が、曲げメスコネクタ１６４をホールアレイ２２に圧着されるとともに、第１のプレート１２２のホールアレイ２２は、第１のプレート１２２の縁部に配置されなければならない。

一方、第３のプレート１２４が、曲げオスコネクタ１６６をホールアレイ２２に圧着されるとともに、第３のプレート１２４上のホールアレイ２２は、プレートの内部に配置されてもよい。また、第３のプレート１２２のホールアレイ２２も第３のプレート１２２の縁部に配置されなければならない。

第２のプレート１２４と、第１のプレート１２２のホールアレイ２２、引き回し配線２４（図示せず）、および試験パッド２６とが一致しており、ここで、第２のプレート１２４のホールアレイ２２を圧着曲げメスコネクタ１６４にしないようにしている。（第３のプレートと第４のプレートとが対向配置されているため、上記のプレートにおけるパッドの図示を省略する）第４のプレート１４４と、第３のプレート１４２のホールアレイ２２、引き回し配線２４（図示せず）、および試験パッド２６とが一致しており、ここで、第４のプレート１４４のホールアレイ２２を圧着曲げオスコネクタ１６６にしないようにしている。

図７は本開示の一実施例に係るプレート対プレートのコネクタ構造の構造概略図である。

図７に示すように、第の１プレート１２２が、直メスコネクタ１６８をホールアレイ２２に圧着されるとともに、ホールアレイ２２は第１のプレート１２２の縁部に配置されてもよいし、第１のプレート１２２内に配置されてもよい。

第３のプレート１４２が、直オスコネクタ１６２をホールアレイ２２に圧着されるとともに、ホールアレイ２２は第３のプレート１４２の縁部に配置されてもよいし、第３のプレート１４２内に配置されてもよい。

第２のプレート１２４と、第１のプレート１２２のホールアレイ２２、引き回し配線２４（図示せず）、および試験パッド２６とが一致しており、ここで、第２のプレート１２４のホールアレイ２２を圧着直メスコネクタ１６８にしないようにしている。

第４のプレート１４４と、第３のプレート１４２のホールアレイ２２、引き回し配線２４（図示せず）、および試験パッド２６とが一致しており、ここで、第４のプレート１４４のホールアレイ２２を圧着直オスコネクタ１６２にしないようにしている。

図８は本開示の一実施例に係るケーブルコネクタ構造の構造概略図である。図８に示すように、
第の１プレート１２２が、曲げメスコネクタ１６４をホールアレイ２２に圧着されるとともに、ホールアレイ２２は第１のプレート１２２の縁部に配置されてもよいし、第１のプレート１２２内に配置されてもよい。

第３のプレート１４２が、曲げメスコネクタ１６４をホールアレイ２２に圧着されるとともに、ホールアレイ２２は第３のプレート１４２の縁部に配置されてもよいし、第３のプレート１４２内に配置されてもよい。

第２のプレート１２４と、第１のプレート１２２のホールアレイ２２、引き回し配線２４（図示せず）、および試験パッド２６とが一致しており、ここで、第２のプレート１２４のホールアレイ２２を圧着曲げメスコネクタ１６４にしないようにしている。

第４のプレート１４４と、第３のプレート１４２のホールアレイ２２、引き回し配線２４（図示せず）、および試験パッド２６とが一致しており、ここで、第４のプレート１４４のホールアレイ２２を圧着曲げメスコネクタ１６４にしないようにしている。

（実施例２）
本実施例では、実施例１におけるコネクタ構造に接続された試験装置に適用される遅延時間差の計算方法が提供される。図９は本開示の一実施例に係る遅延時間差の計算フロー図であり、図９に示すように、該フローは、以下のステップを含む。

ステップＳ９０２において、前記第１のプレート、前記コネクタおよび前記第３のプレート間の第１の遅延時間差分ｓｋｅｗｌを測定する。

ステップＳ９０４において、前記第２のプレートの第２の遅延時間差分ｓｋｅｗ２および前記第４のプレートの第３の遅延時間差分ｓｋｅｗ３を測定する。

ステップＳ９０６において、前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、コネクタの差分パラメータｓｋｅｗを計算する。

オプションとして、前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、コネクタの差分パラメータｓｋｅｗの計算としては、ｓｋｅｗ＝ｓｋｅｗｌ－ｓｋｅｗ２－ｓｋｅｗ３である。

なお、上記式の実現可能な条件としては、第１のプレートが第２のプレートと同じであり、第３のプレートが第４のプレートと同じである。

具体的には、ｓｋｅｗ１を計算する際に、まず、第１部分の試験パッド、ビア、引き回し配線、アレイホール、コネクタおよび第３部分の試験パッド、ビア、引き回し配線、アレイホールのＳパラメータをベクトル・ネットワーク解析器によりテストする必要があり、その後、挿入損失インパルス応答からｓｋｅｗ１を算出する。

ｓｋｅｗ２を計算する際に、まず、第２部分の試験パッド、ビア、引き回し配線、アレイホールのＳパラメータをベクトル・ネットワーク解析器によりテストする必要があり、その後、リターンロスインパルス応答からｓｋｅｗ２を算出する。

それで、ｓｋｅｗ３を計算する際に、まず、第４部分の試験パッド、ビア、引き回し配線、アレイホールのＳパラメータをベクトル・ネットワーク解析器によりテストする必要があり、その後、リターンロスインパルス応答からｓｋｅｗ３を算出する。

また、複数のＰＣＢが接合されている場合を考慮すると、第１のプレートと第２のプレートとが異なり、第３のプレートと第４のプレートとが異なるため、上記の場合、本実施例において、別の計算式も提供される。すなわち、ｓｋｅｗ＝ｓｋｅｗｌ－ｎ＊ｓｋｅｗ２－Ｍ＊ｓｋｅｗ３であり、式中、ｎおよびｍはともに正の整数である。

具体的には、ｎはデータベースにおける第１のプレートのｓｋｅｗと第３のプレートのｓｋｅｗに対応する比であり、ｍはデータベースにおける第２のプレートのｓｋｅｗと第４のプレートのｓｋｅｗに対応する比である。

しかし、当業者には、本明細書に記載された実施形態は、ソフトウェアと必要な汎用ハードウェアプラットフォームとの組み合わせで実現されてもよいし、もちろんハードウェアによって実現されてもよいが、多くの場合、前者がより最適化された実施形態であることが、以上の実施形態についての説明を読んで明らかになるであろう。上記の理解に基づき、本開示の技術案は、本質的に、または従来の技術に貢献する部分をソフトウェア製品の形式で表現することができ、該コンピュータソフトウェア製品は、１つの記憶媒体（例えば、ＲＯＭ／ＲＡＭ、磁気ディスク、光ディスク）に記憶され、１台の端末装置（携帯電話、コンピュータ、サーバ、またはネットワーク装置など）によって本開示の各実施例に記載された方法を実行させるためのいくつかの命令が含まれる。

（実施例３）
本実施例では、上述した実施例および好適な実施形態を実現するための遅延時間差計算装置がさらに提供され、すでに説明された部分について、ここでは説明を省略する。以下で使用されるような用語「モジュール」は、所定の機能のソフトウェアおよび／またはハードウェアの組み合わせを実装することができる。以下の実施例で説明される装置は、好ましくはソフトウェアによって実装されるが、ハードウェア、またはソフトウェアとハードウェアとの組み合わせによって実装されることも可能であり、イメージされる。

図１０は本開示の一実施例に係る遅延時間差の計算装置の構造ブロック図である。該装置は、第１の測定モジュール１００２と、第２の測定モジュール１００４と、第３の測定モジュール１００６と、計算モジュール１００８とを含む。

第１の測定モジュール１００２は、前記第１のプレート、前記コネクタおよび前記第３のプレート間の第１の遅延時間差分ｓｋｅｗｌを測定するように構成される。

第２の測定モジュール１００４は、前記第２のプレートの第２の遅延時間差分ｓｋｅｗ２を測定するように構成される。

第３の測定モジュール１００６は、前記第４のプレートの第３の遅延時間差分ｓｋｅｗ３を測定するように構成される。

計算モジュール１００８は、前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、コネクタの差分パラメータｓｋｅｗを計算するように構成される。

なお、上記の各モジュールは、ソフトウェアまたはハードウェアによって実装することができ、後者の場合、以下の方式によって実装することができるが、これに限定されるものではなく、上記モジュールが、いずれも同一プロセッサ内に配置されているか、または上記各モジュールが、任意の組み合わせの形態でそれぞれ異なるプロセッサに配置されている。

（実施例４）
本開示の実施例によれば、プロセッサによって実行されると、上記のいずれか１項に記載の方法におけるステップを実行するコンピュータのプログラムが記憶される記憶媒体がさらに提供される。

オプションとして、本実施例では、上述した記憶媒体は、以下のステップを実行するためのコンピュータのプログラムを記憶するように構成されてもよい。

ステップＳ１において、前記第１のプレート、前記コネクタおよび前記第３のプレート間の第１の遅延時間差分ｓｋｅｗｌを測定する。

ステップＳ２において、前記第２のプレートの第２の遅延時間差分ｓｋｅｗ２および前記第４のプレートの第３の遅延時間差分ｓｋｅｗ３を測定する。

ステップＳ３において、前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、コネクタの差分パラメータｓｋｅｗを計算する。

オプションとして、本実施例では、上述した記憶媒体は、ＵＳＢメモリ、読出し専用メモリ（Ｒｅａｄ－ＯｎｌｙＭｅｍｏｒｙ、ＲＯＭと略称する）、ランダムアクセスメモリ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＲＡＭと略称する）、リムーバブルディスク、磁気ディスク、光ディスクなどのコンピュータのプログラムを記憶可能な様々な媒体を含むが、これらに限定されない。

本開示の実施例によれば、プロセッサと、コンピュータのプログラムを記憶するためのメモリと、を備え、前記コンピュータのプログラムが、前記プロセッサによって実行されるときに、上記のいずれかの方法におけるステップを実行するように構成される電子機器がさらに提供される。

オプションとして、上述した電子機器は、上述したプロセッサに接続された送信装置と、上述したプロセッサに接続された入出力装置とを備えるものとしてもよい。

オプションとして、本実施例では、上述したプロセッサは、コンピュータのプログラムによって以下のステップを実行するように構成されてもよい。

ステップＳ１において、前記第１のプレート、前記コネクタおよび前記第３のプレート間の第１の遅延時間差分ｓｋｅｗｌを測定する。

ステップＳ２において、前記第２のプレートの第２の遅延時間差分ｓｋｅｗ２および前記第４のプレートの第３の遅延時間差分ｓｋｅｗ３を測定する。

ステップＳ３において、前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、コネクタの差分パラメータｓｋｅｗを計算する。

オプションとして、本実施例の具体例は、上述した実施例および任意の実施形態で説明された例を参照してもよい。ここでは説明を省略する。

上記の説明から、当業者には、上述した本開示の各モジュールまたは各ステップは、汎用のコンピューティングデバイスによって実装することができ、これらが単一のコンピューティングデバイスに集中してもよく、または複数のコンピューティングデバイスからなるネットワーク上に分布されてもよく、オプションとして、コンピューティングデバイスによって実行可能なプログラムコードで実装されてもよく、それにより、記憶デバイスに記憶されてコンピューティングデバイスによって実行することができる。

また、いくつかの場合において、図示または説明されたステップを本明細書とは異なる順序で実行されるか、またはそれぞれの集積回路モジュールとして作成されるか、またはそれらのうちの複数のモジュールまたはステップを単一の集積回路モジュールとして作成されて、実装されてもよいことが明らかとなろう。したがって、本開示が、任意の特定のハードウェアとソフトウェアとの組み合わせに限定されない。

以上は、本開示の好ましい実施例にすぎず、本開示を限定することを意図するものではなく、当業者であれば、本開示に対して様々な変更および変化を加えることができる。本開示の原則を逸脱することなく行われるあらゆる修正、同等の置換、改良などは、本開示の特許範囲に含まれるべきである。

本開示によれば、コネクタを介して接続された２枚のＰＣＢプレートにおけるコネクタに接続されたプレートが同一のＰＣＢプレートに位置するプレートのｓｋｅｗパラメータを測定することにより、間接的に該パラメータを介してコネクタのｓｋｅｗを計算する。本開示に係るコネクタ構造によりｓｋｅｗ計算を行う場合に、ＰＣＢ引き回し配線ｓｋｅｗパラメータがコネクタｓｋｅｗの計算に与えた影響を除去するだけでなく、高速コネクタのｓｋｅｗ性能を向上させ、高精度の被試験コネクタのｓｋｅｗを保証することができる。

Claims (14)

1. コネクタ試験治具であって、
   試験装置に接続され、第１のプレートおよび第２のプレートを含む第１のプリント基板ＰＣＢと、
   前記試験装置に接続され、第３のプレートおよび第４のプレートを含む第２のプリント基板ＰＣＢと、を少なくとも備え、
   前記第１のプレートは、コネクタを介して前記第３のプレートに接続され、前記第２のプレートと前記第４のプレートとは接続されなく、
   それぞれのプレートには、ホールアレイ、引き回し配線、および試験ポイントを少なくとも含み、
   前記ホールアレイは、位置が前記コネクタの差分ピンの位置と重なるアレイホールを有し、
   前記引き回し配線は、それぞれの前記プレートの内部に位置し、一端が、前記アレイホールを介して前記コネクタの差分ピンに接続されるように構成され、他端が、前記試験ポイントに接続されるように構成され、
   前記試験ポイントは、それぞれの前記プレートの内部に入り込み、前記引き回し配線と前記試験装置とを接続されるように構成される、コネクタ試験治具。
2. 前記引き回し配線は、それぞれのプレート内の引き回し配線層内に配置され、
   前記引き回し配線層は、引き回し配線上層および引き回し配線下層を含み、
   前記引き回し配線は、前記引き回し配線上層と前記引き回し配線下層との間に位置し、
   前記引き回し配線上層および前記引き回し配線下層が、ＧＮＤ平面となる、請求項１に記載のコネクタ試験治具。
3. 前記引き回し配線上層および前記引き回し配線下層は、ガラス繊維を含まない純粋な樹脂系材料から構成される、請求項２に記載のコネクタ試験治具。
4. 前記試験ポイントは、前記プレートの表面に位置し、試験装置に接続されるように構成される試験パッドと、
   前記プレートの引き回し配線層に入り込み、前記引き回し配線と試験パッドとを接続されるように構成されるビアと、を含む、請求項２に記載のコネクタ試験治具。
5. 前記ホールアレイの数が、１つまたは複数であり、
   前記引き回し配線の本数が、１つまたは複数であり、
   前記試験ポイントの数が、１つまたは複数である、請求項１に記載のコネクタ試験治具。
6. 前記第１のプレートの大きさおよび形状は、前記第２のプレートの大きさおよび形状と同じであり、
   前記第３のプレートの大きさおよび形状は、前記第４のプレートの大きさおよび形状と同じである、請求項１乃至５のいずれか１項に記載のコネクタ試験治具。
7. 前記第１のプレートにおけるホールアレイは、前記第２のプレートにおけるホールアレイの分布位置と同じであり、
   前記第３のプレートにおけるホールアレイは、前記第４のプレートにおけるホールアレイの分布位置と同じである、請求項６に記載のコネクタ試験治具。
8. 前記第１のプレートにおける引き回し配線の長さおよび引き回し配線の分布は、前記第２のプレートにおける引き回し配線の長さおよび引き回し配線の分布と同じであり、
   前記第３のプレートにおける引き回し配線の長さおよび引き回し配線の分布は、前記第４のプレートにおける引き回し配線の長さおよび引き回し配線の分布と同じである、請求項６記載のコネクタ試験治具。
9. 前記第１のプレートにおける試験ポイントは、前記第２のプレートにおける試験ポイントの分布位置と同じであり、
   前記第３のプレートにおける試験ポイントは、前記第４のプレートにおける試験ポイントの分布位置と同じである、請求項６記載のコネクタ試験治具。
10. 前記コネクタのタイプは、圧着直オスコネクタ、圧着直メスコネクタ、圧着曲げオスコネクタ、圧着曲げメスコネクタを含む、請求項１乃至９のいずれか１項に記載のコネクタ試験治具。
11. 請求項１乃至１０のいずれか１項に記載のコネクタ試験治具に接続された試験装置に適用される遅延時間差の計算方法であって、
    前記試験装置が、前記第１のプレート、前記コネクタおよび前記第３のプレート間の第１の遅延時間差分ｓｋｅｗｌを測定するステップと、
    前記試験装置が、前記第２のプレートの第２の遅延時間差分ｓｋｅｗ２および前記第４のプレートの第３の遅延時間差分ｓｋｅｗ３を測定するステップと、
    前記試験装置が、前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、コネクタの差分パラメータｓｋｅｗを計算するステップと、を含む、遅延時間差の計算方法。
12. 前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、ｓｋｅｗ＝ｓｋｅｗｌ－ｓｋｅｗ２－ｓｋｅｗ３の式で前記ｓｋｅｗを計算する、請求項１１に記載の方法。
13. 請求項１乃至１０のいずれか１項に記載のコネクタ試験治具に接続された試験装置であって、
    前記第１のプレート、前記コネクタおよび前記第３のプレート間の第１の遅延時間差分ｓｋｅｗｌを測定するように構成される第１の測定モジュールと、
    前記第２のプレートの第２の遅延時間差分ｓｋｅｗ２を測定するように構成される第２の測定モジュールと、
    前記第４のプレートの第３の遅延時間差分ｓｋｅｗ３を測定するように構成される第３の測定モジュールと、
    前記ｓｋｅｗｌ、ｓｋｅｗ２およびｓｋｅｗ３に基づいて、コネクタの差分パラメータｓｋｅｗを計算するように構成される計算モジュールと、を含む、試験装置。
14. 前記計算モジュールは、ｓｋｅｗ＝ｓｋｅｗｌ－ｓｋｅｗ２－ｓｋｅｗ３の式によって前記ｓｋｅｗを確定するようにさらに構成される、請求項１３に記載の試験装置。

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