JP7491363B2 - 撮像素子及び撮像装置 - Google Patents

Description

本発明は、撮像素子及び撮像装置に関する。

複数の画素を有する撮像装置において、画素毎の露光時間を変化させることが知られている（例えば、特許文献１）。
特許文献１ 特表２０１５－５３２７９７号公報

従来の撮像装置では、回路の簡素化が望まれている。

一般的開示

本発明の第１の態様においては、１または複数の画素を含む複数の画素ブロックを有する第１基板と、複数の画素ブロックのうち第１画素ブロックに含まれる画素の露光時間を制御するための第１露光制御部を含む第１制御ブロックと、複数の画素ブロックのうち第２画素ブロックに含まれる画素の露光時間を制御するための第２露光制御部を含む第２制御ブロックとを含む制御回路部と、制御回路部の外側に配置され、複数の画素ブロックのうち少なくとも第１画素ブロックおよび第２画素ブロックにそれぞれ含まれる画素の信号読出を制御する周辺回路部とを有する第２基板と、を備える撮像素子を提供する。

本発明の第２の態様においては、第１の態様の撮像素子を備える撮像装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る撮像素子４００の概要を示す図である。 画素部１１０の具体的な構成の一例を示す。 画素１１２の回路構成の一例を示す。 制御回路部２１０のより具体的な構成の一例を示す。 撮像素子４００の配線方法の一例を説明するための図である。 撮像素子４００の撮像動作を示すタイミングチャートの一例を示す。 撮像素子４００の撮像動作を示すタイミングチャートの一例を示す。 比較例に係る撮像素子の撮像動作を示すタイミングチャートを示す。 撮像素子４００が撮像する被写体の一例を示す。 撮像素子４００の撮像動作を示すタイミングチャートを示す。 撮像素子４００の概要を示す図である。 画素部１１０の具体的な構成の一例を示す。 制御回路部２１０のより具体的な構成の一例を示す。 画素１１２の回路構成の一例を示す。 撮像素子４００の配線方法の一例を説明するための図である。 撮像素子４００の配線方法の一例を説明するための図である。 撮像素子４００の配線方法の一例を説明するための図である。 撮像素子４００の画素ブロック１２０内での撮像動作を示すタイミングチャートの一例を示す。 画素ブロック１２０毎の露光タイミングの一例を示す。 他の実施形態による撮像素子８００の概要を示す図である。 画素部６１０の具体的な構成の一例を示す。 制御回路部７１０のより具体的な構成の一例を示す。 画素ブロック６２０毎の露光タイミングの一例を示す。 撮像素子４００、８００の画素１１４の別例を示す。 画素１１４を用いた画素ブロック１２０内での撮像動作を示すタイミングチャートの例を示す。 画素１１４を用いた画素ブロック１２０毎の露光タイミングの一例を示す。 実施例に係る撮像装置５００の構成例を示すブロック図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子４００の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。

図１Ａは、本実施形態に係る撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００および第２基板２００を備える。図１Ａに示すように、第１基板１００は、第２基板２００に積層されている。

第１基板１００は、画素部１１０を有する。画素部１１０は、入射された光に基づく画素信号を出力する。

第２基板２００は、制御回路部２１０および周辺回路部２３０を有する。

制御回路部２１０は、第１基板１００から出力された画素信号が入力される。制御回路部２１０は、入力された画素信号を処理する。本例の制御回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。制御回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力してもよい。

周辺回路部２３０は、制御回路部２１０の駆動を制御する。一例において、周辺回路部２３０は、画素部１１０に含まれる画素の信号読出を制御する。周辺回路部２３０は、第２基板２００において、制御回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。本例の周辺回路部２３０は、第２基板２００の２辺に沿って配置されているが、周辺回路部２３０の配置方法は本例に限られない。

なお、撮像素子４００は、第１基板１００および第２基板２００に加えて、第２基板２００に積層されたメモリチップを有してもよい。例えば、メモリチップは、第２基板２００が出力した信号に応じた画像処理を行う。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。

図１Ｂは、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。

画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素群１１５を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素群１１５を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

画素群１１５は、少なくとも１つの画素１１２を有する。本例の画素群１１５は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素群１１５は、１６×１６個の画素１１２を有する。画素群１１５に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素群１１５は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素群１１５のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。

一方、画素群１１５は、それぞれ異なる露光時間に設定されてよい。即ち、画素群１１５のそれぞれの画素１１２は同一の露光時間であるが、他の画素群１１５では異なる露光時間に設定されてよい。例えば、画素群１１５の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素群１１５の画素１１２が異なる制御線で共通に接続される。

画素ブロック１２０は、１または複数の画素群１１５を有する。本例の画素ブロック１２０は、列方向に沿って並んで配置された２つの画素群１１５を有する。画素ブロック１２０は、後述する制御ブロック２２０に対応して配置される。即ち、１つの制御ブロック２２０に対して、２つの画素群１１５が配置されている。画素ブロック１２０が複数の画素群１１５を有する場合、それぞれの画素群１１５が異なる露光時間に設定されてよい。画素ブロック１２０が１つの画素群１１５を有する場合、制御ブロック２２０に対して１つの画素群１１５が配置される。画素ブロック１２０は、２ｍ×ｎ個の画素１１２を有する。例えば、画素ブロック１２０は、３２×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。

画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。２ｍ個の画素１１２は、列方向に沿って配置され、共通の信号線１２２に接続されている。そして、２ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。

図１Ｃは、画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、転送部１２３と、排出部１２４と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、転送部１２３、排出部１２４、リセット部１２６、増幅部１２８および選択部１２９は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。

転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。転送部１２３のゲート端子は、第１転送制御信号φＴＸ１を入力するためのローカル制御線に接続される。ローカル制御線については後述する。

排出部１２４は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。排出部１２４のゲート端子は、第２転送制御信号φＴＸ２を入力するためのローカル制御線に接続される。なお、本例では、排出部１２４は、光電変換部１０４の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。

蓄積部１２５は、転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。

リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１２６のゲート端子は、リセット制御信号φＲＳＴを入力するためのグローバル制御線１６３に接続される。グローバル制御線１６３については後述する。

画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。

選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するためのグローバル制御線１６３に接続される。選択部１２９のソース端子は負荷電流源１２１に接続されている。

負荷電流源１２１は、信号線１２２に電流を供給する。負荷電流源１２１は、第１基板１００に設けられてもよいし、第２基板２００に設けられてもよい。

図１Ｄは、制御回路部２１０のより具体的な構成の一例を示す。本例では、制御回路部２１０と、制御回路部２１０に設けられた制御ブロック２２０の拡大図を示している。

制御回路部２１０は、行方向および列方向に沿って配置された制御ブロック２２０を有する。本例の制御回路部２１０は、（Ｍ／２）×Ｎ個の制御ブロック２２０を有する。本例では、制御回路部２１０は、列方向に沿って並んで配置された２つの画素群１１５に対して１つの制御ブロック２２０を有している。

制御ブロック２２０は、画素ブロック１２０に対応した位置にそれぞれ配置される。制御ブロック２２０は、対応する画素ブロック１２０の駆動を制御する。例えば、制御ブロック２２０は、画素ブロック１２０の露光時間を制御する。制御ブロック２２０は、画素群１１５毎に露光時間を制御してもよい。また、制御ブロック２２０は、ＡＤコンバータ等の処理回路を有し、画素ブロック１２０が出力した信号を処理する。一例において、制御ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の制御ブロック２２０は、露光制御部１０と、画素駆動部２０と、接合部３０と、信号処理部４０と、信号出力部５０とを備える。

露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素群１１５毎の露光時間を制御する。本例の露光制御部１０は、行方向に延伸して設けられる。

画素駆動部２０は、第１基板１００と接合され、複数の画素１１２を駆動させる。画素駆動部２０は、複数の画素１１２から、任意の画素１１２を選択して駆動する。本例の画素駆動部２０は、列方向に延伸して設けられる。これにより、画素駆動部２０は、列方向に配置された２ｍ個の画素１１２と対応した位置に配置されている。露光制御部１０および画素駆動部２０は、画素駆動部２０が列方向に延伸して、露光制御部１０が行方向に延伸することにより、Ｌ字型に配置されている。

接合部３０は、第１基板１００と第２基板２００とを接合する。接合部３０は、第１基板１００から入力された画素信号を信号処理部４０に入力する。接合部３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、信号処理部４０に画素信号を列毎に入力する。

信号処理部４０は、画素部１１０が出力したアナログ信号をデジタル変換する。本例の信号処理部４０は、アナログの画素信号をデジタル信号に変換する。信号処理部４０は、列方向に配列された２ｍ個の画素１１２からのアナログ信号を順次デジタル変換する。信号処理部４０は、行方向にｎ列に並んだ画素１１２からのアナログ信号を並列にデジタル変換する。

信号出力部５０は、信号処理部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。信号出力部５０は、列方向において、信号処理部４０と露光制御部１０との間に設けられ、デジタル信号を出力する。本例の信号出力部５０は、制御回路部２１０の外部にデジタル信号を出力する。信号出力部５０は、行方向に延伸し、信号処理部４０および露光制御部１０と隣接して設けられる。

本例の撮像素子４００は、画素ブロック１２０毎に設けられた制御ブロック２２０によって、画素信号を並列に読み出す機能を有する。撮像素子４００は、入射光の強度に応じて、画素群１１５毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。

図１Ｅは、撮像素子４００の配線方法の一例を説明するための図である。本例のグローバル駆動部２３４は、制御回路部２１０の両端を挟んで配置された周辺回路部２３０に設けられている。

ローカル制御線１６１は、画素ブロック１２０ａに接続される。本例のローカル制御線１６１は、画素ブロック１２０ａに設けられた転送部１２３および排出部１２４のゲート端子に接続される。ローカル制御線１６１は、制御ブロック２２０ａから出力された第１転送制御信号φＴＸ１および第２転送制御信号φＴＸ２を画素ブロック１２０ａに供給する。ローカル制御線１６１は、画素ブロック１２０の第１画素に接続される第１制御線の一例である。なお、ローカル制御線１６１は、画素ブロック１２０ａの画素群１１５に対応して設けられてもよい。例えば、画素群１１５において、行方向に並ぶｎ個の画素１１２に対して共通のローカル制御線１６１が接続される。

ローカル制御線１６２は、画素ブロック１２０ｂに接続される。本例のローカル制御線１６２は、画素ブロック１２０ｂに設けられた転送部１２３および排出部１２４のゲート端子に接続される。ローカル制御線１６２は、制御ブロック２２０ｂから出力された第１転送制御信号φＴＸ１および第２転送制御信号φＴＸ２を画素ブロック１２０ｂに供給する。ローカル制御線１６２は、画素ブロック１２０の第２画素に接続される第２制御線の一例である。なお、ローカル制御線１６２は、画素ブロック１２０ｂの画素群１１５に対応して設けられてもよい。例えば、画素群１１５において、行方向に並ぶｎ個の画素１１２に対して共通のローカル制御線１６２が接続される。

グローバル駆動部２３４は、リセット制御信号φＲＳＴ、選択制御信号φＳＥＬおよび転送選択制御信号φＴＸＳＥＬを出力する。グローバル駆動部２３４は、それぞれの画素ブロック１２０に信号を出力するグローバル制御線１６３に接続されている。グローバル駆動部２３４は、グローバル制御線１６３を介して複数の画素ブロック１２０に、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを供給する。グローバル駆動部２３４は、グローバル制御線１６３を介して複数の制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを供給する。

転送選択制御信号φＴＸＳＥＬは、画素群１１５毎の露光時間を制御するために、グローバル駆動部２３４から制御ブロック２２０に供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック２２０は、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック１２０に出力する。画素ブロック１２０は、転送選択制御信号φＴＸＳＥＬを、第１転送制御信号φＴＸ１または第２転送制御信号φＴＸ２として画素１１２に入力するか否かを決定する。これにより、画素１１２への第１転送制御信号φＴＸ１または第２転送制御信号φＴＸ２の入力がスキップされる。

例えば、制御ブロック２２０は、第１転送制御信号φＴＸ１が露光の終了時刻を決定する場合、第１転送制御信号φＴＸ１をスキップさせることによって露光時間を延長する。また、制御ブロック２２０は、第１転送制御信号φＴＸ１が露光の開始時刻を決定する場合、第１転送制御信号φＴＸ１をスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素群１１５の露光時間を調整することができる。第２転送制御信号φＴＸ２が露光の開始時刻または終了時刻を決定する場合も同様である。

グローバル制御線１６３は、複数の画素ブロック１２０に共通して設けられる。本例のグローバル制御線１６３は、行方向に第１基板１００を横断するように配線されている。グローバル制御線１６３は、列方向に第１基板１００を横断するように配線されてもよい。グローバル制御線１６３は、ローカル制御線１６１に接続された画素と、ローカル制御線１６２に接続された画素と共通に設けられる第３制御線の一例である。

例えば、グローバル制御線１６３は、画素ブロック１２０のリセット部１２６および選択部１２９のゲート端子に接続され、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを供給する。また、グローバル制御線１６３は、複数の制御ブロック２２０のそれぞれに接続され、露光制御部１０に転送選択制御信号φＴＸＳＥＬを供給する。

なお、本例のグローバル駆動部２３４は、第２基板２００から第１基板１００に転送選択制御信号φＴＸＳＥＬを出力しているが、第１基板１００に供給せずに制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを出力してもよい。この場合、グローバル制御線１６３は、第２基板２００に設けられる。

複数のバンプ１５２は、第１基板１００および第２基板２００が互いに接合する接合面に設けられる。第１基板１００のバンプ１５２は、第２基板２００のバンプ１５２と位置合わせされている。対向する複数のバンプ１５２は、第１基板１００および第２基板２００の加圧処理等により接合されて、電気的に接続される。

本例の撮像素子４００は、ローカル制御線によって、転送部１２３および排出部１２４の少なくとも１つのタイミングを変化させることにより、画素群１１５毎に露光時間を制御する。撮像素子４００は、ローカル制御線とグローバル制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。

図２Ａは、撮像素子４００の撮像動作を示すタイミングチャートの一例を示す。本例では、第１転送制御信号φＴＸ１、第２転送制御信号φＴＸ２、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子４００の駆動を制御する。

第２転送制御信号φＴＸ２は、露光を開始するタイミングを制御する。露光の開始タイミングは、第２転送制御信号φＴＸ２の立ち下りのタイミング（例えば、時刻Ｔ１）に対応する。即ち、露光の開始時刻Ｔ１の前に、第２転送制御信号φＴＸ２は、排出部１２４をオンして、光電変換部１０４に蓄積された電荷を排出して、第２転送制御信号φＴＸ２の立ち下りで露光が開始する。本例の第２転送制御信号φＴＸ２は、ローカル制御されているので、画素群１１５毎に露光時間を調整することができる。

第１転送制御信号φＴＸ１は、露光を終了するタイミングを制御する。時刻Ｔ３において、第１転送制御信号φＴＸ１は、転送部１２３をオンすることにより、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。露光の終了タイミングは、第１転送制御信号φＴＸ１の立ち下がりのタイミング（例えば、時刻Ｔ４）に対応する。本例の第１転送制御信号φＴＸ１は、グローバル制御された信号であるので、各画素群１１５で露光を終了するタイミングが同じである。

リセット制御信号φＲＳＴは、蓄積部１２５に蓄積された電荷の排出のタイミングを制御する。時刻Ｔ２において、リセット制御信号φＲＳＴは、リセット部１２６をオンすることにより、蓄積部１２５の電荷を排出する。本例では、露光の終了のタイミングの前に蓄積部１２５の電荷を排出しておくことにより、光電変換部１０４からの電荷の転送時に、蓄積部１２５に残った電荷の影響を抑制できる。

選択制御信号φＳＥＬは、任意の画素１１２を選択するための信号である。選択制御信号φＳＥＬは、選択部１２９のオンオフを制御する。時刻Ｔ２において、選択制御信号φＳＥＬがハイに設定される。時刻Ｔ３において、選択制御信号φＳＥＬがハイに設定された画素１１２は、第１転送制御信号φＴＸ１のオンに応じて信号線１２２に画素信号を出力する。一方、選択制御信号φＳＥＬがハイに設定されていない画素１１２では、画素信号が出力されない。

本例の撮像素子４００は、第２転送制御信号φＴＸ２をローカル制御することにより、画素群１１５毎に露光の開始タイミングを変更して、画素群１１５毎に露光時間を制御することができる。また、撮像素子４００は、第１転送制御信号φＴＸ１をローカル制御することにより、露光の終了タイミングを画素群１１５毎に制御してもよい。そして、撮像素子４００は、第１転送制御信号φＴＸ１と第２転送制御信号φＴＸ２の両方をローカル制御することにより、露光の開始タイミングと終了タイミングの両方を画素群１１５毎に制御してもよい。

図２Ｂは、撮像素子４００の撮像動作を示すタイミングチャートの一例を示す。本例では、第１転送制御信号φＴＸ１、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子４００の駆動を制御する。本例の撮像素子４００は、第１転送制御信号φＴＸ１によって、露光の開始のタイミングを制御する点で図２Ａの場合と相違する。本例では、図２Ａと相違する点について特に説明する。

第１転送制御信号φＴＸ１は、露光の開始および終了のタイミングを制御する。フレーム（ｎ）において、時刻Ｔ５で露光が開始して、時刻Ｔ７で露光が終了している。

露光の開始時刻Ｔ５において、第１転送制御信号φＴＸ１が立ち下がることにより、露光が開始する。即ち、露光の開始時刻Ｔ５の前に、第１転送制御信号φＴＸ１は、リセット制御信号φＲＳＴがオンされた状態で転送部１２３をオンすることにより、光電変換部１０４に蓄積された電荷を排出して、第１転送制御信号φＴＸ１の立ち下りで露光が開始する。本例の第１転送制御信号φＴＸ１は、ローカル制御された信号であるので、各画素群１１５で露光を開始するタイミングを変化させることができる。但し、各画素群１１５で露光を開始するタイミングを合わせてもよい。

また、露光の終了時刻Ｔ７において、第１転送制御信号φＴＸ１が立ち下がることにより、露光が終了する。即ち、露光の終了時刻Ｔ７の前に、第１転送制御信号φＴＸ１は、リセット制御信号φＲＳＴがオフされた状態で転送部１２３をオンすることにより、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送して、第１転送制御信号φＴＸ１の立ち下りで露光が終了する。本例の第１転送制御信号φＴＸ１は、ローカル制御された信号であるので、各画素群１１５で露光を終了するタイミングを変化させることができる。但し、各画素群１１５で露光を終了するタイミングを合わせてもよい。

選択制御信号φＳＥＬは、任意の画素１１２を選択するための信号である。時刻Ｔ６において、選択制御信号φＳＥＬがハイに設定された画素１１２は、信号線１２２に画素信号を出力する。

リセット制御信号φＲＳＴは、蓄積部１２５に蓄積された電荷の排出のタイミングを制御する。リセット制御信号φＲＳＴは、グローバル制御された信号であってよい。リセット制御信号φＲＳＴが読み出しのタイミング以外で常時オンしているので、蓄積部１２５に電荷が蓄積されない。一方、読み出しのタイミングでリセット制御信号φＲＳＴをオフして、第１転送制御信号φＴＸ１をオンすることにより、光電変換部１０４から蓄積部１２５に電荷を転送させる。本例のリセット制御信号φＲＳＴでは、読み出し時の切り替えのタイミングが同じなので、選択制御信号φＳＥＬのパルスと共通化することができる。

本例の撮像素子４００は、第１転送制御信号φＴＸ１をローカル制御することにより、画素群１１５毎に露光の開始または終了のタイミングを変更して、画素群１１５毎に露光時間を制御することができる。また、撮像素子４００は、リセット制御信号φＲＳＴと選択制御信号φＳＥＬのパルスを共通化しているので、制御回路をさらに簡略化することができる。

図３は、比較例に係る撮像素子の撮像動作を示すタイミングチャートを示す。本例では、第１転送制御信号φＴＸ１、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子の駆動を制御する。

比較例では、第１転送制御信号φＴＸ１およびリセット制御信号φＲＳＴによって露光の開始を制御している。露光の開始タイミングは、第１転送制御信号φＴＸ１およびリセット制御信号φＲＳＴの立ち下がりのタイミング（時刻ｔ１）である。露光の終了タイミングは、第１転送制御信号φＴＸ１の立ち下がりのタイミング（時刻ｔ２）である。比較例では、露光の開始タイミングおよび終了タイミングがグローバル制御されており、画素群１１５毎に露光時間を制御していない。

図４Ａは、撮像素子４００が撮像する被写体の一例を示す。本例の撮像素子４００は、トンネルの外に西日が差している状況において、画素群１１５毎に露光時間を制御する。

領域１～領域５は、明るさに応じて分けられた５つの領域である。領域１～領域５は、明るい順に番号が振られている。領域１は、西日が直接見えている最も明るい領域である。領域２は、トンネルの出口に対応する領域であり、領域１よりも暗い。領域３は、トンネル内で西日が反射している領域であり、領域２よりも暗い。領域４は、トンネル内で出口からの西日に差し込まれた領域であり、領域３よりも暗い。領域５は、トンネル内で出口からの西日に差し込まれていない最も暗い領域である。

撮像素子４００は、各領域の明るさに応じて、画素群１１５毎に露光時間を制御する。撮像素子４００は、明るい領域の画素群１１５ほど露光時間が短くなるように制御する。領域１の露光時間を最も短く設定して、領域５の露光時間を最も長く設定する。例えば、領域１～領域５の露光時間は、１／１９２００ｓ、１／１９２０ｓ、１／９６０ｓ、１／２４０ｓおよび１／１２０ｓである。

図４Ｂは、撮像素子４００の撮像動作を示すタイミングチャートを示す。本例の撮像素子４００は、領域１～領域５の画素群１１５毎に露光時間を制御している。本例では、時刻Ｔ１１から時刻Ｔ１９までの区間が、動画フレームレートに対応している。

領域１において、制御ブロック２２０は、画素群１１５における露光時間が予め定められた露光時間ＥＴ１となるように駆動を制御する。本例の制御ブロック２２０は、露光の開始を第２転送制御信号φＴＸ２で制御して、露光の終了を第１転送制御信号φＴＸ１で制御している。領域１では、時刻Ｔ１２～時刻Ｔ１９のそれぞれで露光が終了している。

領域２において、制御ブロック２２０は、画素群１１５における露光時間がＥＴ１よりも長い露光時間ＥＴ２となるように駆動を制御する。制御ブロック２２０は、領域２の露光開始時刻を領域１よりも早め、露光の終了時刻を領域１と一致させている。よって、領域２では、時刻Ｔ１２～時刻Ｔ１９のそれぞれで露光が終了している。領域２の露光時間ＥＴ２は、センサレートの周期よりも短い。

領域３において、制御ブロック２２０は、画素群１１５における露光時間がＥＴ２よりも長い露光時間ＥＴ３となるように駆動を制御する。制御ブロック２２０は、領域３の露光開始時刻を領域２よりも早め、露光の終了時刻を領域２と一致させている。よって、領域３では、時刻Ｔ１２～時刻Ｔ１９のそれぞれで露光が終了している。領域３の露光時間ＥＴ３は、センサレートの周期と同一になるように設定されている。

領域４において、制御ブロック２２０は、画素群１１５における露光時間がＥＴ３よりも長い露光時間ＥＴ４となるように駆動を制御する。制御ブロック２２０は、領域４を領域３と同じ露光開始時刻とする一方で、露光の終了時刻を転送選択制御信号φＴＸＳＥＬによりスキップする。本例の制御ブロック２２０は、転送選択制御信号φＴＸＳＥＬにより３回スキップすることにより、領域３の４倍の露光時間を実現している。領域４では、時刻Ｔ１２～時刻Ｔ１４のそれぞれの時刻で転送選択制御信号φＴＸＳＥＬが供給されている。

領域５において、制御ブロック２２０は、画素群１１５における露光時間がＥＴ４よりも長い露光時間ＥＴ５となるように駆動を制御する。制御ブロック２２０は、領域５を領域４と同じ露光開始時刻とする一方で、露光の終了時刻を転送選択制御信号φＴＸＳＥＬによりスキップする回数を増やしている。本例の制御ブロック２２０は、転送選択制御信号φＴＸＳＥＬにより７回スキップすることにより、領域４の２倍の露光時間を実現している。領域５の露光時間ＥＴ５は、動画フレームレートの周期と同一になるように設定されている。領域５では、時刻Ｔ１２～時刻Ｔ１８のそれぞれの時刻で転送選択制御信号φＴＸＳＥＬが供給されている。

本例の撮像素子４００は、第１転送制御信号φＴＸ１と第２転送制御信号φＴＸ２の間隔を近づけることで短秒露光を実現する。また、撮像素子４００は、転送選択制御信号φＴＸＳＥＬにより第１転送制御信号φＴＸ１の制御をスキップすることで長秒露光を実現している。これにより、ダイナミックレンジを拡大することができる。

図５は、撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００および第２基板２００を備える。図５に示すように、第１基板１００は、第２基板２００に積層されている。

第１基板１００は、画素部１１０および接続領域１５０を有する。画素部１１０は、光が入射される。画素部１１０は、入射された光に基づく画素信号を出力する。第１基板１００を画素チップと称することがある。接続領域１５０は画素部１１０の周辺に配される。図５の例では画素部１１０の手前と奥に、第１基板１００の向かい合う２辺に沿って接続領域１５０が一対配される。

第２基板２００は、制御回路部２１０、周辺回路部２３０および信号処理部２５０を有する。第２基板２００を処理回路チップと称することがある。

制御回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力する。本例の制御回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。

周辺回路部２３０は、制御回路部２１０の駆動を制御する。周辺回路部２３０は、第２基板２００において、制御回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。本例の周辺回路部２３０は、第２基板２００の向かい合う２辺に沿って配置されているが、周辺回路部２３０の配置方法は本例に限られない。

信号処理部２５０には、第１基板１００から出力された画素信号が入力される。信号処理部２５０は画素信号に対する信号処理を行う。例えば、信号処理部２５０は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、信号処理部２５０は、入力された画素信号をデジタル信号に変換する処理を行う。信号処理部２５０は他の信号処理を行ってもよい。他の信号処理の例としてアナログまたはデジタルのＣＤＳ（相関二重サンプリング）などのノイズ除去処理が挙げられる。信号処理部２５０は制御回路部２１０の周辺すなわち外側に配される。図５の例では、制御回路部２１０の手前と奥に、第２基板２００の向かい合う２辺に沿って信号処理部２５０が一対配される。

なお、撮像素子４００は、第１基板１００および第２基板２００に加えて、第２基板２００に積層された第３基板を有してもよい。第３基板には画像データを記憶するメモリが配されてもよい。さらに、第３基板は、第２基板２００が出力した信号に応じた画像処理を行ってもよい。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。

図６は、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。

画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素ブロック１２０を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック１２０を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

画素ブロック１２０は、少なくとも１つの画素１１２を有する。本例の画素ブロック１２０は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素ブロック１２０は、１６×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素ブロック１２０は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素ブロック１２０のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。

一方、複数の画素ブロック１２０同士では、それぞれ異なる露光時間に設定されてよい。即ち、画素ブロック１２０のそれぞれの画素１１２は同一の露光時間であるが、他の画素ブロック１２０では異なる露光時間に設定されてよい。例えば、画素ブロック１２０の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素ブロック１２０の画素１１２が異なる制御線で共通に接続される。

画素ブロック１２０は、後述する制御ブロック２２０に対応して配置される。本実施形態では、１つの制御ブロック２２０に対して、１つの画素ブロック１２０が配置されている。

画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。ｍ個の画素１１２は、列方向に沿って並んで配置され、共通の信号線１２２に接続されている。そして、ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。

換言すれば、画素ブロック１２０は、共通の制御線で接続された複数の画素１１２のあつまりである。また、画素ブロック１２０は、同一の露光時間が設定される複数の画素１１２の回路の最小単位であるともいえる。

図７は、制御回路部２１０のより具体的な構成の一例を示す。本例では、制御回路部２１０と、制御回路部２１０に設けられた制御ブロック２２０の拡大図を示している。

制御回路部２１０は、行方向および列方向に沿って並んで配置された制御ブロック２２０を有する。本例の制御回路部２１０は、Ｍ×Ｎ個の制御ブロック２２０を有する。

制御ブロック２２０は、画素ブロック１２０に対応した位置にそれぞれ配置される。例えば、制御ブロック２２０と画素ブロック１２０は第１基板１００と第２基板２００の積層方向から見て重なった位置に配される。この場合に、制御ブロック２２０と画素ブロック１２０の面積は隣接するブロック間のマージンを含めて略同一であってよい。

制御ブロック２２０は、対応する画素ブロック１２０の駆動を制御する。例えば、制御ブロック２２０は、対応する画素ブロック１２０の露光時間を制御する。本例の制御ブロック２２０は、露光制御部１０と、画素駆動部２０とを備える。

露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素ブロック１２０毎の露光時間を制御する。

画素駆動部２０は、複数の画素１１２と電気的に接続され、当該複数の画素１１２を駆動させる。画素駆動部２０は、複数の画素１１２から、任意の画素１１２を選択して駆動する。画素駆動部２０は、列方向に配置されたｍ個の画素１１２と対応した位置に配置されている。撮像素子４００は、入射光の強度に応じて、画素ブロック１２０毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。

１つの画素ブロック１２０に対して１つの制御ブロック２２０を設けることに代えて、Ｎ個（Ｎは２以上の自然数）の画素ブロック１２０に対して１つの制御ブロックを設けてもよい。１つの画素ブロックに対応したＮ個の画素ブロック１２０を画素ブロック群と称することがある。例えば、列方向に沿って並んで配置された２つの画素ブロック１２０を１つの画素ブロック群として、１つの制御ブロック２２０を設けてもよい。この場合、制御ブロック２２０は、画素ブロック１２０毎に露光時間を制御してもよい。

付言すれば、制御ブロック２２０は、少なくとも１つの画素ブロック１２０に電気的に接続され、当該少なくとも１つの画素ブロック１２０の画素１１２の露光を制御する回路の最小単位であるともいえる。

図８は、画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、転送部１２３と、排出部１２４と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、転送部１２３、排出部１２４、リセット部１２６、増幅部１２８および選択部１２９は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。

転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部１２３をゲートとし、光電変換部１０４をソースとし、蓄積部１２５をドレインとして、これらがいわゆる転送トランジスタを構成している。転送部１２３のゲート端子は、制御信号φＴＸ１を入力するための画素ブロック１２０ごとのローカルな転送制御線に接続される。

排出部１２４は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。排出部１２４のゲート端子は、排出制御信号φＴＸ２を入力するための画素ブロック１２０ごとのローカルな排出制御線に接続される。なお、本例では、排出部１２４は、光電変換部１０４の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。

蓄積部１２５は、転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。

リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１２６のゲート端子は、リセット制御信号φＲＳＴを入力するための複数の画素ブロック１２０にわたるグローバルなリセット制御線に接続される。

画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。

選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するための複数の画素ブロック１２０にわたるグローバルな選択制御線に接続される。選択部１２９のソース端子は負荷電流源１２１に接続されている。

負荷電流源１２１は、信号線１２２に電流を供給する。負荷電流源１２１は、第１基板１００に設けられてもよいし、第２基板２００に設けられてもよい。

以降、光電変換部１０４に蓄積された電荷、蓄積部１２５に転送された電荷および蓄積部１２５の電位に基づく信号のいずれか、または、これらを総称して、画素信号と称する場合がある。

付言すれば、画素１１２は少なくとも１つの光電変換部１０４と、当該少なくとも１つの光電変換部１０４からの画像信号を信号線１２２に読み出す読出部としての画素出力部１２７等と、を備えている。画素１１２は、画像を構成する画素信号を信号線１２２に出力する回路の最小単位であるともいえる。

図９、図１０および図１１は、撮像素子４００の配線方法の一例を説明するための図である。なお、図１０および図１１においては図面の簡略化のため接続領域を省略した。

図９に示すように、第１基板１００は、画素部６１０の周辺に設けられて画素部６１０と電気的に接続する接続領域１３２、１５０を備える。第２基板２００は、制御回路部２１０の周辺に設けられて制御回路部２１０と電気的に接続する接続領域２３２、２５５を備える。

一対の接続領域１３２は、それぞれ対向する位置にある一対の接続領域２３２と接続されている。互いに接続された接続領域１３２、２３２は、グローバル駆動部２３４からの制御信号をグローバルな制御線を用いて画素部６１０に入力する。

一対の接続領域１５０は、それぞれ対向する位置にある一対の接続領域２５４、２５５と接続されている。互いに接続された接続領域１５０、２５４、２５５は、画素部１１０からの画素信号を共通の信号線を用いて対応するＡＤＣ部２５２、２５３に入力する。

図１０に示すように、グローバル駆動部２３４は、リセット制御信号φＲＳＴ、選択制御信号φＳＥＬおよび転送選択制御信号φＴＸＳＥＬを出力する。グローバル駆動部２３４は、それぞれの画素ブロック１２０に信号を出力するリセット制御線１４３、選択制御線１４５に接続されている。グローバル駆動部２３４は、リセット制御線１４３を介して複数の画素ブロック１２０に、リセット制御信号φＲＳＴを供給し、選択制御線１４５を介して選択制御信号φＳＥＬを供給する。グローバル駆動部２３４は、転送選択制御線１４７を介して複数の制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを供給する。

転送選択制御信号φＴＸＳＥＬは、画素ブロック１２０毎の露光時間を制御するために、グローバル駆動部２３４から制御ブロック２２０に供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック２２０は、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック１２０に出力する。画素ブロック１２０は、転送選択制御信号φＴＸＳＥＬを、転送制御信号φＴＸ１または排出制御信号φＴＸ２として画素１１２に入力するか否かを決定する。これにより、画素１１２への転送制御信号φＴＸ１または排出制御信号φＴＸ２の入力がスキップされる。

例えば、制御ブロック２２０は、転送制御信号φＴＸ１が露光の終了時刻を決定する場合、転送制御信号φＴＸ１をスキップさせることによって露光時間を延長する。また、制御ブロック２２０は、転送制御信号φＴＸ１が露光の開始時刻を決定する場合、転送制御信号φＴＸ１をスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素ブロック１２０の露光時間を調整することができる。排出制御信号φＴＸ２が露光の開始時刻または終了時刻を決定する場合も同様である。

リセット制御線１４３、選択制御線１４５および転送選択制御線１４７は、グローバルに配線されている、すなわち、複数の画素ブロック１２０に共通して設けられる。本例のリセット制御線１４３、選択制御線１４５および転送選択制御線１４７は、行方向に画素部１１０を横断するように配線されている。リセット制御線１４３、選択制御線１４５および転送選択制御線１４７は、列方向に画素部１１０を横断するように配線されてもよい。

例えば、リセット制御線１４３は、画素ブロック１２０のリセット部１２６のゲート端子に接続され、リセット制御信号φＲＳＴを供給する。選択制御線１４５は、画素ブロック１２０の選択部１２９のゲート端子に接続され、選択制御信号φＳＥＬを供給する。また、転送選択制御線１４７は、複数の制御ブロック２２０のそれぞれに接続され、露光制御部１０に転送選択制御信号φＴＸＳＥＬを供給する。

なお、本例のグローバル駆動部２３４は、第２基板２００から第１基板１００に転送選択制御信号φＴＸＳＥＬを出力しているが、第１基板１００に供給せずに制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを出力してもよい。この場合、転送選択制御線１４７は、第２基板２００に設けられる。

一方、転送制御線１４１ａおよび排出制御線１４２ａは、画素ブロック１２０ａに接続される。本例の転送制御線１４１ａは、画素ブロック１２０ａに設けられた転送部１２３排出のゲート端子に接続される。転送制御線１４１ａは、制御ブロック２２０ａから出力された転送制御信号φＴＸ１排出を画素ブロック１２０ａに供給する。本例の排出制御線１４２ａは、画素ブロック１２０ａに設けられた排出部１２４のゲート端子に接続される。排出制御線１４２ａは、制御ブロック２２０ａから出力された排出制御信号φＴＸ２を画素ブロック１２０ａに供給する。

転送制御線１４１ｂおよび排出制御線１４２ｂは、画素ブロック１２０ｂに接続される。本例の転送制御線１４１ｂは、画素ブロック１２０ｂに設けられた転送部１２３排出のゲート端子に接続される。転送制御線１４１ｂは、制御ブロック２２０ｂから出力された転送制御信号φＴＸ１排出を画素ブロック１２０ｂに供給する。本例の排出制御線１４２ｂは、画素ブロック１２０ｂに設けられた排出部１２４のゲート端子に接続される。排出制御線１４２ｂは、制御ブロック２２０ｂから出力された排出制御信号φＴＸ２を画素ブロック１２０ｂに供給する。

複数のバンプ１５２は、第１基板１００および第２基板２００が互いに接合する接合面に設けられる。第１基板１００のバンプ１５２は、第２基板２００のバンプ１５２と位置合わせされている。対向する複数のバンプ１５２は、第１基板１００および第２基板２００の加圧処理等により接合されて、電気的に接続される。この場合にグローバルな制御線のバンプ１５２は、対応する画素ブロック１２０の下にあってもよいし、接続領域１３２、２３２にあってもよい。一方、ローカルな制御線のバンプ１５２は、対応する画素ブロック１２０の下（制御ブロック２２０上でもある）に設けられる。

本例の撮像素子４００は、ローカルな制御線によって、転送部１２３および排出部１２４の少なくとも１つのタイミングを変化させることにより、画素ブロック１２０毎に露光時間を制御する。撮像素子４００は、ローカルな制御線とグローバルな制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。

図１１に示すように、画素ブロック１２０ｃの内部で列ごとに当該列方向に延伸した共通の信号線１２２が配される。さらにこの信号線１２２は列方向に並んだ複数の画素ブロック１２０ｃ、１２０ｄに対しても共通である。したがって、本例において１つの信号線１２２には、１列にならんだｍ×Ｍ個の画素１１２が接続され、これらの画素１１２からの画素信号が出力される。

信号線１２２のそれぞれには、バンプ１５２を介して第２基板２００の側にＡＤＣ（アナログデジタルコンバータ）２５６が接続される。複数の信号線１２２に対応する複数のＡＤＣ２５６がＡＤＣ部２５２を構成する。

図１１の例では、奇数列の画素ブロック１２０ｃ、１２０ｄに対応するＡＤＣ２５６がＡＤＣ部２５２に設けられ、偶数列の画素ブロック１２０ｅ、１２０ｆに対応するＡＤＣ２５６がＡＤＣ部２５３に設けられている。しかしながら、画素ブロック１２０ｃ等とこれに対応するＡＤＣ部２５２等の配置関係はこれに限られない。

上記構成により、それぞれのＡＤＣ２５６は、接続された１列のｍ×Ｍ個の画素１１２から順に出力される画素信号をデジタル信号に変換して出力する。この場合にＡＤＣ部２５２、２５３の全体としては、行方向にｎ×Ｎ列に並んだ画素１１２からの画素信号を並列にデジタル信号に変換する。この観点から、このデジタル変換はいわゆるカラムＡＤＣの一種であるということもできる。なお、ＡＤＣの一例としてシングルスロープＡＤＣが挙げられるが、他のデジタル変換の方式が用いられてもよい。また、各画素１１２と信号線１２２の接続位置は、図１１に示す形態に限られず、他の例として各画素ブロック１２０ｃ等の内にあってもよい。

図１２は、撮像素子４００の画素ブロック１２０内での撮像動作を示すタイミングチャートの一例を示す。本例では、転送制御信号φＴＸ１、排出制御信号φＴＸ２、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、画素ブロック１２０の駆動を制御する。

排出制御信号φＴＸ２は、露光を開始するタイミングを制御する。露光の開始タイミングは、排出制御信号φＴＸ２の立ち下りのタイミング（例えば、時刻Ｔ１）に対応する。即ち、露光の開始時刻Ｔ１の前に、排出制御信号φＴＸ２は、排出部１２４をオンして、光電変換部１０４に蓄積された電荷を排出して、排出制御信号φＴＸ２の立ち下りで露光が開始する。本例の排出制御信号φＴＸ２は、ローカルに制御されているので、画素ブロック１２０毎に露光時間を調整することができる。

転送制御信号φＴＸ１は、露光を終了するタイミングを制御する。時刻Ｔ３において、転送制御信号φＴＸ１は、転送部１２３をオンすることにより、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。露光の終了タイミングは、転送制御信号φＴＸ１の立ち下がりのタイミング（例えば、時刻Ｔ４）に対応する。

リセット制御信号φＲＳＴは、蓄積部１２５に蓄積された電荷の排出のタイミングを制御する。時刻Ｔ２において、リセット制御信号φＲＳＴは、リセット部１２６をオンすることにより、蓄積部１２５の電荷を排出する。本例では、露光の終了のタイミングの前に蓄積部１２５の電荷を排出しておくことにより、光電変換部１０４からの電荷の転送時に、蓄積部１２５に残った電荷の影響を抑制できる。

選択制御信号φＳＥＬは、任意の画素１１２を選択するための信号である。選択制御信号φＳＥＬは、選択部１２９のオンオフを制御する。時刻Ｔ２において、選択制御信号φＳＥＬがハイに設定される。時刻Ｔ３において、選択制御信号φＳＥＬがハイに設定された画素１１２は、転送制御信号φＴＸ１のオンに応じて信号線１２２に画素信号を出力する。一方、選択制御信号φＳＥＬがハイに設定されていない画素１１２では、画素信号が出力されない。

本例の撮像素子４００は、排出制御信号φＴＸ２をローカルに制御することにより、画素ブロック１２０毎に露光の開始タイミングを変更して、画素ブロック１２０毎に露光時間を制御することができる。また、撮像素子４００は、転送制御信号φＴＸ１をローカルに制御することにより、露光の終了タイミングを画素ブロック１２０毎に制御してもよい。そして、撮像素子４００は、転送制御信号φＴＸ１と排出制御信号φＴＸ２の両方をローカルに制御することにより、露光の開始タイミングと終了タイミングの両方を画素ブロック１２０毎に制御してもよい。

各画素１１２の画素信号は光電変換部１０４に蓄積された電荷量に対応する。したがって、画素１１２の露光のタイミングを制御することは、光電変換部１０４の電荷蓄積のタイミングを制御することであるともいえる。より具体的には、画素１１２の露光のタイミングを制御することは、電荷の排出から転送までの電荷蓄積時間のタイミングと長さを制御することであると言える。

図１３は、画素ブロック１２０毎の露光タイミングの一例を示す。本例では、１列に並んだ３つの画素ブロック１２０について、画素ブロック１２０毎に露光時間を制御している。ここで、撮像素子４００は、画素ブロック１２０毎に画素リセットの時刻をずらすことで、露光量を変更している。

一方、画素信号の読み出しのタイミングは、上の画素ブロック１２０から順になっている。すなわち、「画素ブロック１」の画素１１２から画素信号を読み出し、その後に「画素ブロック２」の画素１１２から画素信号を読み出し、その後に「画素ブロック３」の画素１１２から画素信号を読み出す。

さらに、画素ブロック１２０内でも、図１２で説明した通り上の行の画素１１２から画素信号が順次読み出される。したがって、画素部１１０全体でみた場合に、共通の信号線１２２に接続されている同列のｍ×Ｍ個の画素１１２の上の行から順に、画素信号が読み出される。言い換えれば、グローバル駆動部２３４が１行目からｍ×Ｍ行目まで、１列に並んだ複数の画素ブロック１２０を跨いで、１行ずつ選択制御信号φＳＥＬをハイに設定する。

この場合に、図１１で説明した通り、１行に並んだ複数の画素ブロック１２０について、同じ行に並んだｎ×Ｎ個に対して共通の選択制御線１４５が接続されている。よって、選択制御信号φＳＥＬがハイに設定された行に接続されているｎ×Ｎ個の画素１１２から並列に画素信号が読み出される。これにより１フレーム分の画素信号を出力することができる。

それらの画素信号は、図１１で説明した通り、ＡＤＣ部２５２，２５２によりにデジタル変換される。デジタル変換された画素信号は後段の画像処理に出力されて、１フレーム分の画像を形成する。

上記の通り、画素信号の読み出しは複数の画素ブロック１２０の間で、同じ列の上の行から順になされる、という観点から、本実施形態の読み出し方法は画素部１１０全体として、いわゆるローリングシャッタ方式であるともいえる。ただし、付言すればその場合でも画素ブロック１２０毎に異なる露光時間に設定することができる。

以上、本実施形態によれば、１列に並んだ複数の画素ブロック１２０のうち、上の画素ブロック１２０の画素１１２から画素信号を読み出した後に、その下の画素ブロック１２０の画素１１２から画素信号を読み出す。したがって、移動する被写体を撮像した場合の読み出し順序による画像の歪みが滑らかとなり、看者が画像に対して持つ違和感を低減することができる。より詳しくは、移動する被写体を、１列に並んでいる複数の画素ブロック１２０から並行で読み出す場合には、画像の縦方向（すなわち画素の列方向に対応する）に、画素ブロック１２０間に対応する鋸刃状の複数の段差が表れて看者への違和感が生じる。これに対し、本実施形態によれば、当該複数の段差は画像に現れない。

また、本実施形態では、制御ブロック２２０内にＡＤＣ部を設けず、制御回路部２１０の外側に信号処理部２５０を配置した。従って、制御ブロック２２０の面積を小さくすることができ、制御ブロック２２０に対応した位置に配される画素ブロック１２０のサイズを小さく、すなわち、少ない画素数の単位で制御ブロック２２０による露光制御をすることができる。これにより、画像内を精細に露光時間制御することができ、画像上で画素ブロック１２０の境界を目立たせなくすることができる。さらには、画素１１２の直下でデジタル変換しないので発熱による画素１１２へのノイズの影響を抑えることができる。

なお、信号処理部２５０は複数の離れた領域に設けなくてもよく、画素部１１０の全体に対して１つの領域に設けてもよい。

図１４は、他の実施形態による撮像素子８００の概要を示す図である。撮像素子８００において、撮像素子４００と同じ構成については同じ参照番号を付して説明を省略する。

撮像素子８００は、第１基板６００および第２基板７００を備える。図１４に示すように、第１基板６００は、第２基板７００に積層されている。

第１基板６００が画素部６１０を有し、第２基板７００が制御回路部２１０および周辺回路部２３０を有することは撮像素子４００と同様である。一方、第１基板６００の画素部６１０の周辺には、第１基板１００の接続領域１５０は設けられていない。また、第２基板７００の制御回路部７１０の周辺には、第２基板２００の信号処理部２５０は設けられていない。

制御回路部７１０は、第１基板１００から出力された画素信号が入力される。制御回路部７１０は、入力された画素信号を処理する。本例の制御回路部７１０は、第２基板２００において、画素部６１０と対向する位置に配置されている。制御回路部７１０はさらに、画素部６１０の駆動を制御するための制御信号を画素部６１０に出力する。

図１５は、画素部６１０の具体的な構成の一例を示す。画素部６１０がＭ×Ｎ個の画素ブロック６２０を有し、画素ブロック６２０がｍ×ｎ個の画素１１２を有する点、および、画素１１２の構成は画素部１１０と同様である。

画素ブロック６２０内で１列に並んだ画素１１２が共通の信号線１２２に接続されている点は、画素ブロック１２０と同様である。一方、複数の画素ブロック６２０間で信号線１２２は共通しておらず、互いに独立している。

図１６は、制御回路部７１０のより具体的な構成の一例を示す。制御回路部７１０がＭ×Ｎ個の制御ブロック７２０を有し、それぞれ画素ブロック６２０に対応する位置に配される点は制御回路部２１０と同様である。

制御ブロック７２０は、制御ブロック２２０と同様の露光制御部１０および画素駆動部２０を有する。制御ブロック７２０はさらに、接合部７３０と、信号処理部７４０と、信号出力部７５０とを備える。

接合部７３０は、第１基板６００と第２基板７００とを接合する。接合部７３０は、第１基板６００から入力された画素信号を信号処理部７４０に入力する。接合部７３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、信号処理部７４０に画素信号を列毎に入力する。

信号処理部７４０は、画素部６１０が出力したアナログ信号をデジタル変換する。本例の信号処理部７４０は、アナログの画素信号をデジタル信号に変換する。信号処理部７４０は、列方向に配列されたｍ個の画素１１２からのアナログ信号を順次デジタル変換する。信号処理部７４０は、対応する画素ブロック１２０の列数に対応した数のＡＤＣを有し、それらを用いて行方向にｎ列に並んだ画素１１２からのアナログ信号を並列にデジタル変換する。

信号出力部７５０は、信号処理部７４０からデジタル信号を受信する。一例において、信号出力部７５０は、デジタル信号を一時的に記憶する。信号出力部７５０は、デジタル信号を記憶するためのラッチ回路を有してよい。信号出力部７５０は、列方向において、信号処理部７４０と露光制御部１０との間に設けられ、デジタル信号を出力する。本例の信号出力部７５０は、制御回路部７１０の外部にデジタル信号を出力する。

本例の制御ブロック７２０は内部に信号処理部７４０および信号出力部７５０を有する。すなわち、画素信号をデジタル変換する回路は制御回路部７１０内に配されており、外側には配されていない。

本例の撮像素子８００は、入射光の強度に応じて、画素ブロック６２０毎に露光時間を設定が可能であるので、ダイナミックレンジを拡大することができる点は撮像素子４００と同様である。撮像素子８００はさらに、画素ブロック６２０毎に設けられた制御ブロック７２０によって、画素信号を画素ブロック６２０毎に並列して読み出すこともできる。しかしながら、本実施形態では後述するように読み出しタイミングを制御する。

図１７は、画素ブロック６２０毎の露光タイミングの一例を示す。本例では、１列に並んだ３つの画素ブロック６２０について、画素ブロック６２０毎に露光時間を制御している。ここで、撮像素子８００は撮像素子４００と同様に、画素ブロック６２０毎に画素リセットの時刻をずらすことで、露光量を変更している。

一方、画素信号の読み出しのタイミングは、上の画素ブロック６２０から順になっている。すなわち、「画素ブロック１」の画素１１２から画素信号を読み出し、その後に「画素ブロック２」の画素１１２から画素信号を読み出し、その後に「画素ブロック３」の画素１１２から画素信号を読み出す。

さらに、画素ブロック６２０内でも、撮像素子４００と同様に、上の行の画素１１２から画素信号が順次読み出される。したがって、画素部１１０全体でみた場合に、共通の信号線１２２に接続されている同列のｍ×Ｍ個の画素１１２の上の行から順に、画素信号が読み出される。

撮像素子８００において、複数の画素ブロック６２０の毎に対応する信号線１２２および信号処理部７４０が設けられている。より詳しくは、複数の画素ブロック６２０の各列毎に対応する信号線１２２および信号処理部７４０のＡＤＣが設けられている。したがって、列方向に並んだ複数の画素ブロック６２０間でも同時に画素信号を読み出すこともできる。しかしながら、本実施形態では、グローバル駆動部２３４が１行目からｍ×Ｍ行目まで、１列に並んだ複数の画素ブロック１２０を跨いで、１行ずつ選択制御信号φＳＥＬをハイに設定する。

これにより、図１７に示すように図１３と同様に１列に並んだ複数の画素ブロック１２０のうち、上の画素ブロック１２０の画素１１２から画素信号を読み出した後に、その下の画素ブロック１２０の画素１１２から画素信号を読み出す。

上記の通り、結果的に撮像素子４００と同様に画素信号の読み出しは複数の画素ブロック６２０のうち同じ列の上の行から順になされる、という観点から、本実施形態の読み出し方法も画素部６１０全体として、いわゆるローリングシャッタ方式であるといえる。ただし、その場合でも画素ブロック６２０毎に異なる露光時間に設定することができることも撮像素子４００と同様である。これにより、撮像素子８００においても撮像素子４００と同様に、移動する被写体を撮像した場合の読み出し順序による画像の歪みが滑らかとなり、看者が感じる画像の違和感を低減することができる。

図１８は、撮像素子４００、８００の画素１１４の別例を示す。画素１１４において、画素１１２と同じ構成には同じ参照番号を付して説明を省略する。画素１１４では、画素１１２に設けられていた排出部１２４は設けられていない。画素１１４は４トランジスタ型と呼ばれることがある。

図１９は、画素１１４を用いた画素ブロック１２０内での撮像動作を示すタイミングチャートの例を示す。本例では、転送制御信号φＴＸ１、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子４００の駆動を制御する。本例の撮像素子４００は、転送制御信号φＴＸ１によって、露光の開始のタイミングを制御する点で図１２の場合と相違する。本例では、図１２と相違する点について特に説明する。

転送制御信号φＴＸ１は、露光の開始および終了のタイミングを制御する。フレーム（ｎ）において、時刻Ｔ５で露光が開始して、時刻Ｔ７で露光が終了している。

露光の開始時刻Ｔ５において、転送制御信号φＴＸ１が立ち下がることにより、露光が開始する。即ち、露光の開始時刻Ｔ５の前に、転送制御信号φＴＸ１は、リセット制御信号φＲＳＴがオンされた状態で転送部１２３をオンすることにより、光電変換部１０４に蓄積された電荷を排出して、転送制御信号φＴＸ１の立ち下りで露光が開始する。本例の転送制御信号φＴＸ１は、ローカルに制御された信号であるので、各画素ブロック１２０で露光を開始するタイミングを変化させることもできる。

また、露光の終了時刻Ｔ７において、転送制御信号φＴＸ１が立ち下がることにより、露光が終了する。即ち、露光の終了時刻Ｔ７の前に、転送制御信号φＴＸ１は、リセット制御信号φＲＳＴがオフされた状態で転送部１２３をオンすることにより、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送して、転送制御信号φＴＸ１の立ち下りで露光が終了する。本例の転送制御信号φＴＸ１は、ローカルに制御された信号であるので、各画素ブロック１２０で露光を終了するタイミングを変化させることもできる。

選択制御信号φＳＥＬは、任意の画素１１４を選択するための信号である。時刻Ｔ６において、選択制御信号φＳＥＬがハイに設定された画素１１４は、信号線１２２に画素信号を出力する。

リセット制御信号φＲＳＴは、蓄積部１２５に蓄積された電荷の排出のタイミングを制御する。リセット制御信号φＲＳＴは、グローバルに制御された信号であってよい。リセット制御信号φＲＳＴが読み出しのタイミング以外で常時オンしているので、蓄積部１２５に電荷が蓄積されない。一方、読み出しのタイミングでリセット制御信号φＲＳＴをオフして、転送制御信号φＴＸ１をオンすることにより、光電変換部１０４から蓄積部１２５に電荷を転送させる。本例のリセット制御信号φＲＳＴでは、読み出し時の切り替えのタイミングが同じなので、選択制御信号φＳＥＬのパルスと共通化することができる。

図２０は、画素１１４を用いた画素ブロック１２０毎の露光タイミングの一例を示す。画素１１４では、図１９で説明した通り、画素信号の読み出しの動作期間中にリセットの動作が行われる。従って、図２０およびその説明においては読み出しのタイミングについて説明し、リセットのタイミングの説明を省略する。

図２０において画素信号の読み出しのタイミングは、図１３と同様に上の画素ブロック１２０から順になっている。すなわち、「画素ブロック１」の画素１１４から画素信号を読み出し、その後に「画素ブロック２」の画素１１４から画素信号を読み出し、その後に「画素ブロック３」の画素１１４から画素信号を読み出す。

さらに、画素ブロック１２０内でも、上の行の画素１１４から画素信号が順次読み出される。したがって、画素部１１０全体でみた場合に、共通の信号線１２２に接続されている同列のｍ×Ｍ個の画素１１４の上の行から順に、画素信号が読み出される。

上記の通り、結果的に画素１１２を用いた場合と同様に画素信号の読み出しは複数の画素ブロック１２０のうち同じ列の上の行から順になされる、という観点から、本実施形態の読み出し方法も画素部１１０全体として、いわゆるローリングシャッタ方式であるといえる。

図２０においてはさらに、特定のフレームにおいて特定の画素ブロック１２０の読み出しをしない（スキップする、飛ばす、間引くなどともいえる）。これにより、画素ブロック１２０ごとに露光時間を変えることができる。

例えば図２０の例において、「フレームｋ」において「画素ブロック１」および「画素ブロック３」の読み出しがされるが、「画素ブロック２」の読み出しがされない。次の「フレームｋ＋１」においては「画素ブロック１」、「画素ブロック２」および「画素ブロック３」のいずれも読み出しがされる。したがって、「フレームｋ＋１」において、「画素ブロック２」の露光時間は「画素ブロック１」および「画素ブロック３」の露光時間よりも長くなる。ここで、読み出しの時間的なフレームレートが一定であれば、特定の画素ブロック１２０について、読み出しをｎ回飛ばせば（ｎ＋１）倍の露光時間にすることができる。

なお、特定のフレームにおいて特定の画素ブロック１２０の読み出しをしないという形態は、画素１１２を用いた撮像素子４００、８００にも適用することができる。この場合に、排出制御信号φＴＸ２による露光の開始タイミングを読み出しのタイミングの直後にすれば、図２０と同一の動作が可能である。一方、排出制御信号φＴＸ２による露光の開始タイミングを読み出しのタイミングとは独立して制御することで、図１３の読み出しと図２０の読み出しを組み合わせた読み出し動作をすることができる。すなわち、図１３のように画素ブロック１２０ごとに露光開始のタイミングを制御しつつ、図２０のように画素ブロック１２０ごとに特定のフレームについて読み出しを行うかどうかを選択する。これにより、画素ブロック１２０ごとに露光時間をよりダイナミックかつ細かく設定できるとともに、移動する被写体を撮像した場合において看者が感じる画像の違和感を低減することができる。

上記いずれの実施形態においても、蓄積部１２５、画素出力部１２７を他の画素と共有してもよい。また、画素１１２は複数の光電変換部１０４、転送部１２３で構成してもよい。

図２１は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。撮像素子４００を備える例で説明するが、これに代えて撮像素子８００を備えてもよい。

撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図２１では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。

駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。

駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。

撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。

演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。本明細書に記載の発明は、以下の項目に記載の形態によっても実施され得る。
［項目１］
複数の画素と、
前記複数の画素のうち第１画素に接続され、前記第１画素を制御するための制御信号が出力される第１制御線と、
前記複数の画素のうち第２画素に接続され、前記第２画素を制御するための制御信号が出力される第２制御線と、
前記第１画素と前記第２画素に接続され、前記第１画素と前記第２画素とを制御するための制御信号が出力される第３制御線と、
を備える撮像素子。
［項目２］
前記複数の画素の各々は、
光を光電変換して電荷を生成する光電変換部と、
前記光電変換部の電荷を転送する転送部と、
前記転送部により転送された電荷を蓄積する蓄積部と、
前記蓄積部の電荷を排出するリセット部と、
前記蓄積部の電荷を画素信号に変換して出力する画素出力部と
を有する、
項目１に記載の撮像素子。
［項目３］
前記第１制御線は、前記第１画素の前記転送部に接続され、
前記第２制御線は、前記第２画素の前記転送部に接続され、
前記第３制御線は、前記第１画素および前記第２画素の前記リセット部に接続される
項目２に記載の撮像素子。
［項目４］
前記画素出力部は、前記画素信号を出力するか否かを選択する選択部を含み、
前記第３制御線は、前記第１画素および前記第２画素の前記選択部に接続される、
項目２または３に記載の撮像素子。
［項目５］
前記複数の画素のうち１または複数の画素を含む複数の画素ブロックを備え、
前記第１制御線は、前記複数の画素ブロックのうち第１画素ブロックに接続され、
前記第２制御線は、前記複数の画素ブロックのうち第２画素ブロックに接続される
項目２から４のいずれか一項に記載の撮像素子。
［項目６］
前記複数の画素を有する画素チップと、
前記画素チップと積層され、前記複数の画素からの画素信号を処理する信号処理チップと
を備え、
前記信号処理チップは、前記複数の画素ブロックにそれぞれ対応して設けられ、前記１または複数の画素毎に露光を制御する複数の制御ブロックを有する
項目５に記載の撮像素子。
［項目７］
前記信号処理チップは、
前記複数の制御ブロックを有する主回路部と、
前記信号処理チップにおいて、前記主回路部の周辺に設けられた周辺回路部と
を備え、
前記周辺回路部は、前記第３制御線に接続されたグローバル駆動部を有する
項目６に記載の撮像素子。
［項目８］
前記グローバル駆動部は、前記第３制御線を介して前記複数の制御ブロックに、前記転送部を選択するための選択制御信号を供給する
項目７に記載の撮像素子。
［項目９］
前記転送部は、
前記光電変換部の電荷を前記蓄積部へ転送する第１転送部と、
前記光電変換部の電荷を転送して排出する第２転送部と
を含み、
前記複数の制御ブロックは、前記第１転送部および前記第２転送部の少なくとも１つのタイミングを変化させることにより、前記１または複数の画素毎に露光時間を制御する
項目６から８のいずれか一項に記載の撮像素子。
［項目１０］
項目１から９のいずれか一項に記載の撮像素子を備える撮像装置。
［項目１１］
第１画素ブロックに含まれる第１画素の露光を制御する第１制御ブロックと、
第２画素ブロックに含まれる第２画素の露光を制御する第２制御ブロックと、
前記第１画素から出力された第１信号と前記第２画素から出力された第２信号とをデジタル信号に変換する変換部と
を備え、
前記第１画素ブロックと前記第２画素ブロックとが列方向に並んでおり、
前記変換部は、前記第１信号を読み出した後に前記第２信号を読み出す撮像素子。
［項目１２］
前記第１画素ブロックは、行および列方向に並んだ複数の前記第１画素を有し、
複数の前記変換部のそれぞれが前記第１画素ブロックにおける列方向に並んだ前記第１画素に接続されている項目１１に記載の撮像素子。
［項目１３］
前記第２画素ブロックは、行および列方向に並んだ複数の前記第２画素を有し、
他の複数の前記変換部のそれぞれは、前記第２画素ブロックにおける列方向に並んだ前記第２画素に接続されている項目１２に記載の撮像素子。
［項目１４］
前記第２画素ブロックは、行および列方向に並んだ複数の前記第２画素を有し、
前記複数の変換部のそれぞれは、前記第１画素ブロックにおける列方向に並んだ前記第１画素および前記第２画素ブロックにおける列方向に並んだ前記第２画素に接続されている項目１２に記載の撮像素子。
［項目１５］
前記第１画素ブロックおよび前記第２画素ブロックが設けられた第１基板と、
前記第１制御ブロック、前記第２制御ブロックおよび前記変換部が設けられた第２基板と
が積層されており、
前記第１制御ブロックは前記第１画素ブロックに対応した領域に配され、前記第２制御ブロックは前記第２画素ブロックに対応した領域に配され、
前記変換部は、前記第１画素ブロックおよび前記第２画素ブロックに対応した領域の外側に対応した領域に配される項目１１から１４のいずれか１項に記載の撮像素子。
［項目１６］
項目１１から１５のいずれか１項に記載の撮像素子を有する撮像装置。

１０・・・露光制御部、２０・・・画素駆動部、３０・・・接合部、４０・・・信号処理部、５０・・・信号出力部、１００、６００・・・第１基板、１０４・・・光電変換部、１１０、６１０・・・画素部、１１２、１１４・・・画素、１１５・・・画素群、１２０、６２０・・・画素ブロック、１２１・・・負荷電流源、１２２・・・信号線、１２３・・・転送部、１２４・・・排出部、１２５・・・蓄積部、１２６・・・リセット部、１２７・・・画素出力部、１２８・・・増幅部、１２９・・・選択部、１３２・・・接続領域、１４１・・・転送制御線、１４２・・・排出制御線、１４３・・・リセット制御線、１４５・・・選択制御線、１４７・・・転送選択制御線、１５０・・・接続領域、１５２・・・バンプ、１６１・・・ローカル制御線、１６２・・・ローカル制御線、１６３・・・グローバル制御線、２００、７００・・・第２基板、２１０、７１０・・・制御回路部、２２０、７２０・・・制御ブロック、２３０・・・周辺回路部、２３２・・・接続領域、２３４・・・グローバル駆動部、２５０、７４０・・・信号処理部、２５２、２５３・・・ＡＤＣ部、２５４、２５５・・・接続領域、２５６・・・ＡＤＣ、４００、８００・・・撮像素子、５００・・・撮像装置、５０１・・・システム制御部、５０２・・・駆動部、５０３・・・測光部、５０４・・・ワークメモリ、５０５・・・記録部、５０６・・・表示部、５０８・・・操作部、５１１・・・画像処理部、５１２・・・演算部、５１４・・・駆動部、５２０・・・撮影レンズ、７３０・・・接合部、７５０・・・信号出力部

Claims (25)

1. 光を電荷に変換する第１光電変換部と、前記第１光電変換部で変換された電荷を転送する第１転送部と、前記第１転送部により前記第１光電変換部で変換された電荷が転送される第１蓄積部と、前記第１蓄積部の電荷を排出する第１リセット部とを含む第１画素ブロックと、
   光を電荷に変換する光電変換部であって行方向において前記第１光電変換部と並んで配置される第２光電変換部と、前記第２光電変換部で変換された電荷を転送する第２転送部と、前記第２転送部により前記第２光電変換部で変換された電荷が転送される第２蓄積部と、前記第２蓄積部の電荷を排出する第２リセット部とを含む第２画素ブロックと
   を有する第１基板と、
   前記第１基板とともに積層される基板であって、
   前記第１転送部を制御するための第１転送制御信号を出力する第１制御ブロックと、前記第２転送部を制御するための第２転送制御信号を出力する第２制御ブロックとを含む制御回路部と、
   前記第１リセット部と前記第２リセット部とを制御するためのリセット制御信号を出力する駆動部と
   を有する第２基板と
   を備え、
   前記第１転送制御信号は、前記第１転送部に電気的に接続される第１転送制御線に出力され、
   前記第２転送制御信号は、前記第２転送部に電気的に接続される第２転送制御線に出力され、
   前記リセット制御信号は、前記第１リセット部と前記第２リセット部とに電気的に接続されるリセット制御線に出力される、
   撮像素子。
2. 請求項１に記載の撮像素子において、
   前記駆動部は、前記制御回路部の外側に配置される、
   撮像素子。
3. 請求項１または請求項２に記載の撮像素子において、
   前記駆動部は、
   前記第１制御ブロックから前記第１転送制御線に前記第１転送制御信号が出力されるタイミングと、
   前記第２制御ブロックから前記第２転送制御線に前記第２転送制御信号が出力されるタイミングと
   を制御するための転送選択制御信号を出力し、
   前記転送選択制御信号は、前記第１制御ブロックと前記第２制御ブロックとに電気的に接続される転送選択制御線に出力される、
   撮像素子。
4. 請求項３に記載の撮像素子において、
   前記駆動部は、
   前記第１制御ブロックから前記第１転送制御線に前記第１転送制御信号が出力されるタイミングと、
   前記第２制御ブロックから前記第２転送制御線に前記第２転送制御信号が出力されるタイミングと
   が異なるタイミングになるように前記転送選択制御信号を出力する、
   撮像素子。
5. 請求項３または請求項４に記載の撮像素子において、
   前記第１基板と前記第２基板とを電気的に接続する複数の接続部を備え、
   前記複数の接続部は、
   前記転送選択制御線と前記駆動部とを電気的に接続する第１接続部と、
   前記転送選択制御線と前記第１制御ブロックとを電気的に接続する第２接続部と、
   前記転送選択制御線と前記第２制御ブロックとを電気的に接続する第３接続部と
   を有する、
   撮像素子。
6. 請求項５に記載の撮像素子において、
   前記複数の接続部は、前記リセット制御線と前記駆動部とを電気的に接続する第４接続部を有する、
   撮像素子。
7. 請求項６に記載の撮像素子において、
   前記第１画素ブロックは、
   前記第１蓄積部に電気的に接続される第１増幅部と、
   前記第１増幅部に電気的に接続される第１選択部と
   を有し、
   前記第２画素ブロックは、
   前記第２蓄積部に電気的に接続される第２増幅部と、
   前記第２増幅部に電気的に接続される第２選択部と
   を有し、
   前記駆動部は、前記第１選択部と前記第２選択部とを制御するための選択制御信号を出力し、
   前記選択制御信号は、前記第１選択部と前記第２選択部とに電気的に接続される選択制御線に出力される、
   撮像素子。
8. 請求項７に記載の撮像素子において、
   前記複数の接続部は、前記選択制御線と前記駆動部とを電気的に接続する第５接続部を有する、
   撮像素子。
9. 請求項１から請求項８のいずれか一項に記載の撮像素子において、
   前記第１画素ブロックは、前記第１光電変換部の電荷を排出するための第１排出部を有し、
   前記第２画素ブロックは、前記第２光電変換部の電荷を排出するための第２排出部を有し、
   前記第１制御ブロックは、前記第１排出部を制御するための第１排出制御信号を出力し、
   前記第２制御ブロックは、前記第２排出部を制御するための第２排出制御信号を出力し、
   前記第１排出制御信号は、前記第１排出部に電気的に接続される第１排出制御線に出力され、
   前記第２排出制御信号は、前記第２排出部に電気的に接続される第２排出制御線に出力される、
   撮像素子。
10. 請求項１から請求項９のいずれか一項に記載の撮像素子において、
    前記第１制御ブロックは、前記第１画素ブロックと対向する位置に配置され、
    前記第２制御ブロックは、前記第２画素ブロックと対向する位置に配置される、
    撮像素子。
11. 請求項１から請求項１０のいずれか一項に記載の撮像素子において、
    前記第２基板は、
    前記第１光電変換部から前記第１蓄積部に転送された電荷により生成される第１信号をデジタル信号に変換する第１変換部と、
    前記第２光電変換部から前記第２蓄積部に転送された電荷により生成される第２信号をデジタル信号に変換する第２変換部と
    を有する、
    撮像素子。
12. 請求項１１に記載の撮像素子において、
    前記第１変換部と前記第２変換部とは、前記制御回路部の外側に配置される、
    撮像素子。
13. 請求項１２に記載の撮像素子において、
    前記第１変換部と前記第２変換部とは、前記駆動部とは異なる位置に配置される、
    撮像素子。
14. 請求項１２または請求項１３に記載の撮像素子において、
    前記制御回路部は、列方向において前記第１変換部と前記第２変換部との間に配置される、
    撮像素子。
15. 請求項１から請求項１０のいずれか一項に記載の撮像素子において、
    前記第１制御ブロックは、前記第１光電変換部から前記第１蓄積部に転送された電荷により生成される第１信号をデジタル信号に変換する第１変換部を有し、
    前記第２制御ブロックは、前記第２光電変換部から前記第２蓄積部に転送された電荷により生成される第２信号をデジタル信号に変換する第２変換部を有する、
    撮像素子。
16. 請求項１から請求項９のいずれか一項に記載の撮像素子において、
    前記第１基板は、光を電荷に変換する光電変換部であって列方向において前記第１光電変換部と並んで配置される第３光電変換部と、前記第３光電変換部で変換された電荷を転送する第３転送部と、前記第３転送部により前記第３光電変換部で変換された電荷が転送される第３蓄積部とを含む第３画素ブロックを有し、
    前記第２基板は、前記第３転送部を制御するための第３転送制御信号を出力する第３制御ブロックを有する、
    撮像素子。
17. 請求項１６に記載の撮像素子において、
    前記第１制御ブロックは、前記第１画素ブロックと対向する位置に配置され、
    前記第２制御ブロックは、前記第２画素ブロックと対向する位置に配置され、
    前記第３制御ブロックは、前記第２画素ブロックと対向する位置に配置される、
    撮像素子。
18. 請求項１６または請求項１７に記載の撮像素子において、
    前記第２基板は、
    前記第１光電変換部から前記第１蓄積部に転送された電荷により生成される第１信号をデジタル信号に変換する第１変換部と、
    前記第２光電変換部から前記第２蓄積部に転送された電荷により生成される第２信号をデジタル信号に変換する第２変換部と
    を有し、
    前記第１変換部は、前記第３光電変換部から前記第３蓄積部に転送された電荷により生成される第３信号をデジタル信号に変換する、
    撮像素子。
19. 請求項１８に記載の撮像素子において、
    前記第１変換部と前記第２変換部とは、前記制御回路部の外側に配置される、
    撮像素子。
20. 請求項１９に記載の撮像素子において、
    前記第１変換部と前記第２変換部とは、前記駆動部とは異なる位置に配置される、
    撮像素子。
21. 請求項１９または請求項２０に記載の撮像素子において、
    前記制御回路部は、前記列方向において前記第１変換部と前記第２変換部との間に配置される、
    撮像素子。
22. 請求項１８から請求項２１のいずれか一項に記載の撮像素子において、
    前記第１信号と前記第３信号とは、前記第１変換部に電気的に接続される第１信号線に読み出され、
    前記第２信号は、前記第２変換部に電気的に接続される第２信号線に読み出される、
    撮像素子。
23. 請求項１６または請求項１７に記載の撮像素子において、
    前記第１制御ブロックは、前記第１光電変換部から前記第１蓄積部に転送された電荷により生成される第１信号をデジタル信号に変換する第１変換部を有し、
    前記第２制御ブロックは、前記第２光電変換部から前記第２蓄積部に転送された電荷により生成される第２信号をデジタル信号に変換する第２変換部を有し、
    前記第３制御ブロックは、前記第３光電変換部から前記第３蓄積部に転送された電荷により生成される第３信号をデジタル信号に変換する第３変換部を有する、
    撮像素子。
24. 請求項２３に記載の撮像素子において、
    前記第１信号は、前記第１変換部に電気的に接続される第１信号線に読み出され、
    前記第２信号は、前記第２変換部に電気的に接続される第２信号線に読み出され、
    前記第３信号は、前記第３変換部に電気的に接続される第３信号線に読み出される、
    撮像素子。
25. 請求項１から請求項２４のいずれか一項に記載の撮像素子を備える撮像装置。

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