JP2023031698A - 撮像素子および撮像装置 - Google Patents

Abstract

【課題】複数の画素の各々で独立した自律露光を実現する撮像素子を提供する。
【解決手段】撮像素子１００Ａは、画素部を有する第１半導体基板と、制御回路部と周辺回路部１２１とを有する第２半導体基板と、を有する。制御回路部は、第１画素からの第１信号で演算する第１演算回路と第１画素の電荷の蓄積時間を制御する第１露光制御回路とを含む第１画素制御部と、第２画素からの第２信号で演算する第２演算回路と第２画素の電荷の蓄積時間を制御する第２露光制御回路とを含む第２画素制御部と、を有する。周辺回路部は、第１信号で演算する第１周辺演算回路と第２信号で演算する第２周辺演算回路とを有する。第１露光制御回路は、第１演算回路又は第１周辺演算回路による第１演算結果に基づいて第１画素の電荷の蓄積時間を制御する。第２露光制御回路は、第２演算回路または第２周辺演算回路による第２演算結果に基づいて第２画素の電荷の蓄積時間を制御する。
【選択図】図１

Description

本発明は、撮像素子および撮像装置に関する。

複数の画素セルを備える固体撮像装置が知られている（例えば、特許文献１）。従来よりダイナミックレンジの拡大が求められている。

特開２０１４－７５７６７号公報

第１開示技術の撮像素子は、光を電荷に変換する光電変換部を含む複数の画素を有する第１半導体基板と、制御回路部と前記制御回路部の外側に配置される周辺回路部とを有する第２半導体基板と、を有し、前記制御回路部は、複数の前記画素のうち第１画素から読み出された第１信号を用いて演算を行う第１演算回路と、前記第１画素の前記光電変換部で変換された電荷を蓄積する蓄積時間を制御する第１露光制御回路と、を含む第１画素制御部と、複数の前記画素のうち第２画素から読み出された第２信号を用いて演算を行う第２演算回路と、前記第２画素の前記光電変換部で変換された電荷を蓄積する蓄積時間を制御する第２露光制御回路と、を含む第２画素制御部と、を有し、前記周辺回路部は、前記第１画素から読み出された第１信号を用いて演算を行う第１周辺演算回路と、前記第２画素から読み出された第２信号を用いて演算を行う第２周辺演算回路と、を有し、前記第１露光制御回路は、前記第１演算回路または前記第１周辺演算回路のいずれかによる第１演算結果に基づいて、前記第１画素の前記光電変換部で変換された電荷を蓄積する蓄積時間を制御し、前記第２露光制御回路は、前記第２演算回路または前記第２周辺演算回路のいずれかによる第２演算結果に基づいて、前記第２画素の前記光電変換部で変換された電荷を蓄積する蓄積時間を制御する。

第２開示技術の撮像装置は、第１開示技術の撮像素子を備える。

図１は、撮像素子の一例を示す分解斜視図である。 図２は、画素部の具体的な構成の一例を示す説明図である。 図３は、画素の回路構成の一例を示す回路図である。 図４は、制御回路部の具体的な構成の一例を示す説明図である。 図５は、制御ブロックの内部構成の一例を示す説明図である。 図６は、撮像素子における第１半導体基板と第２半導体基板との信号の伝送例を示す説明図である。 図７は、本実施形態に係る撮像素子のＸ－Ｚ方向断面の一例を示す説明図である。 図８は、撮像素子の撮像動作例１を示すタイミングチャートである。 図９は、撮像素子の撮像動作例２を示すタイミングチャートである。 図１０は、比較例に係る撮像素子の撮像動作を示すタイミングチャートである。 図１１は、撮像素子が撮像する被写体の一例を示す説明図である。 図１２は、図１１に示した領域１～５ごとの露光時間を示すタイミングチャートである。 図１３は、複数の制御ブロックのレイアウト例を示す平面図である。 図１４は、画素の回路構成の他の例を示す回路図である。 図１５は、撮像素子の撮像動作例３を示すタイミングチャートである。 図１６は、撮像素子の他の例を示す分解斜視図である。 図１７は、制御回路部の具体的な構成の他の例を示す説明図である。 図１８は、撮像素子における第１半導体基板および第２半導体基板の接続関係を示す説明図である。 図１９は、撮像素子における第１半導体基板と第２半導体基板との信号の伝送例を示す説明図である。 図２０は、ＡＤＣ部と画素ブロックとの接続関係を示す説明図である。 図２１は、撮像素子の画素ブロック内での撮像動作を示すタイミングチャートである。 図２２は、画素ブロック毎の露光タイミングの一例を示す説明図である。 図２３は、自律露光制御方式１の構成例を示すブロック図である。 図２４は、自律露光制御方式２の構成例を示すブロック図である。 図２５は、自律露光制御方式３の構成例を示すブロック図である。 図２６は、隣り合う制御ブロックに自律露光処理部を実装した場合のレイアウト例を示すブロック図である。 図２７は、周辺回路に自律露光処理部を実装した場合のレイアウト例を示すブロック図である。 図２８は、図２７に示した周辺回路部の詳細な内部構成を示すブロック図である。 図２９は、露光時間の反映期間の遅延例を示す説明図である。 図３０は、露光時間の反映期間短縮例１を示す説明図である。 図３１は、露光時間の反映期間短縮例２を示す説明図である。 図３２は、露光時間変更が発生する場合のタイミングチャート１－１である。 図３３は、露光時間変更が発生する場合のタイミングチャート１－２である。 図３４は、露光時間変更が発生する場合のタイミングチャート２－１である。 図３５は、露光時間変更が発生する場合のタイミングチャート２－２である。 図３６は、露光時間変更が発生する場合のタイミングチャート３－１である。 図３７は、露光時間変更が発生する場合のタイミングチャート３－２である。 図３８は、露光時間変更が発生する場合のタイミングチャート３－３である。 図３９は、第２半導体基板外への露光値の読出し方法１を示す説明図である。 図４０は、第２半導体基板外への露光値の読出し方法２を示す説明図である。 図４１は、制御ブロック内部での自律露光制御の高速化例１を示すブロック図である。 図４２は、制御ブロック内部での自律露光制御の高速化例１におけるカウンタラッチの一例を示す説明図である。 図４３は、制御ブロック内部での自律露光制御の高速化例１における自律露光制御の具体例を示す説明図である。 図４４は、制御ブロック内部での自律露光制御の高速化例２におけるカウンタラッチの一例を示す説明図である。 図４５は、制御ブロック内部での自律露光制御の高速化例２における自律露光制御の具体例を示す説明図である。 図４６は、制御ブロック内部での自律露光制御の高速化例３を示すブロック図である。 図４７は、比較器の一例を示す回路図である。 図４８は、制御ブロック内外の露光値の切替による露出制御例１を示す説明図である。 図４９は、制御ブロック内外の露光値の切替による露出制御例２を示す説明図である。 図５０は、制御ブロック内外の露光値の切替による露出制御例３を示す説明図である。 図５１は、制御ブロック毎の露光値の読み取り例１を示す説明図である。 図５２は、制御ブロック毎の露光値の読み取り例２を示す説明図である。 図５３は、制御ブロック毎の露光値の読み取り例２における制御ブロックの詳細なブロック構成例を示すブロック図である。 図５４は、色ずれ軽減例１における前処理部の内部構成例を示すブロック図である。 図５５は、色ずれ軽減例２における画素ブロックの一例を示す説明図である。 図５６は、色ずれ軽減例３における前処理部の内部構成例を示すブロック図である。 図５７は、色ずれ軽減例４における撮像素子の内部構成例を示すブロック図である。 図５８は、画素駆動信号線における半導体基板間の接合パッドの不良解析例を示す回路図である。 図５９は、垂直信号線における半導体基板間の接合パッドの不良解析例１を示す回路図である。 図６０は、垂直信号線における半導体基板間の接合パッドの不良解析例２－１を示す回路図である。 図６１は、垂直信号２における半導体基板間の接合パッドの不良解析例２－２を示す回路図である。 図６２は、複数回路間で信号経路を共有した場合の半導体基板間の接合パッドの不良解析例を示す回路図である。 図６３は、複数回路間で信号経路を共有した場合の半導体基板間の接合パッドの不良解析後における設定例を示す回路図である。 図６４は、複数回路間で接合部を共有した場合の半導体基板間の接合パッドの不良解析例１を示す回路図である。 図６５は、複数回路間で接合部を共有した場合の半導体基板間の接合パッドの不良解析例２を示す回路図である。 図６６は、実施例に係る撮像装置の構成例を示すブロック図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子１００の積層方向と称する場合がある。本明細書において、「上」および「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。

＜撮像素子の構成＞
まず、図１～図２２を用いて、撮像素子の構成について説明する。撮像素子の構造は、裏面照射型であっても、表面照射型であってもよい。

図１は、撮像素子１００Ａの一例を示す分解斜視図である。撮像素子１００Ａは、被写体を撮像する。撮像素子１００Ａは、撮像された被写体の画像データを生成する。撮像素子１００Ａは、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０を備える。図１に示すように、第１半導体基板１１０は、第２半導体基板１２０に積層されており、第２半導体基板１２０は、第３半導体基板１３０に積層されている。

第１半導体基板１１０は、画素部１０１を有する。画素部１０１は、入射された光に基づく画素信号を出力する。

第２半導体基板１２０は、制御回路部１０２および周辺回路部１２１を有する。

制御回路部１０２は、第１半導体基板１１０から出力された画素信号を入力する。制御回路部１０２は、入力された画素信号を処理する。制御回路部１０２は、第２半導体基板１２０において、画素部１０１と対向する位置に配置されている。たとえば、制御回路部１０２は、第１半導体基板１１０と第２半導体基板１２０とが積層される方向において画素部１０１と重なるように配置されている。制御回路部１０２は、画素部１０１の駆動を制御するための制御信号を画素部１０１に出力してもよい。

周辺回路部１２１は、制御回路部１０２の駆動を制御する。周辺回路部１２１は、第２半導体基板１２０において、制御回路部１０２の周辺に配置される。具体的には、周辺回路部１２１は、第２半導体基板１２０において、制御回路部１０２が配置される領域の外側に配置された領域に配置されている。また、周辺回路部１２１は、第１半導体基板１１０と電気的に接続され、画素部１０１の駆動を制御してもよい。周辺回路部１２１は、第２半導体基板１２０の２辺に沿って配置されているが、周辺回路部１２１の配置方法は本例に限られない。

第３半導体基板１３０は、データ処理部１０３を有する。データ処理部１０３は、第２半導体基板１２０から出力されるデジタルデータを用いて、加算処理や間引き処理、その他画像処理を行う。

図２は、画素部１０１の具体的な構成の一例を示す説明図である。画素部１０１は、複数の画素ブロック２００を有する。複数の画素ブロック２００は、画素部１０１において行方向および列方向に並んで配置される。具体的には、複数の画素ブロック２００は、画素部１０１において行方向および列方向に並ぶＭ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック２００を有する。ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

画素ブロック２００は、複数の画素２０１を有する。複数の画素２０１は、画素ブロック２００において行方向および列方向に並んで配置される。画素ブロック２００は、行方向および列方向に並ぶｍ×ｎ個（ｍ，ｎは、自然数）の画素２０１を有する。たとえば、画素ブロック２００は、行方向および列方向に並ぶ１６×１６個の画素２０１を有する。画素ブロック２００に対応する画素２０１の個数はこれに限定されない。ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。

画素ブロック２００は、行方向において共通の制御線（たとえば、後述する転送制御線３１１、排出制御線３１２）に接続された複数の画素２０１を有する。たとえば、画素ブロック２００のそれぞれの画素２０１は、同一の露光時間に設定されるように上記共通の制御線に接続されている。具体的には、たとえば、行方向に並ぶｎ個の画素２０１毎に上記共通の制御線によって接続される。

一方、異なる画素ブロック２００間において、一方の画素ブロック２００は、他方の画素ブロック２００とは異なる露光時間に設定されてよい。たとえば、一方の画素ブロック２００と他方の画素ブロック２００が行方向に並んで配置されている場合、一方の画素ブロック２００が有する複数の画素２０１と他方の画素ブロック２００が有する複数の画素２０１は異なる制御線により接続される。一方の画素ブロック２００が有するｍ行目の複数の画素２０１は、他方の画素ブロック２００のｍ行目の複数の画素２０１が接続される共通の制御線とは異なる制御線で共通に接続される。また、一方の画素ブロック２００と他方の画素ブロック２００が列方向に並んで配置されている場合、一方の画素ブロック２００が有する複数の画素２０１と他方の画素ブロック２００が有する複数の画素２０１は異なる制御線により接続される。一方の画素ブロック２００が有するｍ行目の複数の画素２０１は、他方の画素ブロック２００のｍ行目の複数の画素２０１が接続される共通の制御線とは異なる制御線で共通に接続される。

また、たとえば、一方の画素ブロック２００と他方の画素ブロック２００が行方向に並んで配置されている場合、一方の画素ブロック２００が有する複数の画素２０１と他方の画素ブロック２００が有する複数の画素２０１は異なる信号線２０２により接続される。一方の画素ブロック２００のｎ列目の複数の画素２０１は、他方の画素ブロック２００のｎ列目の複数の画素２０１が接続される共通の信号線２０２とは異なる信号線２０２で共通に接続される。また、一方の画素ブロック２００と他方の画素ブロック２００が列方向に並んで配置されている場合、一方の画素ブロック２００が有する複数の画素２０１と他方の画素ブロック２００が有する複数の画素２０１は異なる信号線２０２により接続される。一方の画素ブロック２００が有するｎ列目の複数の画素２０１は、他方の画素ブロック２００のｎ列目の複数の画素２０１が接続される共通の信号線２０２とは異なる信号線２０２で共通に接続される。

画素ブロック２００は、後述する制御ブロック４００Ａ、４００Ｂ（図４および図１７参照）に対応して配置される。即ち、１つの制御ブロック４００Ａ、４００Ｂに対して、１つの画素ブロック２００が配置されている。

また、１つの制御ブロック４００Ａ、４００Ｂに対して、複数の画素ブロック２００が配置されてもよい。１つの制御ブロック４００Ａ、４００Ｂに対して、複数の画素ブロック２００が配置される場合であっても、それぞれの画素ブロック２００が異なる露光時間に設定されてよい。１つの制御ブロックに対して、列方向に並ぶ２つの画素ブロック２００が配置される場合、制御ブロック４００Ａ、４００Ｂは、２ｍ×ｎ個の画素２０１を制御する。具体的には、たとえば、制御ブロック４００Ａ、４００Ｂは、３２×１６個の画素２０１を制御する。制御ブロック４００Ａ、４００Ｂに対応する画素２０１の個数はこれに限定されない。

図３は、画素２０１の回路構成の一例を示す回路図である。画素２０１は、光電変換部３００と、読出部３１０とを備える。読出部３１０は、転送部３０１と、排出部３０２と、ＦＤ（フローティングディフージョン）３０３と、リセット部３０４と、画素出力部３０５とを有し、光電変換部３００で変換された電荷に基づく画素信号を信号線２０２に読み出す。画素出力部３０５は、増幅部３５１および選択部３５２を有する。転送部３０１、排出部３０２、ＦＤ３０３、リセット部３０４、増幅部３５１および選択部３５２を読出部３１０と称す。読出部３１０は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

光電変換部３００は、光を電荷に変換する光電変換機能を有する。光電変換部３００は、光電変換された電荷を蓄積する。光電変換部３００は、たとえば、フォトダイオードにより構成される。

転送部３０１は、光電変換部３００の電荷をＦＤ３０３に転送する。転送部３０１は、光電変換部３００とＦＤ３０３との間の電気的な接続を制御する。転送部３０１は、たとえば、トランジスタにより構成される。また、転送部３０１は、少なくともゲート端子を有し、光電変換部３００の一部をソース端子、ＦＤ３０３の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。転送部３０１のゲート端子は、転送制御信号φＴＸを入力するための転送制御線３１１に接続される。転送制御線３１１については後述する。

排出部３０２は、光電変換部３００に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。排出部３０２は、光電変換部３００と電源配線との間の接続を制御する。排出部３０２は、たとえば、トランジスタにより構成される。また、排出部３０２は、少なくともゲート端子を有し、光電変換部３００の一部をソース端子、電源配線に接続される拡散領域の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。排出部３０２のゲート端子は、排出制御信号φＰＤＲＳＴを入力するための排出制御線３１２に接続される。なお、排出部３０２は、光電変換部３００の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。

ＦＤ３０３は、転送部３０１により光電変換部３００から転送される。ＦＤ３０３は、光電変換部３００から転送された電荷を蓄積する。

リセット部３０４は、ＦＤ３０３に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。リセット部３０４は、ＦＤ３０３の電位を基準電位である電源電圧ＶＤＤにリセットする。リセット部３０４は、ＦＤ３０３と電源配線との間の電気的な接続を制御する。リセット部３０４は、たとえば、トランジスタにより構成される。また、リセット部３０４は、少なくともゲート端子を有し、ＦＤ３０３の一部をソース端子、電源配線に接続される拡散領域の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。リセット部３０４のゲート端子は、リセット制御信号φＲＳＴを入力するためのリセット制御線３１３に接続される。リセット制御線３１３については後述する。

画素出力部３０５は、ＦＤ３０３の電位に基づく画素信号を信号線２０２に出力する。画素出力部３０５は、増幅部３５１および選択部３５２を有する。増幅部３５１は、トランジスタにより構成される。増幅部３５１は、ゲート端子がＦＤ３０３に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部３５２のドレイン端子に接続される。

選択部３５２は、画素２０１と信号線２０２の間の電気的な接続を制御する。選択部３５２により画素２０１と信号線２０２が電気的に接続されると、画素２０１から信号線２０２に画素信号が出力される。選択部３５２は、トランジスタにより構成される。また、選択部３５２は、少なくともゲート端子を有し、増幅部３５１の一部をソース端子、信号線２０２に接続される拡散領域の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。選択部３５２のゲート端子は、選択制御信号φＳＥＬを入力するための複数の画素ブロック２００にわたる選択制御線３１４に接続される。選択部３５２のソース端子は負荷電流源３０６に接続されている。

負荷電流源３０６は、信号線２０２に接続され、画素２０１から画素信号を読み出すための電流を供給する。これにより、増幅部３５１の動作を安定させることができる。また、負荷電流源３０６は、信号線２０２に接続されている。負荷電流源３０６は、第１半導体基板１１０に設けられてもよいし、第２半導体基板１２０に設けられてもよい。

また、ＦＤ３０３、画素出力部３０５を他の画素２０１と共有してもよい。たとえば、行方向または列方向に並んで配置される複数の画素２０１においてＦＤ３０３、画素出力部３０５を共有してもよい。また、画素２０１は複数の光電変換部３００、転送部３０１で構成してもよい。

図４は、制御回路部１０２の具体的な構成の一例を示す説明図である。制御回路部１０２は、複数の制御ブロック４００Ａを有する。複数の制御ブロック４００Ａは、制御回路部１０２において行方向および列方向に並んで配置される。具体的には、制御回路部１０２は、Ｍ×Ｎ個の制御ブロック４００Ａを有する。制御回路部１０２は、１つの制御ブロック４００Ａに対して、１つの画素ブロック２００が配置される場合、画素ブロック２００の直下に制御ブロック４００Ａを有する。１つの画素ブロック２００と１つの制御ブロック４００Ａとは、ほぼ同一形状および同一サイズである。また、制御回路部１０２は、１つの制御ブロック４００Ａに対して、列方向に並ぶ複数の画素ブロック２００が配置される場合、列方向に並んで配置された複数の画素ブロック２００の直下に１つの制御ブロック４００Ａを有する。

制御ブロック４００Ａは、画素ブロック２００に対応して設けられる。制御ブロックと画素ブロックとの対応関係の一例として、たとえば、制御ブロック４００Ａは、第１半導体基板１１０と第２半導体基板１２０とが積層される方向（積層方向）において画素ブロック２００の直下に位置する。また、制御ブロック４００Ａは、信号線２０２、転送制御線３１１および排出制御線３１２により画素ブロック２００と電気的に接続される。具体的には、積層方向において画素ブロック２００の直下に位置する制御ブロック４００Ａは、転送制御線３１１や排出制御線３１２のようなローカル制御線により、積層方向において直上の画素ブロック２００（以下、対応画素ブロック２００）と電気的に接続されている。また、制御ブロック４００Ａは、対応画素ブロック２００の画素２０１から出力された画素信号を信号線２０２を介して入力する。

制御ブロック４００Ａは、対応画素ブロック２００の駆動を制御する。たとえば、制御ブロック４００Ａは、対応画素ブロック２００に含まれる画素２０１の露光時間を制御する。また、制御ブロック４００Ａは、入力された信号を処理する信号処理部４０２を有し、対応画素ブロック２００に含まれる画素２０１から出力された画素信号を処理する。たとえば、制御ブロック４００Ａは、対応画素ブロック２００に含まれる画素２０１から出力されたアナログの画素信号をデジタル信号に変換する。

制御ブロック４００Ａは、画素制御部４０１と信号処理部４０２とを有する。画素制御部４０１は、自律露光処理部４１１と、露光制御部４１２と、画素駆動部４１３と、を有し、画素部１０１の画素２０１を制御する。信号処理部４０２は、信号入力部４２１と、信号変換部４２２と、信号出力部４２３とを有し、画素部１０１からのアナログの画素信号をデジタル信号に変換して画素制御部４０１およびデータ処理部１０３に転送する。

自律露光処理部４１１は、信号処理部４０２によりデジタル信号に変換された画素信号に基づいて、対応画素ブロック２００に含まれる画素２０１の露光時間を算出する回路である。自律露光処理部４１１の詳細については後述する。

露光制御部４１２は、自律露光処理部４１１によって算出された露光時間に基づいて、対応画素ブロック２００に含まれる画素２０１の露光を制御する回路である。具体的には、露光制御部４１２は、対応画素ブロック２００に含まれる画素２０１の露光時間（光電変換部３００の電荷蓄積時間）を制御するための制御信号を生成する。たとえば、露光制御部４１２は、対応画素ブロック２００に含まれる画素２０１の露光の開始タイミングまたは終了タイミングを調整して、画素ブロック２００毎の露光時間を制御する。露光制御部４１２は、制御ブロック４００Ａにおいて行方向に延伸して設けられる。

画素駆動部４１３は、露光制御部４１２によって生成された制御信号を対応画素ブロック２００に含まれる画素２０１に出力する。画素駆動部４１３は、対応する画素ブロック２００に含まれる画素２０１を駆動させる駆動回路である。画素駆動部４１３は、対応する画素ブロック２００に含まれる画素２０１のうちから選択された画素行の画素２０１を駆動する。画素駆動部４１３は、列方向に延伸して設けられる。これにより、画素駆動部４１３は、列方向に配置されたｍ個の画素２０１と対応した位置に配置されている。自律露光処理部４１１、露光制御部４１２および画素駆動部４１３は、制御ブロック４００Ａにおいて、画素駆動部４１３が列方向に延伸して、自律露光処理部４１１および露光制御部４１２が行方向に延伸することにより、Ｌ字型に配置されている。

信号入力部４２１は、対応する画素ブロック２００に含まれる画素２０１から出力された画素信号を入力する。信号入力部４２１は、入力された画素信号を信号変換部４２２に出力する。信号入力部４２１は、対応画素ブロック２００において行方向に配置されたｎ個の画素２０１毎に設けられてもよい。信号入力部４２１は、第１半導体基板１１０から出力された画素信号に対してノイズ除去処理等の信号処理を行う処理回路を有してもよい。また、信号入力部４２１は、対応する画素ブロック２００に含まれる画素２０１に接続される信号線２０２の電圧が所定値以下にならないように調整を行う電圧調整回路を有してもよい。負荷電流源３０６は、第２半導体基板に配置される場合、対応する制御ブロック４００Ａに含まれる信号入力部４２１に配置されていてもよい。

信号変換部４２２は、信号入力部４２１から出力された画素信号をデジタル信号に変換する。信号変換部４２２は、対応画素ブロック２００において列方向に配列されたｍ個の画素２０１からそれぞれ出力された画素信号を順次デジタル信号に変換する。信号変換部４２２は、対応する画素ブロック２００において行方向にｎ列に並んだ画素２０１から出力された画素信号を並列にデジタル信号に変換する。

信号出力部４２３は、信号変換部４２２でデジタル信号に変換された画素信号を記憶する。信号出力部４２３は、デジタル信号を記憶するためのラッチ回路を有してよい。信号出力部４２３は、列方向において、信号変換部４２２と自律露光処理部４１１との間に配置される。信号出力部４２３は、デジタル信号に変換された画素信号を制御回路部１０２の外部に出力する。信号出力部４２３は、制御ブロック４００Ａにおいて行方向に延伸して設けられる。信号出力部４２３は、列方向において信号変換部４２２および自律露光処理部４１１の間に配置される。

図５は、制御ブロック４００Ａの内部構成の一例を示す説明図である。信号変換部４２２は、ｎ個のコンパレータ５０１とｎ個の記憶部５０２とを備える。露光制御部４１２は、画素ブロック制御部５０３およびレベルシフト部５０４を備える。１個のコンパレータ５０１とそのコンパレータ５０１に接続される記憶部５０２との組み合わせが１つのＡＤＣ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）５００となる。

コンパレータ５０１は、制御ブロック４００Ａにおいて列方向に延伸して設けられる。ｎ個のコンパレータ５０１は、行方向に並んで配置されている。コンパレータ５０１は、対応する画素ブロック２００において列方向に並ぶｍ個の画素２０１毎に配置されている。コンパレータ５０１は、対応画素ブロック２００において列方向に並ぶｍ個の画素２０１の画素信号を順次読み出してデジタル信号に変換する。

記憶部５０２は、コンパレータ５０１を用いてデジタル信号に変換された画素信号を記憶する。記憶部５０２は、信号変換部４２２において、コンパレータ５０１よりもＹ軸方向の負側に設けられる。たとえば、記憶部５０２は、ラッチ回路を有する。記憶部５０２は、ＳＲＡＭ等で構成されたメモリを有してよい。

画素ブロック制御部５０３は、対応する画素ブロック２００に含まれる画素２０１が有する転送部３０１および排出部３０２の動作を制御する。具体的には、画素ブロック制御部５０３は、対応画素ブロック２００に含まれる画素２０１が有する転送部３０１を制御するための転送制御信号φＴＸと、対応画素ブロック２００に含まれる画素２０１が有する排出部３０２を制御するための排出制御信号φＰＤＲＳＴとを出力する。画素ブロック制御部５０３は、制御ブロック４００Ａにおいて行方向に延伸して設けられている。画素ブロック制御部５０３は、列方向においてレベルシフト部５０４と自律露光処理部４１１との間に配置される。

レベルシフト部５０４は、画素ブロック制御部５０３から出力された制御信号の電圧レベルを調整する。具体的には、レベルシフト部５０４は、画素ブロック制御部５０３から出力された転送制御信号φＴＸの電圧レベルを昇圧する。また、レベルシフト部５０４は、画素ブロック制御部５０３から出力された排出制御信号φＰＤＲＳＴの電圧レベルを昇圧する。

転送部３０１は、画素ブロック制御部５０３により昇圧された転送制御信号φＴＸを転送制御線３１１を介して入力する。排出部３０２は、画素ブロック制御部５０３により昇圧された排出制御信号φＰＤＲＳＴを排出制御線３１２を介して入力する。

このように、画素ブロック制御部５０３は、画素２０１が有する読出部３１０の転送部３０１および排出部３０２において用いられる電圧レベルとなるように転送制御信号φＴＸおよび排出制御信号φＰＤＲＳＴを昇圧する。レベルシフト部５０４は、制御ブロック４００Ａにおいて行方向に延伸して設けられる。

レベルシフト部５０４は、画素ブロック制御部５０３よりも制御ブロック４００Ａの外周側に設けられている。レベルシフト部５０４のＸ軸方向正側の端部と、Ｙ軸方向負側の端部とが制御ブロック４００Ａの最も外側に位置している。レベルシフト部５０４のＸ軸方向負側の端部は、画素駆動部４１３と接している。

レベルシフト部５０４および画素駆動部４１３は、レベルシフト後の信号を扱う。一方、自律露光処理部４１１、画素ブロック制御部５０３、レベルシフト部５０４および画素駆動部４１３は、第１半導体基板１１０から出力された画素信号を扱う。

ここで、制御ブロック４００Ａの各構成は、第２半導体基板１２０に設けられたウェル領域に形成される。ウェル領域は、取り扱う信号の電圧レベルに応じて分離して設けられる。ウェル領域は、使用される電源が、デジタル用電源かアナログ用電源かによって分離される。また、信号変換部４２２は、同じアナログ電源を使用する場合であっても、ノイズの観点から他のアナログ電源を用いる領域と分離される場合がある。ウェル領域の分離には、製造プロセスルールに応じた間隔のウェル分離領域が必要となる。

制御ブロック４００Ａは、レベルシフト部５０４および画素駆動部４１３を形成するためのウェル領域を、他のウェル領域と分離している。たとえば、レベルシフト部５０４および画素駆動部４１３は、Ｌ字型に設けられることにより、レベルシフト部５０４および画素駆動部４１３のウェル領域を共有することができる。ウェル領域の共有により、ウェル分離領域を省略することができるので、レイアウト効率が向上する。

Ｌ字型の画素制御部４０１は、制御ブロック４００Ａの外周の一部を構成する。これにより、行方向および列方向に隣り合う他の制御ブロック４００Ａともウェル領域を共有することができる。

図６は、撮像素子１００Ａにおける第１半導体基板１１０と第２半導体基板１２０との信号の伝送例を示す説明図である。グローバル駆動部６００は、制御回路部１０２の両端を挟んで配置された周辺回路部１２１に設けられている。

転送制御線３１１ａおよび排出制御線３１２ａはそれぞれ、画素ブロック２００ａに含まれる画素２０１に接続される。転送制御線３１１ａは、画素ブロック２００ａに含まれる画素２０１が有する転送部３０１のゲート端子に接続され、排出制御線３１２ａは、画素ブロック２００ａに含まれる画素２０１が有する排出部３０２のゲート端子に接続される。転送制御線３１１ａは、制御ブロック４００Ａａから出力された転送制御信号φＴＸを画素ブロック２００ａに含まれる画素２０１が有する転送部３０１に供給する。排出制御線３１２ａは、制御ブロック４００Ａａから出力された排出制御信号φＰＤＲＳＴを画素ブロック２００ａに含まれる画素２０１が有する排出部３０２に供給する。

同様に、転送制御線３１１ｂおよび排出制御線３１２ｂはそれぞれ、画素ブロック２００ｂに含まれる画素２０１に接続される。転送制御線３１１ｂは、画素ブロック２００ｂに含まれる画素２０１が有する転送部３０１のゲート端子に接続され、排出制御線３１２ｂは、画素ブロック２００ｂに含まれる画素２０１が有する排出部３０２のゲート端子に接続される。転送制御線３１１ｂは、制御ブロック４００Ａｂから出力された転送制御信号φＴＸを画素ブロック２００ｂに含まれる画素２０１が有する転送部３０１に供給する。排出制御線３１２ｂは、制御ブロック４００Ａｂから出力された排出制御信号φＰＤＲＳＴを画素ブロック２００ｂに含まれる画素２０１が有する排出部３０２に供給する。

転送制御線３１１ａ，３１１ｂを区別しない場合は、転送制御線３１１と称す。排出制御線３１２ａ，排出制御線３１２ｂを区別しない場合は、排出制御線３１２と称す。

転送制御線３１１および排出制御線３１２は、画素ブロック２００の第１画素に接続されるローカル制御線の一例である。なお、転送制御線３１１および排出制御線３１２は、画素ブロック２００において、行方向に並ぶｎ個の画素２０１に対して共通接続される。

グローバル駆動部６００は、リセット制御信号φＲＳＴ、選択制御信号φＳＥＬおよび転送選択制御信号φＴＸＳＥＬを出力する。グローバル駆動部６００は、それぞれの画素ブロック２００に制御信号を出力するリセット制御線３１３、選択制御線３１４、および転送選択制御線６０３に接続されている。

グローバル駆動部６００は、リセット制御線３１３および選択制御線３１４を介して複数の画素ブロック２００に、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを供給する。グローバル駆動部６００は、転送選択制御線６０３を介して複数の制御ブロック４００Ａに転送選択制御信号φＴＸＳＥＬを供給する。

転送選択制御信号φＴＸＳＥＬは、画素ブロック２００毎の露光時間を制御するために、グローバル駆動部６００から制御ブロック４００Ａに供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック４００Ａは、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック２００に出力する。制御ブロック４００Ａは、転送選択制御信号φＴＸＳＥＬを、転送制御信号φＴＸまたは排出制御信号φＰＤＲＳＴとして画素２０１に入力するか否かを決定する。これにより、画素２０１への転送制御信号φＴＸまたは排出制御信号φＰＤＲＳＴの入力がスキップされる。

たとえば、制御ブロック４００Ａは、転送制御信号φＴＸが露光の終了時刻を決定する場合、転送制御信号φＴＸをスキップさせることによって露光時間を延長する。また、制御ブロック４００Ａは、転送制御信号φＴＸが露光の開始時刻を決定する場合、転送制御信号φＴＸをスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素ブロック２００の露光時間を調整することができる。排出制御信号φＰＤＲＳＴが露光の開始時刻または終了時刻を決定する場合も同様である。

リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３は、複数の画素ブロック２００に共通して設けられる。リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３は、行方向に第１半導体基板１１０を横断するように配線されている。リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３は、列方向に第１半導体基板１１０を横断するように配線されてもよい。

たとえば、リセット制御線３１３は、画素ブロック２００内の画素２０１のリセット部３０４のゲート端子に接続され、リセット制御信号φＲＳＴを供給する。選択制御線３１４は、画素ブロック２００内の画素２０１の選択部３５２のゲート端子に接続され、選択制御信号φＳＥＬを供給する。転送選択制御線６０３は、複数の制御ブロック４００Ａのそれぞれに接続され、画素制御部４０１に転送選択制御信号φＴＸＳＥＬを供給する。

なお、グローバル駆動部６００は、第２半導体基板１２０から第１半導体基板１１０を経由して転送選択制御信号φＴＸＳＥＬを制御ブロック４００Ａに出力しているが、第１半導体基板１１０を経由せずに制御ブロック４００Ａに転送選択制御信号φＴＸＳＥＬを出力してもよい。この場合、転送選択制御線６０３は、第２半導体基板１２０に設けられる。

接合部６１０は、第１半導体基板１１０および第２半導体基板１２０が互いに接合する接合面に設けられる。接合部６１０は、第１半導体基板１１０と第２半導体基板１２０との間において、転送制御線３１１，排出制御線３１２，転送選択制御線６０３を位置合わせする。接合部６１０の各々は１対の導電性の接合パッドで構成され、第１半導体基板１１０および第２半導体基板１２０の加圧処理等により接合されて、電気的に接続される。

撮像素子１００Ａは、転送制御線３１１および排出制御線３１２のようなローカル制御線によって、転送部３０１および排出部３０２の少なくとも１つのタイミングを変化させることにより、画素ブロック２００毎に露光時間を制御する。撮像素子１００Ａは、転送制御線３１１および排出制御線３１２のようなローカル制御線と、リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３のようなグローバル制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。

図７は、本実施形態に係る撮像素子１００ＡのＸ－Ｚ方向断面の一例を示す説明図である。図７では、裏面照射型の撮像素子１００Ａを示すが、撮像素子１００Ａは裏面照射型に限定されない。撮像素子１００Ａは、マイクロレンズ層７００と、カラーフィルタ層７０２と、第１半導体基板１１０と、第２半導体基板１２０と、第３半導体基板１３０とを備える。なお、図示するように、被写体からの光は白抜き矢印で示す方向（図中においてＺ軸負方向）へ入射する。第１半導体基板１１０において光が入射してくる側（図中においてＺ軸正側）の面を表面と称し、その反対側（図中においてＺ軸負側）の面を裏面と称する場合がある。

マイクロレンズ層７００は、複数のマイクロレンズ７０１を有する。複数のマイクロレンズ７０１は、カラーフィルタ層７０２よりもＺ軸正側に積層される。マイクロレンズ７０１は、光が入射される。マイクロレンズ７０１は、入射した光を光電変換部３００に集光する。マイクロレンズ７０１は、光電変換部３００毎に設けられてもよい。マイクロレンズ７０１の光軸Ｌは、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０の積層方向（Ｚ軸と平行な方向）となる。

カラーフィルタ層７０２は、複数のカラーフィルタ７０３と、パッシベーション膜７０４と、を有する。カラーフィルタ層７０２は、第１半導体層７１１よりもＺ軸正側に積層される。カラーフィルタ７０３は、特定の波長領域の光を透過する光学フィルタである。カラーフィルタ７０３は、特定の分光特性を有する光学フィルタである。複数のカラーフィルタ７０３は、分光特性が異なる複数の光学フィルタを有し、互いに異なる波長領域の光を透過する。複数のカラーフィルタ７０３は、特定の配列（たとえば、ベイヤー配列）で設けられる。

第１半導体基板１１０の一例は、裏面照射型のＣＭＯＳイメージセンサである。第１半導体基板１１０は、第１半導体層７１１と、第１配線層７１２とを有する。第１半導体層７１１は、第１配線層７１２よりもＺ軸正側に設けられている。第１半導体層７１１は、行方向と列方向とに二次元的に配置される複数の画素ブロック２００を有する。第１半導体層７１１は、行方向と列方向とに二次元的に配置される複数の画素２０１を有する。複数の画素２０１は、入射した光に基づいて電荷を蓄積する複数の光電変換部３００と、複数の読出部３１０とをそれぞれ有する。

第１配線層７１２は、第１半導体層７１１よりも第２半導体基板１２０側（図中においてＺ軸負側）に設けられている。第１配線層７１２は、導体膜（金属膜）からなる複数の配線７１３と、複数の接合パッド７１４と、絶縁膜（絶縁層）とを有する。

第１配線層７１２は、電源または回路等と電気的に接続される複数の配線７１３を有する。第１半導体基板１１０において、配線７１３は、具体的には、たとえば、所定の電源電圧が供給される電源配線、第１半導体基板１１０（画素）からの画素信号を第２半導体基板１２０に伝送する信号線２０２、第２半導体基板１２０からの制御信号を第１半導体基板１１０（画素）に伝送する転送制御線３１１、排出制御線３１２、リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３である。第１配線層７１２は多層であってよく、また、受動素子および能動素子が設けられてもよい。

接合パッド７１４は、第１配線層７１２の表面（Ｚ軸負側の面）に設けられ、配線７１３と接続される。また後述するように、接合パッド７１４は、層同士の接続を補助にも用いられる。接合パッド７１４は、たとえば、銅等の導電性材料で形成される。なお、接合パッド７１４は金または銀、アルミから形成されてもよい。複数の配線７１３の間および複数の接合パッド７１４の間には絶縁層（絶縁膜）が形成される。

第２半導体基板１２０は、第２半導体層７２１と、第２配線層７２２と配線層７２３とを有する。第２配線層７２２は、第２半導体層７２１よりも第１半導体基板１１０側（図中においてＺ軸正側）に設けられている。配線層７２３は、第２半導体層７２１よりも第３半導体基板１３０側（図中においてＺ軸負側）に設けられ、第２半導体層７２１と第３半導体基板１３０との間に設けられている。第２半導体層７２１は、制御回路部１０２および周辺回路部１２１を有する。制御回路部１０２は、行方向と列方向とに二次元的に配置される複数の制御ブロック４００Ａを有する。

第２半導体基板１２０は、第１半導体基板１１０と同様に、第２配線層７２２に設けられた複数の配線７１３と、第２配線層７２２および配線層７２３に設けられた複数の接合パッド７１４と、第２配線層７２２および配線層７２３に設けられた絶縁膜（絶縁層）とを有する。

第２配線層７２２は、電源または回路等と電気的に接続するため、画素部１０１からの信号を制御回路部１０２に伝送するため、制御回路部１０２からの信号を画素部１０１に伝送するための、複数の配線７１３および接合パッド７１４を有する。第２半導体基板１２０において、配線７１３は、具体的には、たとえば、所定の電源電圧が供給される電源配線、第１半導体基板１１０（画素）からの画素信号を第２半導体基板１２０に伝送する信号線２０２、第２半導体基板１２０からの制御信号を第１半導体基板１１０（画素）に伝送する転送制御線３１１、排出制御線３１２、リセット制御線３１３、選択制御線３１４、および転送選択制御線６０３である。第２配線層７２２は多層であってよく、また、受動素子および能動素子が設けられてもよい。配線７１３および接合パッド７１４は、配線層７２３にさらに設けられてもよい。

第２半導体基板１２０は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）７２４をさらに有する。ＴＳＶ７２４は、周辺領域に設けられることが好ましい。ＴＳＶ７２４は、データ処理部１０３で生成された画像データ等を第１半導体基板１１０に伝送する。ＴＳＶ７２４は、第１半導体基板１１０および第３半導体基板１３０にも設けられてよい。

第３半導体基板１３０は、データ処理部１０３が設けられた第３半導体層７３１と、第３配線層７３２とを有する。第３配線層７３２は、第３半導体層７３１と第２半導体基板１２０との間に設けられている。

第３半導体基板１３０は、第１半導体基板１１０と同様に、第３配線層７３２に設けられた配線７１３および複数の接合パッド７１４を有する。第３配線層７３２は、電源または回路等と電気的に接続するため、制御回路部１０２からの信号をデータ処理部１０３に伝送するため、および、データ処理部１０３からの信号を第２半導体基板１２０の制御回路部１０２に伝送するための、複数の配線７１３および接合パッド７１４を有する。

なお、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０は、各層に設けられた接合パッド７１４同士の電気的接続と、各層の配線層（絶縁層）同士の接合とにより積層される。

第１半導体基板１１０と第２半導体基板１２０とが積層されると、第１配線層７１２のＺ軸負側の面と第２配線層７２２のＺ軸正側の面とで境界面７２０が構成される。同様に、第２半導体基板１２０と第３半導体基板１３０とが積層されると、配線層７２３のＺ軸負側の面と第３配線層７３２のＺ軸正側の面とで境界面７３０が構成される。境界面７２０および境界面７３０には、複数の接合パッド７１４が配置される。具体的には、対応する接合パッド７１４同士が位置合わせされ、２つの層が積層されることにより、位置合わせされた接合部が電気的に接続される。

第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０は、チップ化される前のウエハの状態で積層され、積層されたウエハをダイシングすることにより形成（個片化）されてもよいし、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０の各ウエハをダイシングした後に積層されることにより形成されてもよい。

図８は、撮像素子１００Ａの撮像動作例１を示すタイミングチャートである。図８は、転送制御信号φＴＸ、排出制御信号φＰＤＲＳＴ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子１００Ａの駆動を制御する撮像動作例である。図８では、排出制御信号φＰＤＲＳＴがローカル制御され、転送制御信号φＴＸ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬがグローバル制御される。なお、左端の各信号の末尾の＜１＞、＜２＞、…、＜ｍ＞は、画素ブロック内の画素２０１の行番号を示す。

排出制御信号φＰＤＲＳＴは、露光を開始するタイミングを制御する。露光の開始タイミングは、排出制御信号φＰＤＲＳＴの立ち下りのタイミング（たとえば、時刻Ｔ１）に対応する。即ち、露光の開始時刻Ｔ１の前に、排出制御信号φＰＤＲＳＴは、排出部３０２をオンして、光電変換部３００に蓄積された電荷を排出して、排出制御信号φＰＤＲＳＴの立ち下りで露光が開始する。排出制御信号φＰＤＲＳＴは、ローカル制御されているので、画素ブロック２００毎に露光時間を調整することができる。

転送制御信号φＴＸは、露光を終了するタイミングを制御する。時刻Ｔ３において、転送制御信号φＴＸは、転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷をＦＤ３０３に転送する。露光の終了タイミングは、転送制御信号φＴＸの立ち下がりのタイミング（たとえば、時刻Ｔ４）に対応する。転送制御信号φＴＸは、グローバル制御された信号であるので、各画素ブロック２００で露光を終了するタイミングが同じである。

リセット制御信号φＲＳＴは、ＦＤ３０３に蓄積された電荷の排出のタイミングを制御する。時刻Ｔ２において、リセット制御信号φＲＳＴは、リセット部３０４をオンすることにより、ＦＤ３０３の電荷を排出する。露光の終了のタイミングの前にＦＤ３０３の電荷を排出しておくことにより、光電変換部３００からの電荷の転送時に、ＦＤ３０３に残った電荷の影響を抑制できる。

選択制御信号φＳＥＬは、任意の画素２０１を選択するための信号である。選択制御信号φＳＥＬは、選択部３５２のオンオフを制御する。時刻Ｔ２において、選択制御信号φＳＥＬがハイに設定される。時刻Ｔ３において、選択制御信号φＳＥＬがハイに設定された画素２０１は、転送制御信号φＴＸのオンに応じて信号線２０２に画素信号を出力する。一方、選択制御信号φＳＥＬがハイに設定されていない画素２０１では、画素信号が出力されない。

撮像素子１００Ａは、排出制御信号φＰＤＲＳＴをローカル制御することにより、画素ブロック２００毎に露光の開始タイミングを変更して、画素ブロック２００毎に露光時間を制御することができる。また、撮像素子１００Ａは、転送制御信号φＴＸをローカル制御することにより、露光の終了タイミングを画素ブロック２００毎に制御してもよい。そして、撮像素子１００Ａは、転送制御信号φＴＸと排出制御信号φＰＤＲＳＴの両方をローカル制御することにより、露光の開始タイミングと終了タイミングの両方を画素ブロック２００毎に制御してもよい。

図９は、撮像素子１００Ａの撮像動作例２を示すタイミングチャートである。図９は、転送制御信号φＴＸ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子１００Ａの駆動を制御する撮像動作例である。撮像素子１００Ａは、転送制御信号φＴＸによって、露光の開始のタイミングを制御する点で図８の場合と相違する。図８と相違する点について特に説明する。

転送制御信号φＴＸは、露光の開始および終了のタイミングを制御する。フレーム（ｎ）において、時刻Ｔ５で露光が開始して、時刻Ｔ７で露光が終了している。

露光の開始時刻Ｔ５において、転送制御信号φＴＸが立ち下がることにより、露光が開始する。即ち、露光の開始時刻Ｔ５の前に、転送制御信号φＴＸは、リセット制御信号φＲＳＴがオンされた状態で転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷を排出して、転送制御信号φＴＸの立ち下りで露光が開始する。転送制御信号φＴＸは、ローカル制御された信号であるので、各画素ブロック２００で露光を開始するタイミングを変化させることができる。但し、各画素ブロック２００で露光を開始するタイミングを合わせてもよい。

また、露光の終了時刻Ｔ７において、転送制御信号φＴＸが立ち下がることにより、露光が終了する。即ち、露光の終了時刻Ｔ７の前に、転送制御信号φＴＸは、リセット制御信号φＲＳＴがオフされた状態で転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷をＦＤ３０３に転送して、転送制御信号φＴＸの立ち下りで露光が終了する。転送制御信号φＴＸは、ローカル制御された信号であるので、各画素ブロック２００で露光を終了するタイミングを変化させることができる。但し、各画素ブロック２００で露光を終了するタイミングを合わせてもよい。

選択制御信号φＳＥＬは、任意の画素２０１を選択するための信号である。時刻Ｔ６において、選択制御信号φＳＥＬがハイに設定された画素２０１は、信号線２０２に画素信号を出力する。

リセット制御信号φＲＳＴは、ＦＤ３０３に蓄積された電荷の排出のタイミングを制御する。リセット制御信号φＲＳＴは、グローバル制御された信号であってよい。リセット制御信号φＲＳＴが読み出しのタイミング以外で常時オンしているので、ＦＤ３０３に電荷が蓄積されない。一方、読み出しのタイミングでリセット制御信号φＲＳＴをオフして、転送制御信号φＴＸをオンすることにより、光電変換部３００からＦＤ３０３に電荷を転送させる。リセット制御信号φＲＳＴでは、読み出し時の切り替えのタイミングが同じなので、選択制御信号φＳＥＬのパルスと共通化することができる。

撮像素子１００Ａは、転送制御信号φＴＸをローカル制御することにより、画素ブロック２００毎に露光の開始または終了のタイミングを変更して、画素ブロック２００毎に露光時間を制御することができる。また、撮像素子１００Ａは、リセット制御信号φＲＳＴと選択制御信号φＳＥＬのパルスを共通化しているので、制御回路をさらに簡略化することができる。

図１０は、比較例に係る撮像素子の撮像動作を示すタイミングチャートである。図１０は、転送制御信号φＴＸ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子の駆動を制御する撮像動作例であり、画素ブロック２００毎に露光時間を制御していない。

比較例では、転送制御信号φＴＸおよびリセット制御信号φＲＳＴによって露光の開始が制御される。露光の開始タイミングは、転送制御信号φＴＸおよびリセット制御信号φＲＳＴの立ち下がりのタイミング（時刻ｔ１）である。露光の終了タイミングは、転送制御信号φＴＸの立ち下がりのタイミング（時刻ｔ２）である。比較例では、露光の開始タイミングおよび終了タイミングがグローバル制御されており、画素ブロック２００毎に露光時間を制御していない。

図１１は、撮像素子１００Ａが撮像する被写体の一例を示す説明図である。図１１において、撮像素子１００Ａは、トンネルの外に西日が差している状況において、画素ブロック２００毎に露光時間を制御する。

領域１～領域５は、明るさに応じて分けられた５つの領域である。領域１～領域５は、明るい順に番号が振られている。領域１は、西日が直接見えている最も明るい領域である。領域２は、トンネルの出口に対応する領域であり、領域１よりも暗い。領域３は、トンネル内で西日が反射している領域であり、領域２よりも暗い。領域４は、トンネル内で出口からの西日に差し込まれた領域であり、領域３よりも暗い。領域５は、トンネル内で出口からの西日に差し込まれていない最も暗い領域である。

撮像素子１００Ａは、各領域の明るさに応じて、画素ブロック２００毎に露光時間を制御する。撮像素子１００Ａは、明るい領域の画素ブロック２００ほど露光時間が短くなるように制御する。領域１の露光時間を最も短く設定して、領域５の露光時間を最も長く設定する。たとえば、領域１～領域５の露光時間は、１／１９２００ｓ、１／１９２０ｓ、１／９６０ｓ、１／２４０ｓおよび１／１２０ｓである。

図１２は、図１１に示した領域１～５ごとの露光時間を示すタイミングチャートである。図１２において、撮像素子１００Ａは、図１１に示した領域１～領域５の画素ブロック２００毎に露光時間を制御している。時刻Ｔ１１から時刻Ｔ１９までの区間が、動画フレームレートに対応している。

領域１において、制御ブロック４００Ａは、画素ブロック２００における露光時間が予め定められた露光時間ＥＴ１となるように駆動を制御する。制御ブロック４００Ａは、露光の開始を排出制御信号φＰＤＲＳＴで制御して、露光の終了を転送制御信号φＴＸで制御している。領域１では、時刻Ｔ１２～時刻Ｔ１９のそれぞれで露光が終了している。

領域２において、制御ブロック４００Ａは、画素ブロック２００における露光時間がＥＴ１よりも長い露光時間ＥＴ２となるように駆動を制御する。制御ブロック４００Ａは、領域２の露光開始時刻を領域１よりも早め、露光の終了時刻を領域１と一致させている。よって、領域２では、時刻Ｔ１２～時刻Ｔ１９のそれぞれで露光が終了している。領域２の露光時間ＥＴ２は、センサレートの周期よりも短い。

領域３において、制御ブロック４００Ａは、画素ブロック２００における露光時間がＥＴ２よりも長い露光時間ＥＴ３となるように駆動を制御する。制御ブロック４００Ａは、領域３の露光開始時刻を領域２よりも早め、露光の終了時刻を領域２と一致させている。よって、領域３では、時刻Ｔ１２～時刻Ｔ１９のそれぞれで露光が終了している。領域３の露光時間ＥＴ３は、センサレートの周期と同一になるように設定されている。

領域４において、制御ブロック４００Ａは、画素ブロック２００における露光時間がＥＴ３よりも長い露光時間ＥＴ４となるように駆動を制御する。制御ブロック４００Ａは、領域４を領域３と同じ露光開始時刻とする一方で、露光の終了時刻を転送選択制御信号φＴＸＳＥＬによりスキップする。制御ブロック４００Ａは、転送選択制御信号φＴＸＳＥＬにより３回スキップすることにより、領域３の４倍の露光時間を実現している。領域４では、時刻Ｔ１２～時刻Ｔ１４のそれぞれの時刻で転送選択制御信号φＴＸＳＥＬが供給されている。

領域５において、制御ブロック４００Ａは、画素ブロック２００における露光時間がＥＴ４よりも長い露光時間ＥＴ５となるように駆動を制御する。制御ブロック４００Ａは、領域５を領域４と同じ露光開始時刻とする一方で、露光の終了時刻を転送選択制御信号φＴＸＳＥＬによりスキップする回数を増やしている。制御ブロック４００Ａは、転送選択制御信号φＴＸＳＥＬにより７回スキップすることにより、領域４の２倍の露光時間を実現している。領域５の露光時間ＥＴ５は、動画フレームレートの周期と同一になるように設定されている。領域５では、時刻Ｔ１２～時刻Ｔ１８のそれぞれの時刻で転送選択制御信号φＴＸＳＥＬが供給されている。

撮像素子１００Ａは、転送制御信号φＴＸと排出制御信号φＰＤＲＳＴの間隔を近づけることで短秒露光を実現する。また、撮像素子１００は、転送選択制御信号φＴＸＳＥＬにより転送制御信号φＴＸの制御をスキップすることで長秒露光を実現している。これにより、ダイナミックレンジを拡大することができる。

図１３は、複数の制御ブロック４００Ａのレイアウト例を示す平面図である。複数の制御ブロック４００Ａは、隣りに並ぶ制御ブロック４００Ａ同士で反転配置されている。図１３は、制御回路部１０２に設けられた複数の制御ブロック４００Ａのうち、１２個の制御ブロック４００Ａを例示している。

反転配置とは、制御ブロック４００Ａの各構成（たとえば、露光制御部４１２、画素駆動部４１３、信号入力部４２１、信号変換部４２２および信号出力部４２３）の形成される領域が、制御ブロック４００Ａ同士の境界線を中心にミラー反転配置（線対称に配置）されていることを示す。制御ブロック４００Ａの各構成の回路までもが反転配置されなくてもよい。また、制御ブロック４００Ａの各画素の読出し順も反転して読み出すものに限定されない。

たとえば、行方向において隣りに並ぶ複数の制御ブロック４００Ａ同士が反転配置されている場合、制御ブロック４００Ａの各構成が行方向に反転して配置されるので、両制御ブロック４００Ａの境界では各々の画素駆動部４１３同士が隣り合って配置されることになる。これにより、行方向において隣りに並ぶ複数の画素駆動部４１３を１つの画素駆動部４１３としてレイアウトすることができ、制御ブロック４００Ａのレイアウト効率を向上することができる。

同様に、列方向において隣に並ぶ複数の制御ブロック４００Ａ同士が反転配置されている場合、制御ブロック４００Ａの各構成が列方向に反転して配置されるので、両制御ブロック４００Ａの境界では同一の構成が隣り合って配置されることになる。これにより、列方向において隣に並ぶ複数の信号入力部４２１を１つの信号入力部４２１としてレイアウトすることができ、制御ブロック４００Ａのレイアウト効率を向上することができる。

制御ブロック４００Ａは、それぞれ隣り合って配置される制御ブロック４００Ａと反転配置されている。全ての制御ブロック４００Ａが行方向および列方向で反転配置されているが、行方向または列方向の一方で反転配置されてもよい。たとえば、制御ブロック４００Ａの信号変換部４２２は、行方向において隣りに並ぶ制御ブロック４００Ａの信号変換部４２２と反転配置されている。また、制御ブロック４００Ａの信号変換部４２２は、列方向に隣り合う制御ブロック４００Ａの信号変換部４２２とも反転配置されている。

制御ブロック４００Ａａおよび制御ブロック４００Ａｂは、行方向において隣に並んで配置される。制御ブロック４００Ａａは、制御ブロック４００Ａｂと反転配置されている。制御ブロック４００Ａａのレベルシフト部５０４は、制御ブロック４００Ａｂのレベルシフト部５０４と同一のウェル領域内に設けられる。同様に、画素ブロック制御部５０３、記憶部５０２および信号出力部４２３は、制御ブロック４００Ａａと制御ブロック４００Ａｂとで同一のウェル領域内に設けられる。

制御ブロック４００Ａｂおよび制御ブロック４００Ａｃは、行方向において隣に並んで配置される。制御ブロック４００Ａｂは、制御ブロック４００Ａｃと反転配置されている。制御ブロック４００Ａｂの画素駆動部４１３は、制御ブロック４００Ａｃの画素駆動部４１３と同一のウェル領域内に設けられる。画素駆動部４１３のウェル領域は、レベルシフト部５０４のウェル領域とも共有されてよい。

制御ブロック４００Ａａおよび制御ブロック４００Ａｄは、列方向において隣に並んで配置される。制御ブロック４００Ａａは、制御ブロック４００Ａｄと反転配置されている。制御ブロック４００Ａａの画素駆動部４１３は、制御ブロック４００Ａｄの画素駆動部４１３と同一のウェル領域内に設けられる。また、制御ブロック４００Ａａの信号変換部４２２は、制御ブロック４００Ａｄの信号変換部４２２と同一のウェル領域内に設けられる。

制御ブロック４００Ａｄおよび制御ブロック４００Ａｅは、列方向に隣り合って設けられる。制御ブロック４００Ａｄは、制御ブロック４００Ａｅと反転配置されている。制御ブロック４００Ａｄの画素駆動部４１３およびレベルシフト部５０４は、制御ブロック４００Ａｅの画素駆動部４１３およびレベルシフト部５０４と同一のウェル領域内に設けられる。

撮像素子１００は、制御ブロック４００Ａを反転配置することにより、制御ブロック４００Ａ毎に並列で信号処理する場合であっても、レイアウトを効率化することができる。撮像素子１００Ａは、複数の制御ブロック４００ＡをＸＹ平面で反転配置することにより、隣り合う制御ブロック４００Ａ同士でウェル領域を共有することができる。これにより、ウェル領域の切り替えの回数が減り、面積効率が向上する。

図１４は、画素２０１の回路構成の他の例を示す回路図である。画素２０１において、図３と同じ構成には同じ参照番号を付して説明を省略する。画素２０１では、画素２０１に設けられていた排出部３０２は設けられていない。光電変換部３００に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する場合、転送部３０１のゲート端子に転送制御信号φＴＸを入力し、かつ、リセット部３０４のゲート端子にリセット制御信号φＲＳＴを入力することになる。

図１５は、撮像素子１００Ａの撮像動作例３を示すタイミングチャートである。図１５では、図１４に示した画素２０１が用い、転送制御信号φＴＸ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、撮像素子１００Ａの駆動を制御する撮像動作例である。撮像素子１００Ａは、転送制御信号φＴＸによって、露光の開始のタイミングを制御する点で図１２の場合と相違する。図１２と相違する点について特に説明する。

転送制御信号φＴＸは、露光の開始および終了のタイミングを制御する。フレーム（ｎ）において、時刻Ｔ５で露光が開始して、時刻Ｔ７で露光が終了している。

露光の開始時刻Ｔ５において、転送制御信号φＴＸが立ち下がることにより、露光が開始する。即ち、露光の開始時刻Ｔ５の前に、転送制御信号φＴＸは、リセット制御信号φＲＳＴがオンされた状態で転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷を排出して、転送制御信号φＴＸの立ち下りで露光が開始する。転送制御信号φＴＸは、ローカルに制御された信号であるので、各画素ブロック２００で露光を開始するタイミングを変化させることもできる。

また、露光の終了時刻Ｔ７において、転送制御信号φＴＸが立ち下がることにより、露光が終了する。即ち、露光の終了時刻Ｔ７の前に、転送制御信号φＴＸは、リセット制御信号φＲＳＴがオフされた状態で転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷をＦＤ３０３に転送して、転送制御信号φＴＸの立ち下りで露光が終了する。転送制御信号φＴＸは、ローカルに制御された信号であるので、各画素ブロック２００で露光を終了するタイミングを変化させることもできる。

選択制御信号φＳＥＬは、任意の画素２０１を選択するための信号である。時刻Ｔ６において、選択制御信号φＳＥＬがハイに設定された画素２０１は、信号線２０２に画素信号を出力する。

リセット制御信号φＲＳＴは、ＦＤ３０３に蓄積された電荷の排出のタイミングを制御する。リセット制御信号φＲＳＴは、グローバルに制御された信号であってよい。リセット制御信号φＲＳＴが読み出しのタイミング以外で常時オンしているので、ＦＤ３０３に電荷が蓄積されない。一方、読み出しのタイミングでリセット制御信号φＲＳＴをオフして、転送制御信号φＴＸをオンすることにより、光電変換部３００からＦＤ３０３に電荷を転送させる。リセット制御信号φＲＳＴでは、読み出し時の切り替えのタイミングが同じなので、選択制御信号φＳＥＬのパルスと共通化することができる。

このように、図１～図１５に示した撮像素子１００Ａの構成によれば、複数の画素２０１で構成される画素ブロック２００単位で露光し、画素ブロック２００に対応する制御ブロック４００Ａ単位で画素ブロック２００からの画素信号を読み出してアナログ信号をデジタル信号に変換することができる。また、撮像素子１００Ａは、画素ブロック２００毎に設けられた制御ブロック４００Ａによって、画素信号を画素ブロック２００毎に並列に読み出す。したがって、撮像素子１００Ａは、入射光の強度に応じて、画素ブロック２００毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。

つぎに、図１６～図２２を用いて、画素ブロック２００単位で露光するが、画素行ごとに画素信号を順次読み出して、画素列毎にＡＤ変換をおこなう撮像素子１００Ｂの構成について説明する。

図１６は、撮像素子の他の例を示す分解斜視図である。撮像素子１００Ｂは、第１半導体基板１１０、第２半導体基板１２０および第３半導体基板１３０を備える。図１６に示すように、第１半導体基板１１０は、第２半導体基板１２０に積層されており、第２半導体基板１２０は、第３半導体基板１３０に積層されている。

第１半導体基板１１０は、画素部１０１および接続領域１６０１を有する。画素部１０１は、入射された光に基づく画素信号を出力する。接続領域１６０１は画素部１０１の周辺に配される。図１６の例では画素部１０１の手前と奥に、第１半導体基板１１０の向かい合う２辺に沿って接続領域１６０１が一対配される。

第２半導体基板１２０は、制御回路部１０２、周辺回路部１２１および信号処理部１６０２を有する。

制御回路部１０２は、画素部１０１の駆動を制御するための制御信号を画素部１０１に出力する。制御回路部１０２は、第２半導体基板１２０において、画素部１０１と対向する位置に配置されている。

周辺回路部１２１は、制御回路部１０２の駆動を制御する。周辺回路部１２１は、第２半導体基板１２０において、制御回路部１０２の周辺に配置されている。また、周辺回路部１２１は、第１半導体基板１１０と電気的に接続され、画素部１０１の駆動を制御してもよい。周辺回路部１２１は、第２半導体基板１２０の向かい合う２辺に沿って配置されているが、周辺回路部１２１の配置方法は本例に限られない。

信号処理部１６０２には、第１半導体基板１１０から出力されたアナログの画素信号が入力される。信号処理部１６０２は画素信号に対する信号処理を行う。たとえば、信号処理部１６０２は、アナログの画素信号をデジタル信号に変換する処理を行う。信号処理部１６０２は他の信号処理を行ってもよい。他の信号処理の例としてアナログまたはデジタルのＣＤＳ（相関二重サンプリング）などのノイズ除去処理が挙げられる。信号処理部１６０２は制御回路部１０２の周辺すなわち外側に配される。図１６の例では、制御回路部１０２の手前と奥に、第２半導体基板１２０の向かい合う２辺に沿って信号処理部１６０２が一対配される。信号処理部１６０２は、周辺回路部１２１に含まれる回路であってもよい。

第３半導体基板１３０は、データ処理部１０３を有する。データ処理部１０３は、第２半導体基板１２０から出力されるデジタルデータを用いて、加算処理や間引き処理、その他画像処理を行う。

図１７は、制御回路部１０２の具体的な構成の他の例を示す説明図である。図１７では、制御ブロック４００Ｂは、画素制御部４０１（自律露光処理部４１１、露光制御部４１２、画素駆動部４１３）を有するが、信号処理部４０２を有しない。

１つの画素ブロック２００に対して１つの制御ブロック４００Ｂを設けることに代えて、Ｎ個（Ｎは２以上の自然数）の画素ブロック２００に対して１つの制御ブロック４００Ｂを設けてもよい。１つの画素ブロックに対応したＮ個の画素ブロック２００を画素ブロック群と称することがある。たとえば、列方向に沿って並んで配置された２つの画素ブロック２００を１つの画素ブロック群として、１つの制御ブロック４００Ｂを設けてもよい。この場合、制御ブロック４００Ｂは、画素ブロック２００毎に露光時間を制御してもよい。

付言すれば、制御ブロック４００Ｂは、少なくとも１つの画素ブロック２００に電気的に接続され、当該少なくとも１つの画素ブロック２００の画素２０１の露光を制御する回路の最小単位であるともいえる。

図１８は、撮像素子１００Ｂにおける第１半導体基板１１０および第２半導体基板１２０の接続関係を示す説明図である。第１半導体基板１１０は、画素部１０１の周辺に設けられて画素部１０１と電気的に接続する接続領域１８０１、接続領域１６０１を備える。第２半導体基板１２０は、制御回路部１０２の周辺に設けられて制御回路部１０２と電気的に接続する接続領域１８０２、接続領域１８０３を備える。

一対の接続領域１８０１は、それぞれ対向する位置にある一対の接続領域１８０２と接続されている。互いに接続された接続領域１８０１および接続領域１８０２は、グローバル駆動部６００からの制御信号をグローバルな制御線を用いて画素部１０１に入力する。

一対の接続領域１６０１は、それぞれ対向する位置にある一対の接続領域１８０３と接続されている。互いに接続された接続領域１６０１、接続領域１８０３は、画素部１０１からの画素信号を共通の信号線を用いて対応するＡＤＣ部１８２０、ＡＤＣ部１８３０に入力する。

図１９は、撮像素子１００Ｂにおける第１半導体基板１１０と第２半導体基板１２０との信号の伝送例を示す説明図である。グローバル駆動部６００は、リセット制御信号φＲＳＴ、選択制御信号φＳＥＬおよび転送選択制御信号φＴＸＳＥＬを出力する。グローバル駆動部６００は、それぞれの画素ブロック２００に信号を出力するリセット制御線１９０３、選択制御線１９０４に接続されている。グローバル駆動部６００は、リセット制御線１９０３を介して複数の画素ブロック２００に、リセット制御信号φＲＳＴを供給し、選択制御線１９０４を介して選択制御信号φＳＥＬを供給する。グローバル駆動部６００は、転送選択制御線１９０５を介して複数の制御ブロック４００Ｂに転送選択制御信号φＴＸＳＥＬを供給する。

転送選択制御信号φＴＸＳＥＬは、画素ブロック２００毎の露光時間を制御するために、グローバル駆動部６００から制御ブロック４００Ｂに供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック４００Ｂは、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック２００に出力する。画素ブロック２００は、転送選択制御信号φＴＸＳＥＬを、転送制御信号φＴＸまたは排出制御信号φＰＤＲＳＴとして画素２０１に入力するか否かを決定する。これにより、画素２０１への転送制御信号φＴＸまたは排出制御信号φＰＤＲＳＴの入力がスキップされる。

たとえば、制御ブロック４００Ｂは、転送制御信号φＴＸが露光の終了時刻を決定する場合、転送制御信号φＴＸをスキップさせることによって露光時間を延長する。また、制御ブロック４００Ｂは、転送制御信号φＴＸが露光の開始時刻を決定する場合、転送制御信号φＴＸをスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素ブロック２００の露光時間を調整することができる。排出制御信号φＰＤＲＳＴが露光の開始時刻または終了時刻を決定する場合も同様である。

リセット制御線１９０３、選択制御線１９０４および転送選択制御線１９０５は、グローバルに配線されている、すなわち、複数の画素ブロック２００に共通して設けられる。リセット制御線１９０３、選択制御線１９０４および転送選択制御線１９０５は、行方向に画素部１０１を横断するように配線されている。リセット制御線１９０３、選択制御線１９０４および転送選択制御線１９０５は、列方向に画素部１０１を横断するように配線されてもよい。

たとえば、リセット制御線１９０３は、画素ブロック２００のリセット部３０４のゲート端子に接続され、リセット制御信号φＲＳＴを供給する。選択制御線１９０４は、画素ブロック２００の選択部３５２のゲート端子に接続され、選択制御信号φＳＥＬを供給する。また、転送選択制御線１９０５は、複数の制御ブロック４００Ｂのそれぞれに接続され、画素制御部４０１に転送選択制御信号φＴＸＳＥＬを供給する。

なお、グローバル駆動部６００は、第２半導体基板１２０から第１半導体基板１１０に転送選択制御信号φＴＸＳＥＬを出力しているが、第１半導体基板１１０に供給せずに制御ブロック４００Ｂに転送選択制御信号φＴＸＳＥＬを出力してもよい。この場合、転送選択制御線１９０５は、第２半導体基板１２０に設けられる。

一方、転送制御線１９０１ａおよび排出制御線１９０２ａは、画素ブロック２００ａに接続される。転送制御線１９０１ａは、画素ブロック２００ａに設けられた転送部３０１のゲート端子に接続される。転送制御線１９０１ａは、制御ブロック４００Ｂａから出力された転送制御信号φＴＸを画素ブロック２００ａに供給する。排出制御線１９０２ａは、画素ブロック２００ａに設けられた排出部３０２のゲート端子に接続される。排出制御線１９０２ａは、制御ブロック４００Ｂａから出力された排出制御信号φＰＤＲＳＴを画素ブロック２００ａに供給する。

転送制御線１９０１ｂおよび排出制御線１９０２ｂは、画素ブロック２００ｂに接続される。転送制御線１９０１ｂは、画素ブロック２００ｂに設けられた転送部３０１排出のゲート端子に接続される。転送制御線１９０１ｂは、制御ブロック４００Ｂｂから出力された転送制御信号φＴＸを画素ブロック２００ｂに供給する。排出制御線１９０２ｂは、画素ブロック２００ｂに設けられた排出部３０２のゲート端子に接続される。排出制御線１９０２ｂは、制御ブロック４００Ｂｂから出力された排出制御信号φＰＤＲＳＴを画素ブロック２００ｂに供給する。

複数の接合部６１０は、第１半導体基板１１０および第２半導体基板１２０が互いに接合する接合面に設けられる。第１半導体基板１１０の接合部６１０は、第２半導体基板１２０の接合部６１０と位置合わせされている。対向する複数の接合部６１０は、第１半導体基板１１０および第２半導体基板１２０の加圧処理等により接合されて、電気的に接続される。この場合にグローバルな制御線の接合部６１０は、対応する画素ブロック２００の下にあってもよいし、接続領域１８０１、接続領域１８０２にあってもよい。一方、ローカルな制御線の接合部６１０は、対応する画素ブロック２００の下（制御ブロック４００Ｂ上でもある）に設けられる。

撮像素子１００Ｂは、ローカルな制御線によって、転送部３０１および排出部３０２の少なくとも１つのタイミングを変化させることにより、画素ブロック２００毎に露光時間を制御する。撮像素子１００Ｂは、ローカルな制御線とグローバルな制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。

図２０は、ＡＤＣ部と画素ブロックとの接続関係を示す説明図である。図２０に示すように、画素ブロック２００ｃの内部で列ごとに当該列方向に延伸した共通の信号線２０２が配される。さらにこの信号線２０２は列方向に並んだ複数の画素ブロック２００ｃ、２００ｄに対しても共通である。したがって、本例において１つの信号線２０２には、１列にならんだｍ×Ｍ個の画素２０１が接続され、これらの画素２０１からの画素信号が出力される。

信号線２０２のそれぞれには、接合部６１０を介して第２半導体基板１２０の側にＡＤＣ２０００が接続される。複数の信号線２０２に対応する複数のＡＤＣ２０００がＡＤＣ部１８２０を構成する。

図２０の例では、奇数列の画素ブロック２００ｃ、２００ｄに対応するＡＤＣ２０００がＡＤＣ部１８２０に設けられ、偶数列の画素ブロック２００ｅ，２００ｆに対応するＡＤＣ２０００がＡＤＣ部１８３０に設けられている。しかしながら、画素ブロック２００ｃ等とこれに対応するＡＤＣ部１８２０等の配置関係はこれに限られない。

上記構成により、それぞれのＡＤＣ２０００は、接続された１列のｍ×Ｍ個の画素２０１から順に出力される画素信号をデジタル信号に変換して出力する。この場合にＡＤＣ部１８２０、１８３０の全体としては、行方向にｎ×Ｎ列に並んだ画素２０１からの画素信号を並列にデジタル信号に変換する。この観点から、このデジタル変換はいわゆるカラムＡＤＣの一種であるということもできる。なお、ＡＤＣの一例としてシングルスロープＡＤＣが挙げられるが、他のデジタル変換の方式が用いられてもよい。また、各画素２０１と信号線２０２の接続位置は、図２０に示す形態に限られず、他の例として各画素ブロック２００ｃ等の内にあってもよい。

図２１は、撮像素子１００Ｂの画素ブロック２００内での撮像動作を示すタイミングチャートである。転送制御信号φＴＸ、排出制御信号φＰＤＲＳＴ、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、画素ブロック２００の駆動を制御する。

排出制御信号φＰＤＲＳＴは、露光を開始するタイミングを制御する。露光の開始タイミングは、排出制御信号φＰＤＲＳＴの立ち下りのタイミング（たとえば、時刻Ｔ１）に対応する。即ち、露光の開始時刻Ｔ１の前に、排出制御信号φＰＤＲＳＴは、排出部３０２をオンして、光電変換部３００に蓄積された電荷を排出して、排出制御信号φＰＤＲＳＴの立ち下りで露光が開始する。排出制御信号φＰＤＲＳＴは、ローカルに制御されているので、画素ブロック２００毎に露光時間を調整することができる。

転送制御信号φＴＸは、露光を終了するタイミングを制御する。時刻Ｔ３において、転送制御信号φＴＸは、転送部３０１をオンすることにより、光電変換部３００に蓄積された電荷をＦＤ３０３に転送する。露光の終了タイミングは、転送制御信号φＴＸの立ち下がりのタイミング（たとえば、時刻Ｔ４）に対応する。

リセット制御信号φＲＳＴは、ＦＤ３０３に蓄積された電荷の排出のタイミングを制御する。時刻Ｔ２において、リセット制御信号φＲＳＴは、リセット部３０４をオンすることにより、ＦＤ３０３の電荷を排出する。露光の終了のタイミングの前にＦＤ３０３の電荷を排出しておくことにより、光電変換部３００からの電荷の転送時に、ＦＤ３０３に残った電荷の影響を抑制できる。

選択制御信号φＳＥＬは、任意の画素２０１を選択するための信号である。選択制御信号φＳＥＬは、選択部３５２のオンオフを制御する。時刻Ｔ２において、選択制御信号φＳＥＬがハイに設定される。時刻Ｔ３において、選択制御信号φＳＥＬがハイに設定された画素２０１は、転送制御信号φＴＸのオンに応じて信号線２０２に画素信号を出力する。一方、選択制御信号φＳＥＬがハイに設定されていない画素２０１では、画素信号が出力されない。

撮像素子１００Ｂは、排出制御信号φＰＤＲＳＴをローカルに制御することにより、画素ブロック２００毎に露光の開始タイミングを変更して、画素ブロック２００毎に露光時間を制御することができる。また、撮像素子１００Ｂは、転送制御信号φＴＸをローカルに制御することにより、露光の終了タイミングを画素ブロック２００毎に制御してもよい。そして、撮像素子１００Ｂは、転送制御信号φＴＸと排出制御信号φＰＤＲＳＴの両方をローカルに制御することにより、露光の開始タイミングと終了タイミングの両方を画素ブロック２００毎に制御してもよい。

各画素２０１の画素信号は光電変換部３００に蓄積された電荷量に対応する。したがって、画素２０１の露光のタイミングを制御することは、光電変換部３００の電荷蓄積のタイミングを制御することであるともいえる。より具体的には、画素２０１の露光のタイミングを制御することは、電荷の排出から転送までの電荷蓄積時間のタイミングと長さを制御することであると言える。

図２２は、画素ブロック２００毎の露光タイミングの一例を示す説明図である。１列に並んだ３つの画素ブロック２００について、画素ブロック２００毎に露光時間を制御している。ここで、撮像素子１００Ｂは、画素ブロック２００毎に画素リセットの時刻をずらすことで、露光量を変更している。

一方、画素信号の読み出しのタイミングは、上の画素ブロック２００から順になっている。すなわち、「画素ブロック１」の画素２０１から画素信号を読み出し、その後に「画素ブロック２」の画素２０１から画素信号を読み出し、その後に「画素ブロック３」の画素２０１から画素信号を読み出す。

さらに、画素ブロック２００内でも、図２１で説明した通り上の行の画素２０１から画素信号が順次読み出される。したがって、画素部１０１全体でみた場合に、共通の信号線２０２に接続されている同列のｍ×Ｍ個の画素２０１の上の行から順に、画素信号が読み出される。言い換えれば、グローバル駆動部６００が１行目からｍ×Ｍ行目まで、１列に並んだ複数の画素ブロック２００を跨いで、１行ずつ選択制御信号φＳＥＬをハイに設定する。

この場合に、図２０で説明した通り、１行に並んだ複数の画素ブロック２００について、同じ行に並んだｎ×Ｎ個に対して共通の選択制御線１９０４が接続されている。よって、選択制御信号φＳＥＬがハイに設定された行に接続されているｎ×Ｎ個の画素２０１から並列に画素信号が読み出される。これにより１フレーム分の画素信号を出力することができる。

それらの画素信号は、図２０で説明した通り、ＡＤＣ部１８２０，２５２によりにデジタル変換される。デジタル変換された画素信号は後段の画像処理に出力されて、１フレーム分の画像を形成する。

上記の通り、画素信号の読み出しは複数の画素ブロック２００の間で、同じ列の上の行から順になされる、という観点から、本実施形態の読み出し方法は画素部１０１全体として、いわゆるローリングシャッタ方式であるともいえる。ただし、付言すればその場合でも画素ブロック２００毎に異なる露光時間に設定することができる。

このように、図１６～図２２に示した撮像素子１００Ｂは、画素ブロック２００単位で露光するが、画素行ごとに画素信号を順次読み出して、画素列毎にＡＤ変換をおこなう。具体的には、撮像素子１００Ｂは、１列に並んだ複数の画素ブロック２００のうち、上の画素ブロック２００の画素２０１から画素信号を読み出した後に、その下の画素ブロック２００の画素２０１から画素信号を読み出す。したがって、移動する被写体を撮像した場合の読み出し順序による画像の歪みが滑らかとなり、看者が画像に対して持つ違和感を低減することができる。より詳しくは、移動する被写体を、１列に並んでいる複数の画素ブロック２００から並行で読み出す場合には、画像の縦方向（すなわち画素の列方向に対応する）に、画素ブロック２００間に対応する鋸刃状の複数の段差が表れて看者への違和感が生じる。これに対し、図１６～図２２に示した撮像素子１００Ｂによれば、当該複数の段差は画像に現れない。

また、図１６～図２２に示した撮像素子１００Ｂは、制御ブロック４００Ｂ内にアナログ信号をデジタル信号に変換するＡＤＣ部を設けず、制御回路部１０２の外側に信号処理部１６０２を配置した。従って、制御ブロック４００Ｂの面積を小さくすることができ、制御ブロック４００Ｂに対応した位置に配される画素ブロック２００のサイズを小さく、すなわち、少ない画素数の単位で制御ブロック４００Ｂによる露光制御をすることができる。これにより、画像内を精細に露光時間制御することができ、画像上で画素ブロック２００の境界を目立たせなくすることができる。さらには、画素２０１の直下でデジタル変換しないので発熱による画素２０１へのノイズの影響を抑えることができる。

なお、信号処理部１６０２は複数の離れた領域に設けなくてもよく、画素部１０１の全体に対して１つの領域に設けてもよい。

上記の通り、結果的に撮像素子１００Ａと同様に画素信号の読み出しは複数の画素ブロック２００のうち同じ列の上の行から順になされる、という観点から、撮像素子１００Ｂの読み出し方法も画素部１０１全体として、いわゆるローリングシャッタ方式であるといえる。ただし、その場合でも画素ブロック２００毎に異なる露光時間に設定することができることも撮像素子１００Ａと同様である。これにより、撮像素子１００Ｂにおいても撮像素子１００Ａと同様に、移動する被写体を撮像した場合の読み出し順序による画像の歪みが滑らかとなり、看者が感じる画像の違和感を低減することができる。

［自律露光処理部４１１］
つぎに、上述した自律露光処理部４１１の詳細について説明する。なお、以降の説明において、撮像素子１００Ａ、１００Ｂを区別しない場合は、撮像素子１００と表記し、制御ブロック４００Ａ、４００Ｂを区別しない場合は、制御ブロック４００と表記する。

自律露光処理部４１１は、図４および図１７に示したように、制御ブロック４００内に実装される。また、自律露光処理部４１１は、制御ブロック４００内ではなく、周辺回路部１２１内に実装することも可能であり、また、制御ブロック４００内および周辺回路部１２１内の両方に実装することも可能である。以下、この３つのパターンについて図２３～図２５を用いて説明する。

図２３は、自律露光制御方式１の構成例を示すブロック図である。自律露光制御方式１は、自律露光処理部４１１が制御ブロック４００内に実装される構成例である。自律露光処理部４１１が制御ブロック４００内に追加されることで制御ブロック４００の回路規模が大きくなるが、その分、画素ブロック２００の各画素２０１が大きくなることがあるため、受光面積を拡大することが可能である。

図２３では、制御ブロック４００Ａを例に挙げて説明する（図２５も同様）。制御ブロック４００Ａは、信号変換部４２２と、信号出力部４２３と、自律露光処理部４１１と、露光制御部４１２と、画素駆動部４１３と、を有する。説明の便宜上、信号入力部４２１は省略する。なお、制御ブロック４００Ｂであれば、信号入力部４２１、信号変換部４２２および信号出力部４２３は制御ブロック４００Ｂ内に含まれず、信号処理部１６０２として第２半導体基板１２０上に配置される（図２５も同様）。

信号変換部４２２は、ｎ個のＡＤＣ５００を有する。ｎ個のＡＤＣ５００の各々は、接続されている列方向のｍ個の画素２０１からのアナログの画素信号をデジタル信号に変換する。ＡＤＣ５００は、コンパレータ５０１と記憶部５０２とにより構成される。

列選択回路２３０１は、信号出力部４２３に含まれる。列選択回路２３０１は、外部Ｋら読出列選択信号が入力される都度画素ブロック２００の列を順次選択する。列選択回路２３０１は、水平転送用クロックが外部から入力される都度、選択した列のｍ個の画素２０１からのデジタル画素信号を、水平転送線２３００を介して周辺回路部１２１に出力するとともに、自律露光処理部４１１に出力する。

自律露光処理部４１１は、画素ブロック２００の露光時間を示す露光値を算出する。具体的には、たとえば、自律露光処理部４１１は、前処理部２３１１と、コントローラ２３１２と、露光値演算部２３１３と、を有する。

前処理部２３１１は、列選択回路２３０１から画素ブロック２００の画素列ごとのデジタル画素信号を取得する。そして、前処理部２３１１は、取得した画素信号の統計値（たとえば、平均値、中央値、最大値、または最小値。）を算出する。前処理部２３１１は、この算出結果を露光値演算部２３１３に出力する。

コントローラ２３１２は、前処理部２３１１にリセット信号を入力し、前処理部２３１１による前処理をリセットさせる。これにより、前処理部２３１１は、リセットの都度、すなわち、フレームごとに、画素ブロック２００からの画素信号の統計値を算出する。

露光値演算部２３１３は、前処理部２３１１からの算出結果（画素信号の統計値）に基づいて、次の露光値を決定する。具体的には、たとえば、露光値演算部は、算出結果に基づいて、露出アンダーまたは露出オーバーとならないように次の露光値を決定する。たとえば、露光値演算部２３１３は、第１しきい値および第２しきい値を保持する。第１しきい値は、算出結果が露出アンダーになるか否かを判断するためのしきい値である。第２しきい値は、第１しきい値よりも大きいしきい値であり、算出結果が露出オーバーになるか否かを判断するためのしきい値である。

露光値演算部２３１３は、算出結果が第１しきい値以上第２しきい値以下であるか否かを判断する。算出結果が第１しきい値以上第２しきい値以下であれば、露光値演算部は、算出結果を露光値として露光制御部４１２のラッチ回路２３２１に出力する。また、算出結果が第１しきい値未満であれば、露光値演算部２３１３は、第１しきい値を露光値として露光制御部４１２のラッチ回路２３２１に出力する。また、算出結果が第２しきい値を超えていれば、露光値演算部は、第２しきい値を露光値として露光制御部４１２のラッチ回路２３２１に出力する。

また、露光値演算部２３１３は、複数段の露光値範囲を保持してもよい。この場合、算出結果が第１しきい値以上第２しきい値以下であれば、露光値演算部２３１３は、算出結果が含まれる露光値範囲の段数を露光値として、露光制御部４１２のラッチ回路２３２１に出力する。

また、算出結果が第１しきい値未満であれば、露光値演算部２３１３は、算出結果が含まれる露光値範囲の段数よりも１段以上上げた段数を露光値として、露光制御部４１２のラッチ回路２３２１に出力する。また、算出結果が第２しきい値を超えていれば、露光値演算部２３１３は、算出結果が含まれる露光値範囲の段数よりも１段以上下げた段数を露光値として、を露光制御部４１２のラッチ回路２３２１に出力する。

露光制御部４１２は、たとえば、ラッチ回路２３２１と、シフトレジスタ２３２２と、画素ブロック制御部と、レベルシフト部と、を有する。ラッチ回路２３２１は、自律露光処理部からの露光値を保持する。ラッチ回路２３２１は、外部からラッチパルスが入力される都度、保持した露光値を画素ブロック制御部およびシフトレジスタ２３２２に出力する。

シフトレジスタ２３２２は、ラッチ回路２３２１からの露光値をパラレルシリアル変換して、シリアル信号をしてデータ処理部に出力する。

撮像素子１００外の外部システムにて露光時間を算出し、その算出結果を撮像素子１００にフィードバックすると、撮像素子１００への露光時間への反映に時間がかかり、消費電力が増加する。これに対し、制御ブロック４００内に自律露光処理部４１１を設けることにより、画素ブロック２００への露光時間の反映速度の向上と低消費電力化を図ることができる。

なお、図２３では、１制御ブロック４００で１画素ブロック２００を露光制御する場合について説明したが、１制御ブロック４００で複数の画素ブロック２００を露光制御する場合、自律露光処理部４１１は、リセット信号に同期して複数の画素ブロック２００から順次１つの画素ブロック２００を選択して、露光値を演算してもよい。露光値演算部２３１３の出力側にセレクタを設け、コントローラ２３１２が複数の画素ブロック２００から１つの画素ブロック２００を選択する選択信号をセレクタに出力する。

また、この場合、露光制御部４１２は、画素ブロック２００ごとにラッチ回路２３２１およびシフトレジスタ２３２２を有する。ラッチ回路２３２１の各々は自律露光処理部４１１内のセレクタ（不図示）に接続され、セレクタから露光値が入力されると、ラッチパルスが入力される都度、保持した露光値を画素ブロック制御部５０３およびシフトレジスタ２３２２に出力する。これにより、１制御ブロック４００で複数の画素ブロック２００を露光制御する場合でも自律露光を実現することができる。

図２４は、自律露光制御方式２の構成例を示すブロック図である。自律露光制御方式２は、自律露光処理部４１１が周辺回路部１２１内に実装される構成例である。自律露光処理部４１１が制御ブロック内ではなく周辺回路部１２１に実装される。このため、図２３の場合と比べて制御ブロック４００の回路規模を小さくできる。

周辺回路部１２１は、水平転送部２４１０を介して画素部１０１に接続される。水平転送部２４１０は、行方向に配列された画素ブロック２００（以下、画素ブロック行）ごとに接続され、画素ブロック行ごとに、画素信号を周辺回路部１２１に転送する。画素部１０１は、Ｍ行Ｎ列の画素ブロック２００の集合であるため、水平転送部２４１０は、Ｍ個の画素ブロック行ごとに、画素信号を周辺回路部１２１に転送する。

周辺回路部１２１は、画素ブロック行ごとの行方向自律露光処理部群２４００－１～２４００－Ｍ（これらを区別しない場合は、単に行方向自律露光処理部群２４００と表記。）を有する。行方向自律露光処理部群２４００は、データサンプリング部２４１１と、画素ブロックの列数Ｎ分の自律露光処理部４１１（前処理部２３１１、コントローラ２３１２および露光値演算部２３１３）と、を有する。図２４では、Ｎ＝４であるため、前処理部２３１１、コントローラ２３１２および露光値演算部２３１３は、４セット実装される。

データサンプリング部２４１１は、水平転送部２４１０からの画素ブロック行の画素信号列をＮ等分してサンプリングする。データサンプリング部２４１１は、サンプリングした画素信号列の各々を、対応する前処理部２３１１に出力する。

前処理部２３１１は、上述したように、対応画素ブロック２００からの画素信号の統計値を算出する。また、周辺回路部１２１は、制御ブロック４００よりも回路規模を大きくできるため、前処理部２３１１は、画素信号の統計値の算出以外の他の処理を実行することができる。

たとえば、前処理部２３１１は、対応画素ブロック２００内の製造時の不良画素の画素番号を記憶するメモリを有し、データサンプリング部２４１１が当該画素番号の画素信号をサンプリングした場合には、前処理部２３１１は、その画素信号の統計値の算出には用いない。これにより、画素信号の統計値の算出の高精度化を図ることができる。

また、前処理部２３１１は、対応画素ブロック２００と隣り合う画素ブロック２００を担当する他の前処理部２３１１から算出結果を取得し、他の前処理部２３１１から取得した算出結果に基づいて、対応画素ブロック２００からの画素信号の統計値を算出してもよい。これにより、隣り合う画素ブロック２００の露出段差を滑らかにすることができる。

また、露光値演算部２３１３には、第１しきい値および第２しきい値が設定されているが、撮像素子１００が実装される撮像装置における撮影モードに応じて、第１しきい値および第２しきい値の少なくとも一方が変更可能としてもよい。これにより、撮影モードに応じて最適な露出計算が可能になる。

また、周辺回路部１２１は、露光値演算部２３１３ごとに、ラッチ回路２３２１およびシフトレジスタ２３２２を有する。シフトレジスタ２３２２は、ラッチ回路２３２１からの露光値をパラレルシリアル変換して、シリアル信号をしてデータ処理部１０３に出力するとともに、画素ブロック２００に対応する制御ブロック４００内の露光制御部４１２に、露光値を出力する。

図２４に示した構成により、図２３の場合と比べて制御ブロック４００の回路規模を小さくでき、対応画素ブロック２００のサイズを小さくすることができる。したがって、画素ブロック数が増加し、きめ細やかな自律露光制御が可能になる。また、露光制御部４１２および画素駆動部４１３を周辺回路部１２１に実装してもよい。これにより、さらに制御ブロック４００の回路規模を小さくでき、対応画素ブロック２００のサイズを小さくすることができる。

図２５は、自律露光制御方式３の構成例を示すブロック図である。自律露光制御方式３は、自律露光処理部４１１が制御ブロック４００Ａ内および周辺回路部１２１内の両方に実装される構成例である。制御ブロック４００Ａ内で自動露光制御を実行する場合、制御ブロック４００Ａから周辺回路部１２１に画素信号を送信したり周辺回路部１２１から画素ブロック２００に露光値を送信したりするといったデータ伝送が不要になる。したがって、周辺回路部１２１で実行する場合に比べて、対応画素ブロック２００へのフィードバックが速い。

一方、制御ブロック４００Ａの面積は対応画素ブロック２００の面積に依存する制約があるため、制御ブロック４００Ａ内に実装するよりも周辺回路部１２１に実装した方が自律露光処理部４１１の回路規模を大きくすることができる。このため、周辺回路部１２１に実装した方が自律露光制御についてより高度な機能（たとえば、図２４で説明した不良画素の画素信号の除去、隣り合う画素ブロック２００との露出段差制御、撮影モードに応じた最適露出の計算）を実装することができる。

したがって、自律露光制御方式３では、撮像素子１００は、状況に応じて、自律露光制御に関する高機能な演算を実行する場合は周辺回路部１２１で、露光値のフィードバックを高速に実行する場合は制御ブロック４００Ａで、自律露光制御を実行する。図２５では、例として、自律露光制御方式３では、周辺回路部１２１内の行方向自律露光処理部群２４００により自律露光制御を実行するが、撮像素子１００は、何らかのトリガが制御回路部１０２に与えられた場合に、制御ブロック４００Ａごとに自律露光制御を実行する。

たとえば、撮像素子１００は、ユーザ操作によって、自律露光制御に関する高機能な演算が選択された場合には周辺回路部１２１で、露光値のフィードバックの高速実行が選択された場合には制御ブロック４００Ａで、自律露光制御を実行する。また、撮像素子１００は、電池残量が所定量以下となった場合、自律露光制御に関する高機能な演算および露光値のフィードバックの高速実行のうち低消費電力の処理を選択して実行してもよい。

周辺回路部１２１に実装される行方向自律露光処理部群２４００は、図２４に示した構成と同一であるため、図２５では省略する。

列選択回路２３０１は、ｎビットのデジタル画素信号をｎ個のＯＲ回路２５０１に出力する。制御ブロック４００Ａ内の自律露光処理部２５００は、コントローラ２３１２のほか、ｎ個のＯＲ回路２５０１と、出力データラッチ回路２５０２と、ｎビットＡＮＤ回路２５０３と、を有する。

コントローラ２３１２は、出力データラッチ回路２５０２からｎビット信号が出力されると、リセット信号を出力データラッチ回路２５０２に入力する。

ＯＲ回路２５０１は、２入力１出力の論理回路である。ＯＲ回路２５０１の一方の入力は列選択回路に接続され、他方の入力はｎビットＡＮＤ回路２５０３の出力に接続される。

ｎ個のＯＲ回路２５０１は、出力データラッチ回路２５０２の入力に接続される。出力データラッチ回路２５０２は、ｎ個のＯＲ回路２５０１からのｎビット信号を保持する。出力データラッチ回路２５０２は、水平転送用クロックが入力されると、ｎビットＡＮＤ回路２５０３にｎビット信号を出力する。また、出力データラッチ回路２５０２は、コントローラ２３１２からリセット信号が入力されると、保持しているｎビット信号をリセットし、ｎビットのうち少なくとも１ビットが０であるｎビット信号をｎビットＡＮＤ回路２５０３に出力する。

ｎビットＡＮＤ回路２５０３は、ｎ入力１出力のＡＮＤ回路であり、出力データラッチ回路２５０２の出力が、ｎビットＡＮＤ回路２５０３の入力に接続される。ｎビットＡＮＤ回路２５０３の出力は、露光制御部４１２のセレクタ２５１２および各ＯＲ回路２５０１の入力に接続される。ｎビットＡＮＤ回路２５０３からの出力が「０」であれば、ｎビットのデジタル画素信号を出力した画素列は飽和していないことを示す。ｎビットＡＮＤ回路２５０３からの出力が「１」であれば、ｎビットのデジタル画素信号を出力した画素列は飽和していることを示す。以下、ｎビットＡＮＤ回路２５０３からの出力が「１」の１ビット信号を飽和検出信号と称す。

画素列の画素２０１からのデジタル画素信号の値が「１」であれば、その画素２０１は飽和していることを示す。列選択回路２３０１からのｎビット信号の値がすべて「１」であれば、その画素列全体が飽和していることを示す。この場合、各ＯＲ回路２５０１の一方の入力にはすべて「１」が入力されるため、各ＯＲ回路２５０１は、出力データラッチ回路２５０２に、値が「１」である１ビット信号を出力する。

出力データラッチ回路２５０２は、値がすべて「１」であるこのｎ個のビット信号を保持し、水平転送用クロックが入力されると、保持しているｎビット信号をｎビットＡＮＤ回路２５０３に出力する。

ｎビットＡＮＤ回路２５０３は、値がすべて「１」であるｎビット信号が入力されると、値が「１」の飽和検出信号をセレクタ２５１２および各ＯＲ回路２５０１に出力する。これにより、出力データラッチ回路２５０２は、リセット信号が入力されるまで、ｎビットＡＮＤ回路２５０３に、値がすべて「１」のｎビット信号を出力することになる。したがって、ｎビットＡＮＤ回路２５０３は、出力データラッチ回路２５０２にコントローラ２３１２からリセット信号が入力されるまで、飽和検出信号を出力することになる。

露光制御部４１２は、図２４に示した構成のほか、シフトレジスタ２５１１とセレクタ２５１２とを有する。シフトレジスタ２５１１は、周辺回路部１２１からの露光値をシリアルパラレル変換し、レベルシフト部５０４およびセレクタ２５１２に出力する。

セレクタ２５１２は、シフトレジスタ２５１１からの露光値および設定露光値を入力する。セレクタ２５１２は、シフトレジスタ２５１１からの露光値および設定露光値のいずれか一方を、ｎビットＡＮＤ回路２５０３からの出力信号に基づいて選択して、選択した露光値をラッチ回路２３２１に出力する。設定露光値とは、画素２０１が飽和しない程度の露光時間に対応する露光値であり、たとえば、露光時間が最短となるように設定された露光値である。

設定露光値は、たとえば、制御ブロック４００Ａ外の外部システムで算出されて設定される。設定露光値は、固定値でもよく、外部システムから選択されてもよい。外部システムは、たとえば、撮像素子１００内の周辺回路部１２１、第３半導体基板１３０のデータ処理部１０３、または、撮像素子１００を有する撮像装置内の撮像素子１００と接続されている画像処理部である。

セレクタ２５１２は、具体的には、たとえば、ｎビットＡＮＤ回路２５０３からの出力信号が飽和検出信号でない場合、シフトレジスタ２５１１からの露光値を選択してラッチ回路２３２１に出力する。一方、セレクタ２５１２は、ｎビットＡＮＤ回路２５０３からの出力信号が飽和検出信号である場合、設定露光値を選択してラッチ回路２３２１に出力する。

制御ブロック４００Ａ内に自律露光処理部２５００および露光制御部４１２により、制御ブロック４００Ａにおいて飽和が検出されるまで、周辺回路部１２１からの露光値を用いて自律露光制御が実行される。制御ブロック４００Ａにおいて飽和が検出されると、露光制御部４１２内の設定露光値を用いて自律露光制御が実行される。

これにより、非飽和状態の画素列については周辺回路部１２１からの露光値により高精度な露光値を設定するという処理と、飽和状態の画素列については非飽和状態となるような設定露光値に変更するという単純かつ高速なフィードバックが可能な処理と、を選択可能にすることができる。

また、制御ブロック４００内の自律露光処理部２５００は、図２３に示した自律露光処理部４１１であってもよい。この場合、たとえば、ユーザ設定により、周辺回路部１２１内の自律露光処理部４１１と制御ブロック４００内の自律露光処理部４１１とを選択可能にしてもよい。

たとえば、撮像素子１００を実装した撮像装置は、電池残量に基づいて、周辺回路部１２１内の自律露光処理部４１１と制御ブロック４００内の自律露光処理部４１１とを選択可能にしてもよい。この場合、撮像装置は、電池残量が所定値以上であれば、周辺回路部１２１内の自律露光処理部４１１による自律露光制御を選択し、所定値以上でなければ、制御ブロック４００内の自律露光処理部４１１による自律露光制御を選択してもよい。また、高品質な撮像を行いたい場合は、ユーザは、周辺回路部１２１内の自律露光処理部４１１を選択し、消費電力を低減したい場合は、制御ブロック４００内の自律露光処理部４１１を選択すればよい。

＜自律露光制御方式のレイアウト＞
つぎに、自律露光制御方式のレイアウトについて説明する。自律露光処理部４１１は、図２３および図２５に示したように制御ブロック４００内に実装される場合と、図２４および図２５に示したように周辺回路部１２１内に実装される場合がある。前者については図２６で説明し、後者については図２７および図２８で説明する。図２６～図２８では、制御ブロック４００Ａの回路構成を例に挙げて説明するが、制御ブロック４００Ｂの場合、制御ブロック４００Ａ内の信号処理部４０２が信号処理部１６０２として制御ブロック４００Ｂ外の第２半導体基板１２０上にレイアウトされることになる。

図２６は、隣り合う制御ブロックに自律露光処理部を実装した場合のレイアウト例を示すブロック図である。図１３では、複数の制御ブロック４００Ａのレイアウト例を示した。図２６では、図２３に示した自律露光制御方式１の構成において、図１３のうち、行方向において画素駆動部４１３を介さずに隣り合う２つの制御ブロック４００Ａａ，４００Ａｂの内部構成について詳細に説明する。

具体的には、たとえば、図２６では、図１３に示した行方向において画素駆動部４１３を介さずに隣り合う２つの制御ブロック４００Ａａ，４００Ａｂを例に挙げて説明する。制御ブロック４００Ａａ，４００Ａｂのいずれの内部構成であるかを示すため、制御ブロック４００Ａａの内部構成には符号の末尾にａ，制御ブロック４００Ａｂの内部構成には符号の末尾にｂを付す。

また、凡例で示した信号線で、内部構成の接続関係を示す。実線矢印はグローバル画素信号線２６０１Ｇであり、点線矢印はローカル画素信号線２６０１Ｌである。実線太矢印はグローバル制御信号線２６０２Ｇであり、点線太矢印はローカル制御信号線２６０２Ｌである。一点鎖線は制御ブロック間データ線２６０３である。画素信号線とは、画素信号を伝送する信号線であり、制御信号線とは、制御信号を伝送する信号線である。

グローバル画素信号線２６０１Ｇは、行方向の制御ブロック４００Ａで共有する画素信号線（水平転送線）である。ローカル画素信号線２６０１Ｌは、その制御ブロック４００Ａ内での画素信号線である。グローバル制御信号線２６０２Ｇは、行方向の制御ブロック４００Ａで共有する制御信号線である。ローカル制御信号線２６０２Ｌは、その制御ブロック４００Ａ内での制御信号線である。制御ブロック間データ線２６０３は、露光値演算部２３１３ａ，２３１３ｂ間でデータを送受信するためのデータ線である。

制御ブロック４００Ａａ，４００Ａｂでは、図１３で説明したように、信号変換部４２２ａ，４２２ｂ、自律露光処理部４１１ａ，４１１ｂ、および露光制御部４１２ａ，４１２ｂがミラー配置される。

また、信号変換部４２２ａ，４２２ｂ間には、制御ブロック４００Ａａ，４００Ａｂで共通の信号出力部４２３が配置される。これにより、制御ブロック４００Ａａ，４００Ａｂ間におけるレイアウト効率が向上する。

自律露光処理部４１１ａ，４１１ｂ内部もミラー配置されるため、前処理部２３１１ａ，２３１１ｂが行方向に沿って配置される。信号変換部４２２ａ，４２２ｂからのデジタル画素信号が、信号出力部４２３を介してグローバル画素信号線２６０１Ｇに水平転送される。このため、前処理部２３１１ａ，２３１１ｂの各々は、信号変換部４２２ａ，４２２ｂおよび信号出力部４２３（列選択回路２３０１）と近接配置される。

これにより、前処理部２３１１ａ，２３１１ｂと信号出力部４２３との間のローカル画素信号線２６０１Ｌが他の内部構成を迂回せずに配線することができる。したがって、前処理部２３１１ａ，２３１１ｂと信号出力部４２３との間のデジタル画素信号の伝送効率が向上する。

コントローラ２３１２ａ，２３１２ｂおよび露光値演算部２３１３ａ，２３１３ｂも行方向に沿って配置される。具体的には、たとえば、行方向において、露光値演算部２３１３ａ，２３１３ｂが近接配置され、コントローラ２３１２ａ，２３１２ｂが離間配置される。たとえば、露光値演算部２３１３ａからの露光値を用いて，露光値演算部２３１３ｂが露光値を算出するような場合、露光値演算部２３１３ａ，２３１３ｂ間で通信が発生する。コントローラ２３１２ａ，２３１２ｂのように離間配置される場合に比べて、この通信距離が短縮される。したがって、露光値演算部２３１３ｂでの演算効率が向上する。

また、ローカル画素信号線２６０１Ｌは、信号出力部４２３と前処理部２３１１ａ，２３１１ｂ、前処理部２３１１ａ，２３１１ｂと露光値演算部２３１３ａ，２３１３ｂ、露光値演算部２３１３ａ，２３１３ｂと露光制御部４１２ａ，４１２ｂを接続する。したがって、ローカル画素信号線２６０１Ｌの配線長をより短くするため、前処理部２３１１ａ，２３１１ｂ、露光値演算部２３１３ａ，２３１３ｂ、および露光制御部４１２ａ，４１２ｂはそれぞれ、画素駆動部４１３ａ，４１３ｂ寄りではなく、制御ブロック４００Ａａ，４００Ａｂ間の境界に近接配置される。

このような配置により、制御ブロック４００Ａａ，４００Ａｂ内の配線規模を縮小することができる。

図２７は、周辺回路部１２１に自律露光処理部４１１を実装した場合のレイアウト例を示すブロック図である。図２８は、図２７に示した周辺回路部１２１の詳細な内部構成を示すブロック図である。第２半導体基板１２０において、制御回路部１０２の両側に周辺回路部１２１ａ，１２１ｂが配置される。

制御回路部１０２は、制御ブロック４００Ａごとに信号処理部４０２（信号入力部４２１、信号変換部４２２、信号出力部４２３）と、露光制御部４１２と、を有する。

周辺回路部１２１は、画素駆動部４１３と、行方向自律露光処理部群２４００と、デジタル信号処理回路２７０１と、を有する。また、周辺回路部１２１は、タイミングジェネレータ２７０２を有する。

また、周辺回路部１２１の外側には、デジタル信号処理回路２７０１と近接して、出力ＩＦ２７０３が配置される。同様に、周辺回路部１２１の外側にはそれぞれ、タイミングジェネレータ２７０２と近接して、ＰＬＬ回路２７０４が配置される。

タイミングジェネレータ２７０２は、１フレーム間に画素ブロック列の全列アドレスをデータサンプリング部２４１１に順次出力する。また、タイミングジェネレータ２７０２は、リセット信号を各自律露光処理部に出力する。

図２８に示したように、制御ブロック４００Ａ内の信号出力部４２３は、デジタル画素信号をデータサンプリング部２４０１に出力する。データサンプリング部２４０１は、タイミングジェネレータ２７０２からの画素ブロック列の列アドレスを参照して、制御ブロック４００Ａからのデジタル画素信号を画素ブロック列ごとに振り分け、自律露光処理部４１１に出力する。また、データサンプリング部２４０１は、デジタル画素信号をデジタル信号処理部に出力する。

自律露光処理部４１１は、露光値を算出して露光制御部４１２に出力する。自律露光処理部４１１は、タイミングジェネレータからのリセット信号を受信すると、露光値をリセットする。

行方向自律露光処理部群２４００－１～２４００－Ｍにおいて、データサンプリング部２４０１と、行方向の自律露光処理部４１１とが、列方向に交互に配置される。これにより、制御信号線およびデータ信号線の配線長が削減される。

デジタル信号処理回路２７０１は、デジタル信号処理回路２７０１は、ＰＬＬ回路２７０４からの出力信号を用いて、行方向自律露光処理部群２４００からの露光値をシリアル変換して出力ＩＦ２７０３に送出する。タイミングジェネレータ２７０２は、行方向自律露光処理部群２４００で用いられる各種タイミング信号を生成するためのクロック信号を行方向自律露光処理部群２４００に供給する。

図２７において、制御回路部１０２からの信号（たとえば、デジタル画素信号）は画素駆動部４１３を介して自律露光処理部４１１に出力され、自律露光処理部４１１からの露光値はデジタル信号処理回路２７０１に出力され、デジタル信号処理回路２７０１からの出力は出力ＩＦ２７０３に出力される。したがって、制御回路部１０２と出力ＩＦ２７０３との間では、制御回路部１０２から近接順に画素駆動部４１３、自律露光処理部４１１、およびデジタル信号処理回路２７０１が配置される。

また、行方向自律露光処理部群２４００は、タイミングジェネレータ２７０２と通信するため、タイミングジェネレータ２７０２とも近接配置される。デジタル信号処理回路２７０１およびタイミングジェネレータ２７０２は、不図示のコンピュータによって自動的に配置配線される自動配置配線領域２７００内で近接配置される。

このように、自律露光処理部４１１は、周辺回路部１２１内において、信号の流れに従って、自動配置配線領域２７００に近接配置される。したがって、周辺回路部１２１内での配線規模の縮小を図ることができる。

＜露光時間変更時の反映期間短縮＞
つぎに、露光時間を変更するときの反映期間の短縮について、図２９～図３８を用いて説明する。

図２９は、露光時間の反映期間の遅延例を示す説明図である。図２９では、１／２フレーム分の露光時間（以下、１／２フレーム露光）から１フレーム分の露光時間（以下、１フレーム露光）に変更する場合を例に挙げて説明する。図２９の横軸は時間で、縦軸は画素ブロック内行番号である。図２９では、画素ブロック２００の画素行数ｍを３２行とする。

１／２フレーム露光において、画素ブロック２００の画素行の各画素２０１について順次、排出部３０２のゲート端子に排出制御信号φＰＤＲＳＴが入力されると、画素行ごとの画素２０１で電荷の蓄積、すなわち露光が開始される（リセット１～３）。

１／２フレーム露光において、リセット１～３の各々から１／２フレーム露光経過時に、画素ブロック２００の画素行の各画素２０１について順次、転送部３０１のゲート端子に転送制御信号φＴＸが入力されると、フレームＦｉにおける当該画素ブロック２００の読出し１が開始され、最終画素行からアナログ画素信号が読み出されるとフレームＦ１における当該画素ブロック２００の読出期間ｉが終了する。

読出し期間ｉで読み出された画素信号は、信号処理部４０２でデジタル信号として外部にデータ転送ｉが実行される。また、読出し期間ｉで読み出されデジタル変換された画素信号について、制御ブロック４００は露光値演算ｉを実行する。

ここで、読出し期間ｉの経過前に１／２フレーム露光から１フレーム露光への変更指示が制御ブロック４００に入力されたとする。露光値演算ｉの演算結果をフレームＦ（ｉ＋１）の１フレーム露光に反映させる場合、露光値演算ｉの終了後でなければならない。このため、露光値演算ｉの終了後、最初に到来する読出開始時点（読出し３）のタイミングでリセット４が実行されることになる。すなわち、露光値演算ｉの終了よりも前に、リセット２が開始されているため、読出し２のタイミングで露光値演算ｉの演算結果をフレームＦ（ｉ＋１）の１フレーム露光に反映できない。

なお、更新後の１フレーム露光において、リセット４から１フレーム露光経過時に、画素ブロック２００の画素行の各画素２０１について順次、転送部３０１のゲート端子に転送制御信号φＴＸが入力されると、フレームＦ（ｉ＋１）における当該画素ブロック２００の読出し４が開始され、最終画素行からアナログ画素信号が読み出されるとフレームＦ（ｉ＋１）における当該画素ブロック２００の読出期間ｉ＋１が終了する。

読出し期間ｉ＋１で読み出された画素信号は、信号処理部４０２でデジタル信号として外部にデータ転送ｉ＋１が実行される。また、読出し期間ｉ＋１で読み出されデジタル変換された画素信号について、制御ブロック４００は露光値演算ｉ＋１を実行する。

このように、図２９では、１／２フレーム露光から１フレーム露光に変更する場合、１フレーム露光を反映するまでに２フレーム分の遅延が発生する。なお、１／２フレーム露光未満から１フレーム露光に変更する場合も同様である。

図３０は、露光時間の反映期間短縮例１を示す説明図である。図３０では、図２９と同様、１／２フレーム露光から１フレーム露光に変更する場合を例に挙げて説明する。図２９との相違点は、図３０では、読出し１～４のタイミングで１フレーム露光の強制リセット１～４が入力される点である。

強制リセット１～４は、リセット１～４と同様、画素ブロック２００の画素行の各画素２０１について順次、排出部３０２のゲート端子に入力される排出制御信号φＰＤＲＳＴであり、これにより、画素行ごとの画素２０１で電荷の蓄積、すなわち露光が開始される。

ここで、読出し期間ｉの経過前に１／２フレーム露光から１フレーム露光への変更指示が制御ブロック４００に入力されたとする。露光値演算ｉの演算結果をフレームＦ（ｉ＋１）の１フレーム露光に反映させる場合、図２９では、露光値演算ｉの終了後でなければならなかったが、図３０では、強制リセット２が入力されると、露光値演算ｉの終了を待たずに、画素行ごとの画素２０１で、フレームＦ（ｉ＋１）における画素ブロック２００で電荷の蓄積が開始される。この場合、制御ブロック４００は、リセット３を入力しないように画素２０１を駆動制御する。

このあとは、１フレーム露光が継続する。すなわち、読出し期間ｉ＋１の終了のタイミングで読出し４が開始され、強制リセット４がかかる。これにより、フレームＦ（ｉ＋２）における画素ブロック２００で電荷の蓄積が開始される。この場合、制御ブロック４００は、リセット５を入力しないように画素２０１を駆動制御する。

このように、図３０では、１／２フレーム露光から１フレーム露光に変更する場合、１フレーム露光を反映するまでの遅延が１フレーム分に短縮される。このような短縮は、１／２フレーム露光未満から１フレーム露光に変更する場合も同様である。

また、１フレーム露光から１／２露光以下に変更する場合であっても強制リセットは入力され続けるが、リセットも入力される。たとえば、露光値演算ｉ＋１の終了前に１フレーム露光から１／２露光以下への変更指示が制御ブロック４００に入力された場合、露光値演算ｉ＋１の演算結果（たとえば、１／２フレーム露光）は、露光値演算ｉ＋１の終了後最初に到来するリセット５で反映され、フレームＦ（ｉ＋２）における画素ブロック２００で電荷の蓄積が開始されることになる。

図３１は、露光時間の反映期間短縮例２を示す説明図である。図３１では、１画素ブロック２００内の全画素２０１をＫ個（Ｋは２以上の整数）の画素領域の各々で制御可能にする例である。図３１では、１画素ブロック２００の行数を３２行とし、１つの画素ブロック２００の行数を８行とし、１制御ブロック４００で４つの画素領域３１０１～３１０４を制御する例を示す。

図３０では、画素ブロック２００の３２行の読出しが終わるまで露光値演算および露光値の反映ができなかったが、図３１では、画素領域３１０１の８行の読出しが終了すれば、画素領域３１０２～３１０４の読出しが終了していなくても、制御ブロック４００は、画素領域３１０１の露光値演算および露光値の反映が実行可能である。

このように、１つの制御ブロック４００で複数の画素領域３１０２～３１０４を制御する場合でも、１フレーム露光の反映までの遅延が１フレームに短縮され、読出し１から２フレーム目で、１フレーム露光でのデータ出力が画素領域３１０１～３１０４ごとに可能になる。

図３２は、露光時間変更が発生する場合のタイミングチャート１－１であり、図３３は、露光時間変更が発生する場合のタイミングチャート１－２である。図３２および図３３は、図２９の例におけるタイミングチャートである。

図３２および図３３では、フレームＦｉについて１／２フレーム露光が開始され、その後１フレーム露光への変更があると、フレームＦｉから３フレーム後のフレームＦ（ｉ＋３）において１フレーム露光に変更されたことを示す。

図３４は、露光時間変更が発生する場合のタイミングチャート２－１であり、図３５は、露光時間変更が発生する場合のタイミングチャート２－２である。図３４および図３５は、図３０の例におけるタイミングチャートである。

図３４および図３５では、フレームＦｉについて１／２フレーム露光が開始され、その後１フレーム露光への変更があると、フレームＦｉから２フレーム後のフレームＦ（ｉ＋２）において１フレーム露光に変更されたことを示す。フレームＦ（ｉ＋２）以降、１フレーム露光が継続する場合は、強制リセットのみ駆動することになる。

図３６は、露光時間変更が発生する場合のタイミングチャート３－１であり、図３７は、露光時間変更が発生する場合のタイミングチャート３－２であり、図３８は、露光時間変更が発生する場合のタイミングチャート３－３である。図３６～図３８は、図３０のように強制リセットを駆動する場合で、かつ、１フレーム露光から１／２フレーム露光に変更する例におけるタイミングチャートである。

１フレーム露光については、フレームＮごとに強制リセット０～３が駆動される。フレームＮにおいて１／２フレーム露光に変更されると、フレームＮについての露光値の演算終了後のフレームＦ（ｉ＋２）について、１／２フレーム露光のリセット１が駆動される。その後、フレームＦ（ｉ＋３）についても同じタイミングで１／２フレーム露光のリセット２が駆動される。図３８において、１フレーム内において、強制リセットと１／２フレーム露光のリセットとが駆動するが、強制リセット後に１／２フレーム露光のリセットが駆動されるため、強制リセットは１／２フレーム露光のリセット駆動により反映されず、露光時間は１／２フレーム露光になる。

＜第２半導体基板１２０外への露光値の読出し＞
つぎに、第２半導体基板１２０外への露光値の読出しについて説明する。第２半導体基板１２０外への露光値の読出し方法は、図２３～図２５に示したシフトレジスタから出力する方法のほか、２つある。

１つは、１画素ブロック２００分の画素信号（以下、画像信号）とは別経路で露光値を読み出して、画像信号のヘッダとして出力する方法であり、図３９で説明する。もう１つは、デジタル画素信号とともに露光値を水平転送線経由で読み出して、画像信号とともに第２半導体基板１２０外へ出力する方法であり、図４１で説明する。

図３９は、第２半導体基板１２０外への露光値の読出し方法１を示す説明図である。水平転送線３９００は、たとえば、１６ビットの転送線であり、各制御ブロック４００Ａとデジタル信号処理回路２７０１とを接続する。データ線３９０１は、各制御ブロック４００Ａの画素制御部４０１とデジタル信号処理回路２７０１とを接続する。

各制御ブロック４００Ａの信号処理部４０２からの画素２０１ごとのデジタル画素信号は、水平転送線３９００により、デジタル信号処理回路２７０１に出力される。露光値の読出しは、水平転送線３９００とは別経路となる。したがって、信号線４１００は水平転送線３９００よりも低周波で露光値を出力可能である。

デジタル信号処理回路２７０１は、信号線４１００からの露光値を、画像信号のヘッダ（フッタでもよい）として付与し、ヘッダおよび画像信号からなる画像データをデータ処理部１０３に出力する。図３９の構成によれば、後述する図４１の場合に比べて、データ処理部１０３への画像データの送信量が低減する。

図４０は、第２半導体基板１２０外への露光値の読出し方法２を示す説明図である。水平転送線３９００は、たとえば、１６ビットの転送線であり、各制御ブロック４００とデジタル信号処理回路２７０１とを接続する。各制御ブロック４００の信号処理部４０２からの画素２０１ごとのデジタル画素信号は、水平転送線３９００により、デジタル信号処理回路２７０１に出力される。各制御ブロック４００の画素制御部４０１からの露光値は、対応するデジタル画素信号と同じタイミングで、水平転送線３９００により、第２半導体基板１２０外に出力される。

デジタル信号処理回路２７０１は、出力ＩＦ２７０３を介して、第３半導体基板１３０のデータ処理部１０３に接続される。デジタル信号処理回路２７０１は、信号処理部４０２からの画像信号に、同一制御ブロック４００の画素制御部４０１からの露光値を埋め込んで、データ処理部１０３に出力する。たとえば、１画素分のデジタル画素信号が１２ビット、露光値が４ビットとすると、１６ビットのデジタル画素信号として第２半導体基板１２０外に出力される。

このように、１画素分のデジタル画素信号の一部に露光値が含まれることになるため、データ処理部１０３においてピクセルごとに露光時間の補正が容易になる。

なお、図３９および図４０において、制御ブロック４００Ｂの場合、信号処理部４０２に替えて、制御回路部２１０外の信号処理部１６０２と水平転送線３９００とが接続され、信号処理部１６０２からの画素２０１ごとのデジタル画素信号が、水平転送線３９００により、デジタル信号処理回路２７０１に出力される。

＜制御ブロック４００内部での自律露光制御の高速化および制御ブロック４００内外の露光値の切替による露出制御の高精度化＞
つぎに、図２３で示した自律露光制御の他の例について、図４１～図５１を用いて説明する。図４１～図５１では、制御ブロック４００内部での自律露光制御の高速化と、制御ブロック４００内外の露光値の切替による露出制御と、を実現する。まずは、図４１～図４７を用いて、制御ブロック４００内部での自律露光制御の高速化について説明する。なお、図４１～図４７では、制御ブロック４００Ａを例に挙げて説明するが、制御ブロック４００Ｂでも、信号処理部４０２と同様の構成を信号処理部１６０２に配置すればよいため、制御ブロック４００Ｂでも実装可能である。

［制御ブロック４００内部での自律露光制御の高速化］
図４１は、制御ブロック４００Ａ内部での自律露光制御の高速化例１を示すブロック図である。制御ブロック４００Ａは、ｎ個のＡＤＣ５００と、信号出力部４２３の一例であるＳＲＡＭ４１００と、を有する。図４１では、説明を簡略化するため、ＡＤＣ５００を１個とする。

本例では、ＡＤＣ５００でデジタル変換された画素２０１ごとの画素信号を１３ビットのデジタル画素信号とする。このデジタル画素信号は、ＳＲＡＭ４１００に保持され、図２３に示したように、列選択回路２３０１および水平転送線２３００を介して周辺回路部１２１に出力される。また、１３ビットのデジタル画素信号のうち上位４ビット信号は、自律露光処理部４１０１に出力される。

自律露光処理部４１０１は、露光制御部４１２内のセレクタ４１０３に接続される。また、露光制御部４１２は、画素ブロック制御部５０３、レベルシフト部５０４、およびラッチ回路２３２１のほか、シフトレジスタ４１０２と、セレクタ４１０３と、を有する。シフトレジスタ４１０２には、設定露光値が保持されている。

セレクタ４１０３は、入力側においてシフトレジスタ４１０２および自律露光処理部４１０１と接続され、出力側においてラッチ回路２３２１に接続される。セレクタ４１０３は、選択信号に基づいて、シフトレジスタ４１０２からの設定露光値と、自律露光処理部４１０１からの露光値と、のうちいずれ一方の露光値を選択する。選択信号は、設定露光値と、自律露光処理部４１０１からの露光値と、のうちいずれかを選択する信号である。選択信号は、上述した外部システムからセレクタ４１０３に入力される。セレクタ４１０３によって選択された露光値は、ラッチ回路２３２１に出力される。

図４２は、制御ブロック４００Ａ内部での自律露光制御の高速化例１におけるカウンタラッチの一例を示す説明図である。カウンタラッチ（記憶部）５０２は１３ビットのデジタル画素信号を保持し、ＳＲＡＭ４１００に出力する。図４２において、「ｘ」は「０」または「１」を示す。ハッチングされた上位４ビットのデジタル信号は、ＳＲＡＭ４１００を介して自律露光処理部４１０１に出力される。

図４３は、制御ブロック４００Ａ内部での自律露光制御の高速化例１における自律露光制御の具体例を示す説明図である。自律露光処理部４１０１はルックアップテーブル４３００を保持する。ルックアップテーブル４３００は、上位４ビット４３０１と露光時間４３０２とを対応付けたテーブルである。便宜的に、上位４ビット４３０１と露光時間４３０２とを対応付ける、１３ビットのデジタル画素信号が取り得る値の範囲を記載した。

ＳＲＡＭ４１００から上位４ビット信号が入力されると、自律露光処理部４１０１は、ルックアップテーブル４３００を参照して上位４ビット４３０１を特定し、対応する露光時間４３０２を読み出す。自律露光処理部４１０１は、読みだした露光時間４３０２を示す４ビット信号をセレクタ４１０３に出力する。

シフトレジスタ４１０２は、設定値４３１１と露光時間４３１２とを対応付けた設定値テーブル４３１０を有する。シフトレジスタ４１０２は、外部システムからの４ビットの入力設定値に一致する設定値４３１１、または、入力露光時間に一致する露光時間４３１２に対応する設定値４３１１を、設定露光値としてセレクタ４１０３に出力する。

画素２０１が飽和しているか否かが重要であるため、記憶部５０２の一例であるカウンタラッチ（以下、カウンタラッチ５０２）は、デジタル画素信号の１３ビットをすべて自律露光処理部４１０１に出力する必要はない。また、下位９ビットにはノイズが含まれるため、画素２０１が飽和しているか否かについては重要ではない。したがって、自律露光処理部４１０１は、ルックアップテーブル４３００を参照して、上位４ビット信号で露光時間４３０２を特定する。これにより、自律露光処理部４１０１の処理の高速化を実現することができる。

つぎに、制御ブロック４００Ａ内部での自律露光制御の高速化例２について説明する。制御ブロック４００Ａ内部での自律露光制御の高速化例２では、デジタル画素信号の上位ビットを用いて、前回出力された露光値の維持、１段上昇、１段下降のいずれかを選択することにより、露光値を決定する例である。ブロック構成は、図４１と同一であるため省略する。

図４４は、制御ブロック４００Ａ内部での自律露光制御の高速化例２におけるカウンタラッチ５０２の一例を示す説明図である。活用例２では、カウンタラッチ５０２は、ハッチングされた上位３ビットのデジタル信号を、ＳＲＡＭ４１００を介して自律露光処理部４１０１に出力する。

図４５は、制御ブロック４００Ａ内部での自律露光制御の高速化例２における自律露光制御の具体例を示す説明図である。自律露光処理部４１０１はルックアップテーブル４５００を保持する。ルックアップテーブル４５００は、上位３ビット４５０１と処置４５０２とを対応付けたテーブルである。便宜的に、上位３ビット４５０１と処置４５０２とを対応付ける、１３ビットのデジタル画素信号が取り得る値の範囲を記載した。

自律露光処理部４１０１は、ルックアップテーブル４５００の上位３ビット４５０１の値「００１」（処置４５０２の「ｋｅｅｐ」に対応）を基準値に設定する。また、自律露光処理部４１０１は、初回の場合はシフトレジスタの設定値４３１１、２回目以降はセレクタ４１０３から１つ前のフレームで出力された設置値（前回出力値と称す。）を保持する。

ＳＲＡＭ４１００から上位３ビット信号が入力されると、自律露光処理部４１０１は、ルックアップテーブル４５００を参照して上位３ビット４５０１を特定し、対応する処置４５０２を読み出す。自律露光処理部４１０１は、読みだした処置４５０２で前回出力値を更新する。

ここで、前回出力値を「００１１」とする。上位３ビット４５０１が「０００」であれば、処置４５０２は「１段ｕｐ」である。この場合、自律露光処理部４１０１は、前回出力値「００１１」を１段上昇させて「０１００」に更新し、更新した設定値「０１００」をセレクタ４１０３に出力する。

また、上位３ビット４５０１が「００１」であれば、処置４５０２は「ｋｅｅｐ」、すなわち、現状維持である。この場合、自律露光処理部４１０１は、前回出力値「００１１」をセレクタ４１０３に出力する。また、上位３ビット４５０１が、たとえば、「０１１」であれば、処置４５０２は「１段ｄｏｗｎ」である。この場合、自律露光処理部４１０１は、前回出力値「００１１」を１段下降させて「００１０」に更新し、更新した設定値「００１０」をセレクタ４１０３に出力する。

活用例１と同様、画素２０１が飽和しているか否かが重要であるため、カウンタラッチ５０２は、デジタル画素信号の１３ビットをすべて自律露光処理部４１０１に出力する必要はない。また、下位１０ビットにはノイズが含まれるため、画素２０１が飽和しているか否かについては重要ではない。

したがって、自律露光処理部４１０１は、ルックアップテーブル４５００を参照して、上位３ビット信号で露光時間４３０２の処置４５０２を実行する。これにより、自律露光処理部４１０１の処理の高速化を実現することができる。

活用例２では、自律露光処理部４１０１は露光時間４３１２の１段分の上昇または下降という処置４５０２を実行するため、扱う上位ビット数は、４ビットではなく３ビットで十分である。したがって、活用例１に比べてカウンタラッチ５０２から自律露光処理部４１０１への伝送ビット幅を削減することができる。

また、ルックアップテーブル４５００は一例であり、１段ｕｐ、ｋｅｅｐ、および１段ｄｏｗｎの範囲を拡張したり縮小したりしてもよい。また、たとえば、上位３ビット４５０１の「１ｘｘ」の処置４５０２を「２段ｄｏｗｍ」としてもよい。また、処置４５０２の値「１段ｕｐ」、「１段ｄｏｗｎ」および「ｋｅｅｐ」のうちいずれか１つを除外してもよい。

つぎに、制御ブロック４００Ａ内部での自律露光制御の高速化例３について説明する。制御ブロック４００Ａ内部での自律露光制御の高速化例３では、上述した高速化例１、２とは異なり、信号線２０２からのアナログの画素信号を自律露光処理部４１０１に出力して、自律露光制御を実行する例である。

図４６は、制御ブロック４００Ａ内部での自律露光制御の高速化例３を示すブロック図である。自律露光処理部４１０１は、画素ブロック２００の各画素列の信号線２０２に接続されている。自律露光処理部４１０１は、比較器４６０１と、１ビットラッチ４６０２と、ダウンカウンタ４６０３と、を有する。

図４７は、比較器４６０１の一例を示す回路図である。比較器４６０１は、いわゆるＣＭＯＳインバータであり、アナログ画素信号の電圧と電圧しきい値とを比較する。光電変換部３００に蓄積される電荷が少ないほど、信号線２０２を流れる画素２０１から比較器４６０１へのアナログ画素信号は高電位となる。アナログ画素信号の電圧がしきい値電圧を超えると、比較器４６０１から１ビットラッチ４６０２に「０」が出力される。そして、１ビットラッチ４６０２は、「０」を保持する。

光電変換部３００に蓄積される電荷が多くなるほど、信号線２０２を流れる画素２０１から比較器４６０１へのアナログ画素信号は低電位となる。アナログ画素信号の電圧がしきい値電圧以下になると、比較器４６０１から１ビットラッチ４６０２に「１」が出力される。そして、１ビットラッチ４６０２は、「１」を保持し、ダウンカウンタ４６０３に出力する。

図４６に戻り、ダウンカウンタ４６０３は、１ビットラッチ４６０２から「１」を示す１ビット信号が入力されるまで、セレクタ４１０３に信号を出力しない。これにより、セレクタ４１０３は、シフトレジスタ４１０２での設定露光値を選択して、ラッチ回路２３２１に出力する。一方、ダウンカウンタ４６０３は、１ビットラッチ４６０２から「１」を示す１ビット信号が入力されると、シフトレジスタ４１０２の設定露光値となる設定値４３１１を１段下降させる。たとえば、設定露光値が設定値４３１１の「０１１１」である場合、シフトレジスタ４１０２は、「０１１１」から１段下げて「０１１０」を設定露光値としてセレクタ４１０３に出力する。セレクタ４１０３は、更新後の設定値「０１１０」を選択してラッチ回路２３２１に出力する。

信号線２０２の活用例によれば、デジタル変換する前のアナログ画素信号を用いて画素２０１の飽和を検出して露光時間を自律的に短縮制御するため、デジタル画素信号を用いて自律露光制御する場合に比べて処理の高速化を図ることができる。

また、１ビットラッチ４６０２において複数回連続で「０」の１ビット信号が入力された場合、１ビットラッチ４６０２は「１」を示す１ビット信号をダウンカウンタ４６０３に出力してもよい。この場合、その画素２０１は暗い状態が継続しているため、ダウンカウンタ４６０３は設定露光値を１段上昇させる制御をしてもよい。

［制御ブロック４００内外の露光値の切替による露出制御］
つぎに、制御ブロック４００内外の露光値の切替による露出制御について、図４８～図５１を用いて説明する。制御ブロック４００内外の露光値の切替による露出制御は、外部システムによって実行される。

図４８は、第２半導体基板１２０内外の露光値の切替による露出制御例１を示す説明図である。露出制御例１は、隣り合う画素ブロック２００との露光時間差（段差）の低減により露出制度の高精度化を図る。外部システムは、画素部１０１から得られた画像データ４８００について露光テーブル４８１０を作成する。露光テーブル４８１０は、画素ブロック２００ごとのＴＶ値を算出したテーブルである。ＴＶ値は、画素ブロック２００に設定された露光時間を示す。

外部システムは、列方向に配列された１以上の画素ブロック（画素ブロック列）または行方向に配列された１以上の画素ブロック（画素ブロック行）で構成される境界部において、ＴＶ値の段差がしきい値以上となる箇所を特定する。たとえば、画像データ４８００のように、たとえば、発光しているフィラメントとその黒い背景とを含む画像領域４８０１では、境界部において、ＴＶ値の段差がしきい値以上となり、ノイズが増大する。

このため、外部システムは、境界部の画素ブロック列または画素ブロック行を特定し、ＴＶ値の段差がしきい値以上にならないように更新する。図４８では、露光テーブル４８１０の左から２列目の画素ブロック列４８１２のＴＶ値と３列目の画素ブロック列４８１３のＴＶ値の段差がしきい値以上となっているため、画素ブロック列４８１２および画素ブロック列４８１３が境界部となる。そして、左から３列目の画素ブロック列４８１３のＴＶ値が更新される。たとえば、外部システムは、左から２列目の画素ブロック列４８１２の各々のＴＶ値と、左から４列目の画素ブロック列４８１４の各々のＴＶ値との平均値（端数は切り捨てでも繰り上げでもよい）を、左から３列目の画素ブロック列４８１３のＴＶ値に設定する。

なお、外部システムは、左から１列目の画素ブロック列４８１１の各々のＴＶ値と、左から３列目の画素ブロック列４８１３の各々のＴＶ値との平均値（端数は切り捨てでも繰り上げでもよい）を、左から２列目の画素ブロック列４８１２のＴＶ値に設定してもよい。

外部システムは、更新したＴＶ値の画素ブロック２００を担当する制御ブロック４００について、更新したＴＶ値を設定露光値としてシフトレジスタ４１０２に書き込み、シフトレジスタ４１０２からの設定露光値を選択する選択信号をセレクタ４１０３に出力する。これにより、明暗の境界部のノイズを低減した画像データを得ることができる。

図４９は、第２半導体基板１２０内外の露光値の切替による露出制御例２を示す説明図である。露出制御例２は、発光体、移動体、または回転体などの被写体の発光周波数、移動周波数または回転周波数と撮像素子１００のサンプリング周波数とで位相が合わない場合に、制御ブロック４００による自律露光制御から外部システムによる露出制御に切り替えることで、露出の安定化を図る。

被写体の発光周波数、移動周波数または回転周波数と撮像素子１００のサンプリング周波数とが合わない場合、ある画素ブロック２００の輝度が明暗を繰り返す。自律露光処理部での露光値は、１フレーム遅延して反映されるため、画素ブロック２００の輝度が「明」のときに、１フレーム遅延した長秒の露光値になり、当該画素ブロック２００は撮影画像において白飛びする。

また、画素ブロック２００の輝度が「暗」のときに、１フレーム遅延した短秒の露光値になり、当該画素ブロック２００は撮影画像において黒つぶれする。このように当該画素ブロック２００において、上述した被写体の周波数と露光値との位相が合わないことで白飛びと黒つぶれが交互に出現して、発振し続ける。

このような場合、外部システムは、画素ブロック２００ごとに白飛びおよび黒つぶれの繰り返し回数または繰り返し時間を検出し、発振が検出された画素ブロック２００については、シフトレジスタ４１０２からの設定露光値を選択する選択信号をセレクタ４１０３に出力する。これにより、白飛びおよび黒つぶれの発振が回避され、当該画素ブロック２００の露出が安定する。露出安定後は、外部システムは、自律露光処理部４１１，４１０１からの露光値を選択する選択信号をセレクタ４１０３に出力してもよい。

図５０は、制御ブロック４００内外の露光値の切替による露出制御例３を示す説明図である。露出制御例３は、制御ブロック４００内の自律露光制御および外部システムによる露出制御のいずれを適用するかを画素ブロック２００ごとに設定することにより、露出の適正化を図る。

外部システムは、欠陥画素数が許容数以下の画素ブロック２００（以下、第１画素ブロック５００１と称す）については、自律露光処理部４１１によって得らえた露光値を選択する選択信号をセレクタ４１０３に出力する。一方、外部システムは、欠陥画素数が許容数以下でない画素ブロック２００（以下、第２画素ブロック５００２と称す）または一部遮光されたＡＦ画素を含む画素ブロック２００（以下、第３画素ブロック５００３と称す）については、シフトレジスタ４１０２からの設定露光値を選択する選択信号をセレクタ４１０３に出力する。

なお、出荷後に後発的に欠陥画素が特定され、第１画素ブロック５００１から第２画素ブロック５００２に変更された画素ブロック２００については、外部システムは、当該画素ブロック２００を担当する制御ブロック４００のセレクタ４１０３に、シフトレジスタ４１０２からの設定露光値を選択する選択信号を出力することになる。

また、出荷時に欠陥画素数がわかっている第２画素ブロック５００２や第３画素ブロック５００３については、その制御ブロック４００の自律露光処理部４１１にオフセットデータを設定しておく。オフセットデータが与えられた画素ブロック２００については、外部システムは、自律露光処理部４１１によって得らえた露光値を選択する選択信号をセレクタ４１０３に出力する。

ここで、オフセットデータとは、その画素ブロック２００における露光値を補正するためのパラメータであり、第２画素ブロック５００２であれば、欠陥画素の位置である。これにより、自律露光処理部４１１は、前処理部において欠陥画素を除外して、デジタル画素信号の値の最大値または平均値を算出することができる。

また、第３画素ブロック５００３であれば、オフセットデータは、ＡＦ画素の位置と重みである。ＡＦ画素は受光面積の一部が遮光されているため、遮光面積がＡＦ画素本来の受光面積の半分であれば、ＡＦ画素からのデジタル画素信号を２倍にする必要があるため、重みは２である。

同様に、遮光面積がＡＦ画素本来の受光面積の１／３であれば、ＡＦ画素からのデジタル画素信号を３倍にする必要があるため、重みは３である。このように、重みは、画素２０１の受光面積／ＡＦ画素の遮光面積となる。また、第３画素ブロック５００３についても、第２画素ブロック５００２と同様に、オフセットデータは、ＡＦ画素の位置としてもよい。そして、自律露光処理部４１１は、前処理部２３１１においてＡＦ画素を除外して、デジタル画素信号の値の最大値または平均値を算出してもよい。

なお、出荷後に後発的に欠陥画素が特定され、第１画素ブロック５００１から第２画素ブロック５００２に変更された画素ブロック２００については、外部システムは、当該画素ブロック２００を担当する制御ブロック４００の自律露光処理部４１１に、欠陥画素についてのオフセットデータを設定してもよい。

このように、画素ブロック２００内の画素の欠損具合により、制御ブロック４００内の自律露光制御および外部システムによる露出制御のいずれを適用するか設定することができ、画素ブロック２００ごとの露出の適正化を図ることができる。

＜制御ブロック４００毎の露光値の読み取り方法＞
つぎに、制御ブロック４００毎の露光値の読み取り方法について説明する。画素ブロック２００ごとの露光値を外部システムに出力して画像を生成する場合、撮像素子１００外の外部システムは、画素ブロック２００ごとの露光値に基づいて、画素ブロック２００の各画素２０１のデジタル画像信号を復調（ゲイン）する必要がある。この場合、撮像素子１００は、画素ブロック２００からの各画素２０１のデジタル画像信号（以下、画素ブロック２００の画像信号）に、画像ブロックＩＤおよび露光値を含む付加情報を設定して、外部システムに出力することになる。

画素ブロック２００の画像信号に付加情報を設定すると、付加情報が設定された分、外部システムへの送信データ量が増加し、通信速度が低下したり消費電力量が増加したりする。また、露光制御の微細化により画素ブロック２００のサイズが小さくなるほど（１画素ブロック２００内の画素数が少なくなるほど）、通信速度の低下や消費電力量の増加の影響が増大する。以下、通信速度の低下および消費電力量の増加を抑制するための制御ブロック４００毎の露光値の読み取り方法について説明する。

図５１は、制御ブロック４００毎の露光値の読み取り例１を示す説明図である。第１半導体基板１１０の画素部１０１は、被写体光を受光する有効画素領域５１１１と、有効画素領域５１１１の周囲に形成された光学的黒画素領域５１１２と、を有する。有効画素領域５１１１は、これまでに説明した複数の画素ブロック２００で構成される。

光学的黒画素領域５１１２は、光学的黒画素の集合である。光学的黒画素とは、光電変換部３００が受光可能な受光領域が遮光された画素２０１である。光学的黒画素では、光が入射しないため、光学的黒画素の露光時間は入射光量に依存せず入射時間によって一義的に決まる。また、光学的黒画素領域５１１２も、有効画素領域５１１１と同様、複数の画素ブロック２００で構成される。光学的黒画素領域５１１２内の画素ブロック２００をＯＢ画素ブロック５１２０と称す。

全ＯＢ画素ブロック５１２０のうち１以上のＯＢ画素ブロック５１２０に対応する制御ブロック４００（以下、ＯＢ制御ブロック５１４０と称す。）の露光制御部４１２のシフトレジスタ４１０２には、設定露光値として、露光時間（たとえば、１ｍｓ，２ｍｓ，４ｍｓ，…，１００ｍｓのいずれか）に対応する露光値が設定されている。ＯＢ制御ブロック５１４０は、制御ブロック４００と通信可能に接続される。

また、有効画素領域５１１１内の全画素ブロック２００のうち少なくとも１つの画素ブロック２００内には、１個以上の基準画素５１０１が設けられる。基準画素５１０１は、光学的黒画素と同様、光電変換部３００が受光可能な受光領域が遮光された画素２０１である。また、基準画素５１０１は、光学的黒画素と同様、光が入射されないため、光学的黒画素の露光時間は入射光量に依存せず入射時間によって一義的に決まる。

画素ブロック２００において、各画素２０１は、画素信号を制御ブロック４００に出力する。制御ブロック４００の前処理部２３１１は、基準画素５１０１の画素信号の統計値（たとえば、平均値、中央値、最大値、または最小値。基準画素前処理結果と称す。）を算出し、露光値演算部２３１３に出力する。

各ＯＢ画素ブロック５１２０においても、各光学的黒画素は画素信号をＯＢ制御ブロック５１４０に出力する。各ＯＢ制御ブロック５１４０の前処理部２３１１は、各光学的黒画素の画素信号の統計値（以下、黒画素前処理結果と称す。）を算出する。

制御ブロック４００の露光値演算部２３１３は、各ＯＢ制御ブロック５１４０の前処理部２３１１による黒画素前処理結果を取得する。そして、制御ブロック４００の露光値演算部２３１３は、基準画素算出結果と各黒画素前処理結果とを比較する。制御ブロック４００の露光値演算部２３１３は、基準画素算出結果との差が最も小さい黒画素前処理結果を特定する。

そして、制御ブロック４００の露光値演算部２３１３は、特定した黒画素前処理結果の算出元のＯＢ制御ブロック５１４０から、当該ＯＢ制御ブロック５１４０が保持する露光値を取得する。制御ブロック４００の露光値演算部２３１３は、取得した露光値を露光制御部４１２に出力する。

このように、制御ブロック４００毎に、基準画素５１０１および光学的黒画素からの画素信号を比較することにより、光の入射光量に依存せず入射時間によって一義的に決まる露光値の読み取ることができる。また、制御ブロック４００は、このように読み出された露光値を、対応する画素ブロック２００における各画素２０１のデジタル画素信号に含めて、外部システムに出力する。これにより、通信速度の低下および消費電力量の増加を抑制することができる。

また、１つの画素ブロック２００に複数の基準画素５１０１を配置することにより、基準画素５１０１に画素欠陥がある場合でも他の基準画素５１０１で補完することができる。また、複数の基準画素５１０１は、異なる行または異なる列に配置してもよい。これにより、画素ブロック２００内での線欠陥により、同一行または同一列に配置された複数の基準画素５１０１の画素欠陥を回避することができる。また、複数の基準画素５１０１は、離間して配置してもよい。これにより、基準画素５１０１をその周辺画素のデジタル画素信号で補完することができる。

図５２は、制御ブロック４００毎の露光値の読み取り例２を示す説明図である。読み取り例２は、図５１に示した読み取り例１とは異なり、制御ブロック４００で露光値を読み取る例である。

画素ブロック２００は、１以上の基準画素５２０２を有する。基準画素５２０２が複数配置されている場合、基準画素５２０２ごとに露光値（たとえば、Ｔｖ０～Ｔｖ８）が異なるように設定される。読み取り例２では、画素ブロック２００内の基準画素５２０２を除く画素領域５２００の露光値を、基準画素５２０２について得られた露光値によって決定する例である。なお、基準画素５２０２は、図５１に示した基準画素５１０１のように遮光されていない。

制御ブロック４００において、自律露光処理部４１１は、基準画素５２０２からのデジタル画素信号の値Ｓ０～Ｓ８と、対象画素領域５２００のデジタル画素信号の値ＳＰと、を取得する。対象画素領域５２００のデジタル画素信号の値ＳＰは、たとえば、対象画素領域５２００内の基準画素５２０２を除く全画素２０１のデジタル画素信号の統計値である。

図５３は、制御ブロック４００毎の露光値の読み取り例２における制御ブロック４００の詳細なブロック構成例を示すブロック図である。図５３では、制御ブロック４００Ａを例に挙げて説明するが、制御ブロック４００Ｂでも、信号処理部４０２と同様の構成を信号処理部１６０２に配置すればよいため、制御ブロック４００Ｂでも実装可能である。制御ブロック４００Ａは、信号処理部４０２（信号入力部４２１、信号変換部４２２、信号出力部４２３）と、自律露光処理部４１１と、露光制御部４１２と、画素駆動部４１３と、のほか、設定部５３００を有する。

設定部５３００は、基準画素５２０２の各々に対し、それぞれ異なるリセットタイミングで露光を開始するリセット信号（ＴＸ２）を生成して出力する。基準画素５２０２の各々は、設定部５３００からのリセット信号が入力されたタイミングで露光（光電変換部３００の蓄積）の開始（終了でもよい）する。

自律露光処理部４１１は、対象画素領域５２００のデジタル画素信号の値ＳＰとの差が最も小さい基準画素５２０２のデジタル画素信号の値を、Ｓ０～Ｓ８の中から特定する。自律露光処理部４１１は、特定した値のデジタル画素信号を出力した基準画素５２０２に設定された露光値（たとえば、Ｔｖ０～Ｔｖ８）を、対象画素領域５２００の露光値に設定する。

対象画素領域５２００内の各画素２０１は、上述したように、自律露光処理部４１１によって設定された露光値にしたがって、リセット駆動、たとえば、露光を開始することになる。

このようにして、制御ブロック４００毎に露光値の読み取ることにより、対応する画素ブロック２００における各画素２０１のデジタル画素信号に露光値を含めて、外部システムに出力することができる。したがって、通信速度の低下および消費電力量の増加を抑制することができる。

また、１つの画素ブロック２００に同一露光値に設定された複数の基準画素５２０２を配置してもよい。これにより、基準画素５２０２に画素欠陥がある場合でも他の基準画素５２０２で保管することができる。また、複数の基準画素５２０２は、異なる行または異なる列に配置してもよい。これにより、画素ブロック２００内での線欠陥により、同一行または同一列に配置された複数の基準画素５２０２の画素欠陥を回避することができる。

＜制御ブロック４００毎自律露光制御における色ずれ軽減＞
撮像素子１００において、Ｒ画素、Ｇ画素およびＢ画素のどれかの色が飽和すると、デモザイク後カラー画像化処理した際に、色ずれが発生する。たとえば、画素ブロック２００内の全画素２０１のデジタル画素信号の平均値では飽和していなくても、ＲＧＢ単色のいずれかの平均値は飽和している場合がある。一方、ＲＧＢ単色に分けて飽和を検出すると、回路規模が増大する。

撮像素子１００は、画素ブロック２００毎に自律露光制御を行うが、このような色ずれなどの画質問題を回避する必要がある。ここでは、画素ブロック２００毎にＲＧＢ各色が飽和しないように、適切な露光時間を設定する撮像素子１００による色ずれ軽減例について説明する。

［色ずれ軽減例１］
図５４は、色ずれ軽減例１における前処理部２３１１の内部構成例を示すブロック図である。前処理部２３１１は、比較器５４０１と、ラッチ回路５４０２と、を有する。比較器５４０１は、Ｒ画素、Ｇ画素、Ｂ画素を区別せずに、画素ブロック２００からのデジタル画素信号（以下、第１画素信号）と、ラッチ回路５４０２でラッチされたデジタル画素信号（以下、第２画素信号）と、を入力する。

比較器５４０１は、第１画素信号と第２画素信号とを比較し、値が大きい方の画素信号をラッチ回路５４０２に出力する。

ラッチ回路５４０２は、コントローラ２３１２からのリセットパルスにより内部をリセットしてから、比較器５４０１からのデジタル画素信号の上書き保存を開始する。ラッチ回路５４０２は、次のリセットパルスの入力前に、１画素ブロック２００分のデジタル画素信号がすべて入力されたときのタイミング信号をコントローラ２３１２から入力して、最終的に保持したデジタル画素信号を露光値演算部２３１３に出力する。

露光値演算部２３１３に出力されるデジタル画素信号は、フレームごとに画素ブロック２００における最大値をとるデジタル画素信号である。これにより、制御ブロック４００は、担当する画素ブロック２００について、フレームごとにＲＧＢ各色が飽和しないように、適切な露光値を算出することができる。したがって、撮像素子１００からの出力画像データにおける色ずれを画素ブロック２００ごとに抑制することができる。

［色ずれ軽減例２］
色ずれ軽減例２は、画素ブロック２００に１以上のホワイト画素を配置した例である。ホワイト画素は、カラーフィルタ７０３の替わりに透明フィルタを有する画素２０１である。

図５５は、色ずれ軽減例２における画素ブロック２００の一例を示す説明図である。図５５において、画素２０１内のＲはＲ（赤）画素、ＢはＢ（青）画素、Ｇａ、ＧｂはＧ（緑）画素、Ｗはホワイト画素を示す。左半分が黒の画素２０１は、ＡＦ画素である。ＡＦ画素内のアルファベットはＷであるため、その画素２０１は、ＡＦ画素であり、かつ、ホワイト画素である。ＡＦ画素がない画素ブロック２００もある。

前処理部２３１１は、Ｒ画素、Ｂ画素、Ｇａ画素、Ｇｂ画素のデジタル画素信号を廃棄する。画素ブロック２００内にホワイト画素が１個のみ配置されている場合、前処理部２３１１は、ホワイト画素のデジタル画素信号を露光値演算部２３１３に出力する。画素ブロック２００内にホワイト画素が２以上配置されている場合、前処理部２３１１は、２以上のホワイト画素のデジタル画素信号の値の最大値または平均値を算出し、露光値演算部２３１３に出力する。

ホワイト画素はＲ画素、Ｂ画素、Ｇａ画素、Ｇｂ画素のように色による影響を受けないため、ホワイト画素のデジタル画素信号を露光制御に用いることにより、画素ブロック２００におけるＲＧＢ単色での飽和を抑制することができる。

また、画素ブロック２００にＡＦ画素が含まれる場合は、ＡＦ画素をホワイト画素と兼用することにより、ＲＧＢ画素をホワイト画素に置き換える数を抑制することができる。また、画素ブロック２００において、複数のホワイト画素は離散的に配置してもよい。またこの場合、複数のホワイト画素は、異なる行または異なる列に配置してもよい。これにより、画素ブロック２００内での線欠陥により、同一行または同一列に配置された複数のホワイト画素の画素欠陥を回避することができる。また、複数のホワイト画素は、離間して配置してもよい。これにより、ホワイト画素をその周辺画素のデジタル画素信号で補完することができる。

また、複数のホワイト画素は、感度が複数段調整された画素２０１でもよい。具体的には、たとえば、ホワイト画素にＮＤフィルタや遮光メタルを用いてもよい。遮光メタルで感度調整する場合は、ＡＦ画素に設定してもよい。この場合、遮光メタルの行方向の幅は、レンズの主光線角度が大きいほど広く設定してもよい。これにより、ＡＦ画素の位相差検出精度が向上する。

［色ずれ軽減例３］
画素ブロック２００内の欠陥画素は飽和するため、前処理部２３１１が欠陥画素のデジタル画素信号を用いて前処理すると露光時間が短く設定されてしまう。したがって、色ずれ軽減例３では、前処理部２３１１で欠陥画素のデジタル画素信号を除去する例について説明する。

図５６は、色ずれ軽減例３における前処理部２３１１の内部構成例を示すブロック図である。前処理部２３１１は、出荷時に想定される欠陥画素数をｄ（ｄは１以上の整数）とすると、欠陥画素のデジタル画素信号を保持するデータ保持部を（ｄ＋１）個直列接続する。図５６では、ｄ＝２とした例であり、３段のデータ保持部５６０１，５６０２，５６０３を有する。

データ保持部５６０１，５６０２，５６０３は、比較器５６１１，５６２１，５６３１とラッチ回路５６１２，５６２２，５６３２とを有する。

データ保持部５６０１において、比較器５６１１は、Ｒ画素、Ｇ画素、Ｂ画素を区別せずに、画素ブロック２００からのデジタル画素信号（以下、第１画素信号）と、ラッチ回路５６１２でラッチされたデジタル画素信号（以下、第２画素信号）と、を入力する。

比較器５６１１は、第１画素信号と第２画素信号とを比較し、値が大きい方の画素信号の値をラッチ回路５６１２に出力する。ラッチ回路５６１２は、コントローラ２３１２からのリセットパルスにより内部をリセットしてから、比較器５６１１からのデジタル画素信号の上書き保存を開始する。ラッチ回路５４０２は、次のリセットパルスの入力前に、１画素ブロック２００分のデジタル画素信号がすべて入力されたときのタイミング信号をコントローラ２３１２から入力して、最終的に保持したデジタル画素信号を露光値演算部２３１３に出力する。

すなわち、あるフレームについて、画素ブロック２００内の全画素２０１のデジタル画素信号が第１画素信号として比較器５６１１に入力されると、全画素２０１のデジタル画素信号の中で最大値のデジタル画素信号がラッチ回路５６１２に保持されることになる。

データ保持部５６０２において、比較器５６２１およびラッチ回路５６２２は、ラッチ回路５６１２に保持されなかったデジタル画素信号について、比較器５６１１およびラッチ回路５６１２と同じ動作を実行する。

これにより、あるフレームについて、画素ブロック２００内のラッチ回路５６１２に保持されなかったデジタル画素信号が第１画素信号として比較器５６２１に入力されると、ラッチ回路５６１２に保持されなかったデジタル画素信号の中で最大値のデジタル画素信号がラッチ回路５６２２に保持されることになる。

データ保持部５６０３についても、比較器５６３１およびラッチ回路５６３２は、ラッチ回路５６１２，５６２２に保持されなかったデジタル画素信号について、比較器５６１１およびラッチ回路５６１２と同じ動作を実行する。

これにより、あるフレームについて、画素ブロック２００内のラッチ回路５６１２，５６２２に保持されなかったデジタル画素信号が第１画素信号として比較器５６３１に入力されると、ラッチ回路５６１２，５６２２に保持されなかったデジタル画素信号の中で最大値のデジタル画素信号がラッチ回路５６３２に保持されることになる。

あるフレームについて、画素ブロック２００内の全画素２０１のデジタル画素信号の値のうち、最大値はラッチ回路５６１２に保持され、２番目に大きい値はラッチ回路５６２２に保持され、３番目に大きい値はラッチ回路５６３２に保持される。

したがって、前処理部２３１１が、ｄ（＝２）個の欠陥画素を除く最大値を出力したい場合、ラッチ回路５６３２に保持されたデジタル画素信号の値を露光値演算部２３１３に出力することになる。

また、比較器５６２１の出力端子は、スイッチ５６１０を介して、比較器５６３１の入入力端子および平均値算出部５６００に切替可能に接続されている。スイッチ５６１０は、コントローラ２３１２により切替制御される。スイッチ５６１０により比較器５６２１，５６３１が接続されると、上述したようにラッチ回路５６３２に保持されたデジタル画素信号の値が露光値演算部２３１３に出力される。

スイッチ５６１０により比較器５６２１と平均値算出部５６００とが接続されると、平均値算出部５６００は、ラッチ回路５６１２，５６２２，５６３２に保持されなかったデジタル画素信号の値の平均値を算出し、算出した平均値を露光値演算部２３１３に出力する。

これにより、欠陥画素数ｄを考慮した前処理が可能となり、欠陥画素のデジタル画素信号を除去することができる。したがって、撮像素子１００からの出力画像データにおける色ずれを画素ブロック２００ごとに抑制することができる。

［色ずれ軽減例４］
色ずれ軽減例４は、色ずれ軽減例３の変形例である。色ずれ軽減例３では、出荷時の欠陥画素数ｄを考慮した前処理部２３１１の回路構成であったが、色ずれ軽減例４では、出荷時のみならず使用時のキャリブレーション時において欠陥画素数ｄを考慮した構成例である。

図５７は、色ずれ軽減例４における撮像素子１００の内部構成例を示すブロック図である。図５７において、制御ブロック４００ａは画素ブロック２００ａを制御し、制御ブロック４００ｂは画素ブロック２００ｂを制御し、制御ブロック４００ｃは画素ブロック２００ｃを制御する。制御ブロック４００ａ，４００ｂ，４００ｃは、第２半導体基板１２０において通信可能に接続される。

制御ブロック４００ａ，４００ｂ，４００ｃはそれぞれ、自律露光処理部４１１ａ，４１１ｂ，４１１ｃと、露光制御部４１２ａ，４１２ｂ，４１２ｃと、記憶部５７００ａ，５７００ｂ，５７００ｃと、を有する。

ここで、画素ブロック２００ａ，２００ｃは、許容数ｔ（ｔは０以上の整数）以下の欠陥画素を有し、画素ブロック２００ｂに許容数を超えた数の欠陥画素を有するものとする。許容数ｔはあらかじめ設定される値である。記憶部５７００ａ，５７００ｂ，５７００ｃには、画素ブロック２００ａ，２００ｂ，２００ｃの欠陥画素数が記憶される。欠陥画素数の初期値は出荷時の値であり、画素ブロック２００ａ，２００ｂ，２００ｃごとに設定されるが、使用時のキャリブレーションにより更新可能である。

画素ブロック２００ｂは、許容数ｔを超えた数の欠陥画素を含むため、制御ブロック４００ｂは、画素ブロック２００ｂからのデジタル画素信号から露光値を算出せず、隣り合う画素ブロック２００ａ，２００ｃのいずれかの制御ブロック４００が算出した露光値を取得する。たとえば、制御ブロック４００ｂは、欠陥画素数が少ない方の隣り合う画素ブロック２００を制御する制御ブロック４００が算出した露光値を取得する。このように、欠陥画素数が許容数以下の隣り合う画素ブロック２００ａ，２００ｃの露光値を流用することにより、画素ブロック２００ｂの色連れを抑制することができる。

なお、隣り合う画素ブロック２００とは、図５７では、画素ブロック２００ｂの左右の画素ブロック２００ａ，２００ｃであるが、図示しない上下の画素ブロック２００を含んでもよい。また、画素ブロック２００ｂの周囲８画素ブロックでもよい。

また、隣り合う画素ブロック２００のいずれも欠陥画素数が許容数ｔを超えている場合、制御ブロック４００ｂは、２画素ブロック以上離れた画素ブロック群のうち、最も近くかつ欠陥画素数が許容数ｔ以下の画素ブロック２００を制御する制御ブロック４００が算出した露光値を取得すればよい。

＜半導体基板間の接合部６１０の不良解析＞
つぎに、半導体基板間の接合パッドの不良解析について説明する。半導体基板間の接合部６１０の接合不良による歩留まり低下の回避策として、半導体基板間を通る１つの信号経路に対して複数の接合部６１０を設ける手法がある。しかし、個々の接合部６１０の接合良否の検出が困難である。

本例では、半導体基板間を接合する接合部６１０ごとに制御スイッチを設け、制御スイッチを切り替えて動作確認を可能にすることで、半導体基板間の接合部６１０の不良解析を実現する。

［画素駆動信号線における半導体基板間の接合パッド７１４の不良解析例］
図５８は、画素駆動信号線における半導体基板間の接合パッド７１４の不良解析例を示す回路図である。第１半導体基板１１０の行方向の複数の画素２０１と第２半導体基板１２０の画素駆動部４１３とは、画素駆動信号線５８０３によって接続されている。第１半導体基板１１０と第２半導体基板１２０との間の境界面７２０には、複数の接合部６１０Ａ，６１０Ｂが設けられる。

接合部６１０Ａ，６１０Ｂはそれぞれ、一対の接合パッド７１４ａ，７１４ｂにより構成される。接合パッド７１４ａは第１半導体基板１１０に設けられ、接合パッド７１４ｂは第２半導体基板１２０に設けられる。画素駆動信号線５８０３は、接合部６１０Ａを通る信号経路と、接合部６１０Ｂを通る信号経路と、を有する。

第２半導体基板１２０において、２つの接合パッド７１４ｂと画素駆動部４１３との間には、テスト回路５８００が設けられる。テスト回路５８００は、２つのスイッチ５８０１Ａ，５８０１Ｂを有する。画素駆動部４１３からの画素制御信号は振幅が大きいため、スイッチ５８０１Ａ，５８０１Ｂは、ＣＭＯＳスイッチで構成される。また、第１半導体基板１１０はＮＭＯＳだけの画素専用プロセスで構成されるため、ＣＭＯＳスイッチで構成されるスイッチ５８０１Ａ，５８０１Ｂは、第２半導体基板１２０に設けられる。

スイッチ５８０１Ａは、画素駆動部４１３と接合部６１０Ａとの間に設けられ、画素駆動信号線５８０３によって接続される。スイッチ５８０１Ｂは、画素駆動部４１３と接合部６１０Ｂとの間に設けられ、画素駆動信号線５８０３によって接続される。また、スイッチ５８０１Ａ，５８０１Ｂのゲート端子はそれぞれ、スイッチ制御線５８０２によって画素駆動部４１３に接続される。

画素駆動部４１３から制御信号がスイッチ５８０１Ａのゲート端子に入力されると、スイッチ５８０１Ａは、画素駆動部４１３からの画素駆動信号を接合部６１０Ａに出力する。画素駆動部４１３から制御信号がスイッチ５８０１Ｂのゲート端子に入力されると、スイッチ５８０１Ｂは、画素駆動部４１３からの画素駆動信号を接合部６１０Ｂに出力する。

出荷前の動作確認において、スイッチ５８０１Ａ，５８０１Ｂのうちスイッチ５８０１Ａのゲート端子にのみ、画素駆動部４１３からスイッチ制御線５８０２を介して制御信号を与え、画素駆動部４１３からの画素駆動信号が接合部６１０Ａを通過して行方向の複数の画素２０１に到達するか確認する。同様に、スイッチ５８０１Ｂのゲート端子にのみ、画素駆動部４１３からスイッチ制御線５８０２を介して制御信号を与え、画素駆動部４１３からの画素駆動信号が接合部６１０Ｂを通過して行方向の複数の画素２０１に到達するか確認する。

画素駆動信号線５８０３の接合部６１０Ａ、６１０Ｂを通る２つの信号経路の少なくとも一方で導通が検出されれば、画素駆動部４１３と行方向の複数の画素２０１との間の接合は良好と判断される。

［信号線２０２における半導体基板間の接合パッド７１４の不良解析例］
図５９は、信号線２０２における半導体基板間の接合パッド７１４の不良解析例１を示す回路図である。第１半導体基板１１０の画素２０１と第２半導体基板１２０の画素駆動部４１３とは、信号線２０２によって接続されている。信号線２０２は、列方向のｍ個の画素２０１で共有される。

図５８と同様、第１半導体基板１１０と第２半導体基板１２０との間の境界面７２０には、複数の接合部６１０Ａ，６１０Ｂが設けられる。接合部６１０Ａ，６１０Ｂはそれぞれ、一対の接合パッド７１４ａ，７１４ｂにより構成される。接合パッド７１４ａは第１半導体基板１１０に設けられ、接合パッド７１４ｂは第２半導体基板１２０に設けられる。信号線２０２は、接合部６１０Ａを通る信号経路と、接合部６１０Ｂを通る信号経路と、を有する。

テスト回路５８００は、たとえば、信号入力部４２１に設けられる。画素構造の対称性やトランジスタの数を考慮すると、テスト回路５８００は第２半導体基板１２０に設けるのが好ましい。すなわち、テスト回路５８００が第１半導体基板１１０に設けられると、列方向の複数の画素２０１のうち第２半導体基板１２０に最も近い画素２０１とそれ以外の画素２０１とで画素構造のレイアウトやトランジスタ数が異なり、製造の歩留まりが低下するからである。

スイッチ５８０１Ａは、画素駆動部４１３と接合部６１０Ａとの間に設けられ、信号線２０２によって接続される。スイッチ５８０１Ｂは、画素駆動部４１３と接合部６１０Ｂとの間に設けられ、信号線２０２によって接続される。また、スイッチ５８０１Ａ，５８０１Ｂのゲート端子はそれぞれ、スイッチ制御線５８０２によって画素駆動部４１３に接続される。

画素駆動部４１３から制御信号がスイッチ５８０１Ａのゲート端子に入力されると、スイッチ５８０１Ａは画素２０１からのアナログ画素信号を接合部６１０Ａを介して信号変換部４２２に出力する。画素駆動部４１３から制御信号がスイッチ５８０１Ｂのゲート端子に入力されると、スイッチ５８０１Ｂは画素２０１からのアナログ画素信号を、接合部６１０Ｂを介して信号変換部４２２に出力する。

出荷前の動作確認において、スイッチ５８０１Ａ，５８０１Ｂのうちスイッチ５８０１Ａのゲート端子にのみ、画素駆動部４１３からスイッチ制御線５８０２を介して制御信号を与え、画素２０１からのアナログ画素信号が接合部６１０Ａを通過して信号変換部４２２に到達するか確認する。同様に、スイッチ５８０１Ｂのゲート端子にのみ、画素駆動部４１３からスイッチ制御線５８０２を介して制御信号を与え、画素２０１からのアナログ画素信号が接合部６１０Ｂを通過して信号変換部４２２に到達するか確認する。

信号線２０２の接合部６１０Ａ、６１０Ｂを通る２つの信号経路の少なくとも一方で導通が検出されれば、画素２０１と信号変換部４２２との間の接合は良好と判断される。

図６０は、信号線２０２における半導体基板間の接合パッド７１４の不良解析例２－１を示す回路図である。図５９の不良解析例１では、テスト回路５８００を第２半導体基板１２０に設けたが、図６０の不良解析例２－１は、テスト回路５８００を第１半導体基板１１０に設ける。第２半導体基板１２０の回路規模が増大する場合に有効である。具体的には、たとえば、第１半導体基板１１０は、ＦＤ共有画素群６０００を有する。ＦＤ共有画素群６０００は、ＦＤ３０３および画素出力部３０５を複数（図６０では４個）の光電変換部３００で共有する。

画素出力部３０５は、増幅部３５１および選択部３５２Ａ，３５２Ｂを有し、テスト回路５８００を構成する。選択部３５２Ａ，３５２Ｂがテスト回路５８００におけるスイッチとなる。接合部６１０Ａは、選択部３５２Ａと信号入力部４２１との間を接続する。接合部６１０Ｂは、選択部３５２Ｂと信号入力部４２１との間を接続する。

選択制御信号φＳＥＬが選択部３５２Ａのゲート端子に入力されると、選択部３５２ＡはＦＤ共有画素群６０００からのアナログ画素信号を接合部６１０Ａを介して信号変換部４２２に出力する。選択制御信号φＳＥＬが選択部３５２Ｂのゲート端子に入力されると、選択部３５２ＢはＦＤ共有画素群６０００からのアナログ画素信号を、接合部６１０Ｂを介して信号変換部４２２に出力する。

出荷前の動作確認において、選択部３５２Ａ，３５２Ｂのうち選択部３５２Ａのゲート端子にのみ選択制御信号φＳＥＬを与え、ＦＤ共有画素群６０００からのアナログ画素信号が接合部６１０Ａを通過して信号変換部４２２に到達するか確認する。同様に、選択部３５２Ｂのゲート端子にのみ選択制御信号φＳＥＬを与え、ＦＤ共有画素群６０００からのアナログ画素信号が接合部６１０Ｂを通過して信号変換部４２２に到達するか確認する。

信号線２０２の接合部６１０Ａ、６１０Ｂを通る２つの信号経路の少なくとも一方で導通が検出されれば、ＦＤ共有画素群６０００と信号変換部４２２との間の接合は良好と判断される。

図６１は、信号線２０２における半導体基板間の接合パッド７１４の不良解析例２－２を示す回路図である。図６０の不良解析例２－１では、ＦＤ共有画素群６０００の場合について説明したが、図６１の不良解析例２－２は、画素２０１ごとにＡＤＣ５００を有する場合の例である。この場合も、信号線２０２の接合部６１０Ａ、６１０Ｂを通る２つの信号経路の少なくとも一方で導通が検出されれば、画素２０１と信号変換部４２２との間の接合は良好と判断される。

［複数回路間で信号経路を共有した場合の半導体基板間の接合パッドの不良解析例］
図６２は、複数回路間で信号経路を共有した場合の半導体基板間の接合パッドの不良解析例を示す回路図である。図６２では、半導体基板６２００Ａ，６２００Ｂ間の接合パッドの不良解析例を示す。半導体基板６２００Ａが第１半導体基板１１０であれば、半導体基板６２００Ｂは第２半導体基板１２０であり、半導体基板６２００Ａが第２半導体基板１２０であれば、半導体基板６２００Ｂは第３半導体基板１３０である。

半導体基板６２００Ａは、回路Ａ１，Ａ２を有する。半導体基板６２００Ａが第１半導体基板１１０であれば、回路Ａ１，Ａ２は、たとえば、画素２０１である。半導体基板６２００Ａが第２半導体基板１２０であれば、回路Ａ１，Ａ２は、たとえば、ＡＤＣ５００である。

半導体基板６２００Ｂは、回路Ｂ１，Ｂ２を有する。半導体基板６２００Ｂが第１半導体基板１１０であれば、回路Ｂ１，Ｂ２は、たとえば、ＡＤＣ５００である。半導体基板６２００Ｂが第３半導体基板１３０であれば、回路Ｂ１，Ｂ２は、たとえば、データ処理部１０３内のデジタル回路である。

第１半導体基板１１０と第２半導体基板１２０との間の境界面６２１０には、接合部６２０１Ｐ，６２０１Ｑ，６２０２Ｐ，６２０２Ｑが設けられる。接合部６２０１Ｐ，６２０１Ｑ，６２０２Ｐ，６２０２Ｑはそれぞれ、一対の接合パッド７１４ａ，７１４ｂにより構成される。接合パッド７１４ａは半導体基板６２００Ａに設けられ、接合パッド７１４ｂは半導体基板６２００Ｂに設けられる。

境界面６２１０をはさんだ半導体基板６２００Ａ，６２００Ｂ間には、テスト回路６２２０が設けられる。テスト回路６２２０は、回路Ａ１，Ｂ１間の一対の接合パッド７１４ａ，７１４ｂの不良解析をおこなう第１テスト回路６２２１と、回路Ａ２，Ｂ２間の一対の接合パッド７１４ａ，７１４ｂの不良解析をおこなう第２テスト回路６２２２と、第１テスト回路６２２１および第２テスト回路６２２２を接続する接続配線６２２３と、を有する。

第１テスト回路６２２１は、回路Ａ１，Ｂ１間で接合部６２０１Ｐを介して直列接続されたスイッチＳＷ１Ａ１，ＳＷ１Ｂ１と、回路Ａ１，Ｂ１間で接合部６２０１Ｑを介して直列接続されたスイッチＳＷ１Ａ２，ＳＷ１Ｂ２と、を並列接続した回路である。

第２テスト回路６２２２は、回路Ａ２，Ｂ２間で接合部６２０２Ｐを介して直列接続されたスイッチＳＷ２Ａ１，ＳＷ２Ｂ１と、回路Ａ２，Ｂ２間で接合部６２０２Ｑを介して直列接続されたスイッチＳＷ２Ａ２，ＳＷ２Ｂ２と、を並列接続した回路である。

接続配線６２２３は、半導体基板６２００Ａにおいて第１テスト回路６２２１のスイッチＳＷ１Ａ２と第２テスト回路６２２２のスイッチＳＷ２Ａ１とを接続し、半導体基板６２００Ｂにおいて第１テスト回路６２２１のスイッチＳＷ１Ｂ２と第２テスト回路６２２２のスイッチＳＷ２Ｂ１とを接続する。

図６２および図６３において、回路Ａ１、スイッチＳＷ１Ａ１、接合部６２０１Ｐ、スイッチＳＷ１Ｂ１、および回路Ｂ１を辿る経路を第１配線と称す。回路Ａ１、スイッチＳＷ１Ａ１、接合部６２０１Ｑ、スイッチＳＷ１Ｂ１、および回路Ｂ１を辿る経路を第２配線と称す。回路Ａ２、スイッチＳＷ２Ａ１、接合部６２０２Ｐ、スイッチＳＷ２Ｂ１、および回路Ｂ２を辿る経路を第３配線と称す。回路Ａ２、スイッチＳＷ２Ａ２、接合部６２０２Ｑ、スイッチＳＷ２Ｂ２、および回路Ｂ２を辿る経路を第４配線と称す。

第１テスト回路６２２１において、スイッチＳＷ１Ａ１，ＳＷ１Ｂ１のゲートをＯＮにし、かつ、スイッチＳＷ１Ａ２，ＳＷ１Ｂ２のゲートをＯＦＦにすることにより、第１配線の回路Ａ１，Ｂ１間で導通するか否かについての接合部６２０１Ｐの不良解析が実行される。

同様に、スイッチＳＷ１Ａ２，ＳＷ１Ｂ２のゲートをＯＮにし、かつ、スイッチＳＷ１Ａ１，ＳＷ１Ｂ１のゲートをＯＦＦにすることにより、第２配線の回路Ａ１，Ｂ１間で導通するか否かについての接合部６２０１Ｑの不良解析が実行される。

第２テスト回路６２２２において、スイッチＳＷ２Ａ１，ＳＷ２Ｂ１のゲートをＯＮにし、かつ、スイッチＳＷ２Ａ２，ＳＷ２Ｂ２のゲートをＯＦＦにすることにより、第３配線の回路Ａ２，Ｂ２間で導通するか否かについての接合部６２０２Ｐの不良解析が実行される。

同様に、スイッチＳＷ２Ａ２，ＳＷ２Ｂ２のゲートをＯＮにし、かつ、スイッチＳＷ２Ａ１，ＳＷ２Ｂ１のゲートをＯＦＦにすることにより、第４配線の回路Ａ２，Ｂ２間で導通するか否かについての接合部６２０２Ｑの不良解析が実行される。

図６３は、複数回路間で信号経路を共有した場合の半導体基板間の接合パッドの不良解析後における設定例を示す回路図である。図６２での不良解析により、たとえば、接合部６２０２Ｐ，６２０２Ｑで接合不良が検出されたとする。この場合、第２テスト回路６２２２における第３配線および第４配線では、回路Ａ２，Ｂ２間の信号伝送ができない。したがって、第１テスト回路６２２１では、スイッチＳＷ１Ａ１，ＳＷ１Ｂ１をＯＮにして、回路Ａ１，Ｂ１間を第１配線６３０１で伝送可能にする。

また、第１テスト回路６２２１は、スイッチＳＷ１Ａ２，ＳＷ１Ｂ２をＯＦＦにし、第２テスト回路６２２２は、スイッチＳＷ２Ａ１，ＳＷ２Ｂ１をＯＮにし、かつ、スイッチＳＷ２Ａ２，ＳＷ２Ｂ２をＯＦＦにし、接続配線６２２３は、スイッチＳＷ３Ａ，ＳＷ３ＢをＯＮにする。これにより、回路Ａ２，Ｂ２間を、不良解析で合格した接合部６００１Ｑを経由する迂回経路６３０２で伝送可能にする。このように、隣り合う回路の経路を流用することにより、接合パッド７１４の不良時における導通不良を回避することができる。

［複数回路間で接合部を共有した場合の半導体基板間の接合パッドの不良解析例］
図６４は、複数回路間で接合部を共有した場合の半導体基板間の接合パッドの不良解析例１を示す回路図であり、図６５は、複数回路間で接合部を共有した場合の半導体基板間の接合パッドの不良解析例２を示す回路図である。図６４および図６５は同一回路構成であるが、不良検出された接合部が異なる。まず、図６４および図６５の回路構成について説明する。

テスト回路６４００は、半導体基板６２００ＡのスイッチＳＷ１，ＳＷ２，ＳＷ３と、半導体基板６２００ＢのスイッチＳＷ４，ＳＷ５，ＳＷ６と、を有する。境界面６２１０には接合部６４０１～６４０３が設けられている。

スイッチＳＷ１は、回路Ａ１と接合部６４０１の接合パッド７１４ａとの接続と、図示しない他の回路と接合部６４０１の接合パッド７１４ａとの接続と、を切り替える。

スイッチＳＷ２は、回路Ａ１と接合部６４０３の接合パッド７１４ａとの接続と、回路Ａ２と接合部６４０３の接合パッド７１４ａとの接続と、を切り替える。

スイッチＳＷ３は、回路Ａ２と接合部６４０２の接合パッド７１４ａとの接続と、図示しない他の回路と接合部６４０２の接合パッド７１４ａとの接続と、を切り替える。
する。

スイッチＳＷ４は、回路Ｂ１と接合部６４０１の接合パッド７１４ａとの接続と、図示しない他の回路と接合部６４０１の接合パッド７１４ｂとの接続と、を切り替える。

スイッチＳＷ５は、回路Ｂ１と接合部６４０３の接合パッド７１４ｂとの接続と、回路Ｂ２と接合部６４０３の接合パッド７１４ｂとの接続と、を切り替える。

スイッチＳＷ６は、回路Ｂ２と接合部６４０２の接合パッド７１４ｂとの接続と、図示しない他の回路と接合部６４０２の接合パッド７１４ｂとの接続と、を切り替える。

図６４および図６５において、回路Ａ１、スイッチＳＷ１、接合部６４０１、スイッチＳＷ４、および回路Ｂ１を辿る経路を第１配線と称す。回路Ａ２、スイッチＳＷ３、接合部６４０２、スイッチＳＷ６、および回路Ｂ２を辿る経路を第２配線と称す。

回路Ａ１、スイッチＳＷ２、接合部６４０３、スイッチＳＷ５、および、回路Ｂ１を辿る経路を第３配線と称す。回路Ａ１、スイッチＳＷ２、接合部６４０３、スイッチＳＷ５、および、回路Ｂ２を辿る経路を第４配線と称す。

回路Ａ２、スイッチＳＷ２、接合部６４０３、スイッチＳＷ５、および回路Ｂ１を辿る経路を第５配線と称す。回路Ａ２、スイッチＳＷ２、接合部６４０３、スイッチＳＷ５、および回路Ｂ２を辿る経路を第６配線と称す。

図６４において、テスト回路６４００による不良解析により、接合部６４０１で接合不良が検出されたとする。この場合、スイッチＳＷ１，ＳＷ４は非接続とし、スイッチＳＷ２で回路Ａ１と接合部６４０３の接合パッド７１４ａとを接続し、スイッチＳＷ５で回路Ｂ１と接合部６４０３の接合パッド７１４ｂとを接続することで、第３配線を形成する。

また、スイッチＳＷ３で回路Ａ２と接合部６４０２の接合パッド７１４ａとを接続し、スイッチＳＷ６で回路Ｂ２と接合部６４０２の接合パッド７１４ｂとを接続することで、第２配線を形成する。

これにより、回路Ａ１，Ｂ１間では接合部６４０３を介して第３配線で信号伝送され、回路Ａ２，Ｂ２間では接合部６４０２を介して第２配線で信号伝送される。

図６５において、テスト回路６４００による不良解析により、接合部６４０３で接合不良が検出されたとする。この場合、スイッチＳＷ２，ＳＷ５は非接続とし、スイッチＳＷ１で回路Ａ１と接合部６４０１の接合パッド７１４ａとを接続し、スイッチＳＷ４で回路Ｂ１と接合部６４０１の接合パッド７１４ｂとを接続することで、第１配線が形成される。

また、スイッチＳＷ３で回路Ａ２と接合部６４０２の接合パッド７１４ａとを接続し、スイッチＳＷ６で回路Ｂ２と接合部６４０２の接合パッド７１４ｂとを接続ことで、第２配線が形成される。

これにより、回路Ａ１，Ｂ１間では接合部６４０１を介して第１配線で信号伝送され、回路Ａ２，Ｂ２間では接合部６４０３を介して第２配線で信号伝送される。

このようにして、半導体基板６２００Ａ，６２００Ｂ間の接合部６４０１～６４０３の接合不良を検出し、合格した接合部を用いて信号伝送を行うことができる。

図６６は、実施例に係る撮像装置６６００の構成例を示すブロック図である。撮像装置６６００は、撮像素子１００と、システム制御部６６０１と、駆動部６６０２と、測光部６６０３と、ワークメモリ６６０４と、記録部６６０５と、表示部６６０６と、操作部６６０８と、駆動部６６１４と、撮影レンズ６６２０とを備える。

撮影レンズ６６２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へと導く。撮影レンズ６６２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ６６２０は、撮像装置６６００に対して着脱できる交換式レンズであってもよい。なお、図６６では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ６６２０を代表して表している。

駆動部６６１４は、撮影レンズ６６２０を駆動する。たとえば、駆動部６６１４は、撮影レンズ６６２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部６６１４は、撮影レンズ６６２０内の虹彩絞りを駆動して撮像素子１００に入射する被写体光束の光量を制御してよい。

駆動部６６０２は、システム制御部６６０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部６６０８は、レリーズボタン等により撮像者からの指示を受け付ける。

撮像素子１００は、画素信号をシステム制御部６６０１の画像処理部６６１１へ引き渡す。画像処理部６６１１は、ワークメモリ６６０４をワークスペースとして種々の画像処理を施した画像データを生成する。たとえば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部６６０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部６６０６に表示される。

測光部６６０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部６６０３は、たとえば１００万画素程度のＡＥセンサを含む。システム制御部６６０１の演算部６６１２は、測光部６６０３の出力を受けてシーンの領域ごとの輝度を算出する。

演算部６６１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部６６０３は撮像素子１００で兼用してもよい。なお、演算部６６１２は、撮像装置６６００を動作させるための各種演算も実行する。駆動部６６０２は、一部または全部が撮像素子１００に搭載されてよい。システム制御部６６０１の一部が撮像素子１００に搭載されてもよい。

なお、本発明は上記の内容に限定されるものではなく、これらを任意に組み合わせたものであってもよい。また、本発明の技術的思想の範囲で考えられるその他の態様も本発明の範囲に含まれる。

１００、１００Ａ、１００Ｂ 撮像素子、１０１ 画素部、１０２ 制御回路部、１０３ データ処理部、１１０ 第１半導体基板、１２０ 第２半導体基板、１２１ 周辺回路部、１３０ 第３半導体基板、２００ 画素ブロック、２０１ 画素、２０２ 信号線、２１０ 画素群、３００ 光電変換部、３０１ 転送部、３０２ 排出部、３０４ リセット部、３０５ 画素出力部、３０６ 負荷電流源、３１０ 読出部、３５１ 増幅部、３５２ 選択部、４００、４００Ａ、４００Ｂ 制御ブロック、４０１ 画素制御部、４０２ 信号転送部、４１１ 自律露光処理部、４１２ 露光制御部、４１３ 画素駆動部、４２１ 信号入力部、４２２ 信号処理部、４２３ 信号出力部

Claims (57)

1. 光を電荷に変換する光電変換部を含む複数の画素を有する第１半導体基板と、
   制御回路部と前記制御回路部の外側に配置される周辺回路部とを有する第２半導体基板と、を有し、
   前記制御回路部は、
   複数の前記画素のうち第１画素から読み出された第１信号を用いて演算を行う第１演算回路と、前記第１画素の前記光電変換部で変換された電荷を蓄積する蓄積時間を制御する第１露光制御回路と、を含む第１画素制御部と、
   複数の前記画素のうち第２画素から読み出された第２信号を用いて演算を行う第２演算回路と、前記第２画素の前記光電変換部で変換された電荷を蓄積する蓄積時間を制御する第２露光制御回路と、を含む第２画素制御部と、を有し、
   前記周辺回路部は、
   前記第１画素から読み出された第１信号を用いて演算を行う第１周辺演算回路と、
   前記第２画素から読み出された第２信号を用いて演算を行う第２周辺演算回路と、を有し、
   前記第１露光制御回路は、前記第１演算回路または前記第１周辺演算回路のいずれかによる第１演算結果に基づいて、前記第１画素の前記光電変換部で変換された電荷を蓄積する蓄積時間を制御し、
   前記第２露光制御回路は、前記第２演算回路または前記第２周辺演算回路のいずれかによる第２演算結果に基づいて、前記第２画素の前記光電変換部で変換された電荷を蓄積する蓄積時間を制御する、
   撮像素子。
2. 請求項１に記載の撮像素子であって、
   前記画素は、前記光電変換部の電荷を排出する排出部を有し、
   前記第１露光制御回路は、前記第１演算結果に基づいて、前記第１画素の前記排出部を制御し、
   前記第２露光制御回路は、前記第２演算結果に基づいて、前記第２画素の前記排出部を制御する、
   撮像素子。
3. 請求項１に記載の撮像素子であって、
   前記第１露光制御回路は、前記第１演算結果に基づいて、前記第１画素の前記光電変換部で電荷の蓄積を開始するタイミングを制御し、
   前記第２露光制御回路は、前記第２演算結果に基づいて、前記第２画素の前記光電変換部で電荷の蓄積を開始するタイミングを制御する、
   撮像素子。
4. 請求項１に記載の撮像素子であって、
   前記画素は、前記光電変換部の電荷を転送する転送部を有し、
   前記第１露光制御回路は、前記第１演算結果に基づいて、前記第１画素の前記転送部を制御し、
   前記第２露光制御回路は、前記第２演算結果に基づいて、前記第２画素の前記転送部を制御する撮像素子。
5. 請求項１に記載の撮像素子であって、
   前記第１露光制御回路は、前記第１演算結果に基づいて、前記第１画素の前記光電変換部で電荷の蓄積を終了するタイミングを制御し、
   前記第２露光制御回路は、前記第２演算結果に基づいて、前記第２画素の前記光電変換部で電荷の蓄積を終了するタイミングを制御する、
   撮像素子。
6. 請求項１に記載の撮像素子であって、
   前記制御回路部は、前記第１信号をデジタル信号に変換するための第１変換部と、前記第２信号をデジタル信号に変換するための第２変換部とを有する、
   撮像素子。
7. 請求項６に記載の撮像素子であって、
   前記制御回路部は、前記第１変換部によりデジタル信号に変換された前記第１信号を記憶する第１記憶部と、前記第２変換部によりデジタル信号に変換された前記第２信号を記憶する第２記憶部とを有する、
   撮像素子。
8. 請求項１に記載の撮像素子であって、
   前記周辺回路部は、前記第１信号をデジタル信号に変換するための第１変換部と、前記第２信号をデジタル信号に変換するための第２変換部とを有する、
   撮像素子。
9. 請求項１に記載の撮像素子であって、
   前記第１画素および前記第２画素は、列方向に配列されている、
   撮像素子。
10. 請求項９に記載の撮像素子であって、
    前記第１画素は、前記第２画素と同一の列に配列されている、
    撮像素子。
11. 請求項１０に記載の撮像素子であって、
    前記制御回路部は、
    複数の前記画素のうち第３画素から読み出された第３信号を用いて演算を行う第３演算回路と、前記第３演算回路の演算結果に基づいて、前記第３画素の前記光電変換部で電荷を蓄積する蓄積時間を制御する第３露光制御回路とを含む第３画素制御部と、
    複数の前記画素のうち第４画素から読み出された第４信号を用いて演算を行う第４演算回路と、前記第４演算回路の演算結果に基づいて、前記第４画素の前記光電変換部で電荷を蓄積する蓄積時間を制御する第４露光制御回路とを含む第４画素制御部と、を有し、
    前記第３画素および前記第４画素は、前記第１画素および前記第２画素とは異なる列において前記列方向に配列され、前記第３画素は、前記第４画素と同一の列に配列されている、
    撮像素子。
12. 請求項１１に記載の撮像素子であって、
    前記第１画素制御部および前記第２画素制御部は、行方向において隣り合って配置されている、
    撮像素子。
13. 請求項１２に記載の撮像素子であって、
    前記制御回路部は、前記第１信号をデジタル信号に変換するための第１変換部と、前記第２信号をデジタル信号に変換するための第２変換部と、前記第１変換部と前記第２変換部との間に、前記第１変換部によりデジタル信号に変換された前記第１信号と前記第２変換部によりデジタル信号に変換された前記第２信号とを出力する信号出力部とを有し、
    前記第１演算回路は、前記第１露光制御回路と前記信号出力部との間に設けられ、
    前記第２演算回路は、前記第２露光制御回路と前記信号出力部との間に設けられる、
    撮像素子。
14. 請求項１２に記載の撮像素子であって、
    前記第１演算回路は、前記第２演算回路と同一の行に配列されている、
    撮像素子。
15. 請求項１４に記載の撮像素子であって、
    前記第１演算回路は、前記第２演算回路と接続されている、
    撮像素子。
16. 請求項８に記載の撮像素子であって、
    前記周辺回路部は、自動配置配線によって作成されたデジタル信号処理回路を有し、
    前記第１演算回路および前記第２演算回路は、前記デジタル信号処理回路と前記制御回路部との間に配置される、
    撮像素子。
17. 請求項２に記載の撮像素子であって、
    前記画素は、前記光電変換部の電荷を転送する転送部を有し、
    前記第１露光制御回路は、前記第１画素の前記転送部による電荷の転送タイミングで、前記第１画素の前記排出部を制御し、
    前記第２露光制御回路は、前記第２画素の前記転送部による電荷の転送タイミングで、前記第２画素の前記排出部を制御する、
    撮像素子。
18. 請求項１７に記載の撮像素子であって、
    前記第１露光制御回路は、前記第１画素の前記転送部による電荷の転送タイミングで、前記第１画素の前記排出部を制御した後、前記第１演算結果に基づいて、前記第１画素の前記排出部を制御し、
    前記第２露光制御回路は、前記第２画素の前記転送部による電荷の転送タイミングで、前記第２画素の前記排出部を制御した後、前記第２演算結果に基づいて、前記第２画素の前記排出部を制御する、
    撮像素子。
19. 請求項１７に記載の撮像素子であって、
    前記第１露光制御回路は、１以上の前記第１画素を含む複数の第１画素群のうちいずれかの第１画素群の各第１画素の前記転送部による前記電荷の転送タイミングで、前記第１画素の前記排出部を制御し、当該制御の後、残余の前記第１画素群の各第１画素の前記転送部による前記電荷の転送タイミングで、前記第１画素の前記排出部を制御し、
    前記第２露光制御回路は、１以上の前記第２画素を含む複数の第２画素群のうちいずれかの第２画素群の各第２画素の前記転送部による前記電荷の転送タイミングで、前記第２画素の前記排出部を制御し、当該制御の後、残余の前記第２画素群の各第２画素の前記転送部による前記電荷の転送タイミングで、前記第２画素の前記排出部を制御する、
    撮像素子。
20. 請求項３に記載の撮像素子であって、
    前記画素は、前記光電変換部の電荷を転送する転送部を有し、
    前記第１露光制御回路は、前記第１画素の前記転送部による電荷の転送タイミングで、前記第１画素の前記光電変換部で電荷の蓄積を開始し、
    前記第２露光制御回路は、前記第２画素の前記転送部による電荷の転送タイミングで、前記第２画素の前記光電変換部で電荷の蓄積を開始する、
    撮像素子。
21. 請求項２０に記載の撮像素子であって、
    前記第１露光制御回路は、前記第１画素の前記転送部による電荷の転送タイミングで、前記第１画素の前記光電変換部で電荷の蓄積を開始した後、前記第１演算結果に基づいて、前記第１画素の前記光電変換部で電荷の蓄積を開始するタイミングを制御し、
    前記第２露光制御回路は、前記第２画素の前記転送部による電荷の転送タイミングで、前記第２画素の前記光電変換部で電荷の蓄積を開始した後、前記第２演算結果に基づいて、前記第２画素の前記光電変換部で電荷の蓄積を開始するタイミングを制御する、
    撮像素子。
22. 請求項２０に記載の撮像素子であって、
    前記第１露光制御回路は、１以上の前記第１画素を含む複数の第１画素群のうちいずれかの第１画素群の各第１画素の前記転送部による前記電荷の転送タイミングで、前記第１画素の前記光電変換部で電荷の蓄積を開始し、当該蓄積の開始後、残余の前記第１画素群の各第１画素の前記転送部による前記電荷の転送タイミングで、前記第１画素の前記光電変換部で電荷の蓄積を開始し、
    前記第２露光制御回路は、１以上の前記第２画素を含む複数の第２画素群のうちいずれかの第２画素群の各第２画素の前記転送部による前記電荷の転送タイミングで、前記第２画素の前記光電変換部で電荷の蓄積を開始し、当該蓄積の開始後、残余の前記第２画素群の各第２画素の前記転送部による前記電荷の転送タイミングで、前記第２画素の前記光電変換部で電荷の蓄積を開始する、
    撮像素子。
23. 請求項１に記載の撮像素子であって、
    前記周辺回路部は、前記第１信号に前記第１演算結果を付与し前記第２信号に前記第２演算結果を付与した画像データを出力する、
    撮像素子。
24. 請求項１に記載の撮像素子であって、
    前記周辺回路部は、前記第１演算結果を前記第１信号に挿入し、前記第２演算結果を前記第２信号に挿入して、前記第１信号および前記第２信号を出力する、
    撮像素子。
25. 請求項１に記載の撮像素子であって、
    前記第１演算回路は、デジタル信号に変換された前記第１信号を用いて演算を行い、
    前記第２演算回路は、デジタル信号に変換された前記第２信号を用いて演算を行う、
    撮像素子。
26. 請求項２５に記載の撮像素子であって、
    前記制御回路部は、前記第１信号をデジタル信号に変換するための第１変換部と、前記第２信号をデジタル信号に変換するための第２変換部とを有し、
    前記第１演算回路または前記第１周辺演算回路は、前記第１変換部によってデジタル信号に変換された前記第１信号の上位ビットを用いて演算を行い、
    前記第２演算回路または前記第２周辺演算回路は、前記第２変換部によってデジタル信号に変換された前記第２信号の上位ビットを用いて演算を行う、
    撮像素子。
27. 請求項２６に記載の撮像素子であって、
    前記第１演算回路または前記第１周辺演算回路は、出力済みの前記第１演算結果と、前記第１信号の上位ビットを用いて演算を行い、
    前記第２演算回路または前記第２周辺演算回路は、出力済みの前記第２演算結果と、前記第２信号の上位ビットを用いて演算を行う、
    撮像素子。
28. 請求項１に記載の撮像素子であって、
    前記第１演算回路または前記第１周辺演算回路は、前記第１画素に接続されており、前記第１信号のアナログ値に基づいてデジタル信号に変換して演算を行い、
    前記第２演算回路または前記第２周辺演算回路は、前記第２画素に接続されており、前記第２信号のアナログ値に基づいてデジタル信号に変換して演算を行う、
    撮像素子。
29. 請求項１に記載の撮像素子であって、
    前記制御回路部の外部にデータ処理部を有し、
    前記第１演算回路または前記第１周辺演算回路は、１以上の前記第１画素である第１画素群から読み出された第１信号群を用いて演算を行うことにより前記第１演算結果を出力し、
    前記第２演算回路または前記第２周辺演算回路は、１以上の前記第２画素である第２画素群から読み出された第２信号群を用いて演算を行うことにより前記第２演算結果を出力し、
    前記データ処理部は、
    前記第１画素群についての前記第１演算結果と前記第２画素群についての前記第２演算結果とに基づいて、前記第１演算結果を、前記第２半導体基板の外部で演算された前記第１画素群についての第１演算結果に置換する、
    撮像素子。
30. 請求項２９に記載の撮像素子であって、
    前記データ処理部は、前記周辺回路部に設けられる、
    撮像素子。
31. 請求項２９に記載の撮像素子であって、
    前記データ処理部を有する第３半導体基板を有する、
    撮像素子。
32. 請求項１に記載の撮像素子であって、
    前記第１露光制御回路は、前記第１演算結果および前記第２半導体基板の外部からの設定値のいずれか一方を選択する第１選択回路を有し、前記第１選択回路は、前記第１演算結果が所定範囲外となる特定のパターンを繰り返す場合、前記設定値を選択し、
    前記第２露光制御回路は、前記第２演算結果および前記設定値のいずれか一方を選択する第２選択回路を有し、前記第２選択回路は、前記第２演算結果が前記特定のパターンを繰り返す場合、前記設定値を選択する、
    撮像素子。
33. 請求項３２に記載の撮像素子であって、
    前記特定のパターンの繰り返しを検出するデータ処理部を有し、
    前記データ処理部は、前記第１露光制御回路について前記特定のパターンの繰り返しが検出されると、前記設定値を選択する選択信号を前記第１露光制御回路に出力し、前記第２露光制御回路について前記特定のパターンの繰り返しが検出されると、前記設定値を選択する選択信号を前記第２露光制御回路に出力する、
    撮像素子。
34. 請求項３３に記載の撮像素子であって、
    前記データ処理部は、前記周辺回路部に設けられる、
    撮像素子。
35. 請求項３３に記載の撮像素子であって、
    前記データ処理部を有する第３半導体基板を有する、
    撮像素子。
36. 請求項１に記載の撮像素子であって、
    前記第１演算回路または前記第１周辺演算回路は、１以上の前記第１画素である第１画素群から読み出された第１信号群を用いて演算を行うことにより前記第１演算結果を出力し、
    前記第１露光制御回路は、前記第１演算結果および前記第２半導体基板の外部からの設定値のいずれか一方を選択する第１選択回路を有し、前記第１選択回路は、前記第１画素群に含まれる第１欠陥画素数に基づいて、前記第１演算結果および前記設定値のいずれか一方を選択し、
    前記第２演算回路または前記第２周辺演算回路は、１以上の前記第２画素である第２画素群から読み出された第２信号群を用いて演算を行うことにより前記第２演算結果を出力し、
    前記第２露光制御回路は、前記第２演算結果および前記設定値のいずれか一方を選択する第２選択回路を有し、前記第２選択回路は、前記第２画素群に含まれる第２欠陥画素数に基づいて、前記第２演算結果および前記設定値のいずれか一方を選択する、
    撮像素子。
37. 請求項１に記載の撮像素子であって、
    前記第１演算回路または前記第１周辺演算回路は、
    前記複数の画素のうち光学的黒画素領域内の光学的黒画素から読み出された光学的黒画素信号と、前記第１画素および被写体光を遮光する第１基準画素を含む第１画素群のうち前記第１基準画素から読み出された第１基準信号と、を用いて演算を行い、
    前記第２演算回路または前記第２周辺演算回路は、
    前記光学的黒画素信号と、前記第２画素および被写体光を遮光する第２基準画素を含む第２画素群のうち前記第２基準画素から読み出された第２基準信号と、を用いて演算を行う、
    撮像素子。
38. 請求項１に記載の撮像素子であって、
    前記第１画素制御部は、前記第１画素を含む第１画素群内に存在する第１基準画素の前記光電変換部による電荷の蓄積タイミングを設定する第１設定部を有し、
    前記第１演算回路または前記第１周辺演算回路は、前記第１設定部によって設定された前記蓄積タイミングにより前記第１基準画素から読み出された第１基準信号を用いて前記第１画素についての演算を行い、
    前記第２画素制御部は、前記第２画素を含む第２画素群内に存在する第２基準画素の前記光電変換部による電荷の蓄積タイミングを設定する第２設定部を有し、
    前記第２演算回路または前記第２周辺演算回路は、前記第２設定部によって設定された前記蓄積タイミングにより前記第２基準画素から読み出された第２基準信号を用いて前記第２画素についての演算を行う、
    撮像素子。
39. 請求項３８に記載の撮像素子であって、
    前記第１設定部は、複数の前記第１基準画素について異なる前記蓄積タイミングを設定し、
    前記第１演算回路または前記第１周辺演算回路は、前記第１設定部によって設定された前記蓄積タイミングにより複数の前記第１基準画素から読み出された複数の第１基準信号のいずれかの基準信号と前記第１基準画素以外の前記第１画素からの前記第１信号とを用いて、複数の前記第１基準画素および前記第１画素を含む第１画素ブロックについての演算を行い、
    前記第２設定部は、複数の前記第２基準画素について異なる前記蓄積タイミングを設定し、
    前記第２演算回路または前記第２周辺演算回路は、前記第２設定部によって設定された前記蓄積タイミングにより複数の前記第２基準画素から読み出された複数の第２基準信号のいずれかの基準信号と前記第２基準画素以外の前記第２画素からの前記第２信号とを用いて、複数の前記第２基準画素および前記第２画素を含む第２画素ブロックについての演算を行う、
    撮像素子。
40. 請求項３７または３９に記載の撮像素子であって、
    前記第１画素群において複数の前記第１基準画素が異なる行または異なる列に配置されており、
    前記第２画素群において複数の前記第２基準画素が異なる行または異なる列に配置されている、
    撮像素子。
41. 請求項３７または３９に記載の撮像素子であって、
    前記第１画素群において複数の前記第１基準画素が離間して配置されており、
    前記第２画素群において複数の前記第２基準画素が離間して配置されている、
    撮像素子。
42. 請求項１に記載の撮像素子であって、
    前記第１画素および前記第２画素は、被写体光を透明フィルタを介して受光するホワイト画素であり、
    前記第１演算回路または前記第１周辺演算回路は、
    前記第１画素から読み出された第１信号を用いて、前記第１画素を含む第１画素群についての演算を行い、
    前記第２演算回路または前記第２周辺演算回路は、
    前記第２画素から読み出された第１信号を用いて、前記第２画素を含む第２画素群についての演算を行う、
    撮像素子。
43. 請求項４２に記載の撮像素子であって、
    前記第１画素は、被写体光を遮光する遮光部と前記透明フィルタとを有するＡＦ画素である、
    撮像素子。
44. 請求項１に記載の撮像素子であって、
    前記第１演算回路または前記第１周辺演算回路は、
    前記第１画素を含む第１画素群の各々の前記第１画素から読み出された第１信号群のうち、値の大きさが最大値から所定番目までの値の第１信号を除外し、残余の第１信号を用いて、前記第１画素を含む第１画素群についての演算を行い、
    前記第２演算回路または前記第２周辺演算回路は、
    前記第２画素を含む第２画素群の各々の前記第２画素から読み出された第２信号群のうち、値の大きさが最大値から所定番目までの値の第２信号を除外し、残余の第２信号を用いて、前記第２画素を含む第１画素群についての演算を行う、
    撮像素子。
45. 請求項１に記載の撮像素子であって、
    前記制御回路部は、
    前記第１画素を含む第１画素群内の第１欠陥画素数を記憶する第１記憶部と、前記第２画素を含む第２画素群内の第２欠陥画素数を記憶する第２記憶部と、を有し、
    前記第１演算回路または前記第２周辺演算回路は、
    前記第１画素群から読み出された第１信号群を用いて演算を行い、
    前記第１露光制御回路は、
    前記第１記憶部に記憶された第１欠陥画素数が所定数以下である場合、前記第１演算結果に基づいて、前記第１画素の前記光電変換部で電荷を蓄積する蓄積時間を制御し、前記第１記憶部に記憶された第１欠陥画素数が所定数以下でない場合、前記第２演算結果に基づいて、前記第１画素の前記光電変換部で電荷を蓄積する蓄積時間を制御する、
    撮像素子。
46. 請求項４５に記載の撮像素子であって、
    前記第１画素群は前記第２画素群に隣り合って配置されている、
    撮像素子。
47. 請求項１に記載の撮像素子であって、
    前記第１半導体基板の前記第１画素と前記第２半導体基板の回路との間を接続する複数経路の配線と、
    前記第１半導体基板と前記第２半導体基板との境界で前記複数経路の各々を接続する複数の接合部と、
    前記複数の接合部の各々について前記第１半導体基板の前記第１画素と前記第２半導体基板の回路との間の導通を検出するテスト回路と、
    を有する撮像素子。
48. 請求項４７に記載の撮像素子であって、
    前記制御回路部は、前記第２半導体基板の回路として、前記第１画素を駆動する第１画素駆動部を有し、
    前記複数経路の配線は、前記第１画素と前記第１画素駆動部との間を接続し、
    前記テスト回路は、前記第１画素駆動部の制御により、前記複数の接合部の各々について前記第１画素と前記第１画素駆動部との間の導通を検出する、
    撮像素子。
49. 請求項４７に記載の撮像素子であって、
    前記制御回路部は、前記第１画素を駆動する第１画素駆動部と、前記第２半導体基板の回路として前記第１信号をデジタル信号に変換するための第１変換部と、を有し、
    前記複数経路の配線は、前記第１画素と前記第１変換部との間を接続し、
    前記テスト回路は、前記第１画素駆動部の制御により、前記複数の接合部の各々について前記第１画素と前記第１変換部との間の導通を検出する、
    撮像素子。
50. 請求項４７に記載の撮像素子であって、
    前記制御回路部は、前記第２半導体基板の回路として、前記第１信号をデジタル信号に変換するための第１変換部を有し、
    前記テスト回路は、
    前記第１画素に設けられ、前記複数経路の各々について前記第１信号を選択して出力する複数の選択部によって構成され、
    前記複数経路の配線は、前記複数の選択部と前記第１変換部との間を接続する、
    撮像素子。
51. 請求項４７に記載の撮像素子であって、
    前記テスト回路は、前記第１半導体基板に設けられる、
    撮像素子。
52. 請求項４７に記載の撮像素子であって、
    前記テスト回路は、前記第２半導体基板に設けられる、
    撮像素子。
53. 請求項１に記載の撮像素子であって、
    前記第１信号および前記第２信号をデータ処理するデータ処理部を有する第３半導体基板を有し、
    前記第１半導体基板と前記第２半導体基板とが接合し、前記第２半導体基板と前記第３半導体基板とが接合し、
    前記接合しあう２つの半導体基板の境界に設けられた複数の接合部と、
    前記第１半導体基板、前記第２半導体基板および前記第３半導体基板のうち接合しあう２つの半導体基板間で、一方の半導体基板の第１回路と他方の半導体基板の第２回路とを前記複数の接合部のうち第１接合部を介して接続する第１配線と、前記一方の半導体基板の前記第１回路と前記他方の半導体基板の前記第２回路とを前記複数の接合部のうち第２接合部を介して接続する第２配線と、のいずれかを選択し、選択した経路が経由する接合部の導通を検出する第１テスト回路と、
    前記接合しあう２つの半導体基板間で、前記一方の半導体基板の第３回路と前記他方の半導体基板の第４回路とを前記複数の接合部のうち第３接合部を介して接続する第３配線と、前記一方の半導体基板の前記第３回路と前記他方の半導体基板の前記第４回路とを前記複数の接合部のうち第４接合部を介して接続する第４配線と、のいずれかの配線による経路を選択し、選択した経路が経由する接合部の導通を検出する第２テスト回路と、
    前記一方の半導体基板において、前記第１テスト回路および前記第２テスト回路を選択的に接続可能であり、前記他方の半導体基板において、前記第１テスト回路および前記第２テスト回路を選択的に接続可能である接続配線と、
    を有する撮像素子。
54. 請求項１に記載の撮像素子であって、
    前記第１半導体基板と前記第２半導体基板との境界に設けられた複数の接合部と、
    前記第１半導体基板と前記第２半導体基板との間で、前記第１半導体基板と前記第２半導体基板とのうち一方の半導体基板の第１回路と他方の半導体基板の第２回路とを前記複数の接合部のうち第１接合部を介して接続する第１配線と、前記一方の半導体基板の前記第１回路と前記他方の半導体基板の前記第２回路とを前記複数の接合部のうち第２接合部を介して接続する第２配線と、のいずれかを選択し、選択した経路が経由する接合部の導通を検出する第１テスト回路と、
    前記第１半導体基板と前記第２半導体基板との間で、前記一方の半導体基板の第３回路と前記他方の半導体基板の第４回路とを前記複数の接合部のうち第３接合部を介して接続する第３配線と、前記一方の半導体基板の前記第３回路と前記他方の半導体基板の前記第４回路とを前記複数の接合部のうち第４接合部を介して接続する第４配線と、のいずれかの配線による経路を選択し、選択した経路が経由する接合部の導通を検出する第２テスト回路と、
    前記一方の半導体基板において、前記第１テスト回路および前記第２テスト回路を選択的に接続可能であり、前記他方の半導体基板において、前記第１テスト回路および前記第２テスト回路を選択的に接続可能である接続配線と、
    を有する撮像素子。
55. 請求項１に記載の撮像素子であって、
    前記第１信号および前記第２信号をデータ処理するデータ処理部を有する第３半導体基板を有し、
    前記第１半導体基板と前記第２半導体基板とが接合し、前記第２半導体基板と前記第３半導体基板とが接合し、
    前記接合しあう２つの半導体基板の境界に設けられた複数の接合部と、
    前記第１半導体基板、前記第２半導体基板および前記第３半導体基板のうち接合しあう２つの半導体基板間で、一方の半導体基板の第１回路と他方の半導体基板の第２回路とを前記複数の接合部のうち第１接合部を介して接続する第１配線と、前記一方の半導体基板の第３回路と前記他方の半導体基板の第４回路とを前記複数の接合部のうち第２接合部を介して接続する第２配線と、前記一方の半導体基板の前記第１回路と前記他方の半導体基板の前記第２回路とを前記複数の接合部のうち第３接合部を介して接続する第３配線と、前記一方の半導体基板の前記第１回路と前記他方の半導体基板の前記第４回路とを前記複数の接合部のうち第３接合部を介して接続する第４配線と、前記一方の半導体基板の前記第３回路と前記他方の半導体基板の前記第２回路とを前記第３接合部を介して接続する第５配線と、前記一方の半導体基板の前記第３回路と前記他方の半導体基板の前記第４回路とを前記第３接合部を介して接続する第６配線と、のいずれかの配線による経路を選択し、前記選択した経路が経由する接合部の導通を検出するテスト回路と、
    を有する撮像素子。
56. 請求項１に記載の撮像素子であって、
    前記第１半導体基板と前記第２半導体基板との境界に設けられた複数の接合部と、
    前記第１半導体基板と前記第２半導体基板との間で、前記第１半導体基板と前記第２半導体基板とのうち一方の半導体基板の第１回路と他方の半導体基板の第２回路とを前記複数の接合部のうち第１接合部を介して接続する第１配線と、前記一方の半導体基板の第３回路と前記他方の半導体基板の第４回路とを前記複数の接合部のうち第２接合部を介して接続する第２配線と、前記一方の半導体基板の前記第１回路と前記他方の半導体基板の前記第２回路とを前記複数の接合部のうち第３接合部を介して接続する第３配線と、前記一方の半導体基板の前記第１回路と前記他方の半導体基板の前記第４回路とを前記複数の接合部のうち第３接合部を介して接続する第４配線と、前記一方の半導体基板の前記第３回路と前記他方の半導体基板の前記第２回路とを前記第３接合部を介して接続する第５配線と、前記一方の半導体基板の前記第３回路と前記他方の半導体基板の前記第４回路とを前記第３接合部を介して接続する第６配線と、のいずれかの配線による経路を選択し、前記選択した経路が経由する接合部の導通を検出するテスト回路と、
    を有する撮像素子。
57. 請求項１に記載の撮像素子を備える撮像装置。

Images