JP7487070B2

JP7487070B2 - ブリッジ回路内蔵型歪抵抗素子およびその製造方法

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Publication number: JP7487070B2
Application number: JP2020183431A
Authority: JP
Inventors: 功堀内; 淳唐澤
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Description

本発明は、ブリッジ回路内蔵型歪抵抗素子およびその製造方法に関する。

物体に生じる歪の測定技術として、歪変形を電気信号に変換する（歪量に応じて抵抗値変化する）感歪抵抗膜を有する歪抵抗素子やひずみゲージを、対象の物体に実装または貼着すると共に、この歪抵抗素子と複数の抵抗素子や抵抗膜とによりホイートストンブリッジ回路を構成し、このブリッジ回路を用いて歪測定を行うものが一般に知られている。
また、このような測定方法に用いる歪変形を検知する素子として、図１０に示すようなひずみゲージＸが知られている（特許文献１参照）。

ひずみゲージＸは、グリッドパターン部１０２とゲージタブパターン部１０３と接続パターン部１０５が可撓性を有するゲージベース１０１上に貼着されている。
被測定対象物（機械や構造物等）の表面の機械的なひずみ量を、抵抗値、電圧などの電気量に変換して検出するため、ゲージリード１０４を測定回路と接続するとともに、ゲージベース１０１を被測定対象物の表面に取り付ける。
歪変形による小さな抵抗値変化を正確に検出するため、図１０等に示されるひずみゲージは、図１１に示すように、抵抗変化を電圧変化に変換するホイートストンブリッジ回路Ｙ（以下、ホイートストンブリッジ回路をブリッジ回路と略して記載することがある。）に接続している（特許文献２参照）。

特許第６６６１３４８号公報特許第３０１５３３３号公報

ところで、図１１に示すように、ホイートストンブリッジ回路Ｙには、歪を検出する素子（図１０）に示すようなひずみゲージＸ、すなわち、感歪抵抗素子２０１のほかに、３つの固定抵抗器等の抵抗素子２０５～２０７が必要となるが、これらの抵抗素子２０５～２０７は歪変形の影響を受けないように歪変形する位置から離して接続している。抵抗素子２０５～２０７が歪変形の影響により抵抗値変化すると、ホイートストンブリッジ回路Ｙの抵抗値バランスが崩れる。測定回路はホイートストンブリッジ回路の出力電圧の変化によってひずみ量を検出するため、感歪抵抗素子２０１以外の抵抗素子２０５～２０７の抵抗値変化により出力電圧が変化してしまうと、ひずみ検出の感度と精度が低下してしまう。
従って、従来一般的であった特許文献２に示すホイートストンブリッジ回路Ｙへの特許文献１に示すひずみゲージＸの適用は、全体としての回路面積が大きくなるという問題がある。
さらに、従来技術のひずみゲージＸは、測定対象物の表面に接着剤等により貼り付ける必要があり、自動機を用いた実装に適さないという問題がある。

本発明は、ブリッジ回路を一素子で実現したモノリシック構成とするブリッジ回路内蔵型歪抵抗素子およびその製造方法を提供することを目的とする。

本発明の一観点によれば、基板と、前記基板上に形成された電極と、前記電極と電気的に接続された抵抗膜を備え、前記抵抗膜のうち少なくとも一つは機械的な歪変形に応じて抵抗値が変化する感歪抵抗膜であり、前記抵抗膜のうち前記感歪抵抗膜を除く抵抗膜は低感歪抵抗膜であり、前記抵抗膜は前記基板の同一面上においてホイートストンブリッジ回路を形成する抵抗膜であることを特徴とするブリッジ回路内蔵型歪抵抗素子が提供される。
前記感歪抵抗膜と前記低感歪抵抗膜との抵抗値は同程度である。より望ましくは、ＴＣＲも同程度になる。

前記低感歪抵抗膜は、金属的な挙動を示す金属相と半導体的な挙動を示す半導体相が混在した組織を有するサーメット抵抗材料からなるものであることが好ましい。
前記低感歪抵抗膜は、クロムシリコンの結晶と、非晶質な窒化シリコン又は非晶質な酸化シリコンを含有するものであることが好ましい。

本発明の他の観点によれば、基板の同一面上においてホイートストンブリッジ回路を形成する抵抗膜を形成する工程を含むブリッジ回路内蔵型歪抵抗素子の製造方法であって、基板の一面に低感歪抵抗膜を形成し、第１の熱処理を行う工程と、前記基板の一面に感歪抵抗膜を形成し、前記第１の熱処理よりも低い温度で第２の熱処理を行う工程と、を有するブリッジ回路内蔵型歪抵抗素子の製造方法が提供される。

前記低感歪抵抗膜は、クロムシリコンの結晶と、非晶質な窒化シリコン又は非晶質な酸化シリコンを含有するサーメット抵抗材料からなり、前記第１の熱処理の温度が前記クロムシリコンの結晶ネットワークを形成し始める温度範囲であることが好ましい。

本発明によれば、ブリッジ回路を一素子で実現したモノリシック構成とするブリッジ回路内蔵型歪抵抗素子およびその製造方法を提供することができる。

本発明の第１の実施の形態によるブリッジ回路内蔵型歪抵抗素子の平面図である。図１のブリッジ回路内蔵型歪抵抗素子の斜視図である。本発明にかかるブリッジ回路内蔵型歪抵抗素子の製造工程を示すフローチャート図である。図３の各工程を行った後の状態を示す斜視図である。図３の各工程を行った後の状態を示す斜視図である。図３の各工程を行った後の状態を示す斜視図である。図３の各工程を行った後の状態を示す斜視図である。サーメット抵抗材の熱処理後のＴＥＭ画像である。熱処理後の組織写真である。図６は、図５の拡大写真である。本発明の第２の実施の形態によるブリッジ回路内蔵型歪抵抗素子の斜視図であり、図１の変形例を示す図である。本発明の第３の実施の形態によるブリッジ回路内蔵型歪抵抗素子の斜視図であり、図１，図７の変形例を示す図である。第４の実施の形態によるブリッジ回路内蔵型歪抵抗素子の図であり、図１，図７，図８の変形例を示す図である。図９（ａ）は表面から見た図、図９（ｂ）は裏面から見た図である。特許文献１に開示されているひずみゲージの上面図である。特許文献２に開示されているホイートストンブリッジ回路の回路図である。

以下に本発明の実施の形態について図面を参照しながら詳細に説明する。本明細書において、全体を通じて、同一の要素には同一の符号を付する。
本明細書において、スパッタ等による成膜後の、まだパターンが形成される前の状態を「低感歪抵抗層」、「感歪抵抗層」、「表面電極層」と称する。
また、フォトリソグラフィー等によりパターンが形成された状態を、「低感歪抵抗膜」、「感歪抵抗膜」、「表面電極」と称する。

（発明の概要）
本発明では、高密度実装のため小型化や低背化といった要求に応えるため、チップ状歪抵抗素子のような一素子で、ホイートストンブリッジ回路（以下、ブリッジ回路）と称する。）を構成することに想到した。
感歪抵抗膜は、機械的な歪変形に応じて抵抗値が変化することにより測定対象物の歪変形を検出するため、感歪抵抗膜に測定対象物の歪変形が伝わる必要がある。従って、感歪抵抗膜とその他のブリッジ回路を構成する抵抗膜を同一基板上（チップ状）に形成してモノリシック化した場合に、感歪抵抗膜以外の抵抗膜にも歪変形が加わることになる。

そこで、歪抵抗素子（感歪抵抗膜）と同一基板上に形成しても、測定対象物である物体の歪による影響を受けにくい抵抗素子（低感歪抵抗膜）を見出し、この低感歪抵抗膜を利用することを思いついた。
より詳細には、本発明において、感歪抵抗膜とともにブリッジ回路を構成する抵抗膜は、基材（基板や基板が搭載された回路基板等）の変形に伴う抵抗値の変化を抵抗膜の相反する抵抗値変化挙動により打ち消す低感歪抵抗膜により形成する。
低感歪抵抗膜は、金属成分（金属相）と半導体成分（半導体相）が含まれる抵抗膜である。特に、クロムシリコンの結晶（金属相）と不規則（非晶質）な窒化シリコン又は酸化シリコンなどにより形成されている。

結晶性の金属相（クロムシリコン）と非晶質な半導体相（窒化シリコン、酸化シリコン）は、歪変形に対して反対の抵抗値変化挙動を示す。従って、機械的な変形に伴う抵抗値の変化が抵抗膜内部で打ち消されることにより、低感歪抵抗膜として機能する。

本発明の低感歪抵抗膜を用いることにより、感歪抵抗膜とその他のブリッジ回路を構成する抵抗膜（低感歪抵抗膜）を同一基板上に形成しても、正確に測定対象物の歪を検出することが可能である。
これにより、一素子でブリッジ回路を構成したモノリシックブリッジ回路内蔵型歪抵抗素子を提供することができる。
従って、モノリシックなチップ状歪抵抗素子を提供することができ、高密度実装のため小型化や低背化に寄与する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態によるブリッジ回路内蔵型歪抵抗素子Ａの平面図である。図２は、図１に示すブリッジ回路内蔵型歪抵抗素子Ａの斜視図である。ブリッジ回路内蔵型歪抵抗素子Ａは、基板の一面側にブリッジ回路が形成される。そして、ブリッジ回路内蔵型歪抵抗素子Ａは、通常のチップ状電子部品と同じように、基板の他面側をガラエポ基板などの測定対象物の一面に密着させて搭載する。例えば、電子回路基板の製造では、生産効率を上げるため、大きなシート基板に複数の製品基板を配列し、同時に多数の基板を作製することがあるが、完成した基板を分割する際、機械的なストレスにより、基板に実装した部品の接合等に悪影響を及ぼす可能性がある。そこで、本発明のブリッジ回路内蔵型歪抵抗素子Ａを実装部品と同様に基板に実装することにより、基板への機械的なストレスをひずみ量として測定することができ、分割条件の検証に用いることができる。
以下に、図１及び図２を参照して、各構成要素について説明を行う。また、以下において、矢印は、歪み変形方向を示す。なお、図１および図２では、保護膜（図４Ｃ～図４Ｄ参照）は図示を省略している。

１）基板
ブリッジ回路内蔵型歪抵抗素子Ａのブリッジ回路を形成する基板１は、平面視で矩形状をした、直方体形状をしている。尚、基板１平面の形状は、長方形、正方形のいずれでも良いが、測定対象物の歪変形方向が不明の場合には、歪変形方向が短辺方向にならないように、基板１平面の形状を正方形にすることが好ましい。
基板１の材質は、セラミック基板または金属表面に絶縁処理を施した硬質の基板（基板表面に絶縁膜を形成する等によるもの）である。セラミック基板としては、例えば、アルミナやジルコニアを主成分とするセラミック基板を用いることができる。
基板１の裏面に密着させて歪みを測定する対象物に生じる歪変形を基板１の表面に形成されている感歪抵抗膜に伝達しやすくするため、基板１の材料として、樹脂等の柔らかい材料で基板表面をコーティングしたものを用いても良い。

２）表面電極・裏面電極
基板１の一面（表面）にはブリッジ回路内蔵型歪抵抗素子Ａを形成する。基板１の一面には、抵抗膜に電気的に接続される略矩形の金属膜（金属膜の材質は、Ｃｕ、Ａｇ、Ａｕ等）からなる４つの表面電極７ａ～７ｄが形成されている。
基板１の他面（裏面）には、歪みを測定する対象物（実装基板等）に実装するための裏面電極９ａ～９ｄが形成されている。表面電極７ａ～７ｄおよび裏面電極９ａ～９ｄは、スパッタリングまたは蒸着により、金属膜（Ｃｕ、Ａｇ、Ａｕ等）を成膜することで形成する。尚、電極の材料によってはスクリーン印刷で形成しても良い。

また、基板１には、表面電極７ａ～７ｄと裏面電極９ａ～９ｄを接続する端面電極１０ａ～１０ｄが形成されている。端面電極１０ａ～１０ｄは、ＮｉＣｒ系の金属材料をターゲットとしたスパッタリング法により形成することができる。
表面電極、裏面電極、端面電極は、表面にＮｉ，Ｓｎからなるめっき皮膜１１（１１ａ～１１ｄ）を形成すると良い。めっき皮膜１１は、実装基板等とのはんだ接合状態を良好にするために用いることができる。

３）感歪抵抗膜（Ｒ_ＳＴ）
感歪抵抗膜３ａは、測定対象物の機械的な歪変形に応じて抵抗値が変化する抵抗膜である。スパッタリングまたは蒸着により、基板１上に成膜することができる。
感歪抵抗膜３ａの材料は、求められる特性によって適宜選択される。例えば、ＣｕＮｉ系合金、ＮｉＣｒ系合金、Ｃｒ系合金、ＣｒＮ系合金、ＣｒＡｌＮ系合金からなる薄膜抵抗、その他シリコン等からなる半導体膜を用いることができる。

感歪抵抗膜３ａは、低感度の歪抵抗素子が求められる場合は、ＣｕＮｉ系合金、ＮｉＣｒ系合金（ゲージ率が１．５～３．０）を用いる。金属抵抗材料は、外部からの引っ張り力（圧縮力）を加えられると延び（縮み）、その抵抗率は増加（減少）する。ゲージ率は歪みゲージの感度を表す係数であり、一般的な金属抵抗膜はゲージ率２程度である。
また、高感度の歪抵抗素子が求められる場合は、Ｃｒ系合金、ＣｒＮ系合金、ＣｒＡｌＮ系合金（ゲージ率が５．０～２０．０）や、半導体膜（ゲージ率が±１００程度）を選択すれば良い。

感歪抵抗膜３ａは歪み方向（測定したい歪変形の方向）Ｄである一方向の長さが長くなるような蛇行パターンを有している。蛇行パターンの長手方向が、測定対象となる物体の検出しようとする歪変形に対して平行な方向（歪み方向Ｄと同じ方向）になるように配置する。これにより、歪変形の検出感度が向上する。また、感歪抵抗膜３ａの全長を長くすることで、基板１における感歪抵抗膜３ａの単位占有面積当たりの抵抗値変化を大きくすることがきる。

４）低感歪抵抗膜（Ｒ_１～Ｒ_３）
低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃは、抵抗率が高く（ＣｒＳｉ－Ｎの抵抗率範囲：１ｍΩcm以上）なることが特徴である。
低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃは、金属的な挙動を示す結晶性の金属相と半導体的な挙動を示す非晶質の半導体相が混在した組織を有するサーメット抵抗材料からなる抵抗膜である。サーメット抵抗材料は、例えばクロムシリコンの酸化物またはクロムシリコンの窒化物を主成分として形成されている。サーメット抵抗材料は、例えばターゲットをＣｒＳｉ合金とし、不活性ガスであるアルゴンと窒素または酸素の混合ガスによるスパッタリングにより成膜される薄膜抵抗である。
これらの製造方法については、図３および図４を参照して後述する。

図５及び図６は、サーメット抵抗材の熱処理後の断面を観察したＴＥＭ画像である。図５は熱処理後の組織写真であり、図６は、図５の一部拡大写真である。
図５及び図６に示すように、低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃは、黒い部分と白い部分とが混在している。黒い部分は、クロムシリコンの結晶である。白い部分は、不規則（非晶質）なＳｉＮ（半導体相）である。
低感歪抵抗膜は、金属相と半導体相が混合した膜で、機械的な歪変形による抵抗値変化を結晶性の金属相と非晶質な半導体相が打ち消し合うことにより、低感歪抵抗膜として機能する。そのため、抵抗率が低い＝金属相が支配的である場合には、低感歪抵抗膜として機能しない。抵抗率が高い＝金属相と半導体相が混在していることで、抵抗膜が低感歪抵抗膜として機能する。
尚、低感歪抵抗膜は、クロムシリコンの酸化物またはクロムシリコンの窒化物を主成分とする抵抗膜であれば、その他に金属元素を含んでいても良い。

低感歪抵抗膜は蛇行パターンを有し、蛇行パターンの長手方向が、測定対象となる物体の検出しようとする歪変形の方向（歪み方向Ｄ）に対して垂直な方向になるように配置する。
その理由は、感歪抵抗膜の蛇行パターンの長手方向を測定対象となる物体の検出しようとする歪変形に対して水平な方向にすることで歪みの検出精度が向上するからである。基板に歪変形が生じるとき、歪変形の方向Ｄに対して垂直な方向にも基板の変形が生じる（歪変形が引張のとき垂直方向は縮み、変形が圧縮のとき垂直方向は伸びる）。しかし、基板の歪変形の方向Ｄに対して垂直な方向の変形量は、歪み方向Ｄの変形量と比べて歪変形の影響が非常に小さい。すなわち、低感歪抵抗膜は歪方向Ｄに対して垂直にパターン長手方向を配置することで、歪変形の影響を低減し、より検出精度を向上できる。
また、感歪抵抗膜（Ｒ_ＳＴ）３と低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃはブリッジ回路を構成するため、それらの抵抗値は略同等になるように形成する。抵抗値を略同等にするための調整が可能なように、各抵抗膜にはレーザーによるトリミング溝形成用の抵抗値調整領域を設けておくと良い。

＜本発明の製造方法＞
本発明にかかるブリッジ回路内蔵型歪抵抗素子は、以下の工程により製造することができる。

図３は、本発明にかかるブリッジ回路内蔵型歪抵抗素子Ａの製造工程を示すフローチャート図である。図４は、各工程を行った後の状態を示す斜視図である。
製造工程を開始するためには（ＳＴＲＡＴ）、まず、ステップＳ１において、アルミナまたはジルコニア等からなる多数個取り用の大判基板Ｚを準備する。
ステップＳ２において、基板分割用の溝Ｌ１，Ｌ２、…を形成する（図４Ａ（ａ））。
ステップＳ３において、基板１上に低感歪抵抗層５を形成する（図４Ａ（ｂ））。低感歪抵抗層５は、スパッタリングによりゲージ率が小さい薄膜抵抗材料(ＣｒＳｉ－Ｏ，ＣｒＳｉ－Ｎ等)からなるサーメット系抵抗材料により形成する。尚、熱処理温度が高い方を先に形成するが、熱処理の温度によっては、低感歪抵抗層５と感歪抵抗層３とのどちらの抵抗を先に形成しても良い。

ステップＳ４において、フォトリソグラフィーにより低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃを形成する（図４Ａ（ｃ））。
ステップＳ５において、低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃのゲージ率調整およびＴＣＲ調整等のため、第１の熱処理を行う(第２の熱処理で一括できる場合等には第１の熱処理を省略しても良い)。
ステップＳ６において、低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃを形成した基板１に、スパッタリングまたは蒸着により、ゲージ率が大きい材料(Ｃｒ，ＣｒＮ，ＮｉＣｒ等)からなる感歪抵抗層３を形成する。次いで、ステップＳ７において、感歪抵抗層３上に重ねて、電極用材料（Ｃｕ等）からなる電極層７を形成する（図４Ｂ（ｄ））。尚、図４Ｂ（ｄ）においては、表面には感歪抵抗層３は露出していない。

ステップＳ８，Ｓ９において、フォトリソグラフィーにより電極７ａ～７ｄ及び感歪抵抗膜（Ｒ_ＳＴ）３ａを形成する（図４Ｂ（ｅ））。
ステップＳ１０において、感歪抵抗膜（Ｒ_ＳＴ）３のＴＣＲ調整等のため、第２の熱処理を行う（ＴＣＲ調整等が必要ない場合には、この熱処理は省略しても良い）。
感歪抵抗膜（Ｒ_ＳＴ）３を形成する第２の熱処理は、低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃを形成する第１の熱処理よりも低い温度で行なわれる。熱処理の温度範囲は、第１の熱処理が６００～８００℃（クロムシリコンの結晶がネットワークを形成し始める温度領域）、第２の熱処理が２００～５００℃、望ましくは３００℃程度（材料によって異なる）である。

尚、低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃと感歪抵抗膜（Ｒ_ＳＴ）３はブリッジ回路を構成するため抵抗値が同等になるように設計する。より望ましくは、低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃと感歪抵抗膜（Ｒ_ＳＴ）３は抵抗値とＴＣＲがともに同等になるよう設計する。

ステップＳ１１において、例えば、メタルマスクを基板１の裏面（抵抗膜等を形成した反対の面）に密着させ、スパッタリングにより裏面電極９ａ～９ｄを形成する。この裏面電極の形成は、実装方法によっては省略しても良い（図４Ｂ（ｆ））。
ステップＳ１２において、表面電極７ａ～７ｄを露出させ、かつ低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃ及び感歪抵抗膜（Ｒ_ＳＴ）３上を覆うようにエポキシ系樹脂を印刷し、保護膜６１を形成する（図４Ｃ（ｇ））。
ステップＳ１３において、ダイシングやブレーク等により、基板１を短冊状の基板１ａに分割する（図４Ｃ（ｈ））。

ステップＳ１４において、短冊状の基板１ａの端面にＮｉＣｒ系材料をスパッタリングし、端面電極１０ａ～１０ｄを形成する（図４Ｄ（ｉ））。尚、この工程は、実装方法によっては省略しても良い。
ステップＳ１５において、短冊上の基板１ａを個片、すなわちチップ状に分割する（個片化基板１ｂ）（図４Ｄ（ｊ））。
ステップＳ１６において、表面電極７ａ～７ｄ、端面電極１０ａ～１０ｄ、裏面電極９ａ～９ｄ上にめっき皮膜１１（１１ａ～１１ｄ）を形成する（図４Ｄ（ｋ））。
以上の工程により、本発明のブリッジ回路内蔵型歪抵抗素子を製造することができる。
尚、上記の工程は例示であり、製造方法は、これらの工程に限定されるものではない。

（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図７は、第２の実施の形態によるブリッジ回路内蔵型歪抵抗素子の斜視図であり、図１の変形例を示す図である。尚、保護膜は省略している。なお、図３では、保護膜（図４Ｃ～図４Ｄ参照）は図示を省略している。

図７に示すように、本実施の形態によるブリッジ回路内蔵型歪抵抗素子Ｂにおいて、抵抗膜である感歪抵抗膜（Ｒ_ＳＴ）３と低感歪抵抗膜（Ｒ_１～Ｒ_３）５ａ～５ｃとは抵抗値が略同等になるようにパターンを設計する。
しかしながら、実際には抵抗値にばらつきが生じうる。
そこで、本実施の形態では、ブリッジ回路内蔵型歪抵抗素子Ｂにおいて、抵抗膜の抵抗値をパターン形成後に調整できるようにした。
より具体的には、ブリッジ回路内蔵型歪抵抗素子Ｂの基板１の表面に形成する抵抗膜のパターンに、予め、抵抗値調整領域を形成しておくと良い。

抵抗値調整領域は、基板１に予め形成しておく抵抗膜のパターンである。当該パターンは、例えば蛇行パターンの線幅から膨出した膨出パターン２１，２３，２５，２７でも良い。膨出パターンとは、蛇行パターンの長手方向の一部の線幅を広くしたパターンである。また、膨出した部分を略矩形状に除去した粗調整パターン２９であっても良い。これらのパターンの中から任意に選択して基板１に形成する。
また、要求される抵抗値によって、例えば高い抵抗値が必要な場合には抵抗膜のパターンは長くする（引き回す）必要があり、抵抗膜の占有面積を広くする必要がある。そこで、基板１の中央領域に向けて抵抗膜を形成する領域を広げても良いし、中央領域に抵抗膜を形成しても良い。
本実施の形態によれば、高い抵抗値を得るために細長の蛇行パターンを形成した場合であっても、幅が広い膨出パターンを予め形成しておくことで、抵抗値の調整が容易になる。

（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。図８は、第３の実施の形態によるブリッジ回路内蔵型歪抵抗素子の斜視図であり、図１，図７の変形例を示す図である。尚、保護膜は省略している。

図８に示すように、本実施の形態によるブリッジ回路内蔵型歪抵抗素子Ｃにおいて、抵抗膜である感歪抵抗膜（Ｒ_ＳＴ）３と低感歪抵抗膜（Ｒ_１～Ｒ_３）３５ａ～３５ｃとは抵抗値が略同等になるようにパターンを設計する。
低感歪抵抗膜（Ｒ_１～Ｒ_３）３５ａ～３５ｃは金属相と半導体相が混在する膜であるため、感歪抵抗膜Ｒ_ＳＴ３と比較して抵抗率が高い。

感歪抵抗膜（Ｒ_ＳＴ）３，低感歪抵抗膜（Ｒ_１～Ｒ_３）３５ａ～３５ｃの抵抗値の差が大きい場合は、低感歪抵抗膜（Ｒ_１～Ｒ_３）３５ａ～３５ｃを蛇行パターンではなく単なる直線状パターンとしても良い。
このようにすると、パターンの設計が簡単であるためパターン異常による不良を低減できること、製造工程を簡略化できること、感歪抵抗膜（Ｒ_ＳＴ）３，低感歪抵抗膜（Ｒ_１～Ｒ_３）３５ａ～３５ｃとを目視等により見分けることができるため、実装方向の確認が容易であるという利点がある。

（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。図９は、第４の実施の形態によるブリッジ回路内蔵型歪抵抗素子の斜視図であり、図１，図７，図８の変形例を示す図である。尚、保護膜は省略している。図９（ａ）は表面から見た図、図９（ｂ）は裏面から見た図である。

図９（ａ）に示すように、基板１表面７１においては、実装先である回路基板の配線パターンによっては、４つの表面電極７ａ～７ｄを正方形等の一辺に偏在して形成することがある。
このような場合に、図９（ａ）、（ｂ）に示すように、基板１の表面７１において、感歪抵抗膜（Ｒ_ＳＴ）４３を基板表面の各辺に沿うように引き回した抵抗膜のパターンとし、低感歪抵抗膜（Ｒ_１～Ｒ_３）４１ａ～４１ｃを基板表面７１の中心に近い内部領域、すなわち感歪抵抗膜（Ｒ_ＳＴ）４３のパターンの内側に形成した内部パターン４１ａ～４１ｃとするようにしても良い。
このような内部パターン４１ａ～４１ｃにより、感歪抵抗膜（Ｒ_ＳＴ）４３を形成する領域を広く確保することができること、固定用金属膜５１と組み合わせることにより強固な接着となり、安定したひずみ検出や耐久性が向上するという利点がある。
また、図９（ｂ）に示すように、基板１の裏面７２においては、表面電極７ｅ～７ｈに対応した位置に裏面電極５１ａ～５１ｄが形成されている。また、裏面７２には裏面電極５１ａ～５１ｄとは別に、ハンダ付け用の固定用金属膜５１を、例えば、めっき、スパッタ、塗布等により形成する。
以上、本実施の形態で説明したように、実装先の回路基板の配線の形状、配置に応じて、表面電極や裏面電極の位置や形状を変更することができる。特に、表面電極や裏面電極を基板の端部近傍に偏在させて配置することで、低感歪抵抗膜（Ｒ_１～Ｒ_３）４１ａ～４１ｃを基板１の表面の中央部に設けることができ、感歪抵抗膜（Ｒ_ＳＴ）４３を形成する領域を広めに確保することが可能になる。

上記の実施の形態において、図示されている構成等については、これらに限定されるものではなく、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
また、本発明の各構成要素は、任意に取捨選択することができ、取捨選択した構成を具備する発明も本発明に含まれるものである。

本発明は、ブリッジ回路内蔵型歪抵抗素子に利用可能である。

Ａ，Ｂ，Ｃブリッジ回路内蔵型歪抵抗素子
Ｄ歪み変形の方向
Ｘひずみケージ
Ｚ大型基板
１基板
３ａ感歪抵抗膜（Ｒ_ＳＴ）
５ａ～５ｃ低感歪抵抗膜（Ｒ_１～Ｒ_３）
７ａ～７ｄ表面電極
９ａ～９ｄ裏面電極
１０ａ～１０ｄ端面電極
１１メッキ層（皮膜）

Claims

基板と、
前記基板上に形成された電極と、
前記電極と電気的に接続された抵抗膜を備え、
前記抵抗膜のうち少なくとも一つは機械的な歪変形に応じて抵抗値が変化する感歪抵抗膜であり、
前記抵抗膜のうち前記感歪抵抗膜を除く抵抗膜は低感歪抵抗膜であり、
前記抵抗膜は前記基板の同一面上においてホイートストンブリッジ回路を形成する抵抗膜であることを特徴とするブリッジ回路内蔵型歪抵抗素子。
前記低感歪抵抗膜は、金属的な挙動を示す金属相と半導体的な挙動を示す半導体相が混在した組織を有するサーメット抵抗材料からなる
請求項１に記載のブリッジ回路内蔵型歪抵抗素子。
前記低感歪抵抗膜は、クロムシリコンの結晶と、非晶質な窒化シリコン又は非晶質な酸化シリコンを含有する
請求項１又は２に記載のブリッジ回路内蔵型歪抵抗素子。
基板の同一面上においてホイートストンブリッジ回路を形成する感歪抵抗膜及び低感歪抵抗膜を形成する工程を含むブリッジ回路内蔵型歪抵抗素子の製造方法であって、
基板の一面に前記低感歪抵抗膜を形成し、第１の熱処理を行う工程と、
前記基板の一面に前記感歪抵抗膜を形成し、前記第１の熱処理よりも低い温度で第２の熱処理を行う工程と
を有するブリッジ回路内蔵型歪抵抗素子の製造方法。
前記低感歪抵抗膜は、クロムシリコンの結晶と、非晶質な窒化シリコン又は非晶質な酸化シリコンを含有するサーメット抵抗材料からなり、
前記第１の熱処理の温度が前記クロムシリコンの結晶ネットワークを形成し始める温度範囲である
請求項４に記載のブリッジ回路内蔵型歪抵抗素子の製造方法。