JP7461079B2 - 窒化インジウムガリウム構造およびデバイス - Google Patents

窒化インジウムガリウム構造およびデバイス Download PDF

Info

Publication number
JP7461079B2
JP7461079B2 JP2022528586A JP2022528586A JP7461079B2 JP 7461079 B2 JP7461079 B2 JP 7461079B2 JP 2022528586 A JP2022528586 A JP 2022528586A JP 2022528586 A JP2022528586 A JP 2022528586A JP 7461079 B2 JP7461079 B2 JP 7461079B2
Authority
JP
Japan
Prior art keywords
ingan
plane
seed
region
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022528586A
Other languages
English (en)
Other versions
JP2023502989A (ja
Inventor
アール． クラメス，マイケル
Original Assignee
オプノヴィックス コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オプノヴィックス コーポレーション filed Critical オプノヴィックス コーポレーション
Publication of JP2023502989A publication Critical patent/JP2023502989A/ja
Priority to JP2024040225A priority Critical patent/JP2024074813A/ja
Application granted granted Critical
Publication of JP7461079B2 publication Critical patent/JP7461079B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Lasers (AREA)

Description

本出願は、２０１９年１１月１９日に出願された米国特許出願第１６／６８９，０６４号の優先権を主張する。
本開示は、実質的に緩和された領域を有する窒化インジウムガリウム（ＩｎＧａＮ）層と、ＩｎＧａＮ層上に作製されたデバイスとに関する。実質的に緩和されたウルツ鉱型（０００１）ＩｎＧａＮ領域は、３．１９Å以上の面内、すなわち「ａ」格子定数を有する。実質的に緩和されたＩｎＧａＮ領域は、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、またはＡｌＮのシード領域などの複数のＩＩＩ族窒化物シード領域上に成長させる。成長中、シード領域上に成長したＩｎＧａＮは緩和し合体して、他の半導体材料用の成長表面として使用することができる実質的に緩和されたＩｎＧａＮ領域を提供する。このＩｎＧａＮ層は、照明およびディスプレイ用途のシステムにおける光源として使用するための光学デバイスおよび電子デバイスを作製するのに使用することができる。
化合物半導体材料は典型的には、成長基板に堆積または成長させ、原子レベルで格子整合させて、転位などの成長欠陥の発生を回避するようにする。場合によっては、化合物半導体材料の格子定数を変更して、特定の特性を有する材料および／またはデバイスおよび／またはシステムを提供するのが望ましい。
ＩｎＧａＮは現在、ＧａＮを用いた光電子デバイスの活性層に好ましい材料であり、こうしたデバイスには例えば、ＬＥＤを用いて現在商品化されているほとんどの照明システムおよびディスプレイシステムの現状基盤技術となっている青色または紫色の発光ダイオード（ＬＥＤ）、またはＢｌｕ－Ｒａｙ（登録商標）産業の基盤技術となっている紫色の発光レーザダイオード（ＬＤ）などが挙げられる。現在、このようなデバイスは、窒化ガリウム（ＧａＮ）エピタキシャル層上に擬似格子不整合に成長させたＩｎＧａＮ活性層を用いて製造されている。しかし、ＩｎＧａＮの結晶原子格子定数はＧａＮのそれよりも大きい結果、ＧａＮ上に成長させたＩｎＧａＮ（ＩｎＧａＮ／ＧａＮ）の場合には深刻な歪みが生じ、ＩｎＮモル分率が増加するにつれ、または厚さが増加するにつれ、材料品質の低下が大きくなる。これにより、例えばＬＥＤおよびＬＤなどの、ＩｎＧａＮ／ＧａＮを用いた光電子デバイスの性能が制限される。
デバイス用途の高品質、平面的で緩和されたＩｎＧａＮを成長させる試みは、いまのところ商業化まで至っていない。ある種のＩＩＩ－Ｖ族材料系で用いられている傾斜層の手法が、低温分子線エピタキシー（ＭＢＥ）を用いてＩｎＧａＮでも試みられている。しかし、この緩和機構は、高密度の不整合転位、積層欠陥、および貫通転位の出現を伴うので、材料品質が貧弱なものとなってしまう。商業的に好ましい有機金属化学気相成長法（ＭＯＣＶＤ）をｃ面ＩｎＧａＮに用いる同様の手法は、（極性の）ｃ面成長のためのすべり系がないことが難点であり、非極性および半極性成長面を利用しようとすると、欠陥密度の高い材料が得られてしまう。水素化物気相エピタキシー（ＨＶＰＥ）は、結晶欠陥を減らす目的で厚いＩｎＧａＮ層を成長させるのに使用されているが、この手法は、実現可能なＩｎＮモル分率の点で限界があり、Ｎ極性表面にしか適用できないので、低コストの製造には理想的でない。緩和を容易にするために、リフトオフを行って対応担体に結合させることのできる歪みＩｎＧａＮ層を成長させる試みがあるが、この方法による結果、格子膨張が制限され、非平面的でトレンチ状の表面が生じる。従来のヘテロエピタキシーの歪み制限を回避するために設計されたナノコラムまたはナノロッドのデバイス構造を使用する結果、製造にそれほど好適でない非平面的なデバイス形状となり、低い光学品質を示す可能性がある。
パターニングと再成長の使用は、単一元素（例えばSi上のGe）半導体、および二元III-V族（例えばSi上のGaAs）閃亜鉛鉱型半導体用に、高品質の格子不整合ヘテロエピタキシーを成長させるのに使用されている。しかし、ウルツ鉱型半導体、および／またはＩｎＧａＮなどの三元合金への同様の手法は成功していない。
本発明によれば、ＩＩＩ族窒化物半導体構造が、（ａ）ＩｎｘＧａ１－ｘＮ（０≦ｘ＜１）とウルツ鉱型ＩＩＩ族窒化物結晶構造とを含むシード領域と；（ｂ）ウルツ鉱型ＩＩＩ族窒化物構造の（０００１）面に平行で、シード領域に交差する第１の平面であって；第１の平面とシード領域の第１の縁との交差が、ＩｎｘＧａ１－ｘＮ／ＩｎｙＧａ１－ｙＮヘテロ接合の位置となり、０＜ｙ≦１かつｙ＞ｘであり；ＩｎｘＧａ１－ｘＮ／ＩｎｙＧａ１－ｙＮヘテロ接合が、シード領域の第１の結晶学的平面との共平面である、第１の平面と；（ｃ）ウルツ鉱型ＩＩＩ族窒化物結晶構造の（０００１）面に平行で、シード領域の第２の縁と交差するいずれかの第２の平面であって、ＩＩＩ族窒化物ヘテロ接合の位置となり、ＩＩＩ族窒化物ヘテロ接合が、シード領域の第２の結晶学的平面との共平面である、第２の面と；（ｄ）シード領域の上に重なる（０００１）ＩｎＧａＮ領域であって、３．１９Åより大きい面内ａ格子定数を特徴とし、第１の結晶学的平面および第２の結晶学的平面のそれぞれが、結晶学的に等価である、（０００１）ＩｎＧａＮ領域と、を含む。
本発明によれば、半導体デバイスが、本発明によるＩＩＩ－Ｖ族半導体構造を含む。
本発明によれば、照明システムが、本発明による半導体デバイスを含む。
本発明によれば、ディスプレイシステムが、本発明による半導体デバイスを含む。
当業者であれば、本明細書に記載された図面が例示目的のものでしかないことは理解されよう。図面は、本開示の範囲を限定することを意図するものではない。
図１Ａ～１Ｅは、本開示によって提供される緩和されたＩｎＧａＮ領域を有するＩｎＧａＮ層を作製するための工程フローの一例を示す。
図２Ａ～２Ｅは、本開示によって提供される緩和されたＩｎＧａＮ領域を有するＩｎＧａＮ層を作製するための工程フローの一例を示す。
図３Ａ～３Ｅは、本開示によって提供される緩和されたＩｎＧａＮ領域を有するＩｎＧａＮ層を作製するための工程フローの一例を示す。
図４Ａ～４Ｅは、本開示によって提供される緩和されたＩｎＧａＮ領域を有するＩｎＧａＮ層を作製するための工程フローの一例を示す。
図５は、ＩＩＩ族窒化物ウルツ鉱型材料の（１－１００）および（１１－２０）の結晶学的方向に関して様々な形状、寸法、および配向を有するポジ型エッチマスクの一例を示す。
図６は、ＧａＮのＩＩＩ族窒化物ウルツ鉱型材料の（１－１００）および（１１－２０）の結晶学的方向に関して様々な形状、寸法、および配向を有するネガ型エッチマスクの一例を示す。
図７は、ＧａＮの格子定数と同様の格子定数「ａ」を特徴とするＩｎＧａＮ格子（中実円）から、格子定数「ａ’」を特徴とするさらに大きな緩和されたＩｎＧａＮ格子定数（ハッチングされた円）への遷移を示す。
図８は、本開示によって提供されるＩＩＩ族窒化物半導体構造を組み込んだＬＥＤの一例を示す。
図９Ａ～９Ｄは、本開示によって提供されるＩＩＩ族窒化物半導体構造を組み込んだＬＥＤの例を示す。
図１０は、本開示によって提供されるＩＩＩ族窒化物半導体構造を組み込んだレーザダイオード（ＬＤ）の一例を示す。
図１１は、本開示によって提供されるＬＥＤを内部に組み込むことのできる照明デバイスおよび照明システムの例を示す。
図１２は、本開示によって提供されるＬＥＤを内部に組み込むことのできるディスプレイデバイスおよびディスプレイシステムの例を示す。
図１３は、本開示によって提供されるＩＩＩ族窒化物半導体構造の一例の断面図を示す。
図１４Ａ～１４Ｂは、ピーク発光波長に応じた、（０００１）の緩和されたＩｎＧａＮ領域のＩｎＮモル分率とａ格子定数の範囲をそれぞれ示す。
図１５Ａ～１５Ｆは、本開示によって提供されるＩｎＧａＮ層を作製するための工程フローの一例を示す。
図１６Ａ～１６Ｆは、本開示によって提供されるＩｎＧａＮ層を作製するための工程フローの一例を示す。
図１７Ａおよび１７Ｂは、本開示によって提供されるＩＩＩ族窒化物半導体構造の例の断面図を示す。
図１８Ａ～１８Ｃは、ＩＩＩ族窒化物半導体の（１０－１１）ファセット上にＩｎＧａＮを徐々に成長させて「ｖピット」構造を埋める例を示す。
図１９は、（１０－１１）ＧａＮシードファセット上にＩｎＧａＮを徐々に成長させることによる、緩和されたＩｎＧａＮ領域の提供を示す。
図２０は、（１０－１１）ＧａＮシードファセット上にＩｎＧａＮを徐々に成長させて、緩和されたＩｎＧａＮ領域を提供する例を示す。
「実質的に均一な格子定数」とは、例えば、平均格子定数に対して０．５％未満、または平均格子定数に対して０．１％未満など、平均格子定数に対して１％未満の変動を示す半導体層の局所格子定数を特徴とする半導体層を指す。
「欠陥密度」とは、半導体層における拡張欠陥、例えば転位の平面図上での密度を指す。欠陥密度は、例えば、エッチング（およびエッチピット密度ＥＰＤの計数）、暗点の観察と計数を行うカソードルミネッセンス、小さなピットの観察と計数を行う原子間力顕微鏡法（ＡＦＭ）を用いて決定することができる。
格子定数は、Ｘ線回折（ＸＲＤ）および逆格子空間マップ（ＲＳＭ）分析によって決定することができる。高角度、すなわちグレージング入射に近いＸＲＤ法を使用して、深さの関数として格子定数が変化する場合のある構造中の上層の格子定数を決定することができる。
「ＩＩＩ－Ｖ族材料」とは、周期律表の少なくとも１種のＩＩＩ族元素と少なくとも１種のＶ族元素とを含む化合物半導体材料を指す。
「成長面」とは、平面的な表面上への材料の堆積面、例えば従来の基板成長表面の堆積面に平行な平面を指す。
また、「成長面に実質的に垂直」とは、成長面に対して８８度から９２度など近似的に９０度の、成長面に対する角度をなす表面を指す。
ウルツ鉱型ＧａＮは、室温でそれぞれ、３．１８９Åおよび５．１８５Åのａおよびｃ格子定数を有するウルツ鉱型結晶構造を特徴とする。ｃ格子定数方向の法線方向の結晶面（「ｃ方向」）が、ｃ面であり、これはＧａ面（０００１）とＮ面（０００－１）を有する。ｃ方向を含み、ａ格子定数方向（「ａ方向」）に垂直な平面が、（１１－２０）面、すなわち「ａ面」である。ｃ方向を含み、ａ方向に対して３０度回転した平面が、（１－１００）面、すなわち「ｍ面」である。
ＩｎｘＧａ１－ｘＮは、ウルツ鉱型ＧａＮと同一の結晶構造を有するが、非ゼロのＩｎＮモル分率ｘを含み、ＩＩＩ族カラム原子の特定の分率をＩｎ、残りをＧａとする三元化合物を形成する。ＩｎＮは、それぞれ３．５４５Åおよび５．７０３Åという、室温でのａおよびｃ格子定数を有し、ＩｎｘＧａ１－ｘＮは、室温でのＧａＮのａおよびｃ格子定数とＩｎＮのものとの間の、そしてモル分率に応じた、ａおよびｃ格子定数を有する。
本明細書は、ＧａＮシード表面上への（０００１）ＩｎＧａＮの成長に焦点を当てているものの、この方法は、他のウルツ鉱型材料、例えばＡｌＮ上のＩｎＧａＮ、ＡｌＮ上のＡｌＧａＮ、およびＧａＮ上のＡｌＧａＮに適用可能である。さらに、本発明は、非基底面ウルツ鉱構造、例えばいわゆる非極性および半極性ＧａＮおよび関連材料に適用可能である。最後に、本発明は、ＧａＡｓ上のＩｎＧａＡｓ、ＧａＳｂ上のＩｎＧａＳｂなどの閃亜鉛鉱材料、およびＩＩ－ＶＩ族化合物半導体系を含め、他の化合物半導体系にも適用可能である。
「緩和されたＩｎＧａＮ」とは、完全に緩和されたＩｎＧａＮ材料のものと等しいか、ほぼ等しい面内格子定数を示すＩｎＧａＮ材料を指す。例えば、ウルツ鉱型の緩和されたＩｎＧａＮは、３．１８９Å（０％のＩｎＮ）より大きく最高３．５４５Å（１００％のＩｎＮ）までの、室温でのａ面格子定数を有する。これは、歪みＩｎＧａＮ材料、例えばＧａＮに擬似格子不整合に成長させた、よって、ＩｎＮモル分率に関係なく、ＧａＮの面内格子定数と等しいかほぼ等しい面内格子定数（すなわち、～３．１８９Å）を示すＩｎＧａＮとは対照的である。このような歪みＩｎＧａＮ材料は、ＩｎＧａＮ／ＧａＮと称される。
「面内格子定数」とは、成長面内の結晶格子間隔を指す。（０００１）材料の場合には、面内格子定数はａ格子定数である。
「横方向成長」とは、成長面に平行な方向を含め、成長面の法線以外の方向への成長を指す。
以下、材料、半導体構造、光電子デバイス、および方法の特定の実施形態について詳細に言及する。開示された実施形態は、特許請求の範囲を限定することを意図するものではない。むしろ、特許請求の範囲は、すべての代替例、修正例、および均等物を対象範囲とすることを意図するものである。
本発明は、光および／または電子デバイスに使用するための、大面積の、平面的でコヒーレントな、少なくとも部分的にしかし実質的に均一に緩和された化合物半導体材料層の形成を教示するものである。大面積とは、１ｃｍ２より大きい範囲などの１ｍｍ２より大きい面積を指す。平面的とは、実質的に平坦であって大面積内で有意な厚さ変動がほとんどない少なくとも一つの表面を示す、半導体層を指す。例えば、平面的な半導体層は、原子間力顕微鏡法を用いて決定されるとおり、１ｎｍ未満のＲＭＳ粗さを有し得る。平面的な半導体層は、例えば、平均厚さの±１０％以内の厚さを有し得る。コヒーレントとは、材料が非晶質ではなく、実質的に結晶質であることを指す。緩和されたとは、材料の面内格子定数が近似的に、自立した、コヒーレントな、１００％緩和されたその材料のものであることを指す。実質的に緩和されたとは、材料の面内格子定数が、自立した、コヒーレントな、１００％緩和したその材料のものの３０％以内であることを指す。均一にとは、光学デバイス構造および／または電子デバイス構造をその上に構築することができる大面積内の面内格子定数が実質的に変動していないことを指す。加えて、本発明は、ウルツ鉱型結晶構造を含め、広範囲の半導体結晶系に、そして三元合金や四元合金を含む高次合金に、適用可能である。最後に、本発明は、複数の成長方法、しかし具体的には有機金属化学気相成長法（ＭＯＣＶＤ）により成長させた構造体に好適である。
具体的には、本発明は、光学および／または電子デバイスの基層として使用するための、大面積の、平面的でコヒーレントな、少なくとも部分的にしかし実質的に均一に緩和された窒化インジウムガリウム（ＩｎＧａＮ）材料層の形成を教示する。様々な組成（すなわち、ＩｎＮモル分率）が実現可能である。コヒーレントとは、ＩｎＧａＮ材料が非晶質ではなく、実質的に結晶質であることを指す。緩和されたとは、ＩｎＧａＮ材料の格子定数が近似的に、同一組成の自立した、コヒーレントな、１００％緩和されたＩｎＧａＮ材料のものであることを指す。均一に緩和されたとは、成長面を含む平面内の大面積の大部分にわたって、面内格子定数が概ね変動していない層を指す。このような緩和されたＩｎＧａＮ材料は、本発明では、緩和されたＩｎＧａＮ、例えばネイティブＩｎＧａＮ（Ｎａｔｉｖｅ ＩｎＧａＮ（登録商標））と称される。
本発明はさらに、緩和されたＩｎＧａＮに擬似格子不整合に成長させた他のＩｎＧａＮ層（すなわち、ＩｎＧａＮ／ＩｎＧａＮ）、例えばネイティブＩｎＧａＮ（登録商標）を含んでもよい、前記緩和されたＩｎＧａＮを用いた光学デバイスおよび／または電気デバイス、ならびに光学システムおよび／または電気システムの形成を教示する。
本発明の他の特徴および態様は、以下の説明および添付の図面から明らかとなろう。具体的には、本発明における教示は、他の化合物半導体デバイス材料、例えば窒化アルミニウムガリウム、窒化アルミニウムガリウムインジウム、ＩＩＩ族Ａｓ、ＩＩＩ族Ｐ、ＩＩＩ族Ｓｂ等に適用可能である。
本発明は、化合物半導体材料の結晶成長を見当合わせするために、基板上に堆積された半導体シード材料を使用することを開示する。このシード材料は、平面的なシード表面部分である、縁のある複数のシード領域を有し、これらの平面的なシード表面部分に対する各法線は、基板の大面積の法線に平行でない結晶学的に等価な方向を有する。限定された数（好ましくは、一つ）の露出した平面的なシード表面の結晶学的に等価な方位によって、その上に成長させたＩｎＧａＮ材料の均一な緩和および組成制御が保証される結果、ＩｎＧａＮ成長がシード表面方位の変動を同時に呈する場合には、競合する成長モードと、不均一なＩｎＮ取り込みや粗な表面等の、組成制御を制御しきれないことに関連する問題とが回避される。シード表面部分の寸法は、追加の化合物半導体材料をシードとすることができような、そして成長中に、その緩和された格子定数に向けて容易に緩和できるような程度に、制限されている。得られた「緩和された」化合物半導体材料は、その後成長し合体して、大面積（すなわち、１×１ｍｍ２より大きい、好ましくは１×１ｃｍ２より大きい面積）の膜を形成する。この大面積の緩和された化合物半導体材料膜は、改良された光学デバイス構造および／または電子デバイス構造を成長させるためのテンプレートとなる。
具体的には、本発明は、ＩｎＧａＮの結晶成長を見当合わせするために、シード表面部分を有するＧａＮシード領域を使用することを開示している。ＧａＮシード表面の寸法、およびそれに関連する幾何学的形状は、ＩｎＧａＮ材料をシードとすることができるような、そして成長中に、その緩和された格子定数に向けて容易に緩和できるような程度に、制限されている。平面的なシード表面部分に対する法線を特徴とする結晶学的方向は、非極性方向、例えば（１１－２０）もしくは（１－１００）、またはそれらの間で回転した平面、または半極性方向、例えば（１－１０１）であってもよい。次いで、（緩和された）ＩｎＧａＮ層を成長させ合体させて、平面的で大面積の膜にする。この大面積の緩和されたＩｎＧａＮ膜は、ＩｎＧａＮを用いた改良された光学デバイス構造および／または電子デバイス構造の成長のためのテンプレートとなる。
緩和されたＩｎＧａＮ領域を成長させる方法の一例を、図１Ａ～１Ｅに示す。
図１Ａに示されるとおり、主として（０００１）、すなわちｃ面、ＧａＮ（またはＡｌＮ）層１０２は、いずれかの好適な半導体成長方法を用いて、基板１０１上に成長させることができる。好適な基板の例には、サファイア、炭化ケイ素、ケイ素、窒化アルミニウム、および窒化ガリウムなどが挙げられる。他の有用な基板材料には、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ（ＳＯＩ））などの、エンジニアリング基板などが挙げられる。ＧａＮ層は、例えば、厚さ３μｍ未満、厚さ０．３μｍ未満、または厚さ０．０３μｍ未満とすることができる。ＧａＮ層１０２は、ＩＩＩ族窒化物材料の核形成をゆっくりと促進させる材料のマスキング層１０３で被覆することができる。好適なマスキング材料には、例えば、窒化ケイ素、酸化ケイ素、および酸化アルミニウムなどの誘電体などが挙げられる。マスキング層１０３および下にある層のＧａＮ層１０２は、図１Ｂに示されるとおり、所望のパターンを提供するために、ナノリソグラフィと、ウェットおよび／またはドライエッチング技術とを用いるなど、フォトリソグラフィを用いて、パターニングしエッチングすることができる。マスクおよびＧａＮ材料が除去されたエッチング領域１０４は、ＧａＮシード表面１０２ａを露出させる。シード表面は、ＧａＮ（０００１）ｃ面に実質的に垂直とすることができる。図１Ｃに示されるとおり、ＧａＮシード表面１０２ａは、ＩｎＧａＮ１０５の少なくとも横方向の成長に使用することができて、基板１０１と共平面ではないＩｎＧａＮ／ＧａＮヘテロ接合を形成する。それぞれ露出したＧａＮシード表面は、等価な結晶学的方位を有することができる。例えば、ＧａＮシード表面は、主に（１－１００）、すなわちｍ面、または主に（１１－２０）、すなわちａ面、またはｍ面とａ面との間で回転したいずれかの平面を有することができる。さらに、シード表面１０２ａは、例えば有利で均一な成長特性を促進するために、ＧａＮ主結晶面に対して意図的にその方位をずらすことができる。図１Ｅは、緩和されたＩｎＧａＮ領域を通り表面１０７と共平面である平面１０８ａと、シード領域１０２を二分する平面１０８ｂと、シード領域１０２どうしの間のＩｎＧａＮ領域とを示している。シード領域の中心が１０８ｃとして示され、シード領域１０２どうしの間のＩｎＧａＮ領域の中心が１０８ｄとして示されている。
ＧａＮシード表面の方位は、パターニングによって、そしてＧａＮ層の成長配向時に決定することができる。シード表面の方位は、エッチングされたＧａＮ層の表面の角度にさらに依存する。例えば、（０００１）ＧａＮ層のほぼ垂直なエッチングの場合、ＧａＮシード表面の方位は、近似的に（１－１００）から（１１－２０）まで、そしてそれらの間で回転したいずれかの方位まで変動し得る。この方位を選択して、ＩｎＧａＮ成長条件とＩｎＧａＮ材料品質を最適化することができる。
特定のＧａＮシード表面、特に基板の主表面に実質的に垂直な表面でのＩｎＧａＮ成長の場合では、合体を容易にするために、成長条件を最適化することによって、および／または速やかな成長速度を促進するＧａＮシード表面方位を選択することによって、垂直方向に対する横の成長を高めることが望ましい場合がある。
ＧａＮシード表面の寸法が小さいと、その上に堆積させたＩｎＧａＮ材料の緩和が促進され、コヒーレントなＩｎＧａＮ成長を容易にするための平面的な結晶学的方位が得られる。成長中、ＩｎＧａＮはコヒーレントに成長し、その緩和された格子定数に向かって緩和し、最終的に、隣接するＩｎＧａＮ成長フロントと合体する。図１Ｃを参照すると、ＩｎＧａＮ１０５は、ＧａＮシード表面から成長し、図１ＤではＩｎＧａＮ１０６は、エッチング空洞を埋めて、マスク層１０３より上に成長する。ＩｎＧａＮ成長が続くことによって、隣接する空洞内のＧａＮシード表面に成長したＩｎＧａＮが合体する。次いで、緩和されたＩｎＧａＮがマスキング層の上で成長し、上部ＩｎＧａＮ成長表面１０７のところで、連続した平面的な、緩和されたＩｎＧａＮ領域、またはＩｎＧａＮテンプレートが形成される。
本ＩｎＧａＮ成長方法では、緩和は、ＧａＮ（０００１）表面上で直接ＩｎＧａＮの緩和を試みた場合に生じるチルト（ｔｉｌｔ）によってではなく、概ね横方向に、すなわちツイスト（ｔｗｉｓｔ）によって、生じる。後者の方法は、垂直方向のＩｎＧａＮ歪み勾配を招き、これは、引き続くＩｎＧａＮの成長および合体時に問題となる。その代わりに、本発明は、チルトを低減させることで、最終的な合体した膜に歪みおよび／または組成の不均一性が実質的に無いようにすることが可能になり、よって、半導体成長用の高品質で平面的な緩和されたＩｎＧａＮ大面積表面を提供する。さらに、緩和は、ＧａＮシード表面のところで均一に生じるので、歪み層をまず擬似格子不整合に成長させ（その後、エッチングして緩和させ）る場合に生じ得る垂直方向の歪み勾配は、概ね回避される。
本開示によって提供されるＩｎＧａＮ成長方法では、ＩｎＧａＮ成長は、主にＧａＮシード材料の表面のところで生じることになり、他の露出表面上のＩｎＧａＮの成長は、最小限に抑える、または完全に回避されるはずである。この理由から、ＧａＮシード材料を貫通してその下にある基板の中までエッチングして、基板の成長表面をＩｎＧａＮの核形成領域から遠ざけることが有益であり得る。加えて、ＩｎＧａＮ層の成長条件は、競合成長モードを呈する可能性のある、基板上のＩｎＧａＮの核形成および成長とは対照的に、一つまたは複数のＧａＮシード表面での成長を促進するように選択することができる。この手法は、図２Ａ～２Ｅに例示されており、ここでは、ＧａＮ層と基板の一部分との両方がエッチングされる。基板上に成長させるＩｎＧａＮを非競合的にする目的で、（基板表面のところでの）競合成長と、ＧａＮシード材料の一つまたは複数の表面のところでの望ましい成長との間の距離を、基板をエッチングすることにより増大させる。さらに、基板のエッチングが、ＩｎＧａＮの核形成と成長を妨げる役割をすることができ、これにより競合成長モードの干渉の可能性がさらに低減する。
図２Ａは、基板２０１と、その上にあるＧａＮ層２０２と、その上にあるマスク層２０３とを示している。図２Ｂでは、マスク層２０３と、ＧａＮ層２０２と、基板２０１の一部分とがエッチングされて、露出したＧａＮシード表面２０２ａが空洞２０４に設けられている。図２Ｃに示されるとおり、ＩｎＧａＮ２０５は、ＧａＮシード表面２０２ａ上に、横方向にそれぞれの空洞２０４の中に、そして基板２０１の上で成長する。図２Ｄに示されるとおり、ＩｎＧａＮ成長２０６が続くことにより、横方向の成長領域が合体し、空洞から外に、そしてマスク層２０３より上に成長する。空所である、空洞２０４の一部分２０８が、空洞の範囲内で、基板２０１と、合体したＩｎＧａＮ２０６との間に生じ得る。図２Ｅに示されるとおり、ＩｎＧａＮ成長が続くと、隣接する空洞から成長したＩｎＧａＮが合体し、緩和されたＩｎＧａＮ表面２０７を形成し、これを半導体層の成長に使用することができる。図２Ｅは、緩和されたＩｎＧａＮ領域を通り表面２０７と共平面である平面２０８ａと、シード領域２０２を二分する平面２０８ｂと、シード領域２０２どうしの間のＩｎＧａＮ領域とを示している。シード領域の中心が２０８ｃとして示され、シード領域２０２どうしの間のＩｎＧａＮ領域の中心が２０８ｄとして示されている。
図１３は、図２Ａ～２Ｅに例示される工程フローから得られる構造の詳細断面図である。基板１３０１、例えば（０００１）サファイアが、基板１３０１内に延在する随意にエッチングされた領域１３０６を含む。面内ａ格子定数ａ１を特徴とするＧａＮ（またはＡｌＮ）シード層材料１３０２が、非エッチング領域において、そしてマスキング層１３０３の下で、基板１３０１の上に重なっている。ＩｎＧａＮ１３０５が、ＧａＮシード表面１３０７上のシード層材料１３０２の縁のところで核形成し、ＩｎＧａＮ／ＧａＮヘテロ接合１３０７を形成しており（すなわち、ヘテロ接合が、ＩｎＧａＮ領域とＧａＮシード領域との界面に位置しており）、その法線は、基板１３０１の主表面に平行ではない等価な結晶学的方向を共有している。ＩｎＧａＮ材料１３０５は、ＧａＮシード表面どうしの間のＩｎＧａＮ領域において、緩和されたＩｎＧａＮの面内ａ格子定数ａ２に向かって緩和するように、少なくとも部分的に横方向に成長している。基板１３０１の主表面に平行で、ＧａＮシード表面１３０７を二分する平面１３０８ｂは、断面内の異なる位置で異なる面内ａ格子定数を特徴としている。例えば、ＧａＮシード領域内の中心点では、平面１３０８ｂに沿った格子定数は、ＧａＮのａ格子定数のそれとコメンシュレート（ｃｏｍｍｅｎｓｕｒａｔｅ）なａ１を特徴とし、ＧａＮシード表面１３０７どうしの間の中心点１３０５では、平面１３０８ｂに沿った格子定数は、少なくとも部分的に緩和されたＩｎＧａＮのそれとコメンシュレートな近似的にａ２であって、これは、そのＩｎＧａＮ層におけるＩｎＮの平均モル分率に従って、特に、温度、およびＭＯＣＶＤにおけるトリメチルガリウム（ＴＭＧ）と比較したトリメチルインジウム（ＴＭＩ）など有機金属前駆体の相対流量などの、エピタキシャル成長条件によって決まる。これらの２つの中心点の間の領域では、平面１３０８ｂに沿った格子定数は、ａ１より大きくａ２より小さい面内ａ格子定数を特徴としており、これはａ２＞ａ１であるからである。平面図（図示せず）において、平面１３０８ａ内の面内ａ格子定数の変動は、ＧａＮシード層に適用される二次元マスクパターンによって特徴付けられる（図５および図６を見られたい）。
ＩｎＧａＮ材料は、マスキング層１３０３の上で合体して、平面的なＩｎＧａＮ表面１３０５ｃを有する緩和されたＩｎＧａＮ領域１３０４を形成する。元の成長基板の主表面に平行で、緩和されたＩｎＧａＮ領域１３０４内に位置する平面１３０８ａは、面内ａ格子定数ａ２を主に特徴とする。具体的には、ＧａＮシード表面どうしの間の中心点１３０５では、平面１３０８ａに沿ったＩｎＧａＮ格子定数はａ２を特徴とし、ＧａＮシード表面の上の中心点では、面１３０８ａに沿ったＩｎＧａＮのａ格子定数は、ａ２よりわずかに小さい。平面図（図示せず）において、平面１３０８ａ内の面内ａ格子定数の変動は、ＧａＮシード層に適用される二次元マスクパターンによって特徴付けられる（図５および図６を見られたい）。ＩｎＧａＮの場合の面内ａ格子定数の変動は、例えば、ＸＲＤおよびＲＳＭを用いて検出することができ、サブマイクロメートルのスケールで、そしてグレージング入射角技術を使用して上面において解像することができる。なお、シード領域内の平面１３０８ｂの中点は１３０８ｃとして示され、シード領域どうしの間の平面１３０８ｂの中点は１３０８ｄとして表示されている。
ＧａＮシード領域１３０２は、例えば、３μｍ未満、０．３μｍ未満、または０．０３μｍ未満である面内寸法を有する。ＧａＮシード領域１３０２の高さは、例えば、３μｍ未満、０．３μｍ未満、または０．０３μｍ未満とすることができる。隣接するＧａＮシード領域１３０２どうしの間の距離、例えば、ＧａＮシード領域１３０２の幅は、３μｍ未満、０．３μｍ未満、または０．０３μｍ未満とすることができる。マスク層１３０３の厚さは、例えば、０．０１μｍから１μｍ、０．０２μｍから０．８μｍ、０．０５μｍから０．５μｍ、または０．１μｍから０．４μｍとすることができる。
図３Ａ～３Ｅは、ＳＯＩ基板を使用して、緩和されたＩｎＧａＮを作製する工程フローの一例を示している。この実施形態では、Ｓｉ上のＧａＮの成長の場合に周知であるとおり、半導体構造（図示せず）の範囲内に歪み制御中間層、例えばＧａＮ、ＡｌＧａＮ、またはＡｌＩｎＧａＮを含むことでウエーハの反りを管理するのが望ましい可能性がある。
図３Ａは、基板３０１と、酸化物層３０１ａおよびシリコン層３０１ｂと、シード層３０２と、マスク層３０３とを示している。図３Ｂは、シリコン層３０１ｂまで下にエッチングした後の空洞３０４を示しており、これがシード層３０２からシード領域を形成する。図３Ｃは、空洞３０４内でシード層３０２から、シード領域の縁表面上にＩｎＧａＮが横方向成長するのを示している。このＩｎＧａＮ成長は、歪み緩和を誘起させるには充分高いＩｎＮのモル分率を有する。図３Ｄでは、シード層３０２からのＩｎＧａＮ成長３０６は、成長し合体して空洞を満たし、さらにマスク３０３より上に延在している。図３Ｅに示されるとおり、ＩｎＧａＮ成長が続くことで、平面的な緩和されたＩｎＧａＮ層３０７が提供される。図３Ｅは、緩和されたＩｎＧａＮ領域を通り、表面３０７と共平面である平面３０８ａと、シード領域３０２を二分する平面３０８ｂと、シード領域３０２どうしの間のＩｎＧａＮ領域とを示している。シード領域の中心が３０８ｃとして示され、シード領域３０２どうしの間のＩｎＧａＮ領域の中心が３０８ｄとして示されている。
図４Ａ～４Ｅは、ＳＯＩ基板を使用して、緩和されたＩｎＧａＮ層を作製する工程フローの別の例を示している。この例は、図３Ａ～３Ｅと同様であり、追加されているのは、シリコン基板上でのＩｎＧａＮの競合成長を最小限に抑え、シード表面上でのＩｎＧａＮ成長を促進するために、ＳＯＩ基板の最上部シリコン層４０１ｂと埋め込み酸化物層４０１ａとが、エッチングによって（領域４０４において）除去されていることである。
図４Ａは、ＳＯＩ基板４０１と、酸化物層４０１ａおよびシリコン層４０１ｂと、シード層４０２と、上に重なったマスク層４０３とを示している。図４Ｂは、基板４０１まで下にエッチングした結果得られる空洞４０４を示しており、これがシード層４０２からシード領域を形成する。図４Ｃでは、横方向のＩｎＧａＮ成長４０５は、シード層４０２の縁表面から空洞４０４の中に延在している。このＩｎＧａＮ成長は、歪み緩和を誘起させるには充分高いモル分率のＩｎＮを有する。図４Ｄに示されるとおり、ＩｎＧａＮ成長４０６が続くことで、反対側のシード表面から成長したＩｎＧａＮが合体し、垂直方向に成長して空洞の上部を満たし、マスク層４０３より上に延在するようになる。基板上での成長と比較してシード表面からの優先的な成長により、基板４０１とＩｎＧａＮ層４０６との間に空間４０８、すなわち空所が生じる。図４Ｅに示されるとおり、ＩｎＧａＮ成長が続くことで、平面的な緩和されたＩｎＧａＮ層４０７が提供される。図４Ｅは、緩和されたＩｎＧａＮ領域を通り表面４０７と共平面である平面４０８ａと、シード領域４０２を二分する平面４０８ｂと、シード領域４０２どうしの間のＩｎＧａＮ領域とを示している。シード領域の中心が４０８ｃとして示され、シード領域４０２どうしの間のＩｎＧａＮ領域の中心が４０８ｄとして示されている。
図５は、ストライプ、矩形、三角形、および六角形を含む、シード材料をエッチングするためのマスクパターンの例を示している。ＩｎＧａＮを含め、ＩＩＩ族窒化物材料のようなウルツ鉱材料の場合には、好ましいパターンの特徴は、等価な結晶学的方位を共有する縁を有するもの、例えば六角形または三角形である。他の形状や他の相対的な寸法を使用することができる。マスクパターンの最も狭い寸法は、例えば、３μｍ未満、０．３μｍ未満、または０．０３μｍ未満とすることができる。マスクパターンの縁は、特定の結晶面に揃えることができる。例えば、（０００１）主成長面を有するウルツ鉱材料の場合には、マスク縁を（１－１００）面、または（１１－２０）面、またはそれらの間のいずれかの方位に揃えることで、高品質で緩和されたＩｎＧａＮ層の成長を容易にすることができる。
図６は、マスクパターンの代替の組を示しており、これは、図５に示されたもののネガ型であるが、他の点では同様である。
図７は、格子定数ａを有するパターニングされたＧａＮシード材料の概念的な平面図断面を示しており、その材料の側表面上では、緩和された格子定数ａ’にまでツイストを介して緩和することが可能なＩｎＧａＮ層を成長させるために、横方向ヘテロエピタキシーが実行される。充分に小さい寸法の場合では、変形は完全に弾性であり、欠陥は形成されない。寸法が大きい場合では、多少の塑性変形が生じる場合があるが、引き続き堆積されて上に重なった半導体層の最終的な欠陥密度が充分に低ければ、許容される場合がある。例えば、引き続き堆積される半導体層における拡張欠陥密度は、５Ｅ９ｃｍ２未満、例えば５Ｅ８ｃｍ２未満、又は５Ｅ７ｃｍ２未満であるのが望ましい。本開示によって提供される横方向のＩｎＧａＮ成長および合体の方法は、ＩＩＩ族窒化物材料における貫通転位の消滅を容易にする。
緩和されたＩｎＧａＮ成長の厚さおよび組成均一性のさらなる制御は、バルクＩｎＧａＮ層を使用することによってではなく、多層構造を成長させることによって得られる場合がある。例えば、２５％のバルクＩｎＧａＮ層を、例えば３ｎｍのＧａＮと１ｎｍのＩｎＮとの、または２ｎｍのＧａＮと２ｎｍのＩｎ０．５Ｇａ０．５Ｎとの、交互層に置換してもよい。個々の層の層厚は、例えば、０．５ｎｍから１００ｎｍ、例えば、１ｎｍから３０ｎｍの範囲とすることができる。多層構造は基層に限定されるものではなく、緩和されたＩｎＧａＮ層の上に重なるｎ型、ｐ型、および活性層などの半導体デバイス層を含めエピタキシャル積層全体を通じて、または緩和されたＩｎＧａＮ基層とデバイス層との間の層において、使用してもよい。
ＩｎＧａＮ／ＧａＮのものと比較して、緩和されたＩｎＧａＮ層の格子定数が増加していることで、ＩｎＧａＮ／ＧａＮの場合よりもはるかに高い温度で、引き続き堆積される半導体層を成長させることが可能になる。例えば、３．２０５Åのａ格子定数を有するＩｎＧａＮは、ＩｎＧａＮ／ＧａＮの場合の約４％に比較して、約７％のＩｎＮを取り込むことが示されている。ＧａＮへのＩｎＮモル分率の取り込みはＭＯＣＶＤにおける成長温度に反比例するので、このことは、ＩｎＧａＮのａ格子定数を約０．０１５から０．０２０に増加させることで、有用な成長温度を約５０°Ｃ上げることができることを示唆している。ＩｎＧａＮのａ格子定数をさらに増加させると、同一ＩｎＮモル分率でさらに高い温度さえ可能になる。この効果は、さらに高い温度での点欠陥形成の低減によって達成される緩和されたＩｎＧａＮ上に成長させたさらに高品質の半導体層の実現においてのみならず、ＩｎＧａＮ膜の表面における貫通転位の位置で発生するピットの低減または除去によっても、活用することができる。理想的には、ＩｎＧａＮ層の成長温度を充分に高く保って、ピットをなくすか、またはこれを少なくとも１μｍよりはるかに小さい、例えば、２００ｎｍ未満、または５０ｎｍ未満の直径に制限する。小さなピットは、ピットのあるＩｎＧａＮ膜より上に成長させた薄い、高温のＧａＮまたはＡｌＧａＮ層を用いて「埋める」ことができる。
本開示によって提供される方法は、反復を含むことができ、これは大きな格子定数変化を得るのに有用である場合がある。例えば、緩和されたＩｎＧａＮ層をシード層として使用して、さらに高いＩｎＮモル分率の層を成長させるためのシード表面を提供してもよい。得られた新しい緩和されたＩｎＧａＮ層は次いで、もう一巡の工程等でシード層として使用することができる可能性がある。この手法は、非常に高いＩｎＮモル分率を有する緩和されたＩｎＧａＮ層を得るさいに有用である場合があり、この層は、長波長、例えば、赤を超えて、深赤、さらには赤外発光まで、例えば７００ｎｍから１．６μｍの範囲内の波長で発光する活性半導体層を成長させるための基層として好適である場合がある。
本開示によって提供される緩和されたＩｎＧａＮ層は、光学デバイスおよび／または電気デバイスを成長させるためのテンプレートおよび／または支持構造の役割をすることができる。１５０ｍｍ、２００ｍｍまたはそれ以上の直径のウエーハを含め、非常に大面積のウエーハが可能であり、それによって、これらのデバイスの大量かつ低コストの製造が容易になる。
例として、図８は、ＩｎＧａＮ層８０４の緩和されたＩｎＧａＮ表面の上で、ｎ型層８０６（例えばＳｉまたはＧｅでドープされたもの）、そしてその後、ＩｎＧａＮ含有活性領域８０７、随意のｐ型電子ブロッキング層８０８であって例えばＧａＮ、ＡｌＧａＮ、またはＩｎＧａＮを含む層（またはこれらの合金を含む多層）、次いでｐ型ＧａＮまたはＩｎＧａＮ層などのｐ型層８０９を成長させることによって形成された、ＬＥＤ構造を示している。例えばＧａＮまたはＩｎＧａＮを含む、高ドープされた、例えばＭｇドープされたｐ型コンタクト層８１０が、ｐ型層８０９の上に重なっており、ｐ側のデバイスへのオーミックコンタクトを提供する。図８に示されるとおり、ＩｎＧａＮ層８０４の下にある半導体構造は、基板８０１と、ＧａＮシード領域８０２と、マスク領域８０３とを含む。これらの様々な特徴どうしの間に存在する屈折率コントラストの範囲で、それらの特徴の存在が、デバイスからの光抽出を向上させるのに役立つ可能性がある。得られる半導体ウエーハは、リソグラフィ、エッチング、および半導体堆積などの一連の工程ステップを経て、ｎ型およびｐ型層への好適な電気的コンタクト材料を有する分離されたＬＥＤ領域を形成することができる。そのようなコンタクト材料には、高い光反射性およびまたは透明性などの好適な光学特性を有するものを挙げることができる。電極メタライゼーション８１２ａ（例えば、ＮｉＡｇ、ＮｉＡｕ、ＴｉＡｌＣｒＮｉＡｕ等）および８１２ｂ（例えば、ＴｉＡｌ、ＴｉＡｌＣｒＮｉＡｕ等）を堆積しパターニングし、例えばワイヤボンドを用いて、電気的接続を得ることができる。酸化インジウムスズ（ＩＴＯ）などの様々な透明導電性酸化物（ＴＣＯ）材料（図示せず）を使用して、特に抵抗性ｐ型層の場合に電流広がり層８１１を促進することができる。半導体構造の作製後、ウエーハをダイシングして個々のデバイスを提供することができ、このデバイスは、とりわけエポキシ系ダイ・アタッチまたははんだ付けを含む様々な手段によって、好適なパッケージに搭載できるものである。ｐ型層とｎ型層に、例えばワイヤボンドを用いて電気的コンタクトを形成して、機能するデバイスを形成し、これに最終的に電力を供給することができる。デバイスは、照明用途の白色光を含む所望の光出力特性を提供するために、発光性ダウンコンバージョン材料、および／またはシリコーンなどの封止材料をさらに含むことができる。このデバイスは、照明用システムに、および／またはディスプレイ用途に採用してもよい。
図９Ａ～９Ｄに示されるとおり、（ａ）標準的なもの、（ｂ）初期成長基板が除去されているがマスクとシード層部分が保持されている薄膜フリップチップ（ＴＦＦＣ）、（ｃ）マスクとシード層部分が除去されているＴＦＦＣ、および（ｄ）マスクとシード層部分が除去されていて、露出したＩｎＧａＮ層にフォトリソグラフィおよび／または化学系のエッチング技術などによって（光抽出目的で）テクスチャ形成されているＴＦＦＣを含め、様々なフリップチップ（ＦＣ）ＬＥＤアーキテクチャが可能である。
図９Ａ～９Ｄに示される半導体構造は、基板９０１と、シード領域９０２と、マスク領域９０３と、緩和されたＩｎＧａＮ層９０４および初期ＩｎＧａＮ成長領域９０５と、ｎ型層９０６と、ＩｎＧａＮ含有活性領域９０７と、随意のｐ型電子ブロッキング層構造９０８と、ｐ型層９０９と、ｐ型コンタクト層９１０と、ｐ側電極メタラゼーション９１１と、ｎ側電極メタライゼーション９１２とを含む。図９Ｂでは、基板が除去されており、図９Ｃでは、成長領域とマスク領域が除去されており、図９Ｄでは、緩和されたＩｎＧａＮ領域９０４の一部分が、例えばデバイスの特定の光学特性を高めるために、除去および／または粗化９０４ａされている。
図１０は、緩和されたＩｎＧａＮ層より上に成長させたレーザダイオード構造を示している。図１０に示されるとおり、初期ＩｎＧａＮ領域１００５を含む緩和されたＩｎＧａＮ層１００４は、マスク領域１００３と、シード領域１００２と、基板１００１との上に重なっている。レーザダイオードは、緩和されたＩｎＧａＮ材料１００４およびｎ型コンタクト層１００６より上にｎ型光閉じ込め（「クラッド」）層１００７を成長させ、次いで、ＩｎＧａＮ含有活性層１００９）の両側に導波層１００８および１０１０を含む導波領域を含むＩｎＧａＮ系活性領域を成長させ、その後、ｐ型光閉じ込め（「クラッド」）層１０１１を成長させることにより、形成することができる。層１０１２および層１０１３は、ｐクラッド層１０１１の上に重なっている。レーザダイオード用のウエーハ作製は、デバイスがストライプ状に形成されてレーザキャビティを形成することを除いて、ＬＥＤのウエーハ作製と同様である。ダイシングと、エッチングまたは劈開されたミラーファセットの形成との後、高反射誘電体コーティングおよび反射防止誘電体コーティングを、それぞれ後部および前部ファセット上に堆積させることができる（図示せず）。レーザダイオードは、材料の選択と用途の詳細に応じて、エピ側を下、または基板側を下にして、好適なパッケージに搭載することができる。高濃度のｐ型コンタクト層１０１４およびｎ型コンタクト層１００６に、それぞれ電極メタライゼーション１０１５ａおよび１０１５ｂを介して電気的コンタクトを形成して、機能するデバイスを形成し、これに電力を供給することができる。このレーザダイオードは、照明用システムに、および／またはディスプレイ用途に採用される。
本開示によって提供される緩和されたＩｎＧａＮ層は、照明デバイスおよび照明システム（図１１）ならびにディスプレイデバイスおよびディスプレイシステム（図１２）を含め、様々な用途向けの広範囲のシステムソリューションの性能に影響を与える広範囲の化合物半導体デバイスに適用可能である。
緩和されたＩｎＧａＮ層の目標組成は、意図されるデバイス、用途、および性能要件に応じて選択することができる。ＧａＮに格子整合した従来のＩｎＧａＮ発光ダイオードの場合では、最も性能の良いデバイスは、紫の波長範囲で発光するものである。これらの波長では、ＧａＮ基層に対するＩｎＧａＮ量子井戸の歪み状態は約１％から２％である。対応する組成の違いは充分高くて、バンドギャップ設計によって非常に高い量子効率のデバイスが得られる一方、歪み状態は充分低くて、比較的厚いInGaN量子井戸（QW）層の役割によってキャリア密度を下げて非発光性オージェ再結合（別名「ドループ」）を緩和することが可能になる。歪み状態のこの許容範囲を他の発光波長に当てはめると、本開示によって提供される緩和されたＩｎＧａＮ基層の好ましい組成範囲を、様々な発光素子について計算することができて、青（約４５０ｎｍ）から赤外（約１．３μｍ）波長までとなる。好ましい範囲を表１および表２に列挙する。
Figure 0007461079000001


Figure 0007461079000002
図１４Ａおよび１４Ｂは、ピーク発光波長に応じた、ＩｎＮモル分率、およびａ格子定数の好ましい範囲をグラフで例示しており、これは、発光ダイオードおよびレーザダイオードを作製するためのテンプレートとして使用するための（０００１）の緩和されたＩｎＧａＮ層についてのものであって、表１および２に示されたパラメータと一致する。例えば、ピーク発光波長λの関数として、緩和されたＩｎｘＧａ１－ｘＮ基層についてのＩｎＮモル分率、ｘは、条件ｘｍｉｎ≦ｘ≦ｘｍａｘを満たすのが望ましく、ここでＸｍｉｎおよびＸｍａｘはそれぞれ、ＥＱＮ．１とＥＱＮ．２：

ｘｍｉｎ ＝ －６．０４６Ｅ－０７λ２＋ １．８３７Ｅ－０３λ － ６．９１７Ｅ－０１， （λ ≧ ４４０ ｎｍ） ＥＱＮ．１

ｘｍａｘ ＝ －６．１５２Ｅ－０７λ２＋ １．８４７Ｅ－０３λ － ６．１４２Ｅ－０１， （λ ≧ ４４０ ｎｍ） ＥＱＮ．２

で定義される。
同様に、ピーク発光波長λの関数として、緩和されたＩｎｘＧａ１－ｘＮ基層の面内（「ａ」）格子定数ａは、ａｍｉｎ≦ａ≦ａｍａｘの条件を満たすのが望ましく、ここでａｍｉｎおよびａｍａｘはそれぞれ、ＥＱＮ．３とＥＱＮ．４：

ａｍｉｎ ＝ －２．０６７Ｅ－０７λ２ ＋ ６．３６６Ｅ－０４λ － ２．９５１， （λ ≧ ４４０ ｎｍ） ＥＱＮ．３

ａｍａｘ ＝ －２．１９０Ｅ－０７λ２ ＋ ６．５７５Ｅ－０４λ － ２．９７０， （λ ≧ ４４０ ｎｍ） ＥＱＮ．４

で定義される。
本開示によって提供される方法および半導体構造は、垂直共振器面発光層（ＶＣＳＥＬ）の作製に適合させることができる。ＬＤまたはＶＣＳＥＬ用の緩和されたＩｎＧａＮ基層の組成の選択は、ＬＥＤ用のものと同様であり、表１および表２に示されるとおりである。
図１５Ａ～１５Ｆは、緩和されたＩｎＧａＮ層をファセット状ＧａＮシード領域縁表面上に作製する方法を示している。この方法では、基板１５０１上の（０００１）ＧａＮまたはＡｌＮシード層１５０２が提供される。図１５Ａは、基板１５０１と、その上に重なるシード層１５０２と、その上に重なるマスク層１５０３とを示している。ＧａＮシード層は、例えば、３μｍ未満の厚さ、０．３μｍ未満の厚さ、または０．０３μｍ未満の厚さとすることができる。図１５Ａ～図１５Ｆに例示される工程フローを参照すると、シード層１５０２は、ＧａＮ核形成をゆっくりと促進する材料を含むマスキング層１５０３で被覆することができる。マスキング層１５０３は、ナノリソグラフィおよびエッチング技術（ウェット、またはドライ、またはそれらの組み合わせ）などのいずれかの好適なフォトリソグラフィを用いてパターニングおよびエッチングして、上記の様々なパターンにすることができる。エッチングによって作り出されたマスク１５０４内の開口部内の露出したＧａＮは次いで、ＧａＮシード材料１５０６を核形成するのに使用することができ、このシード材料は、図１５Ｃおよび１５Ｄに示されるとおり、マスク内の開口部から、そして成長条件の適切な選択によって、成長させることができて、例えば、六角形の基部を有する三角形のファセットである縁を有するシード領域を形成することが可能である。例えば、その構造は、六角形の基部を有する６つの側面のものである場合があり、｛１－１０１｝の等価な平面である三角形のファセットを有する場合がある。図１５Ｄに示されるとおりファセットが完全に形成されると、三角形のファセットの表面１５０７は、ＩｎＧａＮの少なくとも横方向成長のためのシード表面として使用することができ、基板表面と共平面でないヘテロ接合を形成する。ＧａＮシード表面（ファセット）の小さな寸法とＩｎＧａＮ目標組成の選択によって、ＩｎＧａＮ厚さが増加するにつれて過成長ＩｎＧａＮの緩和が促進されると同時に、平坦で結晶学的に等価な方位が提供されてコヒーレンシーが保証される。ＩｎＧａＮ１５０８は、コヒーレントに成長し、その緩和された格子定数に向かって緩和されて、図１５Ｅに示されるとおり、緩和されたＩｎＧａＮである三角形のファセットを有する六角形の構造を形成する。これらのＩｎＧａＮファセットは、さらに成長させることができ、最終的に他の平面的なシードファセットの隣接するＩｎＧａＮ成長フロントと合体させることができる。図１５Ｆに示されるとおり、合体したＩｎＧａＮは次いで、マスキング層およびシード領域の上で成長し、成長条件（例えば、成長温度およびＴＭＩフロー）が選択されて、構造の上部領域として、連続した平面的で緩和されたＩｎＧａＮ層またはテンプレート１５０９を形成する。この方法は、ＧａＮ（またはＩｎＧａＮ、ＡｌＧａＮ、もしくはＡｌＮ）シード材料をエッチングしてＩｎＧａＮの核形成用のシード表面部分を提供する必要がないという利点を有する。さらに、この方法は、成長基板が、ＩＩＩ族窒化物材料、例えばＧａＮまたはＡｌＮ基板である場合に非常に好適である。このように、この方法により、長寿命動作（＞１０，０００時間）にとって低転位密度（例えば、ＧａＮ基板では５Ｅ７ｃｍ－２未満）が好ましいＬＤデバイスの作製が容易になる。
図１６Ａ～１６Ｆは、緩和されたＩｎＧａＮ層をファセット状ＧａＮ表面上に作製する別の方法を示している。この方法は、ＧａＮシード材料が基板上で核形成されることを除いて、図１５Ａ～１５Ｆに例示された方法と同様である。この手法では、サファイア、ＳｉＣ、サファイア、ＡｌＮ、またはＧａＮなど、ＧａＮ核形成に好適な基板１６０１を提供することができる。図１６Ａを参照すると、基板１６０１は、ＧａＮ核形成をゆっくりと促進する材料のマスキング層１６０２で被覆することができる。図１６Ｂに示されるとおり、マスキング層１６０２は、ナノリソグラフィおよびエッチング技術（ウェット、またはドライ、またはそれらの組み合わせ）などのフォトリソグラフィを用いてパターニングおよびエッチングして、様々なパターン１６０４にする。次いで、エッチングによって作り出されたマスクの開口部内に露出した基板１６０３は、図１６Ｃに示されるとおり、ＧａＮシード材料１６０５を核形成させるのに使用することができ、この材料は、マスク内の開口部から成長し、成長条件を適切に選択することによって、三角形のファセットであり六角形の基部を有する縁を有するＧａＮシード領域を形成することが可能である。例えば、シード領域は、６面のものであって、｛１－１０１｝の結晶学的に等価な平面である三角形のファセットを有していてもよい。図１６Ｄに示されるとおり、シード領域が完全に形成された後、三角形のファセットの表面１６０７は、ＩｎＧａＮの少なくとも横方向成長のためのシード表面として使用され、基板と共平面ではない結晶学的に等価な平面内で６つのヘテロ接合を形成する。ＧａＮシード表面の小さい寸法と、成長したＩｎＧａＮ材料の目標組成の選択によって、シード表面上に成長したＩｎＧａＮの緩和が促進される。さらに、それぞれのシード表面は、成長したＩｎＧａＮ材料全体のコヒーレンシーを保証する平坦で結晶学的に等価な方位を提供する。ＩｎＧａＮはコヒーレントに成長し、その緩和された格子定数に向かって緩和されて、図１６Ｅに示されるとおり、緩和されたＩｎＧａＮであるファセット１６０８を形成する。これらのファセットはさらに成長して、他のシード領域から成長した隣接するＩｎＧａＮ成長前線と最終的に合体する。図１６Ｆに示されるとおり、合体したＩｎＧａＮは次いでマスキング層の上で成長し、成長条件（例えば、成長温度およびＴＭＩフロー）が選択されて、基板全体に連続した、平面的な、緩和されたＩｎＧａＮ領域１６０９またはテンプレートを形成する。この方法は、ＧａＮ（またはＡｌＮ）材料をエッチングしてＩｎＧａＮの核形成用のシード表面を提供する必要がないという利点を有する。また、この方法は、工程全体を単一のエピタキシャル成長工程の中で提供することができるという利点がある。さらに、この方法は、成長基板が、ＩＩＩ族窒化物材料、例えばＧａＮまたはＡｌＮ基板である場合に非常に好適である。
図１７Ａは、図１５Ａ～１５Ｆの工程フローから得られる構造の詳細な断面図を提供している。基板１７０１、例えば（０００１）サファイアは、面内ａ格子定数ａ１を特徴とする、ＧａＮ（またはＩｎＧａＮ、ＡｌＧａＮ、もしくはＡｌＮ）シード層１７０２用の主成長基板としての役割をする。ＧａＮシード層１７０２は、マスクされた領域１７０３どうしの間に成長しており、結晶学的に等価な平面的なＧａＮシード表面の露出した縁を有するＧａＮシード領域１７０２ａを形成している。ＧａＮシード領域の三角形のＧａＮシード表面にＩｎＧａＮ材料が核形成されており、元の成長基板１７０１の主表面に対して平行でないヘテロ接合１７０７が形成されている。ヘテロ接合１７０７は、ＧａＮシード領域の安定した結晶学的に等価なファセット上に、例えば、｛１－１０１｝に結晶学的に等価なファセット上に、形成されてもよい。ＩｎＧａＮ材料は、ＧａＮシード表面どうしの間の領域１７０５において、緩和されたＩｎＧａＮの面内ａ格子定数ａ２に向かって緩和されるように、少なくとも部分的に横方向に成長している。元の成長基板の主表面に平行で、ＧａＮシード材料を二分する平面１７０８ｂは、平面に沿った異なる位置で異なる面内ａ格子定数を特徴としている。具体的には、ＧａＮシード領域１７０２ａ内の中心点では、この平面は、格子定数ａ１を特徴とし、ＧａＮシード領域１７０２ａどうしの間の中心点１７０５では、格子定数は近似的にａ２である。これらの２つの中心点の間のＧａＮ領域では、面内ａ格子定数はａ１より大きくてａ２より小さく、これは、ａ２＞ａ１であるからである。平面図（図示せず）において、平面１７０８ｂ内のＧａＮ面内ａ格子定数の変動は、ＧａＮシード層材料に適用された二次元マスクパターンによって特徴付けられる（図５および図６を見られたい）。
図１７Ａおよび図１７Ｂに示されるとおり、平面１７０８ｂは、シード領域１７０２ａの縁と交差して、ＩｎＧａＮ領域１７０４とシード領域との間の界面のところをヘテロ接合１７０９ｂの位置とする。ヘテロ接合は、シード領域の第１の結晶学的平面と共平面である。主成長表面に平行であってＩｎＧａＮ領域（１７０８ｃなど）とシード領域１７０２ａの両方に交差する平面１７０８ｂなどのいずれの平面も、シード領域１７０２ａの縁と交差して、ＩｎＧａＮ領域と、シード領域の第２の結晶学的平面と共平面であるシード領域との間の界面のところをヘテロ接合１７０９ｃの位置とする。図１７Ａおよび図１７Ｂに示されるとおり、第１および第２の結晶学的平面は同一である。第１および第２の結晶学的平面は、結晶学的に等価な結晶学的平面とすることができる。
ＩｎＧａＮ材料は、マスキング層１７０３の上で合体して、平面的な表面１７０５ｃを有する緩和されたＩｎＧａＮ層１７０４を形成する。元の成長基板の主表面に平行で、表面１７０５ｃの近くのＩｎＧａＮ層１７０４内に位置する平面１７０８ａは、ＩｎＧａＮ面内ａ格子定数ａ２を主に特徴とする。ＧａＮシード領域どうしの間の中心点１７０５では、ＩｎＧａＮ格子定数はａ２であり、ＧａＮシード領域内の中心点では、面内ａ格子定数はａ２よりわずかに小さい。平面図（図示せず）において、平面１７０８ｂ内の面内ａ格子定数の変動は、シード層材料に適用された二次元マスクパターンによって特徴付けられる（図５および図６を見られたい）。面内ａ格子定数の変動は、ＸＲＤやＲＳＭなどの測定技術によって検出可能であり、サブマイクロメートルのスケールで解像することができる。シード領域１７０２ａ内の平面１７０８ｂに沿った中点が１７０８ｃとして示され、シード領域１７０２ａどうしの間の中点が１７０８ｄと示されている。
ＧａＮシード領域１７０２ａは、例えば、３μｍ未満、０．３μｍ未満、または０．０３μｍ未満の面内寸法を有するものとすることができる。ＧａＮシード領域１７０２ａの高さは、例えば、３μｍ未満、０．３μｍ未満、または０．０３μｍ未満とすることができる。隣接するＧａＮシード領域１７０２ａどうしの間の距離は、例えば、３μｍ未満、０．３μｍ未満、または０．０３μｍ未満とすることができる。マスク材料１７０３の厚さは、例えば、０．０１μｍから１μｍとすることができる。図１７Ｂは、図１６Ａ～図１５Ｆの工程フローから得られる構造の詳細な断面図を提供している。この構造は、図１７Ａの構造と同様であり、同様の構成要素が、番号が同一になるようにして特定されている。しかし、図１７Ｂの構造では、平面的な出発ＧａＮ（またはＡｌＮ）シード層１７０２は存在しない。その代わりに、ＧａＮ（またはＡｌＮ）シード材料は、マスク領域１７０３どうしの間の開口部内の基板１７０１上に直接核生成される。基板は、とりわけ、サファイア、ＧａＮ、ＡｌＮ、またはシリコンであってもよい。
ＩＩＩ族窒化物半導体構造は、（ａ）ＩｎｘＧａ１－ｘＮ（０≦ｘ＜１）とウルツ鉱型ＩＩＩ族窒化物結晶構造とを含むシード領域と；（ｂ）ウルツ鉱型ＩＩＩ族窒化物構造の（０００１）面に平行で、シード領域と交差する第１の平面であって；第１の平面とシード領域の第１の縁との交差が、ＩｎｘＧａ１－ｘＮ／ＩｎｙＧａ１－ｙＮヘテロ接合の位置となり、０＜ｙ≦１かつｙ＞ｘであり；ＩｎｘＧａ１－ｘＮ／ＩｎｙＧａ１－ｙＮヘテロ接合がシード領域の第１の結晶学的平面と共平面である、第１の平面と；（ｃ）ウルツ鉱型ＩＩＩ族窒化物結晶構造の（０００１）面に平行で、シード領域の第２の縁と交差するいずれかの第２の平面であって、ＩＩＩ族窒化物ヘテロ接合の位置となり、ＩＩＩ族窒化物ヘテロ接合が、シード領域の第２の結晶学的平面と共平面である、第２の平面と；（ｄ）シード領域の上に重なる（０００１）ＩｎＧａＮ領域であって、（０００１）ＩｎＧａＮ領域が、３．１９Åより大きい面内ａ格子定数を特徴とする、領域と、を含むことができる。ここで、第１および第２の結晶学的平面のそれぞれは、結晶学的に等価である。
第１の平行平面は、シード領域の２つのファセットと交差するものとすることができる。シード領域のファセットは、シード領域の結晶学的平面、例えばウルツ鉱型結晶構造の結晶学的平面に平行である。シード領域のファセットは、結晶学的に等価なファセットとすることができる。第１の平行平面とシード領域のファセットとの交差が、ＩｎｘＧａ１－ｘＮ／ＩｎｙＧａ１－ｙＮなどのヘテロ接合の位置となり、ここで０≦ｘ＜１、０＜ｙ≦１、かつｙ＞ｘである。
ウルツ鉱型ＩＩＩ窒化物結晶構造の０００１）面に平行で、シード領域と交差するいずれかの第２の平面が、ＩＩＩ族窒化物ヘテロ接合の位置となる。第２の平面は、第１の平面と同一のファセットと交差するものとすることができる。第２の平面は、シード領域の結晶学的平面と共平面であるシード領域のファセットと交差するものとすることができる。結晶学的平面のそれぞれは、結晶学的に等価な平面とすることができる。シード領域のそれぞれは、ウルツ鉱型結晶構造の結晶学的平面などのシード領域の結晶学的平面に平行なファセットを特徴とすることができる。結晶学的平面のそれぞれは、結晶学的に等価な平面とすることができる。結晶学的平面のそれぞれは、｛１０－１１｝面と結晶学的に等価とすることができる。結晶学的平面のそれぞれは、｛１－１００｝面と結晶学的に等価とすることができる。結晶学的平面のそれぞれは、｛１１－２０｝面と結晶学的に等価とすることができる。結晶学的平面のそれぞれは、（１－１００）面または（１１－２０）面とすることができる。
ＩｎＧａＮ領域は、シード領域どうしの間に位置する。ＩｎＧａＮ領域、またはシード領域どうしの間のＩｎＧａＮ領域の少なくとも一部分は、部分的に緩和されたＩｎＧａＮ領域とすることができる。ＩｎＧａＮ領域は、異なる元素組成をそれぞれ有する複数のＩｎＧａＮ層を含むことができる。（０００１）のＩｎＧａＮ領域を、シード領域の上に重ねることができる。（０００１）のＩｎＧａＮ領域は、完全に緩和されたＩｎＧａＮ領域とすることができ、３．１９Åより大きい、例えば３．２０Åから３．５０Åの範囲である面内ａ格子定数を有することができる。
シード領域は、２つ以上のファセット、例えば２、３、４、５、または６つのファセットを有することができる。シード領域は、３または６つのファセットを有することができる。シード領域は、例えば、矩形の基部、三角形の基部、正方形の基部、五角形の基部、または六角形の基部を有することができる。シード領域は、三角形の基部または六角形の基部を有することができる。
各シード領域は、例えば、ＧａＮを含むことができ、例えば、約３．１８９Åの格子定数を有することができる。各シード領域はＧａＮを含むことができ、ＩｎｘＧａ１－ｘＮ／ＩｎｙＧａ１－ｙＮヘテロ接合およびＩＩＩ族窒化物ヘテロ接合のそれぞれは、ＧａＮ－ＩｎＧａＮヘテロ接合である。
図１８～図２０に、本発明の態様を例示する。図１８Ａ、１８Ｂ、および１８Ｃは、基底面のＩＩＩ族窒化物成長において形成され得る、いわゆる「ｖピット」構造の平面概略図を示している。具体的には、低温で成長させたIII族窒化物材料、例えば800℃未満の温度でMOCVDを使用して成長させたGaNの場合では、吸着原子の動力学は、転位芯付近を埋める傾向を半導体材料が示さないようなものであって、中心のところに転位芯を伴う安定な（10-11）面からピットを形成させる。低温条件下で成長が続くと、ピットはさらに大きくなり（図１８Ｂ）、衝突する（図１８Ｃ）。ピットが大きくなると、露出した（１０－１１）ファセットの全表面積は、露出した（０００１）表面の全表面積と同等か、それ以上となる。この大きな表面積の（１０－１１）ファセットが存在し、各ファセットが結晶学的に等価であることから、本発明で考案されたとおり、高品質で緩和されたＩｎＧａＮを（１０－１１）シード表面、例えば、ＧａＮ上に形成する機会が提供される。
例えば、図１９に示されるとおり、好適な基板、例えばＧａＮ、サファイア、Ｓｉ、ＳｉＣ、ＡｌＮ等の上に、低温でＧａＮを核形成させることができる。いったん、適度に高品質のＧａＮエピタキシャル膜が、例えば（例えば、９００℃より）高温でＧａＮエピタキシャル膜を成長させることによって実現されると、成長条件を再び変更することができて、例えば８００℃以下の温度でＧａＮを成長させることによって、ｖピットを形成するようにすることができる。その後、成長を中止し、ＧａＮ構造をＭＯＣＶＤ反応器から取り出し、ＳｉＯ２またはＳｉＮｘの誘電体層などの好適な成長マスク層を、（０００１）表面に選択的に堆積させるように、そして（１０－１１）面には堆積させないようにすることができる。これは、高角度スパッタリングもしくは堆積による、またはフォトレジストをｖピット内に選択的に堆積させた後の、例えば堆積とリフトオフによるなど、様々な手段で実現することができる。その後、ＧａＮ構造をＭＯＣＶＤまたはＭＢＥ反応器などの反応器に戻すことができる。次いで、ＧａＮの薄層の堆積に随意に先立つＩｎＧａＮを、（１０－１１）ファセット上の露出したＧａＮシード領域材料上に選択的に成長させることができる。ＩｎＧａＮ層の厚さが増すと大きな歪みが誘起するように、そしてその結果、緩和が誘起するように、ＩｎＮモル分率の目標値を定めることができる。ＩｎＧａＮ成長は、マスク領域より上に成長し続けて合体することができ、平面的な、高品質の、緩和されたＩｎＧａＮ（０００１）領域を提供し、この領域に、本開示に記載されるとおり、デバイス作製用のテンプレートとしての役割をさせることができる。ＩｎＧａＮ層は、９００℃より高い温度など、ＩｎＧａＮ／ＧａＮ成長に典型的な温度よりも高い温度で成長させることができ、これが可能なのは、緩和されたＩｎＧａＮ材料が、ＧａＮに疑似格子整合するＩｎＧａＮよりもはるかに容易にＩｎを取り込むからである。成長温度を上昇させることで、ｖピット欠陥を埋めて、合体した、平面的な膜を得ることが可能になる。緩和されたＩｎＧａＮ成長の形態および組成均一性の制御は、バルクＩｎＧａＮ層を使用することによってではなく、多層構造を成長させることによって容易にすることができる。例えば、２５％のバルクＩｎＧａＮ層を、３ｎｍのＧａＮと１ｎｍのＩｎＮ、または２ｎｍのＧａＮと２ｎｍのＩｎ０．５Ｇａ０．５Ｎの交互層に置換することができる。個々の層の層厚は、例えば、０．５ｎｍから１００ｎｍ、例えば１ｎｍから３０ｎｍの範囲とすることができる。多周期のそうした多層構造、例えば、２から１０層、２から１００層、または１００層より多い層を使用してもよい。
別の例では、マスキングのステップをなくし、工程全体を成長チャンバ内でインサイチュに完了させることができる。例えば、図２０に示されるとおり、好適な基板、例えばＧａＮ、サファイア、Ｓｉ、ＡｌＮ等の上にＧａＮを核形成させることができる。適度に高品質のＧａＮエピタキシャル膜を、例えば（例えば、９００℃より）高温で成長させることによって実現した後、成長条件を再び変更することができて、例えば８００℃以下の温度でＧａＮを成長させることによって、ｖピットを形成するようにすることができる。ｖピットは、｛１０－１１｝の等価なファセットの露出した表面積が（０００１）ＧａＮの露出表面積より大きくなるように成長させることができる。好ましくは、（１０－１１）ファセットの露出表面積は、（０００１）ＧａＮの露出表面積の２倍より大きく、より好ましくは、（０００１）ＧａＮの露出表面積の１０倍である。ついで、シード領域である（１０－１１）ファセット上に、選択的にＩｎＧａＮを成長させることができる。ＩｎＧａＮ層の厚さが増すと大きな歪みが誘起するように、そしてその結果、緩和が誘起するように、ＩｎＮ組成の目標値を定めることができる。ＩｎＧａＮは、成長し続け合体することができ、平面的な、高品質の、緩和されたＩｎＧａＮ（０００１）領域を提供し、この領域に、本開示に記載されるとおり、デバイス作製のテンプレートとしての役割をさせることができる。
（０００１）成長表面積は（１０－１１）成長表面積よりも小さいので、後者の成長モードが支配的であり、ＩｎＧａＮが緩和されて、膜厚の増加とともに支配的な成長表面となることが可能になる。ＩｎＧａＮ／ＧａＮ成長に一般的な温度よりも高い温度でＩｎＧａＮ層を成長させることが有用であり得るが、これが可能なのは、緩和されたＩｎＧａＮ材料が、ＧａＮと擬似格子整合するＩｎＧａＮよりも容易にＩｎを取り込むことができるからである。成長温度を上昇させることで、ｖピット欠陥を埋めて、合体した、平面的な膜を得ることが可能になる。緩和されたＩｎＧａＮ成長の形態および組成均一性の制御は、バルクＩｎＧａＮ層を使用することによってではなく、多層構造を成長させることによって容易にすることができる。例えば、２５％のバルクＩｎＧａＮ層を、３ｎｍのＧａＮと１ｎｍのＩｎＮ、または２ｎｍのＧａＮと２ｎｍのＩｎ０．５Ｇａ０．５Ｎの交互層に置換させてもよい。個々の層の層厚は、例えば、０．５ｎｍから１００ｎｍ、例えば１ｎｍから３０ｎｍの範囲とすることができる。多周期のそうした多層構造、２から１０層、２から１００層、または１００層より多い層を使用することができる。
一例として、ｃ面（０００１）サファイア基板を、少なくともトリメチルガリウム、トリメチルインジウム、およびアンモニアを供給できるＭＯＣＶＤ反応器に装填することができる。低温ＧａＮ核形成層を得ることができ、その後、三次元アイランドの形成に次いで二次元の（０００１）ＧａＮ膜への合体を含むことのできる高温ＧａＮ成長を行うことができる。この三次元から二次元への遷移は、貫通転位を横方向に方向転換させるのに役立ち、また成長表面での全体的な貫通転位密度を低減さるのに役立って、これを１Ｅ９ｃｍ－２未満にまで低減させることができる。最終的には、平面的なＧａＮ層において１Ｅ８ｃｍ－２の転位密度を実現することができる。次に、成長温度を（例えば、８００℃未満に）下げて、転位芯のところでｖピット構造を形成することができ、これは、傾斜した（１０－１１）面を特徴とするものである。これらの平面は、約６３度という、（０００１）成長表面に対する角度をなすことができる。低温層の厚さによって、ｖピットの高さが制御されるが、この厚さは、この具体例について表３に示されるとおり、露出した｛１０－１１｝ファセットの全表面積が（０００１）の表面積よりも大きくなるような成長によって増加する。
Figure 0007461079000003
例えば、転位密度が１Ｅ８ｃｍ－２の場合には、目標ｖピット高さは０．１４μｍ以上とすることができる。
（１０－１１）材料と（０００１）材料との間の目標とする表面積比を実現できた後、ＴＭＩをチャンバ内に流し、（１０－１１）シード領域上に１層または複数層のＩｎＧａＮ層を成長させて歪み緩和を誘起させる。ＩｎＧａＮ層は、ＧａＮ層との周期的な交互層とすることができる。例えば、各ＩｎＧａＮ層は、０．５ｎｍから１００ｎｍの厚さ、例えば１ｎｍから３０ｎｍの厚さとすることができ、同様の厚さを有するＧａＮ層どうしの間に挟むことができる。歪み緩和を誘起させるためには、歪み緩和層の平均組成は適度に高いことが望ましく、例えば、平均ＩｎＮ含有量は５％より大きくすることができる。歪み緩和を開始した後、または開始する前に、成長温度を上昇させることで、成長を平面化し、デバイス作製のための平面的で均一な、緩和された（０００１）ＩｎＧａＮ層を実現するのに役立てることができる。
前述の考察はＧａＮシード領域を対象としているものの、ＩｎＧａＮ（またはＡｌＧａＮ）シード領域を利用することも可能であり、その条件は、この材料が、下にあるいずれかのＧａＮ層、例えばＧａＮ核形成層および／またはバッファ層に擬似格子整合していることである。シード領域は、最終的に緩和を誘起させる、ＩｎＧａＮ－ＧａＮ（またはＩｎＧａＮ－ＩｎＧａＮ）ヘテロ接合近傍の領域である。これらの領域より下のシード材料は、シード領域ではなくシード材料と称される。
本開示によって提供される、緩和されたＩｎＧａＮ層および緩和されたＩｎＧａＮ層を含む半導体構造は、ＬＥＤおよびＬＤ（およびＶＣＳＥＬ）などの、ＩｎＧａＮを用いた光電子デバイスを含む、電子デバイスおよび光電子デバイスを作製するのに使用することができる。本開示によって提供される緩和されたＩｎＧａＮ層を含むＬＥＤおよびＬＤは、照明システムおよびディスプレイシステムに使用することができる。具体的には、ＬＥＤの場合には、デバイスは、基板上の緩和されたＩｎＧａＮ基層上に形成してもよい。基板は、研削、ラッピング、またはエッチングなどの技術によって薄くすることができ、ソーイング、スクライブ・アンド・ブレイク、またはレーザースクライブ・アンド・ブレイクなどの当技術分野で公知の手段によってダイシングすることができて、個々のＬＥＤチップまたはダイを提供することができる。ＬＥＤチップまたはダイの寸法は、例えば、２５０μｍ２から１０ｍｍ２のものとすることができる。ついで、個々のＬＥＤチップを好適なパッケージ構成要素に取り付けることができ、この構成要素が、デバイスとの電気的コンタクトをなしてヒートシンクを行うためのリード線を提供する。ダイ・アタッチには、エポキシもしくはシリコンによる取り付け、またははんだを用いた取り付けなど、いずれかの好適な方法を使用することによって実行することができる。チップとパッケージの電気的接続は、AuまたはAgのワイヤなどのボンドワイヤを使用して、パッケージ内のアノードおよびカソードのリード線をLEDチップ上のそれぞれのコンタクトメタライゼーション、すなわち電極に接続することによって完成させることができる。フリップチップデバイスの場合、ＬＥＤチップとパッケージの間に位置する中間サブマウントを通じて電気的コンタクトを形成することができる。チップ電極は、はんだ付けや金バンプ付けなどの手段によりサブマウント・キャリアに取り付けることができる。サブマウント・キャリアは、ダイシングされた後、いずれかの好適な方法によりパッケージに実装することができる。
パッケージされたＬＥＤデバイスから生じる所望の発光色は、所望のピーク発光波長を有する緩和されたＩｎＧａＮを用いたＬＥＤを作製し提供することによって、得られる。随意に異なるピーク発光波長を有する複数のそのようなＬＥＤチップを、別個のパッケージに含めることができるし、またはマルチチップパッケージ内に一緒に組み合わせることができる。例えば、単一のパッケージが、赤色発光、緑色発光、および青色発光のＬＥＤチップを含むことができ、これらのチップは、回路内に配置されてもよく、そしてＬＥＤを動作させるための、パッケージ内またはパッケージ外のいずれかのドライバ回路に電気的に結合されてもよい。回路の詳細およびドライバを選択することで、異なる色のＬＥＤを別々にまたは一緒に動作させて、照明用途に使用するための白色発光、または液晶ディスプレイ（ＬＣＤ）デバイス、例えばテレビディスプレイ、コンピュータモニタ、携帯電話ディスプレイ、ウェアラブルディスプレイデバイス等のバックライトとして使用するための発光を含め、広範囲の全発光特性を提供することができる。
一つまたは複数のＬＥＤチップを発光性ダウンコンバージョン材料と組み合わせて、所望の発光スペクトルを提供することができる。そのような発光性ダウンコンバージョン材料は、蛍光体、量子ドットなどの半導体ナノ粒子、またはペロブスカイト材料を含んでいてもよい。また、複数の発光性ダウンコンバージョン材料を単一のパッケージ内で組み合わせることもできる。ＬＥＤチップの発光波長を、発光性ダウンコンバージョン材料を励起するように選択することで、パッケージからの発光が、ＬＥＤチップの直接発光と発光性ダウンコンバージョン材料の発光の組み合わせとなるようにすることができ、または、発光を主に発光性ダウンコンバージョン材料のものだけにして、ＬＥＤチップ光が、発光性ダウンコンバージョン材料によって完全に吸収されるか、さもなければパッケージから脱出するのをブロックまたはフィルタリングされるようにしてもよい。発光性ダウンコンバージョン材料を使用した、パッケージされたＬＥＤは、照明用途に有用な白色光を生成するのに使用することができる。そのようなデバイスは、ドライバ回路に電気的に結合され、主電源またはバッテリ電源などの外部電源から給電され、ヒートシンクに熱的に結合され、様々な光学部品またはレンズに光学的に結合されて、ＬＥＤランプまたはＬＥＤ照明設備などの照明デバイスを提供することができる。
さらに小さい寸法のＬＥＤチップを、本発明を使用して作製してもよい。具体的には、１μｍ２から５０μｍ２の寸法を有するデバイス、いわゆる「マイクロＬＥＤ」を作製することができる。マイクロＬＥＤの場合、従来のダイシング技術はそれほど好適ではないので、デバイスを単体にする他の手段が採用されることが多い。例えば、基板上に所望の寸法のＬＥＤを形成し、次いでＬＥＤの最上面をキャリア、例えば青色テープまたはサブマウント・キャリアに結合し、次いで基板を除去することによって、ダイシングが可能になる場合がある。ついで、個々のデバイスを選び出して、マイクロＬＥＤを用いたディスプレイ用のパッケージ構成要素内に、またはバックプレーン上に、配置してもよい。マイクロＬＥＤデバイスの取り扱いには、当技術分野で知られているとおり、高度なダイハンドリング技術を使用することができる。具体的には、本発明に基づく赤色発光、緑色発光、および青色発光のＬＥＤを、マイクロＬＥＤに形成し並べて、マイクロＬＥＤディスプレイを提供し、テレビ、コンピュータモニタ、タブレット、携帯電話、ウェアラブルデバイス等のシステムに組み込んでもよい。
本開示によって提供される緩和されたＩｎＧａＮ層を組み込んだＬＤもまた、様々なシステムに組み込むことができる。ＬＤパッケージは、熱的観点からＬＤデバイスにおけるさらに高いパワー密度を管理する手段が提供されること、そしてレーザーファセットを光学的に利用する手段が提供されることを除いて、本明細書に記載されるＬＥＤパッケージと同様である。複数の発光色のＬＤを、別個のパッケージで提供してもよいし、または組み合わせて単一のパッケージにしてもよい。また、ＬＤを、発光性ダウンコンバージョン材料と結合させて、所望の発光スペクトルを提供してもよい。ＬＤは、非常に高い光密度が要求される用途、例えば自動車前方照明システム、または投影ディスプレイに有用であり、投影ディスプレイには、ラスタリング光学系、マイクロミラーデバイス、またはＬＣＤ変調器などの光変調手段を含む場合がある。
照明システムおよびディスプレイシステムの例を、図１１および図１２に示す。
発明の態様
本発明は、以下の態様によってさらに定められる。
態様１． 緩和された（０００１）ＩｎＧａＮ領域を含むＩｎＧａＮ領域を含むＩＩＩ族窒化物半導体構造であって；前記緩和された（０００１）ＩｎＧａＮ領域が、少なくとも一方向の周期性を特徴とする面内ａ格子定数を有する、ＩＩＩ族窒化物半導体構造。
態様２． 前記緩和されたＩｎＧａＮ領域が、ｃ面成長方位を特徴とする、態様１に記載の半導体構造。
態様３． 前記緩和されたＩｎＧａＮ領域が、３．１９Åより大きい平均面内ａ格子定数を特徴とする、態様１から２のいずれか一つに記載の半導体構造。
態様４． 前記緩和されたＩｎＧａＮ領域が、３μｍ未満の厚さを有する、態様１から３のいずれか一つに記載の半導体構造。
態様５． 前記緩和されたＩｎＧａＮ領域が、２０ｎｍから１μｍの厚さを有する、態様１から４のいずれか一つに記載の半導体構造。
態様６． 前記緩和されたＩｎＧａＮ領域が、５Ｅ９ｃｍ２未満の欠陥密度を有する、態様１から５のいずれか一つに記載の半導体構造。
態様７． 前記緩和されたＩｎＧａＮ領域が、ＩｎＧａＮ－ＧａＮ超格子を含む、態様１から６のいずれか一つに記載の半導体構造。
態様８． 前記緩和されたＩｎＧａＮ領域の第１の部分の下にある複数のマスク領域と；前記緩和されたＩｎＧａＮ領域の第２の部分の下にある複数の非マスク領域と、をさらに含む、態様１から７のいずれか一つに記載の半導体構造。
態様９． 前記複数のマスク領域のそれぞれが誘電体材料を含む、態様８に記載の半導体構造。
態様１０． 前記誘電体材料が、窒化ケイ素、酸化ケイ素、または酸化アルミニウムを含む、態様９に記載の半導体構造。
態様１１． 前記複数のマスク領域のそれぞれが、２０ｎｍから２μｍの厚さを有する、態様８から１０のいずれか一つに記載の半導体構造。
態様１２． 前記複数のマスク領域のそれぞれが、２μｍ未満の厚さを有する、態様８から１０のいずれか一つに記載の半導体構造。
態様１３． 前記複数の非マスク領域のそれぞれの最大面内寸法が１μｍ未満である、態様８から１２のいずれか一つに記載の半導体構造。
態様１４． 前記複数のマスク領域のそれぞれの下にあるシード領域をさらに含む、態様８から１３のいずれか一つに記載の半導体構造。
態様１５． 前記シード領域が、ＧａＮ、ＡｌＮ、またはＡｌＧａＮを含む、態様１４に記載の半導体構造。
態様１６． 前記シード領域が２０ｎｍから２μｍの厚さを有する、態様１４から１５のいずれか一つに記載の半導体構造。
態様１７． 前記シード領域が２μｍ未満の厚さを有する、態様１４から１６のいずれか一つに記載の半導体構造。
態様１８． 前記シード領域が、水平界面とシード界面とを含み、前記水平界面が（０００１）ＩｎＧａＮ結晶学的平面と実質的に共平面であり、前記シード界面が、水平界面に平行ではない平面的なシード部分を含む、態様１４から１７のいずれか一つに記載の半導体構造。
態様１９． 前記平面的なシード部分が、ａ面、ｍ面、またはａ面とｍ面の間の平面を含む、態様１８に記載の半導体構造。
態様２０． 前記水平の界面が、ｃ面方位を特徴とし；前記平面的なシード部分が、前記水平界面と共平面でない、態様１９に記載の半導体構造。
態様２１． 前記平面的なシード部分がヘテロ接合を含む、態様１９から２０のいずれか一つに記載の半導体構造。
態様２２． 前記ヘテロ接合がＧａＮ－ＩｎＧａＮヘテロ接合である、態様２１に記載の半導体構造。
態様２３． 前記シード領域がＧａＮを含み；前記平面的なシード部分がＧａＮ／ＩｎＧａＮヘテロ接合を含み；前記ＧａＮ／ＩｎＧａＮヘテロ接合が、ＧａＮ（１－１００）結晶面、ＧａＮ（１１－２０）結晶学的平面、またはＧａＮ（１－１００）結晶学的平面とＧａＮ（１１－２０）結晶学的平面との間の結晶学的平面と、実質的に平行である、態様２２に記載の半導体構造。
態様２４． 前記複数の非マスク領域がＩｎＧａＮを含む、態様８から２３のいずれか一つに記載の半導体構造。
態様２５． 前記複数の非マスク領域がパターンによって特徴付けられる、態様８から２４のいずれか一つに記載の半導体構造。
態様２６． 前記複数の非マスク領域が、少なくとも一次元の非マスク領域周期性を特徴とする、態様８から２５のいずれか一つに記載の半導体構造。
態様２７． 前記緩和されたＩｎＧａＮ領域の面内ａ格子定数の周期性が、前記非マスク領域周期性に対応する、態様２６に記載の半導体構造。
態様２８． 前記複数の非マスク領域が、アレイの形状を特徴とする、態様８から２７のいずれか一つに記載の半導体構造。
態様２９． 形状が、ＩｎＧａＮの結晶学的平面に対して配向している縁を含む、態様２８に記載の半導体構造。
態様３０． 前記縁が、ＩｎＧａＮのａ面またはＩｎＧａＮのｍ面に対して±１°ずれて配向している、態様２９に記載の半導体構造。
態様３１． 前記縁が、（１－１００）ＩｎＧａＮ結晶学的平面に平行に配向している、態様２９から３０のいずれか一つに記載の半導体構造。
態様３２． 前記縁が、（１１－２０）ＩｎＧａＮ結晶学的平面に平行に配向している、態様２９から３１のいずれか一つに記載の半導体構造。
態様３３． 前記縁が、（１－１００）ＩｎＧａＮ結晶学的平面に平行ではない、かつ（１１－２０）ＩｎＧａＮ結晶学的平面に平行ではない方向に配向している、態様２９から３１のいずれか一つに記載の半導体構造。
態様３４． 前記複数の非マスク領域のそれぞれの、および前記複数のマスク領域のそれぞれの下にある基板をさらに含む、態様８から３３のいずれか一つに記載の半導体構造。
態様３５． 前記基板が、サファイア、ケイ素、炭化ケイ素、窒化ガリウム、シリコン・オン・インシュレータ（ＳＯＩ）、または窒化アルミニウムを含む、態様３４に記載の半導体構造。
態様３６． 前記複数の非マスク領域のそれぞれの下にある基板と、前記非マスク領域内にあって前記基板の一部分の上にある空洞と、をさらに含む、態様８から３５のいずれか一つに記載の半導体構造。
態様３７． 前記ＩＩＩ－Ｖ族半導体構造が、幅と長さとによって画定される面積を有し、前記面積が０．１ｍｍ２より大きい、態様１から３６のいずれか一つに記載の半導体構造。
態様３８． 前記幅の少なくとも１０倍未満、および／または前記長さの少なくとも１０倍未満である周期を、前記周期性が特徴とする、態様３７に記載の半導体構造。
態様３９． 前記面積内の非マスク領域の数が１０より多いことを特徴とする、態様３７から３８のいずれか一つに記載の半導体構造。
態様４０． 前記周期性に関連する一周期の範囲内で、前記面内ａ格子定数が、およそ１％未満という平均面内ａ格子定数まわりの最小値と最大値との間で変動する、態様１から３９のいずれか一つに記載の半導体構造。
態様４１． 前記緩和されたＩｎＧａＮ領域の第１の部分の下にある複数のシード領域をさら含む、態様１から４０のいずれか一つに記載の半導体構造であって、前記複数のシード領域のそれぞれが、複数の平面的なシード部分を含み；前記複数の平面的なシード部分のそれぞれが、共平面の（０００１）ＩｎＧａＮ結晶学的平面ではない、半導体構造。
態様４２． 前記平面的なシード部分が、六角形の基部を有するピラミッド形状の少なくとも一部分を形成する、態様４１に記載の半導体構造。
態様４３． 前記複数の平面的なシード部分のそれぞれが、（１－１０１）結晶学的平面を特徴とする、態様４１から４２のいずれか一つに記載の半導体構造。
態様４４． 前記緩和されたＩｎＧａＮ領域の第２の部分の下にある複数のマスク領域をさらに含む、態様４１から４３のいずれか一つに記載の半導体構造であって、前記複数のシード部分のそれぞれが、前記複数のマスク領域の上に延在する、半導体構造。
態様４５． 前記複数のマスク領域のそれぞれの下にあり、かつ前記複数のシード領域のそれぞれの下にあるシード層をさらに含む、態様４４に記載の半導体構造。
態様４６． 前記シード層と、前記複数のシード領域のそれぞれとが連続している、態様４５に記載の半導体構造。
態様４７． 前記シード層の下にある基板をさらに含む、態様４６に記載の半導体構造。
態様４８． 前記複数のシード領域のそれぞれの下にあり、かつ前記複数のマスク領域のそれぞれの下にある基板をさらに含む、態様４４から４７のいずれか一つに記載の半導体構造。
態様４９． 前記ＩｎＧａＮのｃ面に平行であって前記緩和されたＩｎＧａＮ領域を通る平面において、前記面内ａ面格子定数が３．１９Åより大きい、態様１から４８のいずれか一つに記載の半導体構造。
態様５０． 前記緩和されたＩｎＧａＮ領域の一部分の下にある複数の非マスク領域をさらに含む、態様１から４９のいずれか一つに記載の半導体構造であって、前記緩和されたＩｎＧａＮ領域の格子定数の周期性が、前記複数の非マスク領域の周期性に対応する、半導体構造。
態様５１． 前記緩和されたＩｎＧａＮ領域の一部分の下にある複数のシード領域をさらに含む、態様１から５０のいずれか一つに記載の半導体構造であって、前記複数のシード領域のそれぞれが、面内ａ格子定数ａ１を特徴とし；前記緩和されたＩｎＧａＮ領域が、面内ａ格子定数ａ２を特徴とし；ａ２がａ１よりも大きい、半導体構造。
態様５２． 前記緩和されたＩｎＧａＮ領域の一部分の下にある複数のシード領域をさらに含む、態様１から５１のいずれか一つに記載の半導体構造であって、前記緩和されたＩｎＧａＮ領域および前記複数のシード領域が、複数のヘテロ接合を形成し；前記複数のヘテロ接合のそれぞれが、前記シード領域および前記緩和されたＩｎＧａＮ領域の成長面に平行でない、半導体構造。
態様５３． 前記緩和されたＩｎＧａＮ領域の一部分の下にある複数のシード領域をさらに含む、態様１から５２のいずれか一つに記載の半導体構造であって、前記緩和されたＩｎＧａＮ領域および前記複数のシード領域が、複数のヘテロ接合を形成し；前記複数のヘテロ接合のそれぞれが、前記緩和されたＩｎＧａＮ領域のｃ面に垂直である、半導体構造。
態様５４． 前記緩和されたＩｎＧａＮ領域の一部分の下にある複数のシード領域をさらに含む、態様１から５３のいずれか一つに記載の半導体構造であって、前記緩和されたＩｎＧａＮ領域および前記複数のシード領域が、複数のヘテロ接合を形成し；前記複数のヘテロ接合のそれぞれが、ＩｎＧａＮのａ面に平行であるか、ＩｎＧａＮのｍ面に平行であるか、またはＩｎＧａＮのａ面とＩｎＧａＮのｍ面との間の角度をなす、半導体構造。
態様５５． 前記緩和されたＩｎＧａＮ領域の一部分の下にある複数のシード領域をさらに含む、態様１から５４のいずれか一つに記載の半導体構造であって、前記複数のシード領域が、少なくとも一方向の周期性を特徴とし；前記緩和されたＩｎＧａＮ領域の面内ａ格子定数の周期性が、前記複数のシード領域の周期性に対応する、半導体構造。
態様５６． 前記緩和されたＩｎＧａＮ領域の面内ａ格子定数の周期性が、前記複数のシード領域の周期性と同一である、態様５５に記載の半導体構造。
態様５７． 前記緩和されたＩｎＧａＮ領域の上にある、ｎドープ半導体層、活性半導体層、およびｐドープ半導体層をさらに含む、態様１から５６のいずれか一つに記載の半導体構造。
態様５８． 前記緩和されたＩｎＧａＮ領域の上にある複数の半導体エピタキシャル層をさらに含む、態様１から５７のいずれか一つに記載の半導体構造。
態様５９． 緩和された（０００１）ＩｎＧａＮ領域を含むＩｎＧａＮ領域と；前記緩和されたＩｎＧａＮ領域の第１の部分の下にある複数のマスク領域と；前記緩和されたＩｎＧａＮ領域の第２の部分の下にある複数の非マスク領域と；前記マスク領域のそれぞれの下にあるシード領域とを含む、ＩＩＩ族窒化物半導体構造。
態様６０． 前記シード領域がＧａＮを含み；前記シード領域どうしの間、かつ前記ＩｎＧａＮ領域の第２の部分の下にある非マスク領域がＩｎＧａＮを含む、態様５９に記載の半導体構造。
態様６１． 前記緩和されたＩｎＧａＮ領域のｃ面に平行であってシード領域を二分する平面において、前記シード領域内の面内ａ格子定数が、シード領域どうしの間、かつ前記ＩｎＧａＮ領域の第２の部分の下にある面内ａ格子定数より小さい、態様５９から６０のいずれか一つに記載の半導体構造。
態様６２． 態様１から６１のいずれか一つに記載のＩＩＩ－Ｖ族半導体構造を含む半導体デバイス。
態様６３． 光電子デバイスを含む、態様６２に記載の半導体デバイス。
態様６４． 発光ダイオードまたはレーザダイオードを含む、態様６２に記載の半導体デバイス。
態様６５．ピーク発光波長をさらに含む、態様６４に記載の半導体デバイス。
態様６６． 前記ピーク発光波長が４４０ｎｍと４６０ｎｍの間であり、前記面内ａ格子定数が３．１９６Åと３．２１４Åの間である、態様６５に記載の半導体デバイス。
態様６７． 前記ピーク発光波長が５２０ｎｍと５４０ｎｍの間であり、前記面内ａ格子定数が３．２３５Åと３．２５３Åの間である、態様６５に記載の半導体デバイス。
態様６８． 前記ピーク発光波長が５８０ｎｍと６００ｎｍの間であり、前記面内ａ格子定数が３．２６０Åと３．２８２Åの間である、態様６５に記載の半導体デバイス。
態様６９． 前記ピーク発光波長が６２０と６４０ｎｍの間であり、前記面内ａ格子定数が３．２８２Åと３．２９６Åの間である、態様６５に記載の半導体デバイス。
態様７０． 前記ピーク発光波長が６９０と７１０ｎｍの間であり、前記面内ａ格子定数が３．３０３Åと３．３２４Åの間である、態様６５に記載の半導体デバイス。
態様７１． 前記ピーク発光波長が８４０ｎｍと８７０ｎｍの間であり、前記面内ａ格子定数が３．３４６Åと３．３６７Åの間である、態様６５に記載の半導体デバイス。
態様７２． 前記ピーク発光波長が９４０ｎｍと９８０ｎｍの間であり、前記面内ａ格子定数が３．３７４Åと３．３９２Åの間である、態様６５に記載の半導体デバイス。
態様７３． 前記ピーク発光波長が１３００ｎｍと１３５０ｎｍの間であり、前記面内ａ格子定数が３．４３５Åと３．４５６Åの間である、態様６５に記載の半導体デバイス。
態様７４． 態様６２から７３のいずれか一つに記載の半導体デバイスを含む照明システム。
態様７５． 態様６２から７３のいずれか一つに記載の半導体デバイスを含むディスプレイシステム。
なお、本発明に包含される諸態様または諸実施形態は、以下のように要約することもできる。
［１］．
（ａ）Ｉｎ ｘ Ｇａ １－ｘ Ｎ（０≦ｘ＜１）とウルツ鉱型ＩＩＩ族窒化物結晶構造とを含むシード領域と；
（ｂ）前記ウルツ鉱型ＩＩＩ族窒化物構造の（０００１）面に平行で、前記シード領域と交差する第１の平面であって；
前記第１の平面とシード領域の第１の縁との交差が、Ｉｎ ｘ Ｇａ １－ｘ Ｎ／Ｉｎ ｙ Ｇａ １－ｙ Ｎヘテロ接合の位置となり、０＜ｙ≦１かつｙ＞ｘであり；
前記Ｉｎ ｘ Ｇａ １－ｘ Ｎ／Ｉｎ ｙ Ｇａ １－ｙ Ｎヘテロ接合が、前記シード領域の第１の結晶学的平面と共平面である、第１の平面と；
（ｃ）前記ウルツ鉱型ＩＩＩ族窒化物結晶構造の（０００１）面に平行で、前記シード領域の第２の縁に交差するいずれかの第２の平面であって、ＩＩＩ族窒化物ヘテロ接合の位置となり、前記ＩＩＩ族窒化物ヘテロ接合が、前記シード領域の第２の結晶学的平面と共平面である、第２の平面と；
（ｄ）前記シード領域の上に重なる（０００１）ＩｎＧａＮ領域であって、３．１９Åより大きい面内ａ格子定数を特徴とする（０００１）ＩｎＧａＮ領域と、
を含み
前記第１の結晶学的平面および前記第２の結晶学的平面のそれぞれが結晶学的に等価である、
ＩＩＩ族窒化物半導体構造。
［２］．
前記第１の縁および前記第２の縁が、異なる縁である、上記項目１に記載の半導体構造。
［３］．
前記第１の縁および前記第２の縁が、同一の縁である、上記項目１記載の半導体構造。
［４］．
前記第１の結晶学的平面および前記第２の結晶学的平面が、異なる結晶学的平面である、上記項目１から３のいずれか一項に記載の半導体構造。
［５］．
前記第１の結晶学的平面および前記第２の結晶学的平面が、同一の結晶学的平面である、上記項目１から３のいずれか一項に記載の半導体構造。
［６］．
前記シード領域のそれぞれが、３つから６つの平面的なシードファセットを特徴とする、上記項目１から５のいずれか一項に記載の半導体構造。
［７］．
前記シード領域のそれぞれが、三角形の基部または六角形の基部を特徴とする、上記項目１から６のいずれか一項に記載の半導体構造。
［８］．
前記結晶学的平面のそれぞれが、結晶学的に等価な｛１０－１１｝面である、上記項目１から６のいずれか一項に記載の半導体構造。
［９］．
前記結晶学的平面のそれぞれが、結晶学的に等価な｛１－１００｝面である、上記項目１から６のいずれか一項に記載の半導体構造。
［１０］．
前記結晶学的平面のそれぞれが、結晶学的に等価な｛１１－２０｝面である、上記項目１から６のいずれか一項に記載の半導体構造。
［１１］．
前記結晶学的平面のそれぞれが、（１－１００）面および（１１－２０）面である、上記項目１から６のいずれか一項に記載の半導体構造。
［１２］．
シード領域間の中点での領域がＩｎＧａＮ領域である、上記項目１から１１のいずれか一項に記載の半導体構造。
［１３］．
前記ＩｎＧａＮ領域が、少なくとも部分的に緩和されたシード領域である、上記項目１２に記載の半導体構造。
［１４］．
前記ＩｎＧａＮ領域が、複数のＩｎＧａＮ層を含み、各ＩｎＧａＮ層が、異なる元素含有量を有する、上記項目１２から１３のいずれか一項に記載の半導体構造。
［１５］．
前記シード領域のそれぞれが、ＧａＮを含み、約３．１８９Åの格子定数を有する、上記項目１から１４のいずれか一項に記載の半導体構造。
［１６］．
前記面内ａ格子定数が３．２０Åから３．５０Åである、上記項目１から１５のいずれか一項に記載の半導体構造。
［１７］．
各シード領域が、ＧａＮを含み、
前記Ｉｎ ｘ Ｇａ １－ｘ Ｎ／Ｉｎ ｙ Ｇａ １－ｙ Ｎヘテロ接合および前記ＩＩＩ族窒化物ヘテロ接合のそれぞれが、ＧａＮ－ＩｎＧａＮヘテロ接合である、上記項目１から１６のいずれか一項に記載の半導体構造。
［１８］．
複数のシード領域を含むアレイを含む、上記項目１から１７のいずれか一項に記載の半導体構造。
［１９］．
基板とマスク領域とをさらに含み、前記シード領域が、前記基板の第１の部分の上に重なり、前記マスク領域が、前記基板の第２の部分の上に重なる、上記項目１から１７のいずれか一項に記載の半導体構造。
［２０］．
前記基板が、サファイア、ケイ素、炭化ケイ素、窒化ガリウム、シリコン・オン・インシュレータ（ＳＯＩ）、または窒化アルミニウムを含む、上記項目１９に記載の半導体構造。
［２１］．
上記項目１から２０のいずれか一項に記載のＩＩＩ族窒化物半導体構造を含む半導体デバイス。
［２２］．
前記半導体デバイスは：
前記（０００１）ＩｎＧａＮ領域の上のｎ型ＩＩＩ族窒化物層と；
前記（０００１）ＩｎＧａＮ領域の上のｐ型ＩＩＩ族窒化物層と；
前記ｎ型ＩＩＩ窒化物層と前記ｐ型ＩＩＩ窒化物層との間のＩｎＧａＮ含有活性領域と；
前記ｐ型ＩＩＩ族窒化物層との電気的コンタクトを形成する第１の電気的コンタクトメタライゼーションと；
前記ｎ型ＩＩＩ族窒化物層との電気的コンタクトを形成する第２の電気的コンタクトメタライゼーションと、
を含む、上記項目２１に記載の半導体デバイス。
［２３］．
上記項目２１から２２のいずれか一項に記載の半導体デバイスを含む照明システムまたはディスプレイシステム。
最後に、本明細書に開示された実施形態を実装する代替的なやり方が存在することに留意するのが望ましい。したがって、本実施形態は、例示的なものであって制限的なものではないと見なされるものとし、特許請求の範囲は、本明細書に与えられた詳細に限定されるものではないものとして、その範囲および均等物の範囲内で修正してもよい。

Claims (23)

  1. （ａ）ＩｎｘＧａ１－ｘＮ（０≦ｘ＜１）とウルツ鉱型ＩＩＩ族窒化物結晶構造とを含む複数のシード領域と；
    （ｂ）このシード領域の上に重なっている、Ｉｎ ｙ Ｇａ １－ｙ Ｎとウルツ鉱型ＩＩＩ族窒化物結晶構造とを含む緩和領域（但し、０＜ｙ≦１であり、ｙ＞ｘである。）と；
    （ｃ）前記ウルツ鉱型ＩＩＩ族窒化物結晶構造の（０００１）面に平行で、前記シード領域と交差する第１の平面であって；
    前記第１の平面とシード領域の第１のファセットとの交差が、前記緩和領域と前記シード領域との間の第１のＩｎ ｘ Ｇａ １－ｘ Ｎ／Ｉｎ ｙ Ｇａ １－ｙ Ｎヘテロ接合に沿った第１の位置となり；
    前記第１のＩｎｘＧａ１－ｘＮ／ＩｎｙＧａ１－ｙＮヘテロ接合が、前記シード領域の第１の結晶学的平面と共平面である、第１の平面と；
    （ｄ）前記ウルツ鉱型ＩＩＩ族窒化物結晶構造の（０００１）面に平行で、前記シード領域の第２のファセットに交差するいずれかの第２の平面であって、前記緩和領域と前記シード領域との間の第２のＩｎ ｘ Ｇａ １－ｘ Ｎ／Ｉｎ ｙ Ｇａ １－ｙ Ｎヘテロ接合に沿った第２の位置となり、前記第２のＩｎ ｘ Ｇａ １－ｘ Ｎ／Ｉｎ ｙ Ｇａ １－ｙ Ｎヘテロ接合が、第２の結晶学的平面と共平面である、第２の平面と；
    （ｅ）前記シード領域の上に重なる、合体し、緩和された（０００１）ＩｎＧａＮ領域であって、３．１９Åより大きい面内ａ格子定数を特徴とする、合体し、緩和された（０００１）ＩｎＧａＮ領域と、
    を含み
    前記第１の結晶学的平面および前記第２の結晶学的平面のそれぞれが結晶学的に等価である、
    ＩＩＩ族窒化物半導体構造。
  2. 前記第１のファセットおよび前記第２のファセットが、異なるファセットである、請求項１に記載のＩＩＩ族窒化物半導体構造。
  3. 前記第１のファセットおよび前記第２のファセットが、同一のファセットである、請求項１記載のＩＩＩ族窒化物半導体構造。
  4. 前記第１の結晶学的平面および前記第２の結晶学的平面が、異なる結晶学的平面である、請求項１から３のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  5. 前記第１の結晶学的平面および前記第２の結晶学的平面が、同一の結晶学的平面である、請求項１から３のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  6. 前記シード領域のそれぞれが、３つから６つの平面的なシードファセットを特徴とする、請求項１から５のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  7. 前記シード領域のそれぞれが、三角形の基部または六角形の基部を特徴とする、請求項１から６のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  8. 前記結晶学的平面のそれぞれが、結晶学的に等価な｛１０－１１｝面である、請求項１から６のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  9. 前記結晶学的平面のそれぞれが、結晶学的に等価な｛１－１００｝面である、請求項１から６のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  10. 前記結晶学的平面のそれぞれが、結晶学的に等価な｛１１－２０｝面である、請求項１から６のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  11. 前記結晶学的平面のそれぞれが、（１－１００）面および（１１－２０）面である、請求項１から６のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  12. シード領域間の中点での領域がＩｎＧａＮ領域である、請求項１から１１のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  13. 前記ＩｎＧａＮ領域が、少なくとも部分的に緩和されたＩｎＧａＮ領域である、請求項１２に記載のＩＩＩ族窒化物半導体構造。
  14. 前記ＩｎＧａＮ領域が、複数のＩｎＧａＮ層を含み、各ＩｎＧａＮ層が、異なる元素含有量を有する、請求項１２から１３のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  15. 前記シード領域のそれぞれが、ＧａＮを含み、３．１８９Åの面内ａ格子定数を有する、請求項１から１４のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  16. 前記の合体し、緩和された（０００１）ＩｎＧａＮ領域が、３．２０Åから３．５０Åの面内ａ格子定数を有する、請求項１から１５のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  17. 各シード領域が、ＧａＮを含み、
    前記ＩｎｘＧａ１－ｘＮ／ＩｎｙＧａ１－ｙＮヘテロ接合および前記ＩＩＩ族窒化物ヘテロ接合のそれぞれが、ＧａＮ－ＩｎＧａＮヘテロ接合である、請求項１から１６のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  18. 複数のシード領域を含むアレイを含む、請求項１から１７のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  19. 基板とマスク領域とをさらに含み、前記シード領域が、前記基板の第１の部分の上に重なり、前記マスク領域が、前記基板の第２の部分の上に重なる、請求項１から１７のいずれか一項に記載のＩＩＩ族窒化物半導体構造。
  20. 前記基板が、サファイア、ケイ素、炭化ケイ素、窒化ガリウム、シリコン・オン・インシュレータ（ＳＯＩ）、または窒化アルミニウムを含む、請求項１９に記載のＩＩＩ族窒化物半導体構造。
  21. 請求項１から２０のいずれか一項に記載のＩＩＩ族窒化物半導体構造を含む半導体デバイス。
  22. 前記半導体デバイスは：
    前記（０００１）ＩｎＧａＮ領域の上に重なるｎ型ＩＩＩ族窒化物層と；
    前記（０００１）ＩｎＧａＮ領域の上に重なるｐ型ＩＩＩ族窒化物層と；
    前記ｎ型ＩＩＩ族窒化物層と前記ｐ型ＩＩＩ族窒化物層との間のＩｎＧａＮ含有活性領域と；
    前記ｐ型ＩＩＩ族窒化物層との電気的コンタクトを形成する第１の電気的コンタクトメタライゼーションと；
    前記ｎ型ＩＩＩ族窒化物層との電気的コンタクトを形成する第２の電気的コンタクトメタライゼーションと、
    を含む、請求項２１に記載の半導体デバイス。
  23. 請求項２１から２２のいずれか一項に記載の半導体デバイスを含む照明システムまたはディスプレイシステム。
JP2022528586A 2019-11-19 2020-11-19 窒化インジウムガリウム構造およびデバイス Active JP7461079B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024040225A JP2024074813A (ja) 2019-11-19 2024-03-14 窒化インジウムガリウム構造およびデバイス

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/689,064 2019-11-19
US16/689,064 US10847625B1 (en) 2019-11-19 2019-11-19 Indium-gallium-nitride structures and devices
PCT/US2020/061377 WO2021102198A1 (en) 2019-11-19 2020-11-19 Indium-gallium-nitride structures and devices

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024040225A Division JP2024074813A (ja) 2019-11-19 2024-03-14 窒化インジウムガリウム構造およびデバイス

Publications (2)

Publication Number Publication Date
JP2023502989A JP2023502989A (ja) 2023-01-26
JP7461079B2 true JP7461079B2 (ja) 2024-04-03

Family

ID=73461995

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2022528586A Active JP7461079B2 (ja) 2019-11-19 2020-11-19 窒化インジウムガリウム構造およびデバイス
JP2024040225A Pending JP2024074813A (ja) 2019-11-19 2024-03-14 窒化インジウムガリウム構造およびデバイス

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024040225A Pending JP2024074813A (ja) 2019-11-19 2024-03-14 窒化インジウムガリウム構造およびデバイス

Country Status (5)

Country Link
US (3) US10847625B1 (ja)
EP (1) EP4062443A1 (ja)
JP (2) JP7461079B2 (ja)
CN (1) CN114930499A (ja)
WO (1) WO2021102198A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020115687B4 (de) * 2020-06-15 2024-05-16 Infineon Technologies Ag Herstellung von halbleitervorrichtungen durch dünnen und zerteilen
WO2023189872A1 (ja) * 2022-03-28 2023-10-05 京セラ株式会社 半導体基板、テンプレート基板、半導体基板の製造方法および製造装置
WO2024145658A1 (en) 2022-12-30 2024-07-04 Opnovix Corp. Variable composition ternary compound semiconductor alloys, structures, and devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012976A (ja) 1998-06-23 2000-01-14 Nec Corp Ｉｉｉ−ｖ族化合物半導体の成長方法及びこの方法を用いた半導体発光素子の製造方法
US20180277713A1 (en) 2017-03-21 2018-09-27 Glo Ab Red light emitting diodes having an indium gallium nitride template layer and method of making thereof
WO2019068919A1 (en) 2017-10-05 2019-04-11 Hexagem Ab SEMICONDUCTOR DEVICE HAVING A III-N PLANE SEMICONDUCTOR LAYER AND MANUFACTURING METHOD

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521514B1 (en) * 1999-11-17 2003-02-18 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on sapphire substrates
US7053420B2 (en) * 2001-03-21 2006-05-30 Mitsubishi Cable Industries, Ltd. GaN group semiconductor light-emitting element with concave and convex structures on the substrate and a production method thereof
JP3997827B2 (ja) * 2002-04-30 2007-10-24 住友電気工業株式会社 窒化ガリウム成長用基板及び窒化ガリウム成長用基板の製造方法並びに窒化ガリウム基板の製造方法
TW200703463A (en) * 2005-05-31 2007-01-16 Univ California Defect reduction of non-polar and semi-polar III-nitrides with sidewall lateral epitaxial overgrowth (SLEO)
US20070069225A1 (en) 2005-09-27 2007-03-29 Lumileds Lighting U.S., Llc III-V light emitting device
US7663148B2 (en) 2006-12-22 2010-02-16 Philips Lumileds Lighting Company, Llc III-nitride light emitting device with reduced strain light emitting layer
TWI562195B (en) 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
US8729559B2 (en) 2010-10-13 2014-05-20 Soraa, Inc. Method of making bulk InGaN substrates and devices thereon
US20120104360A1 (en) 2010-10-29 2012-05-03 The Regents Of The University Of California Strain compensated short-period superlattices on semipolar or nonpolar gan for defect reduction and stress engineering
US9076927B2 (en) * 2012-01-13 2015-07-07 The Regents Of The University Of California (In,Ga,Al)N optoelectronic devices grown on relaxed (In,Ga,Al)N-on-GaN base layers
CN109863576A (zh) * 2016-10-19 2019-06-07 六边钻公司 形成iii-氮化物材料的平坦表面

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012976A (ja) 1998-06-23 2000-01-14 Nec Corp Ｉｉｉ−ｖ族化合物半導体の成長方法及びこの方法を用いた半導体発光素子の製造方法
US20180277713A1 (en) 2017-03-21 2018-09-27 Glo Ab Red light emitting diodes having an indium gallium nitride template layer and method of making thereof
WO2019068919A1 (en) 2017-10-05 2019-04-11 Hexagem Ab SEMICONDUCTOR DEVICE HAVING A III-N PLANE SEMICONDUCTOR LAYER AND MANUFACTURING METHOD

Also Published As

Publication number Publication date
US20220285505A1 (en) 2022-09-08
US20210151567A1 (en) 2021-05-20
CN114930499A (zh) 2022-08-19
WO2021102198A1 (en) 2021-05-27
JP2023502989A (ja) 2023-01-26
EP4062443A1 (en) 2022-09-28
US10847625B1 (en) 2020-11-24
JP2024074813A (ja) 2024-05-31

Similar Documents

Publication Publication Date Title
US11251330B2 (en) Pseudomorphic electronic and optoelectronic devices having planar contacts
JP3815335B2 (ja) 半導体発光素子及びその製造方法
JP7461079B2 (ja) 窒化インジウムガリウム構造およびデバイス
KR101358701B1 (ko) 여러 파장의 광을 방출하도록 구성된 반도체 발광 장치
TWI568018B (zh) 氮化物半導體發光二極體
US8202753B2 (en) LED having vertical structure and method for fabricating the same
US7977682B2 (en) Light emitting device
CN102341887B (zh) 包含硼的iii族氮化物发光器件
US8217400B2 (en) Polychromatic light emitting diode device having wavelength conversion layer made of semiconductor and method for manufacturing the same
US9595637B2 (en) Nanostructure semiconductor light emitting device having rod and capping layers of differing heights
JP2003197961A (ja) Ｉｉｉ族窒化物系化合物半導体発光素子
US20050079642A1 (en) Manufacturing method of nitride semiconductor device
US20240222416A1 (en) Variable composition ternary compound semiconductor alloys, structures, and devices
JP4277363B2 (ja) Ｉｉｉ族窒化物半導体発光素子
KR101417051B1 (ko) 발광다이오드 및 그 제조방법
KR101154321B1 (ko) 발광다이오드 및 그 제조방법
KR101349550B1 (ko) 발광다이오드 제조방법
KR101198760B1 (ko) 수직형 발광 소자 및 그 제조방법
KR20140059522A (ko) 질화갈륨 기판을 포함하는 발광소자 및 이를 포함하는 발광 다이오드 패키지
JP2013207108A (ja) 発光ダイオード素子およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20220812

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220720

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20220812

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20220823

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230901

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240314

R150 Certificate of patent or registration of utility model

Ref document number: 7461079

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150