JP7448729B2 - 高速な過渡応答を有する低電力電圧レギュレータ - Google Patents

高速な過渡応答を有する低電力電圧レギュレータ Download PDF

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Description

関連出願の相互参照
本出願は、2021年1月21日に米国特許庁に出願された非仮出願第17/154,865号の優先権および利益を主張し、その全体が以下に完全に記載されるかのように、かつすべての適用可能な目的のために、その内容全体が本明細書に組み込まれる。
本開示の態様は、一般に、電圧レギュレータに関し、より詳細には、低ドロップアウト(LDO:low dropout)レギュレータに関する。
調整された電圧をシステムの中の電力回路に与えるために、様々なシステムの中で電圧レギュレータが使用される。一般に使用される電圧レギュレータは低ドロップアウト(LDO)レギュレータである。LDOレギュレータは、通常、調整された出力電圧を基準電圧に基づいて与えるために、フィードバックループの中で結合されたパスデバイスおよび増幅回路を含む。
以下は、そのような実装形態の基本的理解を与えるために、1つまたは複数の実装形態の簡略化された概要を提示する。本概要は、企図されるすべての実装形態の広範な概説ではなく、すべての実装形態の主要または重要な要素を特定することも、いずれかまたはすべての実装形態の範囲を定めることも意図しない。その唯一の目的は、後で提示されるより詳細な説明の前置きとして、1つまたは複数の実装形態のいくつかの概念を簡略化された形で提示することである。
第1の態様は電圧レギュレータに関する。電圧レギュレータは、電圧レギュレータの入力部と電圧レギュレータの出力部との間に結合されたパスデバイスを含む。電圧レギュレータはまた、第1の入力部、第2の入力部、および出力部を有する、増幅回路を含み、第1の入力部は、基準電圧を受けるように構成され、第2の入力部は、フィードバック経路を介して電圧レギュレータの出力部に結合されており、増幅回路の出力部は、パスデバイスのゲートに結合されている。電圧レギュレータはまた、供給レールと増幅回路との間に結合された第1の電流源と、第1の電流源と電圧レギュレータの出力部との間に結合されたキャパシタとを含む。
第2の態様は、電圧レギュレータを動作させる方法に関する。電圧レギュレータは、電圧レギュレータの入力部と電圧レギュレータの出力部との間に結合されたパスデバイス、およびパスデバイスのゲートに結合された増幅回路を含む。方法は、キャパシタを介して電圧レギュレータの出力部における過渡電圧降下を検出することと、検出された過渡電圧降下に基づいて増幅回路へのバイアス電流を大きくすることとを含む。
第3の態様はチップに関する。チップは、パッドと、供給レールと、基準電圧を生成するように構成された基準回路と、電圧レギュレータとを含む。電圧レギュレータは、電圧レギュレータの入力部と電圧レギュレータの出力部との間に結合されたパスデバイスを含み、電圧レギュレータの入力部は供給レールに結合されている。電圧レギュレータはまた、第1の入力部、第2の入力部、および出力部を有する、増幅回路を含み、第1の入力部は、基準回路に結合されており、第2の入力部は、フィードバック経路を介して電圧レギュレータの出力部に結合されており、増幅回路の出力部は、パスデバイスのゲートに結合されている。電圧レギュレータは、供給レールと増幅回路との間に結合された第1の電流源と、第1の電流源と電圧レギュレータの出力部との間に結合されたキャパシタとをさらに含む。
低ドロップアウト(LDO)レギュレータの一例を示す図である。 本開示のいくつかの態様による、負荷電流変化によって引き起こされる、LDOレギュレータの出力電圧の変動の一例を示す図である。 本開示のいくつかの態様による、適応電流バイアスを用いたLDOレギュレータの一例を示す図である。 本開示のいくつかの態様による、適応電流源の例示的な実装形態を示す図である。 本開示のいくつかの態様による、適応電流バイアスに対する応答時間の一例を示す図である。 本開示のいくつかの態様による、動的電流バイアスおよび適応電流バイアスを用いたLDOレギュレータを示す図である。 本開示のいくつかの態様による、動的電流バイアスのために使用される電流源の例示的な実装形態を示す図である。 本開示のいくつかの態様による、増幅回路の例示的な実装形態を示す図である。 本開示のいくつかの態様による、バイアス回路、誤差増幅器、およびバッファの例示的な実装形態を示す図である。 本開示のいくつかの態様による、LDOレギュレータを含むチップの一例を示す図である。 本開示のいくつかの態様による、電圧レギュレータを動作させる方法を示すフローチャートである。
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図され、本明細書で説明する概念が実践され得る唯一の構成を表すものではない。詳細な説明は、様々な概念の完全な理解を与えるための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることが業者には明らかとなろう。いくつかの事例では、そのような概念を不明瞭にすることを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。
電圧レギュレータは、主電源電圧とは異なる電源電圧を回路ブロックに提供し、かつ/または雑音の多い電源電圧をクリーンな電源電圧に変換するために使用され得る。
一般に使用される電圧レギュレータは低ドロップアウト(LDO)レギュレータであり、その一例が図1に示される。図1に示す例示的なLDOレギュレータ110は、電圧供給レール112に結合された入力部105、および回路ブロック170に結合された出力部130を有する。LDOレギュレータ110は、供給レール112上の電源電圧VDDを、LDOレギュレータ110の出力部130における調整された出力電圧Voutに変換するように構成される。
LDOレギュレータ110は、LDOレギュレータ110の入力部105と出力部130との間に結合されたパスデバイス115を含む。図1における例では、パスデバイス115は、ソースが入力部105に結合されドレインが出力部130に結合されたp型電界効果トランジスタ(PFET)を用いて実装される。しかしながら、他の実装形態では別のタイプのトランジスタ(たとえば、n型電界効果トランジスタ(NFET))を用いてパスデバイス115が実装され得ることを諒解されたい。並列に結合された複数のトランジスタを用いてパスデバイス115が実装され得ることも諒解されたい。
LDOレギュレータ110はまた、パスデバイス115のゲートに結合された出力部126、基準電圧Vrefに結合された第1の入力部122、およびフィードバック経路150を通じて出力部130に結合された第2の入力部124を有する、増幅回路120を含む。基準電圧Vrefは、バンドギャップ基準回路または別のタイプの回路によって設けられてよい。LDOレギュレータ110はまた、出力部130と接地との間に結合された電圧分割器160を含んでよい。図1における例では、電圧分割器160は、出力部130と接地との間に直列に結合された第1のフィードバック抵抗器R1および第2のフィードバック抵抗器R2を含む。この例では、増幅回路120の第2の入力部124は、第1のフィードバック抵抗器R1と第2のフィードバック抵抗器R2との間のノード165に結合されている。電圧分割器160は、ノード165においてフィードバック電圧Vfbを生成するように構成され、フィードバック電圧Vfbは、増幅回路120の第2の入力部124に供給される。フィードバック電圧Vfbは、LDOレギュレータ110の出力電圧Voutに比例し、以下によって与えられる。
ただし、R1は第1のフィードバック抵抗器R1の抵抗値であり、R2は第2のフィードバック抵抗器R2の抵抗値である。
動作においては、増幅回路120は、基準電圧Vrefとフィードバック電圧Vfbとの間の差分(すなわち、誤差)を小さくする方向でパスデバイス115のゲート電圧を調整する。このことは、以下にほぼ等しくなるようにLDOレギュレータ110の出力電圧Voutを強制する。
したがって、フィードバック抵抗器R1およびR2の抵抗値を設定することによって、かつ/またはそれに応じて基準電圧Vrefを設定することによって、出力電圧Voutが所望の電圧に設定され得る。
出力電圧Voutは、負荷電流ILoad(すなわち、回路ブロック170によって引かれる電流)の変化中に変動を呈する。この点について、図2は、負荷電流ILoadの変化によって引き起こされる、出力電圧Voutの変動の一例を示す。この例では、負荷電流ILoadはΔILoadだけ上昇し、次いで、ΔILoadだけ下降する。このことは、たとえば、回路ブロック170が待機状態から活性状態に遷移し、次いで、活性状態から待機状態に戻って遷移するときに起こり得る。
図2に示すように、負荷電流ILoadの上昇は、出力電圧Voutにおけるアンダーシュート210を引き起こし、負荷電流ILoadの下降は、出力電圧Voutにおけるオーバーシュート220を引き起こす。回路ブロック170の正確な実行を保証するために、出力電圧Voutにおけるアンダーシュートおよびオーバーシュートを低減する(すなわち、出力電圧Voutの変動を低減する)ことが望ましい。
出力電圧Voutの変動を低減するための第1の手法は、負荷電流変化を吸収するためにLDOレギュレータ110の出力部130に大型のオフチップキャパシタを結合することである。しかしながら、この手法はエリアおよびコストを大きくする。第2の手法は、LDOレギュレータ110のループ帯域幅を広げるために、大きい一定のバイアス電流を伴う増幅回路120を設けることであり、そのことは、より高速な過渡応答をLDOレギュレータ110に与える。より高速な過渡応答は、LDOレギュレータ110が出力電圧Voutの変動を急速に低減することを可能にする。しかしながら、大きい一定のバイアス電流は、より大きい電力消費という結果になる。
別の手法では、LDOレギュレータ110は適応電流バイアスを使用し、増幅回路120へのバイアス電流は、負荷電流に基づいて調整される。この点について、図3は、いくつかの態様による、適応電流バイアスを用いたLDOレギュレータ110の一例を示す。この例では、LDOレギュレータ110は、供給レール112と増幅回路120との間に結合された電流源310を含み、電流源310は、増幅回路120にバイアス電流を与えるように構成される。電流源310はまた、パスデバイス115のゲートに結合されている。電流源310は、パスデバイス115のゲート電圧からの負荷電流を感知し、感知された負荷電流に基づいて増幅回路120へのバイアス電流を調整するように構成される。いくつかの態様では、電流源310は、感知された負荷電流が大きくなるとバイアス電流を大きくし、感知された負荷電流が小さくなるとバイアス電流を小さくするように構成される。感知された負荷電流が大きい(すなわち、重い)ときにバイアス電流を大きくすることによって、電流源310は、感知された負荷電流が大きいとき、LDOレギュレータ110のループ帯域幅を広げる(したがって、過渡応答時間を短くする)。
図4は、いくつかの態様による、電流源310の例示的な実装形態を示す。この例では、電流源310は、供給レール112と増幅回路120との間に結合されたトランジスタ410を含む。図4における例では、トランジスタ410は、ソースが供給レール112に結合されドレインが増幅回路120に結合されたPFETを用いて実装される。しかしながら、他の実装形態では別のタイプのトランジスタを用いてトランジスタ410が実装され得ることを諒解されたい。トランジスタ410が供給レール112と増幅回路120との間に結合された複数のトランジスタを含んでよいことも諒解されたい。この例では、トランジスタ410のゲートは、パスデバイス115のゲートに結合されており、そのことは、トランジスタ410がパスデバイス115のゲート電圧からの負荷電流を感知すること、および感知された負荷電流に基づいてバイアス電流を調整することを可能にする。
適応電流バイアスは、第1の手法において使用される大型のオフチップキャパシタの必要をなくすことによって、第1の手法にまさって有利である。加えて、感知された負荷電流が軽いと適応電流バイアスはバイアス電流を小さくし、そのことは、たとえば、回路ブロック170が待機状態にあるときに起こり得る。軽い負荷電流中の小さくされたバイアス電流は、大きい一定のバイアス電流を使用する第2の手法と比較して電力消費を低減する。
しかしながら、適応電流バイアスは、軽い負荷から重い負荷への負荷電流の変化によって引き起こされる電圧アンダーシュートの十分な低減をもたらさない場合がある。このことの一例が図5に示され、図5はバイアス電流IBiasおよび負荷電流ILoadの一例を示す。この例では、負荷電流ILoadは時間T1において上昇し、時間T2において下降する。
時間T1の前に、負荷電流ILoadは小さい(すなわち、軽い)。その結果、バイアス電流IBiasも小さく、そのことはLDOレギュレータ110のループ帯域幅を狭くする(したがって、過渡応答時間を長くする)。時間T1において、負荷電流ILoadが上昇し、出力電圧Voutにおいて電圧アンダーシュート(たとえば、アンダーシュート210)を引き起こす。図5に示すように、電圧アンダーシュートの開始において、バイアス電流IBiasが当初は小さく、したがって、LDOレギュレータ110のループ帯域幅は当初は狭い。なぜなら、電流源310がパスデバイス115のゲート電圧からの負荷電流ILoadの変化を感知するからである。負荷電流ILoadの変化へのゲート電圧の応答が、(当初は狭い)LDOレギュレータ110のループ帯域幅によって制限されるので、負荷電流ILoadの上昇とバイアス電流IBiasの増大との間に比較的長い遅延TDelayがある。LDOレギュレータ110の最初の狭いループ帯域幅(したがって、最初の遅い過渡応答)は、大きい出力電圧アンダーシュートにつながる場合がある。
時間T2において、負荷電流ILoadは下降し、出力電圧Voutにおいて電圧オーバーシュート(たとえば、オーバーシュート220)を引き起こす。図5に示すように、電圧オーバーシュートの開始において、バイアス電流IBiasが当初は大きく、したがって、LDOレギュレータ110のループ帯域幅は当初は広い。その結果、LDOレギュレータ110は、負荷電流ILoadの下降に迅速に応答することができ、したがって、電圧オーバーシュートを大幅に低減することができる。
したがって、適応電流バイアスは電圧オーバーシュートを大幅に低減するが、適応電流バイアスは、負荷電流ILoadが軽い負荷から重い負荷に変化するとき、LDOレギュレータ110の最初の狭いループ帯域幅に起因して電圧アンダーシュートの十分な低減をもたらさないことがある。
このことに対処するために、本開示の態様は、以下でさらに説明するように、軽い負荷から重い負荷への負荷電流ILoadの変化によって引き起こされる、出力電圧Voutにおけるアンダーシュートを低減するための、動的電流バイアスを提供する。本開示の態様による動的電流バイアスは、適応電流バイアスと組み合わせて使用されてよく、または適応電流バイアスを用いずに使用されてもよい。
図6は、いくつかの態様による、動的電流バイアスを用いたLDOレギュレータ110の一例を示す。この例では、LDOレギュレータ110は、適応電流バイアスに対して上記で説明した電流源310も含む。しかしながら、いくつかの実装形態では電流源310が省略されてよいことを諒解されたい。
この例では、LDOレギュレータ110は、動的電流バイアスを行うためのバイアス電流源610およびフィードバックキャパシタ615も含む。以下の説明では、バイアス電流源610は第1のバイアス電流源610と呼ばれ、バイアス電流源310は第2のバイアス電流源310と呼ばれる。
第1の電流源610は、供給レール112と増幅回路120との間に結合されており、第1の電流源610は、増幅回路120にバイアス電流を与えるように構成される。フィードバックキャパシタ615は、第1の電流源610とLDOレギュレータ110の出力部130との間に結合されている。したがって、第1のバイアス電流源610は、フィードバックキャパシタ615を介してLDOレギュレータ110の出力部130に容量結合されている。容量結合は、電圧アンダーシュート中の出力電圧Voutにおける過渡電圧降下を第1のバイアス電流源610に結合する。このことは、軽い負荷から重い負荷への負荷電流ILoadの変化によって引き起こされる、出力電圧Voutにおける過渡電圧降下を第1のバイアス電流源610が検出することを可能にする。過渡電圧降下は、いくつかの態様では、10ナノ秒と1マイクロ秒との間の持続時間を有することがある。第1のバイアス電流源610がフィードバックキャパシタ615を通じてLDOレギュレータ110の出力部130に容量結合されているので、第1のバイアス電流源610は、出力電圧Voutにおける過渡電圧降下を迅速に検出することができ、そのことは、上記で説明したLDOレギュレータ110の当初は狭いループ帯域幅によって制限されない。対照的に、第2の電流源310がパスデバイス115のゲート電圧からの負荷電流の増大を検出するので、適応電流バイアスの応答時間は、(当初は狭い)LDOレギュレータ110のループ帯域幅によって制限される。
出力電圧Voutにおける検出された過渡電圧降下に応答して、第1の電流源610は、増幅回路120へのバイアス電流をブーストする(すなわち、大きくする)。ブーストされたバイアス電流は、LDOレギュレータ110のループ帯域幅を広くし(すなわち、過渡応答時間を短くし)、そのことは、LDOレギュレータ110が電圧アンダーシュートに迅速に応答し、したがって、電圧アンダーシュートを低減することを可能にする。
したがって、第1のバイアス電流源610およびフィードバックキャパシタ615は、出力電圧Voutにおける過渡的な降下に応答して増幅回路120へのバイアス電流を急速にブーストすることによって、電圧アンダーシュートへの高速な過渡応答をLDOレギュレータ110にもたらす。適応電流バイアスはまた、電圧アンダーシュート中に役立つことがある。なぜなら、軽い負荷電流から重い負荷電流への遷移の間、適応バイアスは負荷電流が大きくなるにつれてループ帯域幅をブーストする助けとなるからである。
図6に示す例では、動的電流バイアスは、適応電流バイアスと組み合わせて使用される。この例では、動的電流バイアスは、軽い負荷から重い負荷への負荷電流の変化によって引き起こされる電圧アンダーシュートを低減するために使用されてよく、適応電流バイアスは、重い負荷から軽い負荷への負荷電流の変化によって引き起こされる電圧オーバーシュートを低減するために使用されてよい。しかしながら、いくつかの実装形態では(たとえば、電圧オーバーシュートが問題でないか、または電圧オーバーシュートが別の技法によって緩和される事例の場合)、適応電流バイアスを用いずに動的電流バイアスが使用され得ることを諒解されたい。これらの実装形態では、第2の電流源310は省略されてよい。
図7は、いくつかの態様による、第1の電流源610の例示的な実装形態を示す。この例では、第1の電流源610は、供給レール112と増幅回路120との間に結合されたトランジスタ710を含む。図7における例では、トランジスタ710は、ソースが供給レール112に結合されドレインが増幅回路120に結合されたPFETを用いて実装される。しかしながら、他の実装形態では別のタイプのトランジスタを用いてトランジスタ710が実装され得ることを諒解されたい。トランジスタ710が供給レール112と増幅回路120との間に結合された複数のトランジスタを含んでよいことも諒解されたい。また、この例では、第2の電流源310は、図4を参照しながら上記で説明したトランジスタ410を用いて実装される。
図7における例では、LDOレギュレータ110はまた、トランジスタ710のゲートに結合された電圧バイアス回路725を含む。この例では、電圧バイアス回路725は、トランジスタ710のゲートにバイアスをかけるためにトランジスタ710のゲートに印加されるDCバイアス電圧Vbを生成するように構成される。
この例では、トランジスタ710のゲートとLDOレギュレータ110の出力部130との間にフィードバックキャパシタ615が結合されている。したがって、トランジスタ710のゲートは、フィードバックキャパシタ615を介してLDOレギュレータ110の出力部130に容量結合されている。容量結合は、LDOレギュレータ110の出力部130からバイアス電圧Vbを遮断しながら出力電圧Voutにおける過渡電圧降下をトランジスタ710のゲートに結合する。フィードバックキャパシタ615を通じてトランジスタ710のゲートに結合された過渡電圧降下は、トランジスタ710のゲート電圧をバイアス電圧Vbから低下させる。ゲート電圧の低下は、(この例ではPFETを用いて実装される)トランジスタ710に増幅回路120へのバイアス電流を大きくさせる。したがって、トランジスタ710は、軽い負荷から重い負荷への負荷電流の遷移によって引き起こされる、LDOレギュレータ110の出力部130における過渡電圧降下に応答して、増幅回路120へのバイアス電流を大きくする。
図8は、本開示のいくつかの態様による、増幅回路120の例示的な実装形態を示す。この例では、増幅回路120は、誤差増幅器820および出力バッファ830を含む。誤差増幅器820は、高い利得を増幅回路120に与えるように構成され、高い出力インピーダンスを有してよい。誤差増幅器820は、カスコード増幅器または別のタイプの増幅器を用いて実装され得る。出力バッファ830は、パスデバイス115のゲートを駆動するために、増幅回路120の出力部126において低い出力インピーダンスをもたらすように構成される。出力バッファ830は、ソースフォロワまたは別のタイプのバッファ回路を用いて実装され得る。
図8における例では、誤差増幅器820は、基準電圧Vrefに結合された第1の入力部822(たとえば、マイナス入力部)、フィードバック経路150を通じて出力部130に結合された第2の入力部824(たとえば、プラス入力部)、および出力部826を有する。出力バッファ830は、誤差増幅器820の出力部826に結合された入力部832、およびパスデバイス115のゲートに結合された出力部834を有する。
図8における例では、図7に示すトランジスタ410は、供給レール112と誤差増幅器820との間に結合された第1のトランジスタ410-1、および供給レール112と出力バッファ830との間に結合された第2のトランジスタ410-2を含む。この例では、第1のトランジスタ410-1は、ソースが供給レール112に結合されドレインが誤差増幅器820に結合されたPFETを用いて実装され、第2のトランジスタ410-2は、ソースが供給レール112に結合されドレインが出力バッファ830に結合されたPFETを用いて実装される。しかしながら、他の実装形態では別のタイプのトランジスタを用いてトランジスタ410-1および410-2の各々が実装され得ることを諒解されたい。トランジスタ410-1および410-2の各々のゲートは、パスデバイス115のゲート電圧からの負荷電流を感知するためにパスデバイス115のゲートに結合されている。感知された負荷電流の増大に応答して、第1のトランジスタ410-1は、誤差増幅器820へのバイアス電流を大きくし、第2のトランジスタ410-2は、出力バッファ830へのバイアス電流を大きくする。したがって、この例では、第1のトランジスタ410-1は誤差増幅器820のための適応電流バイアスを行い、第2のトランジスタ410-2は出力バッファ830のための適応電流バイアスを行う。
図8における例では、図7に示すトランジスタ710は、供給レール112と誤差増幅器820との間に結合された第1のトランジスタ710-1、および供給レール112と出力バッファ830との間に結合された第2のトランジスタ710-2を含む。図8における例では、第1のトランジスタ710-1は、ソースが供給レール112に結合されドレインが誤差増幅器820に結合されたPFETを用いて実装され、第2のトランジスタ710-2は、ソースが供給レール112に結合されドレインが出力バッファ830に結合されたPFETを用いて実装される。しかしながら、他の実装形態では別のタイプのトランジスタを用いてトランジスタ710-1および710-2の各々が実装され得ることを諒解されたい。この例では、電圧バイアス回路725は、トランジスタ710-1および710-2のゲートにバイアスをかけるためにトランジスタ710-1および710-2の各々のゲートに結合されている。
フィードバックキャパシタ615は、出力部130とトランジスタ710-1および710-2の各々のゲートとの間に結合されている。したがって、トランジスタ710-1および710-2の各々のゲートは、フィードバックキャパシタ615を介して出力部130に容量結合されている。容量結合は、電圧アンダーシュート中の出力電圧Voutにおける過渡電圧降下をトランジスタ710-1および710-2のゲートに結合する。過渡電圧降下に応答して、第1のトランジスタ710-1は、誤差増幅器820へのバイアス電流をブーストし(すなわち、大きくし)、第2のトランジスタ710-2は、出力バッファ830へのバイアス電流をブーストする(すなわち、大きくする)。したがって、この例では、第1のトランジスタ710-1は誤差増幅器820のための動的電流バイアスを行い、第2のトランジスタ710-2は、出力バッファ830のための動的電流バイアスを行う。
図9は、いくつかの態様による、バイアス回路725、誤差増幅器820、および出力バッファ830の例示的な実装形態を示す。この例では、バイアス回路725は、トランジスタ910(たとえば、PFET)および抵抗器912を含む。トランジスタ910のソースは供給レール112に結合されており、トランジスタ910のドレインおよびゲートは一緒に結合されている(すなわち、つながれている)。トランジスタ910のドレインと接地との間に抵抗器912が結合されている。この例では、トランジスタ910のゲートにおいてバイアス電圧Vbが生成される。
誤差増幅器820は、第1の入力トランジスタ920および第2の入力トランジスタ922を含む。第1の入力トランジスタ920のゲートは、誤差増幅器820の第1の入力部822に結合されており、第2の入力トランジスタ922のゲートは、誤差増幅器820の第2の入力部824に結合されている。したがって、第1の入力トランジスタ920のゲートに基準電圧Vrefが印加され、第2の入力トランジスタ922のゲートにフィードバック電圧Vfbが印加される。図9における例では、入力トランジスタ920および922の各々はPFETを用いて実装される。しかしながら、別のタイプのトランジスタ(たとえば、NFET)を用いて入力トランジスタ920および922の各々が実装され得ることを諒解されたい。
誤差増幅器820はまた、トランジスタ924、926、930、932、934、940、942、および944を含む。トランジスタ924および934は、トランジスタ924のドレインが第1の入力トランジスタ920のドレインに結合されており、かつトランジスタ924のゲートがトランジスタ934のゲートおよびトランジスタ924のドレインに結合されている、カレントミラー構成をなして結合されている。トランジスタ924および934のソースは、接地に結合されている。トランジスタ932のソースは、トランジスタ934のドレインに結合されており、トランジスタ932のゲートは、バイアス電圧Vcasによってバイアスがかけられている。トランジスタ930および940は、トランジスタ930のドレインがトランジスタ932のドレインに結合されており、かつトランジスタ930のゲートがトランジスタ940のゲートおよびトランジスタ930のドレインに結合されている、カレントミラー構成をなして結合されている。トランジスタ940のドレインは、誤差増幅器820の出力部826に結合されている。
トランジスタ926および944は、トランジスタ926のドレインが第2の入力トランジスタ922のドレインに結合されており、かつトランジスタ926のゲートがトランジスタ944のゲートおよびトランジスタ926のドレインに結合されている、カレントミラー構成をなして結合されている。トランジスタ926および944のソースは、接地に結合されている。トランジスタ942のソースは、トランジスタ944のドレインに結合されており、トランジスタ942のゲートは、バイアス電圧Vcasによってバイアスがかけられており、トランジスタ942のドレインは、誤差増幅器820の出力部826に結合されている。
動作においては、第1の入力トランジスタ920からの電流は、トランジスタ924を通って流れ、トランジスタ934のドレインにおいてミラーリング(mirrored)される。トランジスタ934の電流は、トランジスタ932およびトランジスタ930を通って流れ、出力部826に結合されているトランジスタ940のドレインにおいてミラーリングされる。第2の入力トランジスタ922からの電流は、トランジスタ926を通って流れ、トランジスタ944のドレインにおいてミラーリングされる。トランジスタ944の電流は、出力部826に結合されているトランジスタ942を通って流れる。この例では、トランジスタ942は、カスコード構成をなしてトランジスタ944に結合されており、そのことは、誤差増幅器820の出力インピーダンスおよび利得を大きくする。
この例では、LDOレギュレータ110は、いくつかの態様による、バイアス電圧Vcasを生成するように構成されたバイアス生成回路915を含む。バイアス生成回路915は、バイアストランジスタ914、抵抗器Rb、およびキャパシタCbを含む。抵抗器RbおよびキャパシタCbは、ノード916とノード918との間に並列に結合されており、ノード916においてバイアス電圧Vcasが生成される。トランジスタ914のドレインは、ノード918およびトランジスタ914のゲートに結合されており、トランジスタ914のソースは、接地に結合されている。ノード916は、トランジスタ932および942のゲートに結合されている増幅器820のバイアス入力部935に結合されている。この例では、抵抗器Rbの抵抗値は、トランジスタ932のゲートとトランジスタ934のゲートとの間に、かつトランジスタ942のゲートとトランジスタ944のゲートとの間に、電圧差を設定するために使用される。キャパシタCbは、異なる適応バイアスのもとで電圧差がほぼ一定に維持されることを保証する助けとなる。
この例では、誤差増幅器820はまた、出力部130とトランジスタ944のドレインとの間に結合されたキャパシタCmを含む。キャパシタCmは、安定性のためのミラー(Miller)補償キャパシタとして働き、過渡応答中のループ帯域幅を向上させる。
この例では、出力バッファ830は、トランジスタ950、952、954、および956を含む。トランジスタ954のゲートは、出力バッファ830の入力部832に結合されており、トランジスタ954のソースは、出力バッファ830の出力部834に結合されている。以下でさらに説明するように、トランジスタ954は、低い出力インピーダンスを有するバッファ830を設けるためのソースフォロワとして構成される。
トランジスタ950および952は、トランジスタ950のゲートがトランジスタ952のゲートおよびトランジスタ950のドレインに結合されている、カレントミラー構成をなして結合されている。トランジスタ950および952のソースは、接地に結合されている。トランジスタ952のドレインは、トランジスタ954のドレインに結合されている。以下でさらに説明するように、トランジスタ950は、トランジスタ952のドレインにおいてミラーリングされるバイアス電流を受ける。
トランジスタ956のゲートは、トランジスタ954のドレインに結合されており、トランジスタ956のドレインは、バッファ830の出力部834に結合されており、トランジスタ956のソースは、接地に結合されている。この例では、トランジスタ954と結合されたトランジスタ956は、バッファ830の出力インピーダンスをさらに低減する(すなわち、減衰させる)上位ソースフォロワ構成である。上位ソースフォロワ構成は、出力インピーダンスを1/(gm1*gm2*ro1)に低減し、ただし、gm1はトランジスタ954の相互コンダクタンスであり、gm2はトランジスタ956の相互コンダクタンスであり、ro1はトランジスタ954のインピーダンスである。いくつかの実装形態ではトランジスタ952および956が省略されてよいことを諒解されたい。トランジスタ952および956が省略される実装形態の場合、バッファ830の出力インピーダンスは近似的に1/gm1である。
図9における例では、図7の中のトランジスタ410は、供給レール112とトランジスタ914のドレインとの間に結合された第1のトランジスタ410-1、供給レール112と入力トランジスタ920および922のソースとの間に結合された第2のトランジスタ410-2、供給レール112とトランジスタ950のドレインとの間に結合された第3のトランジスタ410-3、および供給レール112とトランジスタ954のソースとの間に結合された第4のトランジスタ410-4を含む。この例では、第1のトランジスタ410-1は、ソースが供給レール112に結合されドレインがトランジスタ914のドレインに結合されたPFETを用いて実装され、第2のトランジスタ410-2は、ソースが供給レール112に結合されドレインが入力トランジスタ920および922のソースに結合されたPFETを用いて実装され、第3のトランジスタ410-3は、ソースが供給レール112およびトランジスタ950のドレインに結合されたPFETを用いて実装され、第4のトランジスタ410-4は、ソースが供給レール112に結合されドレインがトランジスタ954のソースに結合されたPFETを用いて実装される。しかしながら、他の実装形態では別のタイプのトランジスタを用いてトランジスタ410-1～410-4の各々が実装され得ることを諒解されたい。トランジスタ410-1～410-4の各々のゲートは、パスデバイス115のゲート電圧からの負荷電流を感知し、感知された負荷電流に基づいてそれぞれのバイアス電流を調整するために、パスデバイス115のゲートに結合されている。したがって、トランジスタ410-1～410-4は、適応電流バイアスを増幅回路120に与える。
図9における例では、図7に示すトランジスタ710は、供給レール112とバイアス生成回路915のノード916との間に結合された第1のトランジスタ710-1、供給レール112と入力トランジスタ920および922のソースとの間に結合された第2のトランジスタ710-2、供給レール112とトランジスタ950のドレインとの間に結合された第3のトランジスタ710-3、ならびに供給レール112とトランジスタ954のソースとの間に結合された第4のトランジスタ710-4を含む。図9における例では、第1のトランジスタ710-1は、ソースが供給レール112に結合されドレインがバイアス生成回路915のノード916に結合されたPFETを用いて実装され、第2のトランジスタ710-2は、ソースが供給レール112に結合されドレインが入力トランジスタ920および922のソースに結合されたPFETを用いて実装され、第3のトランジスタ710-3は、ソースが供給レール112に結合されドレインがトランジスタ950のドレインに結合されたPFETを用いて実装され、第4のトランジスタ410-4は、ソースが供給レール112に結合されドレインがトランジスタ954のソースに結合されたPFETを用いて実装される。しかしながら、他の実装形態では別のタイプのトランジスタを用いてトランジスタ710-1～710-4の各々が実装され得ることを諒解されたい。この例では、電圧バイアス回路725は、トランジスタ710-1～710-4のゲートにバイアスをかけるためにトランジスタ710-1～710-4の各々のゲートに結合されている。
出力部130とトランジスタ710-1～710-4の各々のゲートとの間にフィードバックキャパシタ615が結合されている。したがって、トランジスタ710-1～710-4の各々のゲートは、フィードバックキャパシタ615を介して出力部130に容量結合されている。容量結合は、電圧アンダーシュート中の出力電圧Voutにおける過渡電圧降下をトランジスタ710-1～710-4のゲートに結合する。過渡電圧降下に応答して、トランジスタ710-1～710-4の各々は、それぞれのバイアス電流をブーストする(すなわち、大きくする)。したがって、この例では、トランジスタ710-1～710-4は増幅回路120のための動的電流バイアスを行う。
図10は、本開示のいくつかの態様による、LDOレギュレータ110を含むチップ1010の一例を示す。LDOレギュレータ110は、図6～図9に示す例示的な実装形態のうちのいずれかを使用して実装され得る。チップ1010は、供給レール112、回路ブロック170、供給パッド1030、基準回路1040、および第2の回路ブロック1070を含む。以下の説明では、回路ブロック170は第1の回路ブロック170と呼ばれる。
この例では、供給パッド1030は、外部電源1020(すなわち、オフチップ電源)に結合されている。電源1020は、バッテリー、電力管理集積回路(PMIC:power management integrated circuit)、および/または別の電源を含んでよい。電源1020がPMICを含む例の場合、PMICは、バッテリーからの電圧を電源電圧VDDに変換するように構成された電圧レギュレータ(図示せず)を含んでよい。供給パッド1030は、(たとえば、プリント回路板上の)金属線1025を介して電源1020に結合されてよい。
供給レール112は供給パッド1030に結合されている。いくつかの態様では、供給レール112は、供給パッド1030を介して電源1020から電源電圧VDDを受けるように構成される。供給レール112は、チップ1010上に1つまたは複数の金属層を含んでよい。供給レール112はまた、1つまたは複数の金属層を結合するための1つもしくは複数のビアおよび/または1つもしくは複数の他の金属相互接続構造を含んでよい。
この例では、LDOレギュレータ110の入力部105は供給レール112に結合されており、LDOレギュレータ110の出力部130は第1の回路ブロック170に結合されている。LDOレギュレータ110は、上記で説明したように、入力部105において電源電圧VDDを受け、電源電圧VDDから出力部130において、調整された出力電圧Voutを生成する。出力電圧Voutは、第1の回路ブロック170に電力供給するために第1の回路ブロック170に与えられる。回路ブロック170は、パッドドライバ、論理回路(たとえば、組合せ論理および/または順序論理)、プロセッサ、メモリ、および/または別のタイプの回路を含んでよい。
基準回路1040は、LDOレギュレータ110の中で増幅回路120(図10に示さず)の第1の入力部122に結合されている。基準回路1040は、基準電圧Vrefを生成し増幅回路120の第1の入力部122に基準電圧Vrefを出力するように構成される。上記で説明したように、LDOレギュレータ110は、基準電圧およびフィードバック電圧Vfbに基づいて出力部130における電圧を調整する。基準回路1040は、電圧分割器、バンドギャップ基準回路、またはそれらの任意の組合せを用いて実装されてよい。
この例では、第2の回路ブロック1070は、供給レール112に結合されており、供給レール112から電源電圧VDDを受ける。したがって、この例では、第1の回路ブロック170および第2の回路ブロック1070は異なる電圧によって電力供給される。より詳細には、第1の回路ブロック170は、LDOレギュレータ110の調整された出力電圧Voutによって電力供給され、第2の回路1070は、供給レール112からの電源電圧VDDによって電力供給される。この例では、LDOレギュレータ110は、供給レール112上の電源電圧VDDとは異なる電圧によって第1の回路ブロック170が電力供給されることを可能にする。
図11は、いくつかの態様による、電圧レギュレータを動作させる方法1100を示す。電圧レギュレータ(たとえば、LDOレギュレータ110)は、電圧レギュレータの入力部と電圧レギュレータの出力部との間に結合されたパスデバイス(たとえば、パスデバイス115)、およびパスデバイスのゲートに結合された増幅回路(たとえば、増幅回路120)を含む。
ブロック1110において、電圧レギュレータの出力部における過渡電圧降下が、キャパシタを介して検出される。キャパシタは、フィードバックキャパシタ615に相当し得る。過渡電圧降下は、10ナノ秒と1マイクロ秒との間の持続時間を有することがある。
ブロック1120において、増幅回路へのバイアス電流が、検出された過渡電圧降下に基づいて大きくされる。一例では、電圧レギュレータは、供給レール(たとえば、供給レール112)と増幅回路との間に結合されたトランジスタ(たとえば、トランジスタ710)を含んでよい。この例では、増幅回路へのバイアス電流を大きくすることは、キャパシタを介してトランジスタのゲートに過渡電圧降下を容量結合することを含んでよい。一例では、トランジスタは、ソースが供給レールに結合されドレインが増幅回路に結合されたPFETを含んでよい。
以下の番号付き条項の中で実装例が説明される。
1.電圧レギュレータであって、
電圧レギュレータの入力部と電圧レギュレータの出力部との間に結合されたパスデバイスと、
第1の入力部、第2の入力部、および出力部を有する、増幅回路であって、第1の入力部が基準電圧を受けるように構成され、第2の入力部がフィードバック経路を介して電圧レギュレータの出力部に結合されており、増幅回路の出力部がパスデバイスのゲートに結合されている、増幅回路と、
供給レールと増幅回路との間に結合された第1の電流源と、
第1の電流源と電圧レギュレータの出力部との間に結合されたキャパシタとを備える。
2.条項1の電圧レギュレータであって、第1の電流源は、供給レールと増幅回路との間に結合されたトランジスタを備え、キャパシタは、トランジスタのゲートと電圧レギュレータの出力部との間に結合されている。
3.条項2の電圧レギュレータであって、トランジスタは、ソースが供給レールに結合されドレインが増幅回路に結合されたp型電界効果トランジスタ(PFET)を備える。
4.条項2または3の電圧レギュレータであって、トランジスタのゲートに結合された電圧バイアス回路をさらに備える。
5.条項1～4のうちのいずれか1つの電圧レギュレータであって、供給レールと増幅回路との間に結合された第2の電流源をさらに備え、第2の電流源はパスデバイスのゲートに結合されている。
6.条項5の電圧レギュレータであって、
第1の電流源は、供給レールと増幅回路との間に結合された第1のトランジスタを備え、キャパシタは、第1のトランジスタのゲートと電圧レギュレータの出力部との間に結合されており、
第2の電流源は、供給レールと増幅回路との間に結合された第2のトランジスタを備え、第2のトランジスタのゲートは、パスデバイスのゲートに結合されている。
7.条項6の電圧レギュレータであって、
第1のトランジスタは、ソースが供給レールに結合されドレインが増幅回路に結合された第1のp型電界効果トランジスタ(PFET)を備え、
第2のトランジスタは、ソースが供給レールに結合されドレインが増幅回路に結合された第2のPFETを備える。
8.条項6または7の電圧レギュレータであって、第1のトランジスタのゲートに結合された電圧バイアス回路をさらに備える。
9.条項1～8のうちのいずれか1つの電圧レギュレータであって、増幅回路は、
基準電圧を受けるように構成された第1の入力部、フィードバック経路を介して電圧レギュレータの出力部に結合された第2の入力部、および出力部を有する、増幅器と、
増幅器の出力部に結合された入力部およびパスデバイスのゲートに結合された出力部を有するバッファとを備える。
10.条項9の電圧レギュレータであって、第1の電流源は、
供給レールと増幅器との間に結合された第1のトランジスタであって、キャパシタが第1のトランジスタのゲートと電圧レギュレータの出力部との間に結合されている、第1のトランジスタと、
供給レールとバッファとの間に結合された第2のトランジスタであって、キャパシタが第2のトランジスタのゲートと電圧レギュレータの出力部との間に結合されている、第2のトランジスタとを備える。
11.条項10の電圧レギュレータであって、
第1のトランジスタは、ソースが供給レールに結合されドレインが増幅器に結合された第1のp型電界効果トランジスタ(PFET)を備え、
第2のトランジスタは、ソースが供給レールに結合されドレインがバッファに結合された第2のPFETを備える。
12.条項10または11の電圧レギュレータであって、第1のトランジスタのゲートおよび第2のトランジスタのゲートに結合された電圧バイアス回路をさらに備える。
13.条項9～12のうちのいずれか1つの電圧レギュレータであって、供給レールと増幅回路との間に結合された第2の電流源をさらに備え、第2の電流源はパスデバイスのゲートに結合されている。
14.条項13の電圧レギュレータであって、第2の電流源は、
供給レールと増幅器との間に結合された第3のトランジスタであって、第3のトランジスタのゲートがパスデバイスのゲートに結合されている、第3のトランジスタと、
供給レールとバッファとの間に結合された第4のトランジスタであって、第3のトランジスタのゲートがパスデバイスのゲートに結合されている、第4のトランジスタとを備える。
15.条項9～14のうちのいずれか1つの電圧レギュレータであって、増幅器はカスコード増幅器を備える。
16.条項9～15のうちのいずれか1つの電圧レギュレータであって、バイアス生成回路をさらに備え、バイアス生成回路は、
第1のノードと第2のノードとの間に結合された抵抗器であって、第1のノードが増幅器のバイアス入力部に結合されている、抵抗器と、
第1のノードと第2のノードとの間に結合されたキャパシタと、
ドレインが第2のノードに結合され、ゲートがドレインに結合され、かつソースが接地に結合された、バイアストランジスタとを含む。
17.条項16の電圧レギュレータであって、第1の電流源は、
供給レールとバイアス生成回路の第1のノードとの間に結合された第1のトランジスタであって、キャパシタが第1のトランジスタのゲートと電圧レギュレータの出力部との間に結合されている、第1のトランジスタと、
供給レールと増幅器との間に結合された第2のトランジスタであって、キャパシタが第2のトランジスタのゲートと電圧レギュレータの出力部との間に結合されている、第2のトランジスタと、
供給レールとバッファとの間に結合された第3のトランジスタであって、キャパシタが第3のトランジスタのゲートと電圧レギュレータの出力部との間に結合されている、第3のトランジスタとを備える。
18.条項17の電圧レギュレータであって、第1のトランジスタのゲート、第2のトランジスタのゲート、および第3のトランジスタのゲートに結合された、電圧バイアス回路をさらに備える。
19.条項9～18のうちのいずれか1つの電圧レギュレータであって、バッファはソースフォロワを備える。
20.電圧レギュレータを動作させる方法であって、電圧レギュレータは、電圧レギュレータの入力部と電圧レギュレータの出力部との間に結合されたパスデバイス、およびパスデバイスのゲートに結合された増幅回路を含み、方法は、
キャパシタを介して電圧レギュレータの出力部における過渡電圧降下を検出することと、
検出された過渡電圧降下に基づいて増幅回路へのバイアス電流を大きくすることとを備える。
21.条項20の方法であって、
電圧レギュレータは、供給レールと増幅回路との間に結合されたトランジスタを含み、
過渡電圧降下に基づいて増幅回路へのバイアス電流を大きくすることは、キャパシタを介してトランジスタのゲートに過渡電圧降下を容量結合することを備える。
22.条項21の方法であって、トランジスタは、ソースが供給レールに結合されドレインが増幅回路に結合された第1のp型電界効果トランジスタ(PFET)を備える。
23.条項20～22のうちのいずれか1つの方法であって、
パスデバイスのゲート電圧を検出することと、
検出されたゲート電圧に基づいて増幅回路へのバイアス電流を調整することとをさらに備える。
24.条項23の方法であって、
電圧レギュレータは、供給レールと増幅回路との間に結合された第1のトランジスタを含み、
過渡電圧降下に基づいて増幅回路へのバイアス電流を大きくすることは、キャパシタを介して第1のトランジスタのゲートに過渡電圧降下を容量結合することを備え、
電圧レギュレータは、供給レールと増幅回路との間に結合された第2のトランジスタを含み、
検出されたゲート電圧に基づいて増幅回路へのバイアス電流を調整することは、第2のトランジスタのゲートをパスデバイスのゲートに結合することを備える。
25.チップであって、
パッドと、
パッドに結合された供給レールと、
基準電圧を生成するように構成された基準回路と、
電圧レギュレータとを備え、電圧レギュレータは、
電圧レギュレータの入力部と電圧レギュレータの出力部との間に結合されたパスデバイスであって、電圧レギュレータの入力部が供給レールに結合されている、パスデバイスと、
第1の入力部、第2の入力部、および出力部を有する、増幅回路であって、第1の入力部が基準回路に結合されており、第2の入力部がフィードバック経路を介して電圧レギュレータの出力部に結合されており、増幅回路の出力部がパスデバイスのゲートに結合されている、増幅回路と、
供給レールと増幅回路との間に結合された第1の電流源と、
第1の電流源と電圧レギュレータの出力部との間に結合されたキャパシタとを備える。
26.条項25のチップであって、第1の電流源は、供給レールと増幅回路との間に結合されたトランジスタを備え、キャパシタは、トランジスタのゲートと電圧レギュレータの出力部との間に結合されている。
27.条項26のチップであって、トランジスタのゲートに結合された電圧バイアス回路をさらに備える。
28.条項25～27のうちのいずれか1つのチップであって、供給レールと増幅回路との間に結合された第2の電流源をさらに備え、第2の電流源はパスデバイスのゲートに結合されている。
29.条項28のチップであって、
第1の電流源は、供給レールと増幅回路との間に結合された第1のトランジスタを備え、キャパシタは、第1のトランジスタのゲートと電圧レギュレータの出力部との間に結合されており、
第2の電流源は、供給レールと増幅回路との間に結合された第2のトランジスタを備え、第2のトランジスタのゲートは、パスデバイスのゲートに結合されている。
30.条項29のチップであって、
第1のトランジスタは、ソースが供給レールに結合されドレインが増幅回路に結合された第1のp型電界効果トランジスタ(PFET)を備え、
第2のトランジスタは、ソースが供給レールに結合されドレインが増幅回路に結合された第2のPFETを備える。
本明細書において「第1の」、「第2の」などの指定を使用する、要素へのいかなる言及も、一般に、それらの要素の数量または順序を限定しない。むしろ、これらの指定は、2つ以上の要素または要素の事例の間を区別する便利なやり方として本明細書では使用される。したがって、第1および第2の要素への言及は、2つの要素のみが採用され得ること、または第1の要素が第2の要素に先行しなければならないことを意味しない。
本開示内では、「例示的」という語は、「例、事例、または例示としての役割を果たすこと」を意味するために使用される。「例示的」として本明細書で説明した任意の実装形態または態様は、必ずしも本開示の他の態様よりも好ましいまたは有利であると解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、説明した特徴、利点、または動作モードを含むことを必要としない。述べられた値または特性に関して本明細書で使用する「ほぼ」という用語は、述べられた値または特性の10%以内(すなわち、述べられた値または特性の90%～110%の間)であることを示すものとする。
本開示のこれまでの説明は、任意の当業者が本開示を作成または使用することを可能にするために提供される。本開示の様々な修正が当業者に容易に明らかになり、本明細書で定義される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてよい。したがって、本開示は本明細書で説明した例に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
105 入力部
110 低ドロップアウト(LDO)レギュレータ
112 電圧供給レール
115 パスデバイス
120 増幅回路
122 第1の入力部
124 第2の入力部
126 出力部
130 出力部
150 フィードバック経路
160 電圧分割器
165 ノード
170 回路ブロック
210 アンダーシュート
220 オーバーシュート
310 電流源
410 トランジスタ
610 バイアス電流源
615 フィードバックキャパシタ
710 トランジスタ
725 電圧バイアス回路
820 誤差増幅器
822 第1の入力部
824 第2の入力部
826 出力部
830 出力バッファ
832 入力部
834 出力部
910 トランジスタ
912 抵抗器
914 バイアストランジスタ
915 バイアス生成回路
916 ノード
918 ノード
920 第1の入力トランジスタ
922 第2の入力トランジスタ
924、926、930、932、934 トランジスタ
935 バイアス入力部
940、942、944、950、952、954、956 トランジスタ
1010 チップ
1020 外部電源
1025 金属線
1030 供給パッド
1040 基準回路
1070 第2の回路ブロック

Claims (15)

  1. 電圧レギュレータであって、
    前記電圧レギュレータの入力部と前記電圧レギュレータの出力部との間に結合されたパスデバイスと、
    第1の入力部、第2の入力部、および出力部を有する、増幅回路であって、前記第1の入力部が基準電圧を受けるように構成され、前記第2の入力部がフィードバック経路を介して前記電圧レギュレータの前記出力部に結合されており、前記増幅回路の前記出力部が前記パスデバイスのゲートに結合されている、増幅回路と、
    供給レールと前記増幅回路との間に結合された第1の電流源であって、前記第1の電流源が、前記供給レールと前記増幅回路との間に結合された第1のトランジスタを備え、前記第1のトランジスタのドレインが、前記増幅回路に直接結合されており、キャパシタが前記第1のトランジスタのゲートと前記電圧レギュレータの前記出力部との間に結合されている、第1の電流源と、
    前記供給レールと前記増幅回路との間に結合された第2の電流源であって、前記第2の電流源が、前記供給レールと前記増幅回路との間に結合された第2のトランジスタを備え、前記第2のトランジスタのゲートが、前記パスデバイスの前記ゲートに結合されており、前記第2のトランジスタのドレインが、前記増幅回路に直接結合されている、第2の電流源と
    を備える電圧レギュレータ。
  2. 前記第1のトランジスタは、ソースが前記供給レールに結合されたp型電界効果トランジスタ(PFET)を備える、
    請求項1に記載の電圧レギュレータ。
  3. 前記第1のトランジスタの前記ゲートに結合された電圧バイアス回路をさらに備える、請求項1に記載の電圧レギュレータ。
  4. 前記増幅回路が、
    前記基準電圧を受けるように構成された前記第1の入力部、前記フィードバック経路を介して前記電圧レギュレータの前記出力部に結合された前記第2の入力部、および前記出力部を有する、増幅器と、
    前記増幅器の前記出力部に結合された入力部および前記パスデバイスの前記ゲートに結合された出力部を有するバッファとを備える、
    請求項1に記載の電圧レギュレータ。
  5. 前記第1の電流源が、
    前記供給レールと前記バッファとの間に結合された第3のトランジスタであって、前記キャパシタが前記第3のトランジスタのゲートと前記電圧レギュレータの前記出力部との間に結合されている、第3のトランジスタをさらに備える、
    請求項4に記載の電圧レギュレータ。
  6. 前記第1のトランジスタは、ソースが前記供給レールに結合されドレインが前記増幅器に結合された第1のp型電界効果トランジスタ(PFET)を備え、
    前記第3のトランジスタは、ソースが前記供給レールに結合されドレインが前記バッファに結合された第2のPFETを備える、
    請求項5に記載の電圧レギュレータ。
  7. 前記第1のトランジスタの前記ゲートおよび前記第3のトランジスタの前記ゲートに結合された電圧バイアス回路をさらに備える、請求項5に記載の電圧レギュレータ。
  8. 前記第2の電流源が、
    前記供給レールと前記バッファとの間に結合された第4のトランジスタであって、前記第4のトランジスタのゲートが前記パスデバイスの前記ゲートに結合されている、第4のトランジスタをさらに備える、
    請求項5に記載の電圧レギュレータ。
  9. 前記増幅器がカスコード増幅器を備える、請求項4に記載の電圧レギュレータ。
  10. バイアス生成回路をさらに備え、前記バイアス生成回路が、
    第1のノードと第2のノードとの間に結合された抵抗器であって、前記第1のノードが前記増幅器のバイアス入力部に結合されている、抵抗器と、
    前記第1のノードと前記第2のノードとの間に結合されたキャパシタと、
    ドレインが前記第2のノードに結合され、ゲートが前記ドレインに結合され、かつソースが接地に結合された、バイアストランジスタとを含む、
    請求項4に記載の電圧レギュレータ。
  11. 前記バッファがソースフォロワを備える、請求項4に記載の電圧レギュレータ。
  12. チップであって、
    パッドと、
    前記パッドに結合された供給レールと、
    基準電圧を生成するように構成された基準回路と、
    請求項1に記載の電圧レギュレータとを備える、
    チップ。
  13. 電圧レギュレータを動作させる方法であって、前記電圧レギュレータが、前記電圧レギュレータの入力部と前記電圧レギュレータの出力部との間に結合されたパスデバイス、および前記パスデバイスのゲートに結合された増幅回路を含み、前記方法が、
    キャパシタを介して前記電圧レギュレータの前記出力部における過渡電圧降下を検出するステップと、
    前記検出された過渡電圧降下に基づいて前記増幅回路へのバイアス電流を大きくするステップと、
    前記パスデバイスのゲート電圧を検出するステップと、
    前記検出されたゲート電圧に基づいて前記増幅回路への前記バイアス電流を調整するステップとを備え、
    前記電圧レギュレータが、供給レールと前記増幅回路との間に結合された第1のトランジスタを含み、前記第1のトランジスタのドレインが、前記増幅回路に直接結合されており、
    前記過渡電圧降下に基づいて前記増幅回路への前記バイアス電流を大きくするステップが、前記キャパシタを介して前記第1のトランジスタのゲートに前記過渡電圧降下を容量結合するステップを備え、
    前記電圧レギュレータが、前記供給レールと前記増幅回路との間に結合された第2のトランジスタを含み、前記第2のトランジスタのドレインが、前記増幅回路に直接結合され、前記第2のトランジスタのゲートが、前記パスデバイスの前記ゲートに結合されており、
    前記検出されたゲート電圧に基づいて前記増幅回路への前記バイアス電流を調整するステップが、前記第2のトランジスタのゲートを前記パスデバイスの前記ゲートに結合するステップを備える、
    方法。
  14. 前記過渡電圧降下に基づいて前記増幅回路への前記バイアス電流を大きくするステップが、前記キャパシタを介して前記第1のトランジスタのゲートに前記過渡電圧降下を容量結合するステップをさらに備える、
    請求項13に記載の方法。
  15. 前記トランジスタは、第1のp型電界効果トランジスタ(PFET)を備える、
    請求項14に記載の方法。
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