JP7412765B2 - ＳｉＣ半導体素子の製造方法及びＳｉＣ半導体素子 - Google Patents

ＳｉＣ半導体素子の製造方法及びＳｉＣ半導体素子 Download PDF

Info

Publication number
JP7412765B2
JP7412765B2 JP2020098244A JP2020098244A JP7412765B2 JP 7412765 B2 JP7412765 B2 JP 7412765B2 JP 2020098244 A JP2020098244 A JP 2020098244A JP 2020098244 A JP2020098244 A JP 2020098244A JP 7412765 B2 JP7412765 B2 JP 7412765B2
Authority
JP
Japan
Prior art keywords
sic substrate
film
sic
sio
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020098244A
Other languages
English (en)
Other versions
JP2021192397A5 (ja
JP2021192397A (ja
Inventor
恒暢 木本
拓真 小林
馨大 立木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyoto University
Original Assignee
Kyoto University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyoto University filed Critical Kyoto University
Priority to JP2020098244A priority Critical patent/JP7412765B2/ja
Priority to CN202180039705.2A priority patent/CN115668466A/zh
Priority to US18/007,985 priority patent/US20230307503A1/en
Priority to EP21817045.4A priority patent/EP4163955A4/en
Priority to PCT/JP2021/020202 priority patent/WO2021246280A1/ja
Publication of JP2021192397A publication Critical patent/JP2021192397A/ja
Publication of JP2021192397A5 publication Critical patent/JP2021192397A5/ja
Application granted granted Critical
Publication of JP7412765B2 publication Critical patent/JP7412765B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、ＳｉＣ（炭化珪素）半導体素子の製造方法、及びＳｉＣ半導体素子に関する。
ＳｉＣ基板を用いたＭＯＳ型トランジスタ（ＳｉＣ ＭＯＳＦＥＴ）において、ＳｉＣ基板の表面に熱酸化でＳｉＯ２膜（ゲート酸化膜）を形成した場合、ＳｉＯ２膜とＳｉＣ基板との界面における欠陥密度が非常に高いという問題がある。界面欠陥密度が高いと、ＳｉＣ ＭＯＳＦＥＴのチャネル移動度等の特性が十分に得られない。
界面欠陥密度を低減する方法として、特許文献１には、ＳｉＣ基板の表面に直接、熱酸化によりＳｉＯ２膜を形成する代わりに、ＳｉＣ基板の表面にＳｉ薄膜を堆積し、その後、Ｓｉ薄膜を酸化してＳｉＯ２膜を形成する方法が開示されている。
また、界面欠陥密度を低減する他の方法として、非特許文献１には、ＳｉＣ基板の表面に熱酸化によりＳｉＯ２膜を形成した後、ＮＯ（一酸化窒素）ガス雰囲気中で熱処理を行い、ＳｉＯ２膜とＳｉＣ基板との界面を窒化する方法（界面窒化）が開示されている。
特開平１１－０６７７５７号公報
G.Y. Chung et al., IEEE Electron Device Lett., vol.22, 176（2001) K. Kawahara et al., Appl. Phys. Express, vol. 6, 051301 (2013) F. Devynck et al., Phys. Rev. B, vol. 84, 235320 (2011) K. Kawahara et al., J. Appl. Phys. vol. 113, 033705 (2013)
上記の先行技術文献に開示された方法によって、ＳｉＯ２膜とＳｉＣ基板との界面における欠陥密度は大幅に低減できるが、依然として界面欠陥密度が多く、ＳｉＣ ＭＯＳＦＥＴの特性を大きく制限している。また、ＮＯ熱処理によりＳｉＯ２膜とＳｉＣ基板との界面を窒化する方法は、界面窒化だけでなく、酸化も進行するため、「窒化」と「酸化」の競合過程となり、最適化が難しい。加えて、ＮＯガスは、猛毒であるため、大量生産で使用するには不向きである。
本発明は、かかる点に鑑みてなされたもので、その主な目的は、ＳｉＯ２膜とＳｉＣ基板との界面における欠陥密度を大幅に低減できるＳｉＣ半導体素子の製造方法を提供することにある。
本発明に係るＳｉＣ半導体素子の製造方法は、ＳｉＣ基板の表面を、１２００℃以上の温度で、Ｈ２ガスでエッチングするステップと、ＳｉＣ基板上に、該ＳｉＣ基板を酸化させない条件で、ＳｉＯ２膜を形成するステップと、ＳｉＯ２膜が形成されたＳｉＣ基板を、１３５０℃以上の温度で、Ｎ２ガス雰囲気中で熱処理するステップとを含む。
本発明によれば、ＳｉＯ２膜とＳｉＣ基板との界面における欠陥密度を大幅に低減できるＳｉＣ半導体素子の製造方法を提供することができる。
（Ａ）～（Ｄ）は、本発明の一実施形態におけるＳｉＣ半導体素子の製造方法を示した図である。 ＳｉＯ２膜とＳｉＣ基板との界面における欠陥密度を示したグラフである。 ＳｉＣ基板側に存在する欠陥の種類を示したグラフである。 ＳｉＣ基板側に存在する欠陥の種類を示したグラフである。 ＳｉＯ２膜／ＳｉＣ基板のＣ－Ｖ特性を示したグラフである。 ＳｉＯ２膜のＩ－Ｖ特性を示したグラフである。 ＳｉＯ２膜とＳｉＣ基板との界面近傍における窒素原子密度を示したグラフである。 界面欠陥密度のＨ２ガスエッチング温度依存性を示したグラフである。 界面欠陥密度のＮ２ガス熱処理温度依存性を示したグラフである。 ＳｉＯ２／ＳｉＣ界面近傍における窒素原子密度を示したグラフである。 （Ａ）～（Ｃ）は、本発明の他の実施形態におけるＳｉＣ半導体素子の製造方法を示した図である。 界面欠陥密度のＨ２ガスエッチング温度依存性を示したグラフである。 界面欠陥密度のＮ２ガス熱処理温度依存性を示したグラフである。 ＳｉＯ２／ＳｉＣ界面近傍における窒素原子密度を示したグラフである。 Ｓｉ過剰雰囲気下での高温Ｈ２エッチングの効果を示したグラフである。
本発明の実施形態を説明する前に、本発明を想到するに至った経緯を説明する。
ＳｉＣ基板を用いて半導体素子を製造する際、半導体素子の製造工程を開始する前、あるいは製造工程の途中に、通常、ＳｉＣ基板の表面を犠牲酸化した後、ＳｉＣ基板の表面に形成された酸化膜をフッ酸などの薬液により除去する工程が実施される。これにより、意図せず表面に付着した不純物や、最表面近傍のＳｉＣ結晶のダメージ（化学組成のずれなど）を除去でき、半導体素子の特性の安定化や、歩留まり向上を図ることができる。
確かに、犠牲酸化後に、酸化膜を除去することによって、ＳｉＣ基板の表面に付着した不純物や、最表面近傍のＳｉＣ結晶のダメージ等を除去することには効果的であるが、ＳｉＣ基板の表面に多くの欠陥が残存している可能性がある。実際、ＳｉＣ結晶を酸化すると、ＳｉＣの表面近傍に高密度の点欠陥が生成することが知られている（非特許文献２）。また、ＳｉＣ結晶を酸化すると、酸化膜とＳｉＣの界面に過剰なＣ原子に起因する界面欠陥が生成されるという理論計算の報告もある（非特許文献３）。このように、ＳｉＣ結晶を少しでも酸化すると、多量の界面欠陥とＳｉＣ側の点欠陥が生成することは避けられないと考えられる。
本願発明者等は、それを検証するために、ＳｉＣ基板の表面にＳｉＯ２膜を形成する前の前処理として、犠牲酸化後に、酸化膜を除去したＳｉＣ基板の表面を、高温Ｈ２ガスでエッチングすることを検討した。加えて、ＮＯ熱処理による界面窒化処理で、ＳｉＯ２膜とＳｉＣ基板との界面に酸化膜ができるのを防止するために、界面窒化処理をＮ２熱処理で行うことを検討した。
（検証試料の作製）
高温Ｈ２ガスエッチングの前処理効果、及びＮ２熱処理による界面窒化処理の効果を検証するために、図１（Ａ）～（Ｄ）に示した方法により、ＳｉＣ基板の表面にＳｉＯ２膜を形成した試料を作製した。
図１（Ａ）に示すように、前処理工程として、ＳｉＣ基板１の表面を、高温Ｈ２ガスでエッチングした。Ｈ２ガスのエッチングは、Ｈ２流量：１０００ｓｃｃｍ、温度：１３００℃、圧力：０．１ＭＰａ、時間：３分の条件で行った。
なお、ＳｉＣ基板１としては、ＳｉＣ基板１上にＳｉＣエピタキシャル層（不図示）を形成したものを用いた。ここで、ＳｉＣ基板１は、ｎ型４Ｈ－ＳｉＣ（０００１）基板を用い、ＳｉＣエピタキシャル成長層のドナー濃度を５×１０１５ｃｍ－３とした。また、前処理工程の前に、ＳｉＣエピタキシャル層の表面を犠牲酸化した後、酸化膜を除去した。
次に、図１（Ｂ）に示すように、ＳｉＣ基板１上に、Ｓｉ薄膜２をＣＶＤ法により堆積した。Ｓｉ薄膜２の堆積は、ＳｉＨ４流量：５０ｓｃｃｍ、Ｈ２流量：５０ｓｃｃｍ、温度：６３０℃、圧力：１７３Ｐａ、時間：９０秒の条件で行った。これにより、ＳｉＣ基板１上に、厚さ約１８ｎｍのＳｉ薄膜２を形成した。
次に、図１（Ｃ）に示すように、Ｓｉ薄膜２を熱酸化してＳｉＯ２膜３を形成した。Ｓｉ薄膜２を熱酸化は、Ｏ２流量：２０００ｓｃｃｍ、温度：７５０℃、時間：２４時間 の条件で行った。なお、この条件は、ＳｉＣ基板１が酸化されない条件で、７５０～８５０℃の温度範囲が好ましい。８５０℃を超えるとＳｉＣ基板１が酸化されるおそれがあり好ましくない。
次に、図１（Ｄ）に示すように、ＳｉＯ２膜３が形成されたＳｉＣ基板１を、Ｎ２ガス雰囲気中で熱処理した。熱処理の条件は、Ｎ２流量：５００ｓｃｃｍ、温度：１６００℃、圧力：１気圧、時間：１分で行った。
なお、比較のために、図１（Ａ）に示した高温Ｈ２ガスのエッチングによる前処理を行わず、図１（Ｄ）に示した界面窒化処理を、ＮＯガスによる熱処理で行って、ＳｉＣ基板上にＳｉＯ２膜を形成した試料を作製した。
（界面欠陥密度の解析）
図１（Ａ）～（Ｄ）に示した方法で形成したＳｉＯ２膜３に対して、ＭＯＳキャパシタを作製し、Ｈｉｇｈ－Ｌｏｗ ＣＶ法を用いて、ＳｉＯ２膜３とＳｉＣ基板１との界面における欠陥密度を求めた。
図２は、その結果を示したグラフで、横軸は、伝導帯端（ＥＣ）からのエネルギー（ＥＴ）で、縦軸は界面欠陥密度を示す。Ａで示したグラフが、前処理として高温Ｈ２ガスによるエッチングを施し、界面窒化処理としてＮ２ガスによる熱処理を施した場合、Ｂで示したグラフが、前処理として高温Ｈ２ガスによるエッチングを施さず、界面窒化処理としてＮＯガスによる熱処理を施した場合を示す。
図２に示すように、前処理としてＨ２ガスエッチングを施した試料（グラフＡ）は、広いエネルギー範囲で、界面欠陥準位密度（以下、単に「界面欠陥密度」という）が、３×１０１０ｃｍ－２ｅＶ－１以下で、前処理としてＨ２ガスエッチングを施さなかった試料（グラフＢ）に比べて、界面欠陥密度が大幅に低減されていた。
特に、伝導帯端（ＥＣ）より０．３ｅＶ低いエネルギー近傍において、界面欠陥密度は、３×１０１０ｃｍ－２ｅＶ－１以下であった。このエネルギー領域は、ｎチャネルＭＯＳＦＥＴのオン（通電）時におけるフェルミ準位に近いため、このエネルギー範囲の欠陥密度が低いことは、ＳｉＣ ＭＯＳＦＥＴにおけるチャネル抵抗を大幅に低減することができることを意味する。
このような解析結果から、表面を犠牲酸化した後に、酸化膜を除去したＳｉＣ基板１の表面には、多くの欠陥が残存しており、この欠陥を効率よく除去するために、高温Ｈ２ガスを用いて、ＳｉＣ基板１の表面をエッチングすることが効果的であることが判明した。
（ＳｉＣ基板側の欠陥解析）
図１（Ａ）～（Ｄ）に示した方法で形成したＳｉＯ２膜３に対して、ＭＯＳキャパシタを作製し、ＳｉＣ基板側の欠陥を解析した。具体的には、ＤＬＴＳ（Deep Level Transient Spectroscopy）法を用いて、ＳｉＣ基板側に存在する欠陥の種類を解析した。
図３は、その結果を示したグラフで、横軸は温度、縦軸はＤＬＴＳ信号を示す。ここで、Ｃで示したグラフは、前処理として高温Ｈ２ガスによるエッチングを施し、界面窒化処理としてＮ２ガスによる熱処理を施した場合を示す。また、Ｄで示したグラフは、前処理として高温Ｈ２ガスによるエッチングを施さず、界面窒化処理としてＮＯガスによる熱処理を施した場合を示す。
図３に示すように、Ｎ２ガスによる熱処理を施した試料（グラフＣ）では、矢印Ｚで示したピークのみが観察された。一方、ＮＯガスによる熱処理を施した試料（グラフＤ）では、矢印Ｚで示したピークの他に、矢印Ｎ１、Ｎ２、Ｎ３で示した３つのピークが観察された。ここで、矢印Ｚで示したピークは、ＳｉＣの結晶成長時に導入されたＳｉＣ基板１に内在する結晶欠陥（炭素空孔）によるものであることが知られている。一方、矢印Ｎ１、Ｎ２、Ｎ３で示したピークは、ＳｉＣ基板１の熱酸化によりＳｉＣ表面近傍に発生する欠陥と一致する（非特許文献２）。
このような結果から、界面窒化処理を、ＮＯガスによる熱処理で行った場合、界面窒化処理中に、ＳｉＣ基板１の表面がわずかに酸化されることが判明した。一方、界面窒化処理を、Ｎ２ガスによる熱処理で行った場合、ＳｉＣ基板１の表面が酸化されないことが判明した。
また、このような結果は、たとえ高温Ｈ２ガスエッチングによりＳｉＣ表面を清浄化、高品質化しても、この後の工程でわずかでもＳｉＣを酸化させると、十分低い界面欠陥密度を得ることができないことを示唆している。
例えば、上記では、ＮＯガスによる界面窒化処理を施した試料について述べたが、高温Ｈ２ガスによるエッチングを施した後、Ｓｉ薄膜２を堆積し、高温（９５０℃）の酸化によりＳｉＯ２膜３を形成した後に、高温（１６００℃）でＮ２ガスによる窒化処理を施した試料でも、同様のＤＬＴＳピークＮ１、Ｎ２、Ｎ３が観測された。これは、９５０℃の酸化処理の際、ＳｉＣ基板１の表面が酸化されていることを意味する。
すなわち、高温Ｈ２ガスエッチングを施してＳｉＣ基板表面近傍の欠陥を除去したとしても、Ｓｉ薄膜２を酸化してＳｉＯ２膜３を形成する際、高温（９５０℃）で酸化を行うと、ＳｉＣ基板１の表面もわずかに酸化されるため、この後に、高温（１６００℃）でＮ２ガスによる窒化処理を施しても、十分に低い界面欠陥密度を得ることができない。
なお、検証に用いた試料は、ｎ型ＳｉＣ基板を用いて作製したものであるが、ｐ型ＳｉＣ基板を用いて、図１（Ａ）～（Ｄ）に示した方法と同じ方法で作製した試料についても、ＤＬＴＳ法を用いて、ＳｉＣ基板側に存在する欠陥の種類を解析した。
図４は、その結果を示したグラフで、Ｃで示したグラフは、前処理としてＨ２ガスエッチングを施し、界面窒化処理としてＮ２ガスによる熱処理を施した場合を示す。また、Ｄで示したグラフは、前処理としてＨ２ガスエッチングを施さず、界面窒化処理としてＮＯガスによる熱処理を施した場合を示す。
図４に示すように、Ｎ２ガスによる熱処理を施した試料（グラフＣ）では、ＳｉＣ結晶中の点欠陥に起因するピークは観察されなかったが、ＮＯガスによる熱処理を施した試料（グラフＤ）では、矢印Ｐ１で示したピークが観察された。ここで、Ｐ１で示したピークは、ＳｉＣ基板１の熱酸化によりＳｉＣ表面近傍に発生する欠陥によるものであることが知られている（非特許文献４）。
このような結果から、ｐ型ＳｉＣ基板を用いた場合でも、界面窒化処理を、ＮＯガスによる熱処理で行った場合、ＳｉＣ基板１の表面が酸化されるが、Ｎ２ガスによる熱処理で行った場合、ＳｉＣ基板１の表面が酸化されないことが分かる。
表１は、矢印Ｎ１～Ｎ３、Ｐ１で示した欠陥の種類ＯＸ－Ｎ１、ＯＸ－Ｎ２、ＯＸ－Ｎ３、ＯＸ－Ｐ１のエネルギー位置、及び欠陥密度を示したものである。ここで、Ｅcは伝導帯端のエネルギー準位、Ｅvは価電子帯端のエネルギー準位である。なお、エネルギー位置は、ＤＬＴＳ測定で求まるキャリア放出の時定数の温度依存性の解析により求めた。また、欠陥密度は、ＤＬＴＳ測定で見られるピーク強度から求めた。
Figure 0007412765000001
表１から、前処理としてＨ２熱処理を施し、界面窒化処理としてＮ２ガスによる熱処理を施した場合、ＳｉＣ基板側に存在する点欠陥は、下記の理由により、伝導帯端より１．０ｅＶ低いエネルギーにおける点欠陥密度が、５×１０１１ｃｍ－３以下と推定される。また、価電子帯端より０．７ｅＶ高いエネルギーにおける点欠陥密度が、５×１０１１ｃｍ－３以下と推定される。
すなわち、図３、図４に示すように、前処理としてＨ２熱処理を施し、界面窒化処理としてＮ２ガスによる熱処理を施した試料では、これらの点欠陥に相当するＤＬＴＳピークが観測されない。他の試料で観測された欠陥の性質を用いて数値計算によりＤＬＴＳピークをシミュレーションしたところ、点欠陥密度が少なくとも５×１０１１ｃｍ－３以上であれば、この測定条件で有意なＤＬＴＳピークとして観測されることが判明した。したがって、酸化されていない試料におけるＳｉＣ基板側に存在する点欠陥密度は５×１０１１ｃｍ－３以下と推定される。
（ＳｉＯ２膜の特性評価）
図１（Ａ）～（Ｄ）に示した方法で形成したＳｉＯ２膜３について、高温Ｈ２ガスによるエッチング効果、及びＮ２熱処理による界面窒化処理の効果を確認するために、以下に示す方法により、ＳｉＯ２膜の特性等を評価した。
（Ａ）電圧ストレスによるＣ－Ｖ特性シフトの評価
図１（Ａ）～（Ｄ）に示した方法で形成したＳｉＯ２膜３に対して、ＭＯＳキャパシタを作製し、電圧ストレスによる特性シフトを評価した。具体的には、ＭＯＳキャパシタに１０Ｖの電圧を３００秒印加した後、正電圧から負電圧にバイアスを掃引し、次に、―１０Ｖの電圧を３００秒印加した後、負電圧から正電圧にバイアスを掃引してＣ－Ｖ特性のシフトを測定した。
図５は、その結果を示したグラフで、横軸は電圧、縦軸は容量を示す。図５に示すように、ＳｉＯ２膜に高電界（３．３ＭＶ／ｃｍ）を印加しても、Ｃ―Ｖ特性のシフトは全く観察されなかった。この結果は、ＳｉＯ２膜中のトラップが非常に少ないことを示唆する。
（Ｂ）ＳｉＯ２膜の絶縁特性評価
図１（Ａ）～（Ｄ）に示した方法で形成したＳｉＯ２膜３に対して、ＭＯＳキャパシタを作製し、ＳｉＯ２膜３の絶縁特性を評価した。具体的には、ＭＯＳキャパシタに正電圧を印加し、Ｉ－Ｖ特性を測定した。
図６は、その結果を示したグラフで、横軸は電界（Ｖ／ｔｏｘ；ｔｏｘはＳｉＯ２膜３の膜厚）、縦軸は電流密度を示す。図６に示すように、ＳｉＯ２膜３は、１０ＭＶｃｍ－１の電界で絶縁破壊され、良好な絶縁特性を示した。また、６～９ＭＶｃｍ－１の範囲で、Fowler-Nordheimトンネル電流が観察された。これは、ＳｉＯ２膜中の欠陥が少ないことを示唆する。
（Ｃ）ＳｉＯ２／ＳｉＣ界面の窒素原子密度
Ｎ２ガスによる界面窒化処理の効果を検証するために、ＳＩＭＳ（二次イオン質量分析法）を用いて、ＳｉＯ２膜３とＳｉＣ基板１との界面における窒素原子密度を測定した。
図７は、その結果を示したグラフで、横軸は、膜厚方向の位置を示し、ゼロがＳｉＯ２膜３とＳｉＣ基板１との界面、プラス側がＳｉＣ基板内の位置、マイナス側がＳｉＯ２膜内の位置を示す。また、縦軸は、窒素原子密度を示す。
図７に示すように、ＳｉＯ２膜３とＳｉＣ基板１との界面に、密度が約２×１０２１ｃｍ－３の窒素原子が存在していた。さらに、ＳｉＯ２膜中にも、約１×１０２１ｃｍ－３の密度の窒素原子が分布していた。
このような結果から、Ｎ２ガスによる熱処理によって、ＳｉＯ２膜とＳｉＣ基板との界面、及びＳｉＯ２膜中に、十分な密度の窒素原子が導入されていることが分かる。これにより、ＳｉＯ２膜とＳｉＣ基板との界面における欠陥密度が十分に低減されていると考えられる。
以上の結果から、表面を犠牲酸化した後に、酸化膜を除去したＳｉＣ基板１の表面を、高温Ｈ２ガスでエッチングすることによって、ＳｉＣ基板１の表面近傍に残存した欠陥を大幅に低減することができる。また、ＳｉＣ基板１の表面に、ＳｉＣ基板１を酸化させない条件で、ＳｉＯ２膜３を形成した後、ＳｉＣ基板１を、Ｎ２ガス雰囲気中で熱処理することによって、ＳｉＣ基板１の表面が酸化されるのを防止することができる。これにより、ＳｉＯ２膜とＳｉＣ基板との界面における欠陥密度が大幅に低減され、高品質で、安定した特性を有するＳｉＯ２膜を得ることができる。
（界面欠陥密度のＨ２ガスエッチング温度依存性）
図８は、ＳｉＣ基板１の表面を高温Ｈ２ガスでエッチングする際の温度を、１１００℃、１２００℃、１３００℃で、それぞれ行ったときの界面欠陥密度を測定した結果を示したグラフである。なお、測定は、上述したＨｉｇｈ－Ｌｏｗ ＣＶ法を用いて行った。また、図中のＢで示した破線のグラフは、高温Ｈ２ガスでエッチングしなかった場合を示す。
図８に示すように、１２００℃以上の温度で、界面欠陥密度が大幅に低減されることが分かる。一方、１１００℃の温度では、Ｈ２ガスのエッチングによる効果はほとんど見られなかった。これは、１１００℃の温度では、ＳｉＣ基板がほとんどエッチングされなかったためと考えられる。なお、１４００℃以上の温度では、Ｓｉの融点を超えるため、ＳｉＣ基板表面の化学組成を正常値に維持することが困難になる。従って、界面欠陥密度の低減効果を得るためには、Ｈ２ガスのエッチングは、１２００℃～１３００℃の温度範囲で行うことが好ましい。
（界面欠陥密度のＮ２ガス熱処理温度依存性）
図９は、ＳｉＣ基板１の表面にＳｉＯ２膜３を形成した後、ＳｉＣ基板１を、Ｎ２ガス雰囲気中で熱処理（界面窒化処理）する際の温度を、１３５０℃、１４００℃、１６００℃で、それぞれ行ったときの界面欠陥密度を測定した結果を示したグラフである。なお、測定は、上述したＨｉｇｈ－Ｌｏｗ ＣＶ法を用いて行った。また、図中のＢで示した破線のグラフは、高温Ｈ２ガスでエッチングしなかった場合（界面窒化処理をＮＯガスで実施）を示す。
図９に示すように、１３５０℃以上の温度で、界面欠陥密度が大幅に低減されることが分かる。一方、１３５０℃より低い温度では、Ｎ２ガス熱処理による効果はほとんど見られなかった。これは、１３５０℃より低い温度では、ＳｉＯ２膜３とＳｉＣ基板１との界面に、十分な密度の窒素原子が導入されなかったためと考えられる。なお、１７００℃以上の温度では、ＳｉＯ２膜表面の熱分解が始まるため、ＳｉＯ２膜の膜質を維持することが困難になる。従って、界面欠陥密度の低減効果を得るためには、Ｎ２ガス雰囲気中での熱処理（界面窒化処理）は、１３５０℃～１６００℃の温度範囲で行うことが好ましい。
図１０は、Ｎ２ガス雰囲気中で熱処理（界面窒化処理）する際の温度を、１３５０℃、１６００℃で、それぞれ行ったときのＳｉＯ２／ＳｉＣ界面における窒素原子密度を測定した結果を示したグラフである。なお、測定は、上述したＳＩＭＳ（二次イオン質量分析法）を用いて行った。
図１０に示すように、界面窒化処理を１３５０℃以上の温度で行った場合、ＳｉＣ基板とＳｉＯ２膜との界面、及び、ＳｉＯ２膜中に、密度が２×１０１９ｃｍ－３以上の窒素原子が存在している。
以上、説明したように、本実施形態におけるＳｉＣ半導体素子の製造方法は、ＳｉＣ基板１の表面を、１２００℃以上の温度で、Ｈ２ガスでエッチングするステップと、ＳｉＣ基板１上に、Ｓｉ薄膜２をＣＶＤ法により堆積するステップと、Ｓｉ薄膜２を、ＳｉＣ基板１を酸化させない温度で熱酸化してＳｉＯ２膜３を形成すステップと、ＳｉＯ２膜３が形成されたＳｉＣ基板１を、１３５０℃以上の温度で、Ｎ２ガス雰囲気中で熱処理するステップとを含む。これにより、ＳｉＯ２膜３とＳｉＣ基板１との界面における欠陥密度を大幅に低減することができ、高品質で、安定した特性を有するＳｉＯ２膜３を得ることができる。
（他の実施形態）
上記の実施形態において、ＳｉＯ２膜３は、ＳｉＣ基板１上にＳｉ薄膜２を堆積した後、Ｓｉ薄膜２を、ＳｉＣ基板１を酸化させない温度で熱酸化することにより形成した。これにより、ＳｉＣ基板１の表面は酸化されない。また、ＳｉＯ２膜３を形成した後、界面窒化処理を、高温のＮ２ガス雰囲気中での熱処理により行うことによって、ＳｉＣ基板１の表面が酸化されていない状態を維持することができる。
すなわち、ＳｉＣ基板１の表面を、高温Ｈ２ガスでエッチングした後、ＳｉＣ基板１上に、ＳｉＣ基板１を酸化させない条件で、ＳｉＯ２膜３を形成すれば、その後、ＳｉＯ２膜３が形成されたＳｉＣ基板１を、高温のＮ２ガス雰囲気中で熱処理することによって、ＳｉＯ２膜３とＳｉＣ基板１との界面における欠陥密度を大幅に低減することができる。
図１１（Ａ）～（Ｃ）は、ＳｉＣ基板上に、ＳｉＣ基板を酸化させない条件で、ＳｉＯ２膜を形成する他の方法を示した図である。
図１１（Ａ）に示すように、前処理工程として、ＳｉＣ基板１の表面を、高温Ｈ２ガスでエッチングする。Ｈ２ガスのエッチングは、例えば、Ｈ２流量：１０００ｓｃｃｍ、温度：１３００℃、圧力：０．１ＭＰａ、時間：３分の条件で行うことができる。
なお、ＳｉＣ基板１としては、ＳｉＣ基板１上にＳｉＣエピタキシャル層（不図示）を形成したものを用いることができる。また、前処理工程の前に、ＳｉＣエピタキシャル層の表面を犠牲酸化した後、酸化膜を除去することが好ましい。なお、後述する理由により、Ｈ２ガスのエッチングは、Ｓｉ過剰雰囲気下において行うことが好ましい。例えば、Ｈ２ガスに、０．０１～０．１ｓｃｃｍ程度の流量のＳｉＨ４ガスを添加すればよい。
次に、図１１（Ｂ）に示すように、ＳｉＣ基板１上に、プラズマＣＶＤ法によりＳｉＯ２膜４を堆積する。ＳｉＯ２膜４の堆積は、ＴＥＯＳ（テトラエトキシシラン）流量： ０．３ｓｃｃｍ、Ｏ２流量：４５０ｓｃｃｍ、温度：４００ ℃、圧力：４３Ｐａ、高周波電力：１００Ｗ、時間：３０分等の、ＳｉＣ基板１が酸化されない条件で行えばよい。
なお、ＳｉＯ２膜４の堆積は、熱ＣＶＤ法を用いて行ってもよい。この場合、ＳｉＯ２膜４の堆積は、ＳｉＨ４流量：５ｓｃｃｍ、Ｎ２Ｏ流量：３００ｓｃｃｍ、Ｎ２流量：３０００ｓｃｃｍ、温度：７２０ ℃、圧力：１５ｋＰａ、時間：４分等の、ＳｉＣ基板１が酸化されない条件で行えばよい。
ところで、このような条件でＳｉＯ２膜４を堆積した場合でも、反応ガスにＯ２ガスやＮ２Ｏガスが含まれているため、堆積の初期に、ＳｉＣ基板１の表面がわずかに酸化される場合がある。しかしながら、このような場合でも、図１１（Ａ）に示したＨ２ガスのエッチングを、Ｓｉ過剰雰囲気下において行うことによって、ＳｉＣ基板１の表面に、１～３層程度の極薄Ｓｉ層が形成されているため、この極薄Ｓｉ層が酸化されるに止まり、ＳｉＣ基板１の表面は酸化されない。
次に、図１１（Ｃ）に示すように、ＳｉＯ２膜４が形成されたＳｉＣ基板１を、Ｎ２ガス雰囲気中で熱処理する。熱処理の条件は、例えば、Ｎ２流量：５００ｓｃｃｍ、温度：１６００℃、圧力：１気圧、時間１分等の条件で行えばよい。
（界面欠陥密度のＨ２ガスエッチング温度依存性）
図１２は、図１１（Ａ）～（Ｃ）に示した方法でＳｉＯ２膜４を形成したときの、ＳｉＯ２膜４とＳｉＣ基板１との界面における界面欠陥密度のＨ２ガスエッチング温度依存性を示したグラフである。なお、測定は、上述したＨｉｇｈ－Ｌｏｗ ＣＶ法を用いて行った。また、図中のＢで示した破線のグラフは、高温Ｈ２ガスでエッチングしなかった場合（界面窒化処理をＮＯガスで実施）を示す。
図１２に示すように、１２００℃以上の温度で、界面欠陥密度が大幅に低減されることが分かる。一方、１１００℃の温度では、Ｈ２ガスのエッチングによる効果はほとんど見られない。これは、１１００℃の温度では、ＳｉＣ基板がほとんどエッチングされないためと考えられる。なお、１４００℃以上の温度では、Ｓｉの融点を超えるため、ＳｉＣ基板表面の化学組成を正常値に維持することが困難になる。従って、界面欠陥密度の低減効果を得るためには、Ｈ２ガスのエッチングは、１２００℃～１３００℃の温度範囲で行うことが好ましい。
（界面欠陥密度のＮ２ガス熱処理温度依存性）
図１３は、ＳｉＣ基板１の表面にＳｉＯ２膜４を形成した後、ＳｉＣ基板１を、Ｎ２ガス雰囲気中で熱処理（界面窒化処理）する際の温度を、１３００℃、１４００℃、１４５０℃、１６００℃で、それぞれ行ったときの界面欠陥密度を測定した結果を示したグラフである。なお、測定は、上述したＨｉｇｈ－Ｌｏｗ ＣＶ法を用いて行った。また、図中のＢで示した破線のグラフは、高温Ｈ２ガスでエッチングを施さなかった場合（界面窒化処理をＮＯガスで実施）を示す。
図１３に示すように、１４００℃以上の温度で、界面欠陥密度が大幅に低減されることが分かる。一方、１３００℃の温度では、Ｎ２ガス熱処理による効果はほとんど見られなかった。これは、１３００℃の温度では、ＳｉＯ２膜３とＳｉＣ基板１との界面に、十分な密度の窒素原子が導入されなかったためと考えられる。なお、１７００℃以上の温度では、ＳｉＯ２膜表面の熱分解が始まるため、ＳｉＯ２膜の膜質を維持することが困難になる。従って、界面欠陥密度の低減効果を得るためには、Ｎ２ガス雰囲気中での熱処理（界面窒化処理）は、１３５０℃～１６００℃の温度範囲で行うことが好ましい。
（ＳｉＯ２／ＳｉＣ界面の窒素原子密度）
図１４は、ＳｉＯ２膜４とＳｉＣ基板１との界面における窒素原子密度を測定した結果を示したグラフである。測定は、上述したＳＩＭＳ（二次イオン質量分析法）を用いて行った。横軸は、膜厚方向の位置を示し、ゼロがＳｉＯ２膜４とＳｉＣ基板１との界面、プラス側がＳｉＣ基板内の位置、マイナス側がＳｉＯ２膜内の位置を示す。また、縦軸は、窒素原子密度を示す。図中のＧで示したグラフは、前処理として、１３００℃でＨ２ガスエッチングを施し、界面窒化処理として、１６００℃でＮ２ガスによる熱処理を施した場合を示す。また、Ｈで示したグラフは、前処理としてＨ２ガスエッチングを施さず、界面窒化処理としてＮＯガスによる熱処理を施した場合を示す。
図１４に示すように、高温Ｈ２ガスでエッチングした場合、ＳｉＯ２膜４とＳｉＣ基板１との界面に、密度が約２×１０２１ｃｍ－３の窒素原子が存在していた。さらに、ＳｉＯ２膜中にも、約１×１０２０ｃｍ－３以上の密度の窒素原子が分布していた。なお、図１４には示していないが、図１０に示したのと同様に、１３５０℃でＮ２ガスによる熱処理を施した場合でも、ＳｉＯ２膜中に、約２×１０１９ｃｍ－３以上の密度の窒素原子が分布しているのが確認できた。
一方、ＮＯガスで界面を窒化した場合でも、ＳｉＯ２膜４とＳｉＣ基板１との界面に、密度が約２×１０２１ｃｍ－３の窒素原子が存在していたが、ＳｉＯ２膜中には、ほとんど窒素原子は分布していなかった。
（Ｓｉ過剰雰囲気下での高温Ｈ２エッチング）
上述したように、ＳｉＣ基板１上に、ＳｉＣ基板１が酸化されない条件でＳｉＯ２膜４を堆積した場合でも、反応ガスにＯ２ガスやＮ２Ｏガスが含まれているため、堆積の初期に、ＳｉＣ基板１の表面がわずかに酸化される場合がある。しかしながら、このような場合でも、前処理として行う高温Ｈ２ガスによるエッチングを、Ｓｉ過剰雰囲気下で行うことによって、ＳｉＣ基板１の表面に、１～３層程度の極薄Ｓｉ層が形成されているため、この極薄Ｓｉ層が酸化されるに止まり、ＳｉＣ基板１の表面は酸化されない。
図１５は、高温Ｈ２ガスによるエッチングを、Ｓｉ過剰雰囲気下で行った場合と、Ｓｉ過剰雰囲気下で行わなかった場合とで、ＳｉＯ２膜４とＳｉＣ基板１との界面の欠陥密度の違いを測定した結果を示したグラフである。Ｊで示したグラフは、Ｓｉ過剰雰囲気下で行った場合を示し、Ｋで示したグラフは、Ｓｉ過剰雰囲気下で行わなかった場合を示すす。
ここで、高温Ｈ２ガスによるエッチングは、Ｈ２流量：１０００ｓｃｃｍ、温度：１３００℃、圧力：０．１ＭＰａ、時間：３分の条件で行った。また、高温Ｈ２ガスによるエッチングを、Ｓｉ過剰雰囲気下で行う場合、流量：０．０５ｓｃｃｍのＳｉＨ４ガスを添加した。Ｎ２ガス雰囲気中での熱処理は、Ｎ２流量：５００ｓｃｃｍ、温度：１４５０℃、圧力：１気圧、時間１分の条件で行った。
図１５に示すように、高温Ｈ２ガスによるエッチングを、Ｓｉ過剰雰囲気下で行った場合（グラフＪ）、界面欠陥密度は３×１０１０ｃｍ－２ｅＶ－１以下に大幅に低減されていた。一方、高温Ｈ２ガスによるエッチングを、Ｓｉ過剰雰囲気下で行わなかった場合、この後、最適と考えられる条件でＳｉＯ２膜を堆積し、高温Ｎ２処理を施しても、界面欠陥密度は十分に低減されず、高品質界面は得られなかった。これは、ＳｉＣ基板表面に極薄Ｓｉ薄膜が形成されていないために、ＳｉＯ２膜を堆積する初期段階で、ＳｉＣ基板の表面が酸化されたためと考えられる。
高温Ｈ２ガスによるエッチングをＳｉ過剰雰囲気下で行った試料について、ＤＬＴＳ法を用いて、ＳｉＣ基板側に存在する欠陥の種類を解析した結果、ＳｉＣ結晶の酸化により発生する欠陥（図３及び図４に示した矢印Ｎ１～Ｎ３、Ｐ１の欠陥）は観察されなかった。一方、 高温Ｈ２ガスによるエッチングをＳｉ過剰雰囲気下で行わなかった試料については、ＳｉＣ基板側に、ＳｉＣ結晶の酸化により発生する欠陥が観察された。これは、ＳｉＣ基板１上に、ＳｉＣ基板１が酸化されないと考えられる条件でＳｉＯ２膜４を堆積しても、ＳｉＣ基板１の表面が酸化されていることを意味する。
以上、説明したように、本実施形態におけるＳｉＣ半導体素子の製造方法は、ＳｉＣ基板１の表面を、Ｓｉ過剰雰囲気下において、１２００℃以上の温度で、Ｈ２ガスでエッチングするステップと、ＳｉＣ基板１上に、ＣＶＤ法によりＳｉＯ２膜４を形成するステップと、ＳｉＯ２膜４が形成されたＳｉＣ基板１を、１３５０℃以上の温度で、Ｎ２ガス雰囲気中で熱処理するステップとを含む。これにより、ＳｉＯ２膜４とＳｉＣ基板１との界面における欠陥密度を大幅に低減することができ、高品質で、安定した特性を有するＳｉＯ２膜３を得ることができる。
（ＳｉＣ半導体素子）
本実施形態の製造方法により形成したＳｉＯ２膜をゲート絶縁膜として、ＳｉＣ半導体素子（ＳｉＣ ＭＯＳＦＥＴ）を構成することができる。このようなＳｉＣ半導体素子において、ＳｉＣ基板とＳｉＯ２膜との界面、及び、ＳｉＯ２膜中に、密度が２×１０１９ｃｍ－３以上の窒素原子が存在している。
また、伝導帯端より０．３ｅＶ低いエネルギー近傍におけるＳｉＣ基板とＳｉＯ２膜との界面欠陥密度が、３×１０１０ｃｍ－２ｅＶ－１以下である。
また、ＳｉＣ基板側に存在する点欠陥において、伝導帯端より１．０ｅＶ低いエネルギーにおける点欠陥密度、及び価電子帯端より０．７ｅＶ高いエネルギーにおける点欠陥密度が、それぞれ、５×１０１１ｃｍ－３以下である。
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。例えば、上記実施形態では、ＳｉＣ基板の表面にＳｉＣエピタキシャル層を形成し、ＳｉＣエピタキシャル層上に、ＳｉＯ２膜を形成したが、ＳｉＣ基板上に直接ＳｉＯ２膜を形成してもよい。
また、上記実施形態では、表面を犠牲酸化した後に、酸化膜を除去したＳｉＣ基板を用いたが、犠牲酸化を施さなかったＳｉＣ基板にも、本発明の製造方法を適用することができる。
１ ＳｉＣ基板
２ Ｓｉ薄膜
３、４ ＳｉＯ２膜

Claims (11)

  1. ＳｉＣ基板の表面を、１２００℃以上の温度で、Ｈ２ガスでエッチングするステップ（Ａ）と、
    前記ＳｉＣ基板上に、該ＳｉＣ基板を酸化させない条件で、ＳｉＯ２膜を形成するステップ（Ｂ）と、
    前記ＳｉＯ２膜が形成された前記ＳｉＣ基板を、１３５０℃以上の温度で、Ｎ２ガス雰囲気中で熱処理するステップ（Ｃ）と
    を含む、ＳｉＣ半導体素子の製造方法。
  2. 前記ステップ（Ｂ）は、
    前記ＳｉＣ基板上に、Ｓｉ薄膜をＣＶＤ法により堆積するステップ（Ｂ１）と、
    前記Ｓｉ薄膜を、前記ＳｉＣ基板を酸化させない温度で熱酸化してＳｉＯ２膜を形成すステップ（Ｂ２）と
    を含む、請求項１に記載のＳｉＣ半導体素子の製造方法。
  3. 前記ステップ（Ａ）は、Ｓｉ過剰雰囲気下において実行され、
    前記ステップ（Ｂ）は、前記ＳｉＣ基板上に、ＣＶＤ法によりＳｉＯ２膜を形成するステップ（Ｂ３）からなる、請求項１に記載のＳｉＣ半導体素子の製造方法。
  4. 前記ステップ（Ａ）において、前記ＳｉＣ基板の表面に、１～３層のＳｉ層が形成される、請求項３に記載のＳｉＣ半導体素子の製造方法。
  5. 前記ステップ（Ｂ２）は、７５０～８５０℃の温度範囲で実行される、請求項２に記載のＳｉＣ半導体素子の製造方法。
  6. 前記ステップ（Ａ）の前に、前記ＳｉＣ基板を犠牲酸化した後、前記ＳｉＣ基板の表面に形成された酸化膜をエッチング除去するステップをさらに含む、請求項１に記載のＳｉＣ半導体素子の製造方法。
  7. 前記ステップ（Ｃ）の熱処理後において、前記ＳｉＣ基板と前記ＳｉＯ２膜との界面、及び、前記ＳｉＯ２膜中に、密度が２×１０１９ｃｍ－３以上の窒素原子が存在している、請求項１～６の何れか１項に記載のＳｉＣ半導体素子の製造方法。
  8. 前記ステップ（Ｃ）の熱処理後において、伝導帯端より０．３ｅＶ低いエネルギー近傍における前記ＳｉＣ基板と前記ＳｉＯ２膜との界面欠陥密度が、３×１０１０ｃｍ－２ｅＶ－１以下である、請求項１～６の何れか１項に記載のＳｉＣ半導体素子の製造方法。
  9. 前記ステップ（Ｃ）の熱処理後の前記ＳｉＣ基板側に存在する点欠陥において、伝導帯端より１．０ｅＶ低いエネルギーにおける点欠陥密度、及び価電子帯端より０．７ｅＶ高いエネルギーにおける点欠陥密度が、それぞれ、５×１０１１ｃｍ－３以下である、請求項１～６の何れか１項に記載のＳｉＣ半導体素子の製造方法。
  10. 前記ＳｉＣ基板は、表面にＳｉＣエピタキシャル層が形成されたＳｉＣ基板を含む、請求項１に記載のＳｉＣ半導体素子の製造方法。
  11. ＳｉＣ基板上にＳｉＯ２膜からなるゲート絶縁膜を有するＳｉＣ半導体素子であって、
    前記ＳｉＣ基板側に存在する点欠陥であって、伝導帯端より１．０ｅＶ低いエネルギーにおける点欠陥密度、及び価電子帯端より０．７ｅＶ高いエネルギーにおける点欠陥密度が、それぞれ、５×１０１１ｃｍ－３以下である、ＳｉＣ半導体素子。
JP2020098244A 2020-06-05 2020-06-05 ＳｉＣ半導体素子の製造方法及びＳｉＣ半導体素子 Active JP7412765B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020098244A JP7412765B2 (ja) 2020-06-05 2020-06-05 ＳｉＣ半導体素子の製造方法及びＳｉＣ半導体素子
CN202180039705.2A CN115668466A (zh) 2020-06-05 2021-05-27 SiC半导体元件的制造方法及SiC半导体元件
US18/007,985 US20230307503A1 (en) 2020-06-05 2021-05-27 Sic semiconductor device manufacturing method and sic semiconductor device
EP21817045.4A EP4163955A4 (en) 2020-06-05 2021-05-27 PRODUCTION PROCESS FOR SIC SEMICONDUCTOR ELEMENT AND SIC SEMICONDUCTOR ELEMENT
PCT/JP2021/020202 WO2021246280A1 (ja) 2020-06-05 2021-05-27 ＳｉＣ半導体素子の製造方法及びＳｉＣ半導体素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020098244A JP7412765B2 (ja) 2020-06-05 2020-06-05 ＳｉＣ半導体素子の製造方法及びＳｉＣ半導体素子

Publications (3)

Publication Number Publication Date
JP2021192397A JP2021192397A (ja) 2021-12-16
JP2021192397A5 JP2021192397A5 (ja) 2023-03-14
JP7412765B2 true JP7412765B2 (ja) 2024-01-15

Family

ID=78831119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020098244A Active JP7412765B2 (ja) 2020-06-05 2020-06-05 ＳｉＣ半導体素子の製造方法及びＳｉＣ半導体素子

Country Status (5)

Country Link
US (1) US20230307503A1 (ja)
EP (1) EP4163955A4 (ja)
JP (1) JP7412765B2 (ja)
CN (1) CN115668466A (ja)
WO (1) WO2021246280A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074237A1 (ja) 2009-12-16 2011-06-23 国立大学法人奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその作製方法
JP2014099495A (ja) 2012-11-14 2014-05-29 New Japan Radio Co Ltd 炭化珪素半導体装置の製造方法
WO2015005397A1 (ja) 2013-07-11 2015-01-15 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP2016058658A (ja) 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 炭化ケイ素半導体装置
JP2020027894A (ja) 2018-08-13 2020-02-20 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3143670B2 (ja) 1997-08-13 2001-03-07 工業技術院長 酸化薄膜形成方法
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074237A1 (ja) 2009-12-16 2011-06-23 国立大学法人奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその作製方法
JP2014099495A (ja) 2012-11-14 2014-05-29 New Japan Radio Co Ltd 炭化珪素半導体装置の製造方法
WO2015005397A1 (ja) 2013-07-11 2015-01-15 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP2016058658A (ja) 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 炭化ケイ素半導体装置
JP2020027894A (ja) 2018-08-13 2020-02-20 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KAWAHARA, Koutarou et al.，Deep levels generated by thermal oxidation in p-type 4H-SiC，Journal of Applied Physics，2013年01月17日，Vol. 113，pp. 033705-1 - 033705-9

Also Published As

Publication number Publication date
EP4163955A4 (en) 2023-11-15
EP4163955A1 (en) 2023-04-12
CN115668466A (zh) 2023-01-31
US20230307503A1 (en) 2023-09-28
WO2021246280A1 (ja) 2021-12-09
JP2021192397A (ja) 2021-12-16

Similar Documents

Publication Publication Date Title
CA2442929C (en) Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
JP4558489B2 (ja) 炭化ケイ素層上に形成される窒化酸化物層の処理方法
EP1463121B1 (en) Semiconductor device and production method therefor
JP2008117878A (ja) 半導体装置の製造方法
JP2003069012A (ja) 半導体装置の製造方法
JP4745396B2 (ja) 原子状酸素を利用して炭化シリコン層上に酸化物層を製作する方法
US20110095304A1 (en) Process for forming an interface between silicon carbide and silicon oxide with low density of states
JP4549167B2 (ja) 炭化珪素半導体装置の製造方法
JP7055533B2 (ja) 半導体装置及びその製造方法
JP2009212366A (ja) 半導体装置の製造方法
JP2005136386A5 (ja)
JP2019149527A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US7192887B2 (en) Semiconductor device with nitrogen in oxide film on semiconductor substrate and method of manufacturing the same
JP7412765B2 (ja) ＳｉＣ半導体素子の製造方法及びＳｉＣ半導体素子
WO2005101518A1 (ja) 半導体装置の製造方法
CN113035951A (zh) 一种mosfet结构及其制备方法和应用
JP2017168688A (ja) 炭化珪素半導体装置の製造方法
Mukhopadhyay et al. Ultrathin oxides using N2O on strained Si1− x Ge x layers
WO2022130788A1 (ja) ＳｉＣ半導体素子の製造方法及びＳｉＣＭＯＳＦＥＴ
Chang et al. Observation of a Non-stoichiometric Layer at the Silicon Dioxide–Silicon Carbide Interface: Effect of Oxidation Temperature and Post-Oxidation Processing Conditions
Chung et al. Interface state densities near the conduction band edge in n-type 4H-and 6H-SiC
JP2019050294A (ja) 炭化珪素半導体装置
Chang et al. Trap concentration dependence on the electrical properties of annealed ultrathin fluorinated silicon oxides
CN118315273A (zh) 控制4H-SiC MOS深能级缺陷的方法
JP2021005663A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7426

Effective date: 20200624

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20200624

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230306

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231220

R150 Certificate of patent or registration of utility model

Ref document number: 7412765

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150