JP7405020B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本開示は、周辺耐圧領域のリカバリー耐量のバラツキと低下を抑制することができる半導体装置及びその製造方法に関する。
縦型構造のダイオードには、リカバリー時に周辺耐圧領域に過電流が流れ、破壊耐量が低下するという問題がある。その対策として、周辺耐圧領域だけにライフタイムコントロール（以下、ＬＴＣと称する）層を形成している（例えば、特許文献１参照）。周辺耐圧領域にＬＴＣ層を形成する場合、周辺耐圧領域のみ開口したメタルマスクを使用して軽イオンを照射する。軽イオンが照射された領域はライフタイムが短くなるため、キャリアの発生が抑制され、リカバリー時の過電流が抑制される。従って、破壊耐量の低下を抑制することができる。
ＬＴＣ層の形成時にマスクを表面パターンに重ね合わせてイオン照射する。この重ね合わせが難しく、ＬＴＣ層が周辺耐圧領域からずれて形成されることがあった。周辺耐圧領域から外れてＬＴＣ層が形成された場合、周辺耐圧領域に発生するキャリアの発生を十分抑制することができず、リカバリー耐量のバラツキを発生させる。大きく外れた場合はリカバリー耐量が低下してしまう。
本開示は、上述のような課題を解決するためになされたもので、その目的は周辺耐圧領域のリカバリー耐量のバラツキと低下を抑制することができる半導体装置及びその製造方法を得るものである。
本開示に係る半導体装置の製造方法は、セル領域と、平面視において前記セル領域を囲む周辺耐圧領域とを有する第１導電型の半導体基板を準備する工程と、前記セル領域において前記半導体基板の第１主面に第２導電型のアノード層を形成する工程と、前記周辺耐圧領域において前記半導体基板の前記第１主面に第２導電型のウエル層を形成する工程と、前記セル領域において前記第１主面の上に前記アノード層に接続された電極を形成する工程と、前記周辺耐圧領域において前記第１主面の上に、前記電極の上面よりも高い上面を有する第１の保護膜を形成する工程と、前記電極及び前記第１の保護膜を覆い、前記電極と前記第１の保護膜の高低差に応じた第１の段差を表面に有する第２の保護膜を形成する工程と、前記第１の段差を有する前記表面を押さえ付けた状態で前記第１主面とは反対側の前記半導体基板の第２主面を研削して、前記第１の段差に対応する第２の段差を前記第２主面に形成する工程と、前記第２の段差を有する前記第２主面に軽イオンを照射してライフタイムコントロール層を形成する工程と、前記第２の保護膜の前記表面を研削して平坦にする工程と、平坦にした前記表面を押さえ付けた状態で前記半導体基板の前記第２主面を研削して、前記セル領域の前記ライフタイムコントロール層を除去する工程と、前記ライフタイムコントロール層を除去した後に、前記第２主面に第１導電型のカソード層を形成する工程とを備えることを特徴とする。
本開示では、周辺耐圧領域に形成した第１の保護膜とセル領域に形成した電極との高低差により第２の保護膜の表面に段差を形成する。この表面を押さえ付けた状態で半導体基板の第２主面を研削して段差を形成する。段差を有する第２主面に軽イオンを照射してＬＴＣ層を形成する。そして、第２の保護膜の表面を研削して平坦にし、押さえ付けた状態で第２主面を研削して、セル領域のＬＴＣ層を除去する。これにより、ＬＴＣ層は第１の保護膜を基準にセルフアラインで形成されるため、周辺耐圧領域からの位置ずれを抑制することができる。このため、周辺耐圧領域のリカバリー耐量のバラツキと低下を抑制することができる。
実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。図面は模式的に示されたものであるため、サイズ及び位置の相互関係は変更し得る。
また、以下の説明では、「上」、「下」、「側」などの特定の位置および方向を意味する用語が用いられる場合がある。これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられているものであり、実施される際の方向および位置を限定するものではない。
半導体の導電型については、第１導電型をｎ型、第２導電型をｐ型として説明を行う。しかし、これらを反対にして第１導電型をｐ型、第２導電型をｎ型としてもよい。ｎ＋型はｎ型よりドナーの濃度が高く、ｎ－型はｎ型よりドナーの濃度が低いことを意味する。同様に、ｐ＋型はｐ型よりアクセプターの濃度が高く、ｐ－型はｐ型よりアクセプターの濃度が低いことを意味する。
図１は、実施の形態に係る半導体装置を示す平面図である。半導体基板１は、セル領域２と、平面視においてセル領域２を囲む周辺耐圧領域３とを有する。セル領域２は、半導体装置の動作時に通電する活性領域である。周辺耐圧領域３は耐圧を保持する領域である。
図２は図１のＩ－ＩＩに沿った断面図である。半導体基板１は互いに反対側の第１主面４と第２主面５を有する。半導体基板１はｎ－型ドリフト層を有する。半導体基板１の厚みはＴｐｉである。
セル領域２において半導体基板１の第１主面４にｐ型のアノード層６が形成されている。アノード層６はセル領域２から周辺耐圧領域３に張り出している。アノード層６の端部は周辺耐圧領域３に位置する。周辺耐圧領域３においてｐ型のウエル層７が半導体基板１の第１主面４にアノード層６を挟むように形成されている。複数のウエル層７を設けてもよい。
アノード電極８が、半導体基板１の第１主面４の上に設けられ、アノード層６に電気的に接続されている。周辺耐圧領域３の第１主面４の上に絶縁膜９が設けられている。セル領域２側の絶縁膜９の端部が、セル領域２と周辺耐圧領域３の境界である。セル領域２側の絶縁膜９の端部はアノード電極８に覆われている。第１の保護膜１０がアノード電極８の端部及び絶縁膜９を覆っている。第１の保護膜１０の厚みＴｂはアノード電極８の厚みＴａ及び絶縁膜９の厚みＴｄより厚い。
ｎ型のカソード層１１が半導体基板１の第２主面５に形成されている。カソード電極１２が半導体基板１の第２主面５に設けられ、カソード層１１に電気的に接続されている。
周辺耐圧領域３において半導体基板１の第２主面５側にＬＴＣ層１３が形成されている。ＬＴＣ層１３はＨｅ、Ｈ等の軽イオンが照射された領域である。ＬＴＣ層１３は、半導体基板１の厚み方向に垂直な方向に延び第２主面５に平行な平坦部１３ａと、外端部が平坦部１３ａに連結され内端部が第２主面５に到達する傾斜部１３ｂとを有する。
続いて、実施の形態に係る半導体装置の製造方法を説明する。図３～９は、実施の形態に係る半導体装置の製造方法を示す断面図である。各図の左側の図面はウエハの断面図を示し、右側はその１チップを抜き出した断面図である。
まず、図３に示すように、ウエハ状態の半導体基板１を準備する。半導体基板１のドナー濃度がそのままドリフト層のドナー濃度となるのでドリフト層のドナー濃度に合わせたｎ型の半導体基板１を用意する。
次に、半導体基板１の第１主面４にマスクを形成し、写真製版処理によってパターニングする。このマスクを介して半導体基板１の第１主面４に不純物を注入することでセル領域２にアノード層６を形成し、周辺耐圧領域３に第２導電型のウエル層７を形成する。
次に、周辺耐圧領域３において第１主面４の上にＣＶＤ（chemical vaper deposition）等により絶縁膜９を堆積する。絶縁膜９の厚みがＴｄになるように処理時間を調整する。次に、写真製版処理により形成したマスクパターンを用いて絶縁膜９をエッチングしてセル領域２に開口を形成する。
次に、セル領域２において第１主面４の上にアノード層６に接続された厚みＴａのアノード電極８を形成する。アノード電極８は絶縁膜９のセル領域２側の端部を覆う。
次に、アノード電極８の端部を覆う第１の保護膜１０を周辺耐圧領域３の絶縁膜９の上に形成する。第１の保護膜１０の厚みがＴｂになるように、時間及び回転数などの処理条件、材料を調整する。
次に、図４に示すように、周辺耐圧領域３において第１主面４の上に、アノード電極８及び第１の保護膜１０を覆うように、テープ又は樹脂等からなる第２の保護膜１４を形成する。第１の保護膜１０の上面はアノード電極８の上面よりも高いため、アノード電極８と第１の保護膜１０の高低差Ｔｂ＋Ｔｄが存在する。第２の保護膜１４の厚みＴｃがＴｃ＞Ｔｂ＋Ｔｄを満たすように、時間及び回転数などの処理条件、テープ厚み、材料を調整する。第２の保護膜１４の表面に、アノード電極８と第１の保護膜１０の高低差に応じた段差が生じる。
次に、段差を有する第２の保護膜１４の表面を平坦な治具１５で押さえ付けた状態で半導体基板１の第２主面５を切削する。なお、第２の保護膜１４の表面は平坦に押さえられればよく、治具１５と同じ平坦な部位を一体的に備えている研削装置で押さえ付けてもよい。治具１５で押された第２の保護膜１４が平坦に維持され、それに合わせて半導体基板１が歪む。その後に治具１５を外して第２の保護膜１４を平坦に維持するのを解除する。これにより、図５に示すように、第２の保護膜１４の段差に対応する段差が半導体基板１の第２主面５に形成される。第２主面５はセル領域２が凸、周辺耐圧領域３が凹となる。
実験的には、第２主面５の段差量Ｔｄｉは第１主面４の段差量の０．６倍であった。つまり、Ｔｄｉ＞０．６（Ｔｂ＋Ｔｄ）となる。また、初期の半導体基板１の厚みをＴ０、研削後のセル領域２の基板厚みをＴｃｉとすると、セル領域２の研削量はＴｇｃｉ＝Ｔ０－Ｔｃｉである。研削後の周辺耐圧領域３の基板厚みをＴｐｉとすると、周辺耐圧領域３の研削量はＴｇｐｉ＝Ｔ０－Ｔｐｉである。従って、Ｔｄｉ＝Ｔｇｐｉ－Ｔｇｃｉ＝Ｔｃｉ－Ｔｐｉ＞０．６×（Ｔｂ＋Ｔｄ）＞０である。
次に、図６に示すように、段差を有する第２主面５にＨｅ、Ｈ等の軽イオンを照射して、半導体基板１の第２主面５から深さＤ１ｔｃの領域にＬＴＣ層１３を形成する。
次に、図７に示すように、第２の保護膜１４の表面を研削して平坦にする。この時点で第２主面５は段差を有する。
次に、図８に示すように、平坦にした第２の保護膜１４の表面を治具１５で押さえ付けた状態で半導体基板１の第２主面５を研削して、セル領域２のＬＴＣ層１３を除去する。ここでセル領域の切削量をＴｇｃｆ、周辺耐圧領域の切削量をＴｇｐｆとするとＴｇｃｆ＞Ｔｇｐｆとなる。
次に、第２の保護膜１４がテープからなる場合は、第２の保護膜１４をテープはがし装置を用いて除去する。第２の保護膜１４が樹脂からなる場合は、第２の保護膜１４を酸素プラズマによるアッシング、アルカリ溶剤、又は有機溶剤を用いて除去する。
次に、図９に示すように、ＬＴＣ層１３を熱処理して調整する。不純物注入等を用いて、半導体基板１の第２主面５にｎ＋型のカソード層１１を形成する。金属のスパッタ等を用いて、カソード層１１に接続されたカソード電極１２を形成する。その後、１チップごとにウエハをカットすることで本実施の形態に係る半導体装置が製造される。
以上説明したように、本実施の形態では、周辺耐圧領域３に形成した第１の保護膜１０とセル領域２に形成したアノード電極８との高低差により第２の保護膜１４の表面に段差を形成する。この表面を治具１５で押さえ付けた状態で半導体基板１の第２主面５を研削して段差を形成する。段差を有する第２主面５に軽イオンを照射してＬＴＣ層１３を形成する。そして、第２の保護膜１４の前記表面を研削して平坦にし、治具１５で押さえ付けた状態で第２主面５を研削して、セル領域２のＬＴＣ層１３を除去する。
これにより、ＬＴＣ層１３は第１の保護膜１０を基準にセルフアラインで形成されるため、周辺耐圧領域３からの位置ずれを抑制することができる。このため、周辺耐圧領域３のリカバリー耐量のバラツキと低下を抑制することができる。
また、第２主面５側から注入されるキャリアは、セル領域２の第１主面４側から供給されるキャリア量が多いほど多くなる。このため、セル領域２に近いほどＬＴＣ層１３でのキャリア再結合による発熱が多くなる。これに対して、本実施の形態では、ＬＴＣ層１３の傾斜部１３ｂは、セル領域２に近いほど第２主面５に近づく。このため、セル領域２に近いＬＴＣ層１３で発熱が生じても、第２主面５までの距離が短く熱抵抗が小さいため、効率的に放熱することができる。
また、ＬＴＣ層１３の深さは照射粒子の有効質量、半径、照射エネルギー、アブソーバ厚み等のプロセスパラメータで決定される。従って、照射面が平坦な場合、ＬＴＣ層１３は第２主面から一定の値の深さにしか形成されない。これに対して、本実施の形態では、アノード電極８と第１の保護膜１０の高低差を利用して第２主面５に段差を形成することで、１回のイオン照射で局所的に深さの異なるＬＴＣ層１３を形成することができる。
第２の保護膜１４の膜厚Ｔｃはアノード電極８と第１の保護膜１０の高低差（Ｔｂ＋Ｔｄ）よりも大きい（Ｔｃ＞Ｔｂ＋Ｔｄ）。これにより、第１主面４側に形成した素子構造にダメージを与えずにＬＴＣ層１３を形成することができる。
第１の保護膜１０の厚みＴｂは絶縁膜９の厚みＴｄよりも厚い（Ｔｂ＞Ｔｄ）ことが好ましい。これにより、アノード電極８と第１の保護膜１０の高低差が大きくなるため、第２主面５に段差を形成することができる。
周辺耐圧領域３に注入されたキャリアはＬＴＣ層１３において再結合されるため、テール電流を抑制することができる。また、ＬＴＣ層１３はセル領域２には形成されていないため、オン抵抗を低減することができる。
なお、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ 半導体基板、２ セル領域、３ 周辺耐圧領域、４ 第１主面、５ 第２主面、６ アノード層、７ ウエル層、８ アノード電極（電極）、９ 絶縁膜、１０ 第１の保護膜、１１ カソード層、１３ ＬＴＣ層（ライフタイムコントロール層）、１３ａ 平坦部、１３ｂ 傾斜部、１４ 第２の保護膜、１５ 治具
Claims (6)
- セル領域と、平面視において前記セル領域を囲む周辺耐圧領域とを有する第１導電型の半導体基板を準備する工程と、
前記セル領域において前記半導体基板の第１主面に第２導電型のアノード層を形成する工程と、
前記周辺耐圧領域において前記半導体基板の前記第１主面に第２導電型のウエル層を形成する工程と、
前記セル領域において前記第１主面の上に前記アノード層に接続された電極を形成する工程と、
前記周辺耐圧領域において前記第１主面の上に、前記電極の上面よりも高い上面を有する第１の保護膜を形成する工程と、
前記電極及び前記第１の保護膜を覆い、前記電極と前記第１の保護膜の高低差に応じた第１の段差を表面に有する第２の保護膜を形成する工程と、
前記第１の段差を有する前記表面を押さえ付けた状態で前記第１主面とは反対側の前記半導体基板の第２主面を研削して、前記第１の段差に対応する第２の段差を前記第２主面に形成する工程と、
前記第２の段差を有する前記第２主面に軽イオンを照射してライフタイムコントロール層を形成する工程と、
前記第２の保護膜の前記表面を研削して平坦にする工程と、
平坦にした前記表面を押さえ付けた状態で前記半導体基板の前記第２主面を研削して、前記セル領域の前記ライフタイムコントロール層を除去する工程と、
前記ライフタイムコントロール層を除去した後に、前記第２主面に第１導電型のカソード層を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第２の保護膜の膜厚は前記電極と前記第１の保護膜の高低差よりも大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記周辺耐圧領域において前記第１主面の上に絶縁膜を形成する工程を更に有し、
前記電極は前記絶縁膜の前記セル領域側の端部を覆い、
前記第１の保護膜は、前記絶縁膜の上に形成され、前記電極の端部を覆い、
前記第１の保護膜の厚みは前記絶縁膜の厚みよりも厚いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - セル領域と、平面視において前記セル領域を囲む周辺耐圧領域とを有する第１導電型の半導体基板と、
前記セル領域において前記半導体基板の第１主面に形成された第２導電型のアノード層と、
前記周辺耐圧領域において前記半導体基板の前記第１主面に形成された第２導電型のウエル層と、
前記第１主面とは反対側の前記半導体基板の第２主面に形成された第１導電型のカソード層と、
前記周辺耐圧領域に形成され、軽イオンが照射されたライフタイムコントロール層とを備え、
前記ライフタイムコントロール層は、前記第２主面に平行な平坦部と、外端部が前記平坦部に連結され内端部が第２主面に到達する傾斜部とを有することを特徴とする半導体装置。 - 前記ライフタイムコントロール層は前記セル領域には形成されていないことを特徴とする請求項４に記載の半導体装置。
- 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項４又は５に記載の半導体装置。
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