JP7405020B2 - 半導体装置及びその製造方法 - Google Patents
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Description
Claims (6)
- セル領域と、平面視において前記セル領域を囲む周辺耐圧領域とを有する第1導電型の半導体基板を準備する工程と、
前記セル領域において前記半導体基板の第1主面に第2導電型のアノード層を形成する工程と、
前記周辺耐圧領域において前記半導体基板の前記第1主面に第2導電型のウエル層を形成する工程と、
前記セル領域において前記第1主面の上に前記アノード層に接続された電極を形成する工程と、
前記周辺耐圧領域において前記第1主面の上に、前記電極の上面よりも高い上面を有する第1の保護膜を形成する工程と、
前記電極及び前記第1の保護膜を覆い、前記電極と前記第1の保護膜の高低差に応じた第1の段差を表面に有する第2の保護膜を形成する工程と、
前記第1の段差を有する前記表面を押さえ付けた状態で前記第1主面とは反対側の前記半導体基板の第2主面を研削して、前記第1の段差に対応する第2の段差を前記第2主面に形成する工程と、
前記第2の段差を有する前記第2主面に軽イオンを照射してライフタイムコントロール層を形成する工程と、
前記第2の保護膜の前記表面を研削して平坦にする工程と、
平坦にした前記表面を押さえ付けた状態で前記半導体基板の前記第2主面を研削して、前記セル領域の前記ライフタイムコントロール層を除去する工程と、
前記ライフタイムコントロール層を除去した後に、前記第2主面に第1導電型のカソード層を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第2の保護膜の膜厚は前記電極と前記第1の保護膜の高低差よりも大きいことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記周辺耐圧領域において前記第1主面の上に絶縁膜を形成する工程を更に有し、
前記電極は前記絶縁膜の前記セル領域側の端部を覆い、
前記第1の保護膜は、前記絶縁膜の上に形成され、前記電極の端部を覆い、
前記第1の保護膜の厚みは前記絶縁膜の厚みよりも厚いことを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - セル領域と、平面視において前記セル領域を囲む周辺耐圧領域とを有する第1導電型の半導体基板と、
前記セル領域において前記半導体基板の第1主面に形成された第2導電型のアノード層と、
前記周辺耐圧領域において前記半導体基板の前記第1主面に形成された第2導電型のウエル層と、
前記第1主面とは反対側の前記半導体基板の第2主面に形成された第1導電型のカソード層と、
前記周辺耐圧領域に形成され、軽イオンが照射されたライフタイムコントロール層とを備え、
前記ライフタイムコントロール層は、前記第2主面に平行な平坦部と、外端部が前記平坦部に連結され内端部が第2主面に到達する傾斜部とを有することを特徴とする半導体装置。 - 前記ライフタイムコントロール層は前記セル領域には形成されていないことを特徴とする請求項4に記載の半導体装置。
- 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項4又は5に記載の半導体装置。
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