JP7360592B2 - 発光素子の製造方法及び発光素子 - Google Patents
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Description
本発明は、発光素子の製造方法及び発光素子に関する。
発光素子において、半導体積層体の光取り出し面の反対側の面に反射層が形成され、半導体積層体の側面には反射層が形成されていない構造にすることで、光取り出し効率を高くすることができる。
本発明は、半導体積層体の光取り出し面の反対側の面に反射層が形成され、半導体積層体の側面には反射層が形成されていない発光素子の製造方法及び発光素子を提供することを目的とする。
本発明の一態様によれば、発光素子の製造方法は、第１半導体層と、前記第１半導体層上に設けられた活性層と、前記活性層上に設けられた第２半導体層と、を有し、前記第１半導体層の一部、前記活性層の一部、及び、前記第２半導体層の一部を含み、それぞれが離隔した複数の素子領域を含む半導体積層体を有するウェーハを準備する工程と、複数の前記素子領域の前記第２半導体層と、複数の前記素子領域のうち隣り合う前記素子領域の間に位置する前記第２半導体層と、に連続して第１反射層を形成する工程と、複数の前記素子領域の上方に位置する前記第１反射層を覆う複数の第１マスクを形成する工程と、複数の前記第１マスクのうち隣り合う前記第１マスクの間の領域の前記第１反射層及び前記半導体積層体の一部を前記第１半導体層が露出するように除去し、複数の前記素子領域のうち隣り合う前記素子領域の間に位置する前記半導体積層体に溝を形成する工程と、を備える。
本発明の発光素子の製造方法及び発光素子によれば、半導体積層体の光取り出し面の反対側の面に反射層が形成され、半導体積層体の側面には反射層が形成されていない発光素子を提供することができる。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。なお、断面図として、その切断面のみを示す端面図を用いている場合もある。
本発明の一実施形態の発光素子の製造方法は、図５に示すウェーハＷを準備する工程を有する。ウェーハＷを準備する工程は、図１に示すように、第１基板１０１上に半導体積層体１０を形成する工程を有する。
半導体積層体１０は、例えば、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ、０≦ｙ、ｘ＋ｙ≦１）などの窒化物半導体を含む。第１基板１０１は、例えば、Ｃ面、Ｒ面、及びＡ面のいずれかを主面とするサファイアやスピネル（ＭｇＡ１２Ｏ４）のような絶縁性基板を用いることができる。また、第１基板１０１として、ＳｉＣ（６Ｈ、４Ｈ、３Ｃを含む）、ＺｎＳ、ＺｎＯ、ＧａＡｓ、Ｓｉなどの導電性の基板を用いても良い。
半導体積層体１０は、第１半導体層１１と、第１半導体層１１上に設けられた活性層１３と、活性層１３上に設けられた第２半導体層１２とを有する。図１において第１半導体層１１の下面を半導体積層体１０の第１面１０ａとし、第２半導体層１２の上面を半導体積層体１０の第２面１０ｂとする。本実施形態において、第１半導体層１１はｎ側半導体層であり、第２半導体層１２はｐ側半導体層である。活性層１３は、光を発する発光層である。活性層１３は、複数の障壁層と複数の井戸層とを含み、障壁層と井戸層とが交互に積層された多重量子井戸構造とすることができる。
例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、第１基板１０１上に、第１半導体層１１、活性層１３、及び第２半導体層１２が順に形成される。なお、ウェーハＷを準備する工程は、第１基板１０１上に半導体積層体１０が形成されたものを購入する工程を含んでいてもよい。
また、半導体積層体１０の第２面（第２半導体層１２の上面）１０ｂに、導電性を有する電流拡散層１５が形成されてもよい。電流拡散層１５は、例えば、スパッタ法や蒸着で形成される。電流拡散層１５の材料として、例えば、ＩＴＯ（Indium Tin Oxide）、ＡＺＯ（Aluminum Zinc Oxide）、ＩＺＯ（Indium Zinc Oxide）、Ｇａ２Ｏ３などの酸化膜を用いることができる。電流拡散層１５は、後述する第２電極を通じて供給される電流を第２半導体層１２の面方向に拡散させる。
次に、図２及び図３に示す工程に進む。
図２は、半導体積層体１０の第２面１０ｂ側の模式平面図である。図３は、図２のIII-III線における模式断面図である。
図２は、半導体積層体１０の第２面１０ｂ側の模式平面図である。図３は、図２のIII-III線における模式断面図である。
電流拡散層１５の一部、第２半導体層１２の一部、及び活性層１３の一部を例えばＲＩＥ（Reactive Ion Etching）法により除去して、第１半導体層１１の一部を電流拡散層１５、第２半導体層１２、及び活性層１３から露出させる。ＲＩＥ法により第２半導体層１２の一部、及び活性層１３の一部を除去する際のガスとしては、例えば、Ｃｌ２、ＳｉＣｌ４を含む。露出した第１半導体層１１の一部を半導体積層体１０の第３面１０ｃとする。また、第３面１０ｃの形成と同時に、半導体積層体１０の凸部２０が形成される。凸部２０は、第１半導体層１１、活性層１３、及び第２半導体層１２を含む。
また、凸部２０の第２半導体層１２の上面（半導体積層体１０の第２面１０ｂ）に設けられた電流拡散層１５の一部は除去され、第２半導体層１２の上面（半導体積層体１０の第２面１０ｂ）の一部が電流拡散層１５から露出する。図２に示すように、電流拡散層１５は、平面視において互いに離隔した複数の部分に分離される。
半導体積層体１０は、それぞれが離隔した複数の素子領域１００を含む。図２において、それぞれの素子領域１００を画定する線を２点鎖線で表す。図２は、例えば２つの素子領域１００を含む部分を表す。
それぞれの素子領域１００は、第１半導体層１１の一部と、活性層１３の一部と、第２半導体層１２の一部とを含む。電流拡散層１５は、それぞれの素子領域１００ごとに分離されている。隣り合う素子領域１００間は、後述する工程において、溝が形成される領域である。図２に示すように、第３面１０ｃは、素子領域１００から、後述する工程において溝が形成される領域に一部連続して形成されていてもよい。
次に、図４及び図５に示す工程に進む。
図４は、図２と同じ領域の模式平面図である。図５は、図４のＶ-Ｖ線における模式断面図である。
図４は、図２と同じ領域の模式平面図である。図５は、図４のＶ-Ｖ線における模式断面図である。
素子領域１００に含まれる第１半導体層１１の一部である第３面１０ｃ上に第１電極３１を形成する。また、素子領域１００に含まれる第２半導体層１２の一部である第２面１０ｂ上の電流拡散層１５上に第２電極３２を形成する。第１電極３１及び第２電極３２は、例えば、スパッタ法や蒸着により形成される。なお、電流拡散層１５のみを第２電極として用いてもよい。
第１電極３１及び第２電極３２は、例えば、Ｔｉ、Ｒｈ、Ａｕ、Ｐｔ、Ａｌ、Ａｇ、ＲｈまたはＲｕを含む単層の金属層、または、これら金属層のうち少なくとも２つを含む積層構造である。
ここまでの工程により、第１基板１０１、半導体積層体１０、電流拡散層１５、第１電極３１、及び第２電極３２を有するウェーハＷが準備される。
次に、図６及び図７に示す工程に進む。
図６は、図２と同じ領域の模式平面図である。図７は、図６のVII-VII線における模式断面図である。
図６は、図２と同じ領域の模式平面図である。図７は、図６のVII-VII線における模式断面図である。
図５に示すウェーハＷの上面に第１反射層４０を形成する。第１反射層４０は、複数の素子領域１００の半導体積層体１０上と、複数の素子領域１００のうち隣り合う素子領域１００の間に位置する半導体積層体１０上と、に連続して形成される。第１反射層４０は、凸部２０の上面及び側面を覆う。第１反射層４０は、第３面１０ｃを覆う。また、第１反射層４０は、電流拡散層１５の上面及び側面を覆う。第１反射層４０は、第１電極３１上及び第２電極３２上に連続して形成される。第１反射層４０は、第１電極３１の上面、第１電極３１の側面、第２電極３２の上面、及び第２電極３２の側面を覆う。
第１反射層４０は、活性層１３からの光に対する反射性を有する。第１反射層４０は、例えば、誘電体多層膜を含む。誘電体多層膜は、例えば、交互に積層されたＳｉＯ２層とＮｂ２Ｏ５層とを含む。第１反射層４０は、例えば、１００ｎｍ以上５００ｎｍ以下の比較的厚いＳｉＯ２層を形成した後、この上に誘電体多層膜として、１０ｎｍ以上１００ｎｍ以下のＮｂ２Ｏ５層と１０ｎｍ以上１００ｎｍ以下のＳｉＯ２層のペアを２以上６以下のペア数で形成することが好ましい。第１反射層４０の各層の膜厚および各層の積層数を、このように設定することで、良好な光反射性にすることができる。例えば、第１反射層４０は、３００ｎｍのＳｉＯ２層を形成した後、この上に５２ｎｍのＮｂ２Ｏ５層と８３ｎｍのＳｉＯ２層のペアを３ペア形成することができる。第１反射層４０として、その他、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）などの材料を用いることができる。第１反射層４０は、例えば、ＣＶＤ（Chemical Vapor Deposition）法またはスパッタ法で形成される。
次に、図８及び図９に示す工程に進む。
図８は、図２と同じ領域の模式平面図である。図９は、図８のIX-IX線における模式断面図である。
図８は、図２と同じ領域の模式平面図である。図９は、図８のIX-IX線における模式断面図である。
半導体積層体１０の複数の素子領域１００の上方に位置する第１反射層４０を覆う複数の第１マスク９１を形成する。複数の第１マスク９１は、図８に示すように、平面視において互いに離隔している。第１マスク９１が形成される領域は、素子領域１００にほぼ一致する。隣り合う素子領域１００（第１マスク９１）の間に位置する第１反射層４０は、第１マスク９１から露出する。第１マスク９１は、例えばレジストマスクである。
次に、図１０及び図１１に示す工程に進む。
図１０は、図２と同じ領域の模式平面図である。図１１は、図１０のXI-XI線における模式断面図である。
図１０は、図２と同じ領域の模式平面図である。図１１は、図１０のXI-XI線における模式断面図である。
前述した工程で形成した隣り合う第１マスク９１の間の領域の第１反射層４０及び半導体積層体１０の一部を第１半導体層１１が露出するように除去する。これにより、複数の素子領域１００のうち隣り合う素子領域１００の間に位置する半導体積層体１０に溝８０が形成される。
溝８０は素子領域１００の周囲を囲む。図１１に示すように、溝８０は、半導体積層体１０を貫通せず、第１基板１０１に達しないように形成してよい。
溝８０を形成する工程において、例えばＲＩＥ法により第１反射層４０及び半導体積層体１０の一部を除去する。ＲＩＥ法により溝８０を形成する工程は、フッ素を含む第１ガスを用いた第１のエッチングにより、第１マスク９１の間の領域の第１反射層４０を除去する工程と、塩素を含む第２ガスを用いた第２のエッチングにより、第１マスク９１の間の領域の半導体積層体１０の一部を除去する工程とを有する。第１ガスは、例えば、ＣＦ４、ＣＨＦ３を含む。第２ガスは、例えば、Ｃｌ２、ＳｉＣｌ４を含む。
図９に示すように隣り合う第１マスク９１の間の領域の半導体積層体１０は、第１半導体層１１、活性層１３、及び第２半導体層１２を含む第１部分１０－１と、第１半導体層１１のみの第２部分１０－２とを有する。第１部分１０－１と第２部分１０－２との間に段差がある。したがって、上記ＲＩＥにより形成される溝８０を画定する底面に、図１１に示すように段差が形成される。溝８０において、第２部分１０－２がエッチングされて形成された第２領域８０ｂの深さが、第１部分１０－１がエッチングされて形成された第１領域８０ａの深さよりも深くなる。第１領域８０ａと第２領域８０ｂの深さの差は、例えば、０．５μｍ以上５μｍ以下である。
半導体積層体１０において、溝８０を画定する底面（第１領域８０ａの底面及び第２領域８０ｂの底面）と、第１面１０ａとの間の部分の厚さは、第３面１０ｃと第１面１０ａとの間の部分の厚さ、及び第２面１０ｂと第１面１０ａとの間の部分の厚さよりも薄い。
なお、溝８０を、半導体積層体１０を貫通して第１基板１０１に達するように形成してもよい。この場合においても、溝８０の側面において第１半導体層１１が露出する。
次に、図１２及び図１３に示す工程に進む。
図１２は、図２などに示す２つの素子領域１００のうちの１つの素子領域１００の模式平面図である。以降の工程においても１つの素子領域を示す。図１３は、図１２のXIII-XIII線における模式断面図である。
図１２は、図２などに示す２つの素子領域１００のうちの１つの素子領域１００の模式平面図である。以降の工程においても１つの素子領域を示す。図１３は、図１２のXIII-XIII線における模式断面図である。
第１反射層４０の上に第２反射層５０を形成する。第２反射層５０の詳細な形成方法については後述する。第２反射層５０は、例えば金属層である。第２反射層５０は、例えば、Ａｌ層、Ｔｉ層、またはこれらの積層構造を含む。
次に、図１４に示す工程に進む。
第１反射層４０に、第１電極３１の一部を露出させる第１開口部４１と、第２電極３２の一部を露出させる第２開口部４２を形成する。第１開口部４１と第２開口部４２は、例えばＲＩＥ法により同時に形成される。第１開口部４１は、例えば、平面視において第１電極３１と相似形状である。第２開口部４２は、例えば、平面視において第２電極３２と相似形状である。第１開口部４１の大きさは、平面視において第１電極３１よりも小さく、第２開口部４２の大きさは、平面視において第２電極３２よりも小さい。なお、後述するように、第１開口部４１及び第２開口部４２はそれぞれ２段階に分けて形成してもよい。
次に、図１５に示す工程に進む。
第１反射層４０及び第２反射層５０を覆う絶縁層６１を形成する。絶縁層６１は、第１開口部４１を画定する第１反射層４０の側面、第２開口部４２を画定する第１反射層４０の側面、及び、溝８０を画定する半導体積層体１０の側面を覆う。絶縁層６１は、例えばＳｉＯ２層である。半導体積層体１０の露出部は、絶縁層６１に覆われ保護される。絶縁層６１は、例えば、スパッタ法やＣＶＤ法などにより形成される。
次に、図１６及び図１７に示す工程に進む。
図１６は、図１２と同じ領域の模式平面図である。図１７は、図１６のXVII-XVII線における模式断面図である。
図１６は、図１２と同じ領域の模式平面図である。図１７は、図１６のXVII-XVII線における模式断面図である。
第１開口部４１に第１導電部材７１を形成し、第２開口部４２に第２導電部材７２を形成する。第１導電部材７１は第１電極３１に接する。第２導電部材７２は第２電極３２に接する。第１導電部材７１は、第１開口部４１の周辺の絶縁層６１上にも形成される。第２導電部材７２は、第２開口部４２の周辺の絶縁層６１上にも形成される。絶縁層６１上で、第１導電部材７１と第２導電部材７２は互いに離隔している。第１導電部材７１及び第２導電部材７２の厚みは、例えば、０．１μｍ以上５μｍ以下である。平面視において、第１導電部材７１及び第２導電部材７２の形状は、例えば、略矩形であり、長辺の長さは１０μｍ以上１００μｍ以下である。例えば、第１導電部材７１はカソード電極であり、第２導電部材７２はアノード電極である。
例えばスパッタ法により、第１導電部材７１と第２導電部材７２は同時に形成される。第１導電部材７１及び第２導電部材７２は、例えば、Ｔｉ層、Ｒｈ層、Ａｕ層、またはこれらいずれか２つの積層構造を含む。
第１反射層４０が導電性を有する材料（例えばＮｂ２Ｏ５）を含む場合であっても、第１反射層４０と第１導電部材７１との間、及び第１反射層４０と第２導電部材７２との間には絶縁層６１が設けられているため、第１反射層４０を通じた第１導電部材７１と第２導電部材７２との間の短絡を防ぐことができる。
また、第２反射層５０が金属層であっても、第２反射層５０と第１導電部材７１との間、及び第２反射層５０と第２導電部材７２との間には絶縁層６１が設けられているため、第２反射層５０を通じた第１導電部材７１と第２導電部材７２との間の短絡を防ぐことができる。
以降、図１８～図２４Ａに示す工程が続けられる。図１８～図２４Ａおいて、半導体積層体１０の上下の位置を図１７までの図とは逆に表している。
図１８に示す工程において、樹脂部材７０を介して半導体積層体１０と第２基板１０２とを接合する。樹脂部材７０は、第１導電部材７１、第２導電部材７２、及び絶縁層６１を覆い、さらに溝８０内にも設けられる。樹脂部材７０は、例えば、エポキシ樹脂、アクリル樹脂、又はポリイミド樹脂から主として構成される。第２基板１０２は、例えば、第１基板１０１と同様にサファイア、スピネル、ＳｉＣ、ＺｎＳ、ＺｎＯ、ＧａＡｓ、Ｓｉなどの基板を用いることができる。
半導体積層体１０と第２基板１０２とを接合した後、第１基板１０１を除去して、図１９に示すように、第１半導体層１１の表面（半導体積層体１０の第１面１０ａ）を露出させる。半導体積層体１０の成長に用いた第１基板１０１は、ＬＬＯ（Laser Lift Off）法、研削、研磨、エッチング等の方法によって除去する。本実施形態では、第１基板１０１はサファイア基板であるため、ＬＬＯ法により除去することが好ましい。
第１面１０ａは例えばＧａＮを含み、ＬＬＯに用いるレーザー光は例えば深紫外光である。レーザー光の照射によりＧａＮのＧａが昇華することで、第１基板１０１が第１面１０ａから剥離する。このとき、図１１に示す溝８０を形成する工程において溝８０の底面と第１基板１０１との間に半導体積層体１０の一部を残すことで、ＬＬＯの際に第１基板１０１の全面にわたって第１面１０ａが存在する。これにより、ＬＬＯ法による第１基板１０１の剥離が容易になる。
次に、露出した第１面１０ａを、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨する。この研磨において、例えば、第1面１０ａは、１ｎｍ以上３０ｎｍ以下程度の最大高低差となる。図２０に示すように、溝８０に位置する半導体積層体１０が消失するように、第１面１０ａを研磨する。溝８０に位置する半導体積層体１０が消失することで、半導体積層体１０は複数の素子部２００に個片化される。
半導体積層体１０を個片化した後、図２１に示すように、第１面１０ａにおける外周部を覆う第１保護膜６２を形成する。第１保護膜６２は、第１半導体層１１の側面を覆う絶縁層６１の第１面１０ａ側の端部も覆っている。第１保護膜６２は、活性層１３からの光に対する透過性を有する。第１保護膜６２は、例えばシリコン酸化膜である。第１保護膜６２が例えばスパッタ法で第１面１０ａの全面に形成された後、図示しないレジストマスクを用いたＲＩＥ法により、第１面１０ａの外周部以外の第１保護膜６２が除去される。ここで、「第１面１０ａの外周部」は、例えば、平面視において、第１面１０ａのうち第１面１０ａの端部から１０μｍ以内の範囲の領域を意味し、５μｍ以下が好ましい。
第１保護膜６２を形成した後、図２２に示すように、第１保護膜６２から露出している第１面１０ａを粗面化し、第１面１０ａに凹凸を含む粗面を形成する。発光素子の光の主な取り出し面である第１面１０ａに粗面を形成することで、発光素子の光取り出し効率を向上させることができる。第１面１０ａの凹凸の最大高低差を、例えば、１μｍ以上３μｍ以下程度にすることで、発光素子の光取り出し効率を向上させることができる。例えば、塩素を含むガスによるＲＩＥ法や、ＴＭＡＨ（Tetramethylammonium hydroxide）等のアルカリ溶液を使用したウェットエッチングにより、第１面１０ａを粗面化する。
第１面１０ａの全面を粗面化した場合、第１面１０ａの外周部において第１半導体層１１の欠けが発生しやすくなる。本実施形態においては、第１面１０ａにおける第１半導体層１１の側面に続く端部が第１保護膜６２で覆われているため、第１面１０ａにおける第１半導体層１１の外周部において、粗面化されない領域を形成することができる。その結果、第１面１０ａの外周部において第１半導体層１１の欠けを抑制することができる。なお、第１面１０ａの外周部以外の第１保護膜６２を除去した際に用いたレジストマスクを、第１面１０ａの外周部の第１保護膜６２上に残した状態で、第１面１０ａを粗面化するのが好ましい。その結果、第１面１０ａにおける第１半導体層１１の外周部において、粗面化されない領域を確実に形成しやすくすることができる。
図２３に示すように、粗面化された第１面１０ａに第２保護膜６３を形成する。第２保護膜６３は、第１保護膜６２上に形成してもよい。第２保護膜６３は、活性層１３からの光に対する透過性を有する。第２保護膜６３は、例えばＳｉＯ２層である。第２保護膜６３は、例えばスパッタ法で形成される。第２保護膜６３の厚みは、例えば０．１μｍ以上３μｍ以下である。なお、第１半導体層１１の側面を覆う絶縁層６１も、活性層１３からの光に対する透過性を有する。
第２保護膜６３を形成した後、個片化された素子部２００の間に位置する樹脂部材７０の一部をエッチングにより除去する。これにより、図２４Ａに示すように、第２基板１０２上において空間を隔てて互いに分離された複数の発光素子１が得られる。図２４Ｂは、発光素子１の模式下面図である。
各発光素子１は、第１面１０ａの反対側の面を第２基板１０２に対向させて、樹脂部材７０を介して第２基板１０２上に支持されている。例えば、第２基板１０２側からレーザー光を照射することで、樹脂部材７０が一部除去され、発光素子１を第２基板１０２から取り外すことができる。第２基板１０２から取り外された発光素子１は、第２保護膜６３の側の面が、粘着性のある別の支持基板に接合される。発光素子１は、別の支持基板に接合された後、第２基板１０２から取り外されてもよい。その後、発光素子１に残った樹脂部材７０を除去し第１導電部材７１及び第２導電部材７２を露出させる。発光素子１に残った樹脂部材７０の除去は、例えば、ＲＩＥ法により行うことができる。露出した第１導電部材７１及び第２導電部材７２は、実装基板に接合される外部接続端子として機能する。発光素子１は、発光ダイオード（Light Emitting Diode）である。
本実施形態の発光素子１によれば、活性層１３からの光は、第１面１０ａから主に外部に取り出される。さらに、活性層１３からの光は、第１半導体層１１の側面１１ａからも外部に取り出される。本実施形態によれば、第１面１０ａの反対側の面側には第１反射層４０を設け、側面１１ａには反射層を設けないことで、発光素子１から外部への光取り出し効率を高くすることができる。なお、発光素子１のサイズが小さくなると、側面１１ａから取り出される光の割合が大きくなる。従って、側面１１ａに反射層を設けない構造は、発光素子１の一辺の大きさが１００μｍ以下の場合において効果が大きく、発光素子１の一辺の大きさが６０μｍ以下の場合においてさらに効果が大きい。
第１反射層４０として誘電体多層膜を形成することで、金属層に比べて光吸収率を低くして、反射率を高くすることができる。また、第１面１０ａの反対側の面側にさらに第２反射層５０を設けることで、反射率をより高くすることができる。
第１面１０ａの反対側の面側に反射層が設けられ、側面１１ａに反射層が設けられない構造を形成するにあたって、以下に示す工程が第１の比較例として考えられる。
（第１の比較例）
半導体積層体１０の複数の素子領域１００を溝８０によって互いに分離する。溝８０に半導体積層体１０（第１半導体層１１）の側面が露出する。この後に、素子領域１００の第１面（光取り出し面）１０ａの反対側の面以外の部分（第１半導体層１１の側面を含む）を覆うレジストマスクを形成し、ＣＶＤ法やスパッタ法などで反射層を形成する。素子領域１００の第１面１０ａの反対側の面はレジストマスクの開口部に露出する。反射層はレジストマスクの開口部を通じて、素子領域１００の第１面１０ａの反対側の面に形成される。さらに、レジストマスク上にも反射層は形成される。そして、レジストマスクをリフトオフすることで、素子領域１００の第１面１０ａの反対側の面に反射層が形成され、第１半導体層１１の側面には反射層が形成されない構造が得られる。
半導体積層体１０の複数の素子領域１００を溝８０によって互いに分離する。溝８０に半導体積層体１０（第１半導体層１１）の側面が露出する。この後に、素子領域１００の第１面（光取り出し面）１０ａの反対側の面以外の部分（第１半導体層１１の側面を含む）を覆うレジストマスクを形成し、ＣＶＤ法やスパッタ法などで反射層を形成する。素子領域１００の第１面１０ａの反対側の面はレジストマスクの開口部に露出する。反射層はレジストマスクの開口部を通じて、素子領域１００の第１面１０ａの反対側の面に形成される。さらに、レジストマスク上にも反射層は形成される。そして、レジストマスクをリフトオフすることで、素子領域１００の第１面１０ａの反対側の面に反射層が形成され、第１半導体層１１の側面には反射層が形成されない構造が得られる。
この第１比較例の方法で反射層を形成した場合、レジストマスクの開口部の側面の段差形状またはテーパー形状により、開口部の側面に近い部分に反射層の材料が到達しにくくなり、開口部の側面に近い部分において反射層が薄くなってしまう懸念がある。反射層の端部の厚さが薄くなると、端部での反射率が低下してしまう。
本実施形態によれば、図７に示すように、マスクを用いないで、第１反射層４０を第１面１０ａの反対側の面側の全面に形成する。このため、上記第１比較例のようなマスクの開口部の側面の近い部分で第１反射層４０の厚さが薄くなることを抑制できる。すなわち、図１１に示す各素子領域１００上の第１反射層４０の端部が薄くなり、その端部の反射率が低下することを抑制できる。また、異方性のＲＩＥで第１マスク９１から露出する第１反射層４０をエッチングして除去するので、第１マスク９１で覆われた第１反射層４０へのサイドエッチングを抑制でき、第１反射層４０の端部が薄くなることを抑制できる。
（第２の比較例）
また、第１面１０ａの反対側の面側に反射層が設けられ、第１半導体層１１の側面に反射層が設けられない構造を形成する方法の第２の比較例として、半導体積層体１０の複数の素子領域１００を溝８０によって互いに分離した後、第１半導体層１１の側面を含めた全面に反射層を形成する。そして、素子領域１００の第１面１０ａの反対側の面を覆うマスクを形成して、第１半導体層１１の側面に形成された反射層をエッチングして除去する方法が考えられる。この第２の比較例の方法においては、第１半導体層１１の側面の反射層を除去する難易度が高い。つまり、溝８０のように比較的大きい段差に形成された反射層を除去することは難易度が高い。
また、第１面１０ａの反対側の面側に反射層が設けられ、第１半導体層１１の側面に反射層が設けられない構造を形成する方法の第２の比較例として、半導体積層体１０の複数の素子領域１００を溝８０によって互いに分離した後、第１半導体層１１の側面を含めた全面に反射層を形成する。そして、素子領域１００の第１面１０ａの反対側の面を覆うマスクを形成して、第１半導体層１１の側面に形成された反射層をエッチングして除去する方法が考えられる。この第２の比較例の方法においては、第１半導体層１１の側面の反射層を除去する難易度が高い。つまり、溝８０のように比較的大きい段差に形成された反射層を除去することは難易度が高い。
本実施形態によれば、素子領域１００を分離する溝８０を形成する前の状態、すなわち、半導体積層体１０に大きな段差がない状態で第１反射層４０を形成し、溝８０を形成するエッチングのときに第１反射層４０を除去する。図９に示すように、大きな段差がない状態における第１反射層４０の第１マスク９１からの露出部に対して、ＲＩＥのような異方性のエッチングを行うことで第１反射層４０を容易に除去することができる。
図２の工程において、第３面１０ｃが素子領域（２点鎖線の内側の領域）１００の外側に形成されることが好ましい。このようにすることで、素子領域１００の外側に溝８０を形成した後に、溝８０と第３面１０ｃとの間に幅（図２において横方向の幅）の小さい第２半導体層１２及び活性層１３の積層部が残ってしまうことを防止できる。その結果、このような幅の小さな積層部が、発光素子の製造工程において欠けてしまうことを抑制することができる。
本実施形態によれば、図２に示すように、第３面１０ｃが素子領域１００の外側にも形成されることで、第１電極３１を配置するための十分な面積を確保しつつ、発光素子の製造工程を安定させることができる。
図２６Ａは、発光素子１の導電部材７１、７２側から見た模式斜視図である。
半導体積層体１０の側面１１ａにおいて、第３面１０ｃに連続する側面が第２面１０ｂに連続する側面よりも内側に凹んだ側面１１ｂとなっている。凹んだ側面１１ｂは、図１１に示す溝８０の第２領域８０ｂに連続していた面である。凹んだ側面１１ｂは、第３面１０ｃから第１面１０ａ（図２６Ａにおいて下側を向いている面）まで連続している。
また、図２６Ｂに示すように、凹んだ側面１１ｂは、第１面１０ａまで連続していなくてもよい。換言すると、凹んだ側面１１ｂは、第１面１０ａから離れていてもよい。凹んだ側面１１ｂが、第１面１０ａから離れていることで、第１面１０ａの面積を大きくすることができる。例えば、凹んだ側面１１ｂの第３面１０ｃから第１面１０ａに向かう方向の長さは、側面１１ａの第３面１０ｃから第１面１０ａに向かう方向の長さの５０％以下である。
図２５Ａ及び図２５Ｂは、実施形態の発光素子の変形例の模式下面図である。
図２５Ａに示す発光素子と、前述した図２４Ｂに示す発光素子とでは、下面（導電部材７１、７２が配置される面）の面積を同じとしている。図２５Ａに示す発光素子では、図２４Ｂに示す発光素子よりも、第３面１０ｃが発光素子の中心側に延びる長さが短くなっており、第３面１０ｃの面積が小さくなっている。したがって、図２５Ａに示す発光素子では、図２４Ｂに示す発光素子よりも、光を発する活性層１３の面積が大きくなっている。図２５Ａに示す発光素子では、第３面１０ｃが延びる長さが短くなるのに伴い、第３面１０ｃに配置される第１電極３１を、図２４Ｂに示す発光素子よりも、第２電極３２から遠ざかる方向の端（図２５Ａにおいて右端）に近い位置に配置している。第２電極３２は、図２４Ｂに示す発光素子よりも、第１電極３１から遠ざかる方向の端（図２５Ａにおいて左端）に近い位置に配置している。図２５Ａに示す発光素子では、図２４Ｂに示す発光素子よりも、同じ下面面積の範囲内において第１電極３１と第２電極３２との間の距離が長い。これにより、図２５Ａに示す発光素子では、図２４Ｂに示す発光素子よりも、電流分布密度の集中を抑制できる。また、第１電極３１と第２電極３２を端に寄せることで、図２５Ａに示す発光素子では、図２４Ｂに示す発光素子よりも、第２反射層５０の面積を広くできるため、光取り出しをより良好にすることができる。
また、図２５Ｂに示す発光素子のように、第１電極３１、第１反射層４０の開口、絶縁層６１の開口などの平面形状を略矩形にしてもよい。また、図２５Ｂに示す発光素子では、第２電極３２は設けずに、電流拡散層１５のみを第２半導体層１２と接続された電極として設けている。電流拡散層１５は、第２半導体層１２及び第２導電部材７２に接している。
次に、本実施形態の発光素子の製造方法における第２反射層５０の詳細な形成方法について説明する。
図２７～図３０は、第２反射層５０の形成方法の第１の例を示す模式断面図である。
第２反射層５０を形成する工程は、前述した図１３までの工程により溝８０を形成した後、図２７に示すように溝８０を覆う第２マスク９２を形成する工程を有する。第２マスク９２は、第１反射層４０における電極３１、３２上の開口部を形成する部分にも形成される。第２マスク９２は、例えばレジストマスクである。
そして、第２マスク９２から露出している第１反射層４０上に第２反射層５０を形成する。第２反射層５０は、第２マスク９２上にも形成される。第２反射層５０は、例えばスパッタ法により形成される。
第２反射層５０を形成した後、第２マスク９２を除去する。図２８に示すように、第２マスク９２からの露出部（素子領域１００の上方）に第２反射層５０が残り、第２マスク９２上の第２反射層５０は除去される。ここで、ＲＩＥ法で第２反射層５０の不要部分を除去する場合、残った第２反射層５０の端部がＲＩＥのガスに曝されることで腐食してしまう懸念がある。第１の例によれば、残った第２反射層５０の端部がＲＩＥのガスで腐食してしまうことで反射率が低下することを抑制することができる。
第２マスク９２を除去した後、第１反射層４０における第１電極３１上の第１開口部を形成する部分をエッチングして第１凹部４１ａを形成する。第１凹部４１ａの底面は第１電極３１には達しない。また、第１反射層４０における第２電極３２上の第２開口部を形成する部分をエッチングして第２凹部４２ａを形成する。第２凹部４２ａの底面は第２電極３２に達しない。第１凹部４１ａ及び第２凹部４２ａは、例えばＲＩＥ法で同時に形成される。
この後、図２９に示すように、溝８０、第１反射層４０、及び第２反射層５０を覆う絶縁層６１を形成する。
絶縁層６１を形成した後、第１電極３１上の絶縁層６１を除去し、さらに第１電極３１上の第１反射層４０を除去する。これにより、図３０に示すように、第１反射層４０に、第１電極３１に達する第１開口部４１が形成される。第１電極３１の一部は第１反射層４０及び絶縁層６１から露出する。また、第２電極３２上の絶縁層６１を除去し、さらに第２電極３２上の第１反射層４０を除去する。これにより、第１反射層４０に、第２電極３２に達する第２開口部４２が形成される。第２電極３２の一部は第１反射層４０及び絶縁層６１から露出する。第１開口部４１及び第２開口部４２は、例えばＲＩＥ法により同時に形成される。
開口部４１、４２を形成した後、開口部４１、４２内への導電部材７１、７２の形成など、前述した図１６以降の工程が続けられる。
図２７～図３０に示す方法によれば、第１反射層４０に開口部４１、４２を形成する工程は、２段階に分かれている。すなわち、開口部４２、４２を形成する工程は、第１反射層４０の凹部４１ａ、４２ａを形成する第１工程と、凹部４１ａ、４２ａの下方に残った第１反射層４０を除去する第２工程とを有する。
このような方法によれば、絶縁層６１を形成した後に電極３１、３２を第１反射層４０から露出させる。そのため、電極３１、３２の導電材料がＲＩＥのときにエッチングされて飛散し、第１反射層４０に含まれる導電性の部材（例えばＮｂ２Ｏ５）や、金属層である第２反射層５０に付着することを抑制できる。これにより、第１反射層４０や第２反射層５０を通じた電極３１、３２間の短絡を抑制することができる。
また、絶縁層６１を形成する前に、上記第１工程において第１反射層４０をエッチングして薄くしておく。これにより、上記第２工程において形成される、絶縁層６１に覆われない第１反射層４０の開口部４１、４２に隣接する側面の厚さを小さくすることができる。すなわち、第１反射層４０の開口部４１、４２に隣接する側面に付着する電極材料の量を少なくできる。このとき、第１反射層４０のうち電極３１、３２と接する部材を比較的絶縁性の高い部材にし、かつ、厚さを比較的厚い１００ｎｍ以上５００ｎｍ以下することが好ましい。これにより、凹部４１ａ、４２ａの底部に露出する第１反射層４０を比較的絶縁性の高い部材にしやすくすることができる。その結果、凹部４１ａ、４２ａにおいて第１反射層４０に含まれる比較的厚い絶縁性の高い部材上の誘電体多層膜の側面が、絶縁層６１に覆われやすくすることができる。その結果、電極３１、３２を第１反射層４０から露出させる際に、電極３１、３２の導電材料がＲＩＥのときにエッチングされて飛散し、第１反射層４０に含まれる導電性の部材（例えばＮｂ２Ｏ５）や、金属層である第２反射層５０に付着することを抑制し、電極３１、３２間の短絡をより抑制することができる。ここで、比較的絶縁性の高い部材とは、例えば、ＳｉＯ２や、ＳｉＯＮなどを指す。
図３１～図３３、図３５は、第２反射層５０の形成方法の第２の例を示す模式断面図である。
前述した図７に示す工程で第１反射層４０を形成した後、溝８０を形成する前に、図３１に示すように第１反射層４０上に連続して第２反射層５０を形成する。第２反射層５０は、素子領域１００、及び素子領域１００の間における第１反射層４０の全面に形成される。
そして、各素子領域１００上に位置する第２反射層５０の一部を覆う第３マスク９３を形成する。第３マスク９３は、第１反射層４０の電極３１、３２上の開口部を形成する部分には形成しない。第３マスク９３は、例えばレジストマスクである。
そして、ＲＩＥ法により、第３マスク９３の間の領域（第３マスク９３から露出している領域）の第２反射層５０を除去する。図３２に示すように、素子領域１００の第１反射層４０の一部の上に第２反射層５０が残される。
この第２の例においても、上記第１の例と同様、第１反射層４０に開口部４１、４２を形成する工程は、２段階に分かれている。したがって、第３マスク９３を用いたＲＩＥにより電極３１、３２上の第２反射層５０を除去した後、そのまま第３マスク９３を用いたＲＩＥにより電極３１、３２上の第１反射層４０も厚さ方向の途中までエッチングする。これにより、第１反射層４０に第１凹部４１ａと第２凹部４２ａが形成される。
この第２の例によれば、第２反射層５０を第１反射層４０上に形成した後、第３マスク９３を用いたＲＩＥ法により第２反射層５０の不要部分を除去する。このため、残った第２反射層５０の端部まで精度良く形成することができる。
この後、図３３に示すように、各素子領域１００上の第２反射層５０及び第１反射層４０を覆う第１マスク９１を形成する。そして、ＲＩＥ法により、第１マスク９１から露出している第１反射層４０及び半導体積層体１０を除去する。これにより、図３４及び図３５に示すように、半導体積層体１０に溝８０が形成される。図３４は、図１２と同じ領域の模式平面図であり、図３５は、図３４のXXXV-XXXV線における模式断面図である。
なお、溝８０を形成するＲＩＥの際に、前の工程で用いた第３マスク９３は除去せずに残したままでもよい。すなわち、第３マスク９３を覆うように第１マスク９１を形成する。ただし、第３マスク９３の表面は第２反射層５０の一部を除去するエッチングの際にダメージを受けており、第３マスク９３上に第１マスク９１の形成がうまくできない可能性がある。そのため、第３マスク９３を除去してから第１マスク９１を形成するのが好ましい。
以降、図２９に示す絶縁層６１を形成する工程と、図３０に示す第１開口部４１及び第２開口部４２を形成する工程が続けられる。さらに、図１６以降の工程が続けられる。
前述した図４、図６、図８、及び図１０に示す工程では、２つの素子領域１００を示した。これに対して、図３６、図３８、図４０、及び図４２は、４つの素子領域１００を示す。図３６は、図４と同じ工程を示す模式平面図である。図３７は、図３６のXXXVII-XXXVII線における模式断面図である。図３８は、図６と同じ工程を示す模式平面図である。図３９は、図３８のXXXIX-XXXIX線における模式断面図である。図４０は、図８と同じ工程を示す模式平面図である。図４１は、図４０のXLI-XLI線における模式断面図である。図４２は、図１０と同じ工程を示す模式平面図である。図４３は、図４２のXLIII-XLIII線における模式断面図である。
前述した図５に示すように、第２半導体層１２側から第２半導体層１２の一部及び活性層１３の一部を除去して、複数の素子領域１００のそれぞれにおいて第１半導体層１１の一部である第３面１０ｃを、第２半導体層１２及び活性層１３から露出させる。
第１反射層４０を形成する前のウェーハにおいて、図４及び図３６に示すように、第１半導体層１１の一部である第３面１０ｃが露出するのは、第１電極３１が配置される領域である。第１反射層４０を形成する前のウェーハにおいて、第３面１０ｃ以外の半導体積層体１０の上面には、第２半導体層１２の上面である第２面１０ｂが露出している。
図４、図５、図３６、及び図３７に示す工程の後、図６、図７、図３８及び図３９に示すように、第１反射層４０を形成する工程に進む。
第１反射層４０は、複数の素子領域１００の第２半導体層１２の露出部（第２面１０ｂ）と、複数の素子領域１００の第１半導体層１１の露出部（第３面１０ｃ）と、複数の素子領域１００のうち隣り合う素子領域１００の間に位置する第２半導体層１２の露出部（第２面１０ｂ）と、に連続して形成される。
第２半導体層１２側から第２半導体層１２の一部及び活性層１３の一部を除去して第３面１０ｃを形成するときに露出した活性層１３の側面は、図７に示すように第１反射層４０に覆われる。図３９に示すように、第３面１０ｃが形成されない領域においては、活性層１３の側面は露出せず、第１反射層４０に覆われない。
図６、図７、図３８及び図３９に示す工程の後、図８、図９、図４０及び図４１に示すように、第１マスク９１を形成する工程に進む。
第１マスク９１は、複数の素子領域１００の上方に位置する第１反射層４０を覆う。複数の第１マスク９１が、平面視において互いに離隔して配置される。第１マスク９１が第１反射層４０を覆う領域は、素子領域１００にほぼ一致する。隣り合う素子領域１００（第１マスク９１）の間に位置する第１反射層４０は、第１マスク９１から露出する。
図８、図９、図４０及び図４１に示す工程の後、図１０、図１１、図４２及び図４３に示すように、溝８０を形成する工程に進む。
複数の第１マスク９１のうち隣り合う第１マスク９１の間の領域における、第１反射層４０、第２半導体層１２、及び活性層１３を、第１半導体層１１が露出するように除去する。これにより、複数の素子領域１００のうち隣り合う素子領域１００の間に位置する半導体積層体１０に溝８０が形成される。
図１１及び図４３に示すように、溝８０の形成によって活性層１３の側面が半導体積層体１０から露出する。したがって、実施形態によれば、主な光取り出し面である第１面１０ａの反対側の第２面１０ｂ側及び第３面１０ｃ側には第１反射層４０が配置され、活性層１３の側面の略全面に第１反射層４０が配置されていない発光素子を形成することができるので、発光素子から外部への光取り出し効率を高くすることができる。なお、後述するように、活性層１３の側面の一部には、第１反射層４０が形成される。
前述したように、実施形態の発光素子１の製造方法によれば、図２４Ａに示す発光素子１が得られる。発光素子１は、半導体積層体１０を備える。図３に示すように、半導体積層体１０は、第１半導体層１１と、第２半導体層１２と、第１半導体層１１と第２半導体層１２との間に位置する活性層１３とを有する。また、半導体積層体１０は、第１面１０ａと、第１面１０ａの反対側に位置し、半導体積層体１０から第２半導体層１２が露出する第２面１０ｂと、第１面１０ａの反対側に位置し、第１半導体層１１の一部が第２半導体層１２及び活性層１３から露出する第３面１０ｃとを有する。また、半導体積層体１０は、図２４Ａに示すように、第１面１０ａと第２面とを接続し、且つ第１面１０ａと第３面とを接続する側面１１ａを有する。
発光素子１は、第３面１０ｃに電気的に接続する第１電極３１と、第２面１０ｂに電気的に接続する第２電極３２と、第２面１０ｂ及び第３面１０ｃを覆い、側面１１ａに配置されない第１反射層４０と、をさらに備える。つまり、半導体積層体１０の側面１１ａに位置する活性層１３の側面は、第１反射層４０から露出している。また、図１１、図２４Ａなどに示すように、第２面１０ｂと第３面１０ｃを接続する面に位置する活性層１３の側面は、第１反射層４０に覆われる。第２面１０ｂと第３面１０ｃを接続する面に位置する活性層１３の側面は第１反射層４０に覆われており、活性層１３の側面の大部分である半導体積層体１０の側面１１ａに位置する活性層１３の側面は、第１反射層４０から露出している。
第１反射層４０は、半導体積層体１０の側面１１ａに接続する端面を含む端部を有する。第１反射層４０の端部は、半導体積層体１０の側面１１ａに接続する端面から、例えば０．６μｍ以内の範囲の部分である。
実施形態によれば、前述したように、マスクを用いないで、第１反射層４０を第１面１０ａの反対側の面側の全面に形成するため、第１反射層４０の端部以外の部分の膜厚をほぼ同じにすることができる。これにより、第１反射層４０が薄くなることによる反射率の低下を抑制できる。なお、第１反射層４０の膜厚は、第１反射層４０が接する部材の表面に対して垂直な方向の厚さを表す。また、膜厚がほぼ同じとは、膜厚の差が１０ｎｍ以内の範囲にある場合も含む。
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。本発明の上述した実施形態を基にして、当業者が適宜設計変更して実施し得る全ての形態も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものである。
１…発光素子、１０…半導体積層体、１１…第１半導体層、１２…第２半導体層、１３…活性層、１５…電流拡散層、３１…第１電極、３２…第２電極、４０…第１反射層、４１…第１開口部、４２…第２開口部、５０…第２反射層、６１…絶縁層、７０…樹脂部材、７１…第１導電部材、７２…第２導電部材、８０…溝、９１…第１マスク、９２…第２マスク、９３…第３マスク、１００…素子領域、１０１…第１基板、１０２…第２基板、Ｗ…ウェーハ
Claims (11)
- 第１半導体層と、前記第１半導体層上に設けられた活性層と、前記活性層上に設けられた第２半導体層と、を有し、前記第１半導体層の一部、前記活性層の一部、及び、前記第２半導体層の一部を含み、それぞれが離隔した複数の素子領域を含む半導体積層体を有するウェーハを準備する工程と、
複数の前記素子領域の前記第２半導体層と、複数の前記素子領域のうち隣り合う前記素子領域の間に位置する前記第２半導体層と、に連続して誘電体多層膜を含む第１反射層を形成する工程と、
複数の前記素子領域の上方に位置する前記第１反射層を覆う複数の第１マスクを形成する工程と、
複数の前記第１マスクのうち隣り合う前記第１マスクの間の領域の前記第１反射層及び前記半導体積層体の一部を前記第１半導体層が露出するように除去し、複数の前記素子領域のうち隣り合う前記素子領域の間に位置する前記半導体積層体に溝を形成する工程と、
を備える発光素子の製造方法。 - 前記溝を形成する前記工程において、ＲＩＥ法により前記第１反射層及び前記半導体積層体の前記一部を除去する請求項１に記載の発光素子の製造方法。
- 前記溝を形成する前記工程は、
フッ素を含むガスを用いたエッチングにより、前記第１マスクの間の領域の前記第１反射層を除去する工程と、
塩素を含むガスを用いたエッチングにより、前記第１マスクの間の領域の前記半導体積層体の前記一部を除去する工程と、
を有する請求項２に記載の発光素子の製造方法。 - 前記第１反射層を形成した後に、前記第１反射層の上に第２反射層を形成する工程をさらに備える請求項１から３のいずれか一項に記載の発光素子の製造方法。
- 前記第２反射層を形成する前記工程は、
前記溝を形成した後、前記溝を覆う第２マスクを形成する工程と、
前記第２マスク上及び前記第１反射層上に前記第２反射層を形成する工程と、
前記第２マスク及び前記第２マスク上の前記第２反射層を除去する工程と、を有する請求項４に記載の発光素子の製造方法。 - 前記第２反射層を形成する前記工程は、
前記溝を形成する前に、前記第１反射層上に連続して前記第２反射層を形成する工程と、
複数の前記素子領域の上方に位置する前記第２反射層を覆う第３マスクを形成する工程と、
前記第３マスクの間の領域の前記第２反射層を除去する工程と、を有する請求項４に記載の発光素子の製造方法。 - 前記ウェーハを準備する前記工程は、前記第１半導体層の前記一部上に第１電極を形成する工程と、前記第２半導体層の前記一部上に第２電極を形成する工程とを有し、
前記第１反射層を形成する前記工程において、前記第１電極上及び前記第２電極上に連続して前記第１反射層を形成する請求項１から６のいずれか一項に記載の発光素子の製造方法。 - 前記第１反射層に、前記第１電極と前記第２電極を露出させる開口部を形成する工程と、
前記開口部に導電部材を形成する工程と、
をさらに備える請求項７に記載の発光素子の製造方法。 - 前記導電部材を形成する工程の前に、前記第１反射層、前記開口部を画定する前記第１反射層の側面、及び、前記溝を画定する前記半導体積層体の側面を覆う絶縁層を形成する工程と、
をさらに備える請求項８に記載の発光素子の製造方法。 - 前記ウェーハを準備する工程は、第１基板上に、前記第１半導体層、前記活性層、及び前記第２半導体層を順に形成する工程を有し、
前記溝を形成した後、樹脂部材を介して前記半導体積層体と第２基板とを接合する工程と、
前記半導体積層体と前記第２基板とを接合した後、前記第１基板を除去して、前記第１半導体層の表面を露出させる工程と、
をさらに備える請求項１から９のいずれか一項に記載の発光素子の製造方法。 - 第１半導体層と、第２半導体層と、前記第１半導体層と前記第２半導体層との間に位置する活性層と、を有する半導体積層体であって、前記第１半導体層の表面である第１面と、前記第１面の反対側に位置し、前記第２半導体層の表面である第２面と、前記第１面の反対側に位置し、前記第１半導体層の一部が前記第２半導体層及び前記活性層から露出する前記第１半導体層の表面である第３面と、前記第１面と前記第２面とを接続し、且つ前記第１面と前記第３面とを接続する側面と、を有する半導体積層体と、
前記第３面に電気的に接続する第１電極と、
前記第２面に電気的に接続する第２電極と、
前記第１電極の上面、前記第１電極の側面、前記第２電極の上面、前記第２電極の側面、前記第２面及び前記第３面を覆い、前記側面に配置されず、誘電体多層膜を含む第１反射層と、
を備え、
前記第１反射層は、前記半導体積層体の前記側面に接続する端面を含む端部を有し、
前記第１反射層の前記端部以外の部分の膜厚はほぼ同じである発光素子。
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