JP7355839B2 - 撮像システムおよび内視鏡装置 - Google Patents

Description

本発明は、撮像システムおよび内視鏡装置に関する。

例えば内視鏡のように、イメージャを内蔵するカメラユニットと、カメラユニットを制御するコントロールユニットとをケーブルを介して離間して構成する撮像システムでは、ケーブル内に複数種類の信号線が敷設される（例えば特許文献１）。特許文献１に記載されている撮像システムでは、ケーブル内に３種類の信号線が敷設されている。３種類のうちの１つは、システムの基準となるクロックをコントロールユニットからカメラユニットへ伝送する。他の一つは、コントロールユニットからカメラユニットへ制御信号を伝送する。そしてもう一つは、カメラユニットからコントロールユニットへ映像信号を伝送する。

特開２０１７－２０９１８４号公報

ところで、高齢化に伴う医療業界の低侵襲医療の推進に伴い、内視鏡においても低侵襲性が求められ、内視鏡の細径化が重要な課題になっている。スコープの先端部の小型化を追求していくと、その小型化はスコープの先端部に配置されたカメラユニットとコントロールユニットを繋ぐ信号線の種類の削減が重要な課題となる。

本発明は、上記事情に鑑みてなされたものであり、カメラユニットとコントロールユニットを繋ぐ信号線の種類を削減することができる撮像システムおよび内視鏡装置を提供することを目的とする。

上記課題を解決するため、本発明の一態様は、カメラユニットとコントロールユニットとが、前記カメラユニットから前記コントロールユニットへ映像信号を伝送する映像信号伝送線と、前記コントロールユニットから前記カメラユニットへマスタクロックを伝送するクロック線とで接続されるとともに、前記映像信号の読み出しタイミングを示す水平同期信号および垂直同期信号により前記カメラユニットと前記コントロールユニットとが同期して動作する撮像システムであって、前記カメラユニットは、前記映像信号を生成するイメージャと、前記イメージャの撮像条件を書込み、設定可能なレジスタと、前記マスタクロックに同期し、所定のデューティを有するカメラクロックを生成するカメラクロック生成回路と、前記マスタクロックに重畳された情報をエンコードする信号解析回路と、を有し、前記コントロールユニットは、前記水平同期信号または前記垂直同期信号のタイミングに基づいて、前記マスタクロックのデューティを変更することによって、前記カメラクロックより短いデューティを有する第１の信号と前記カメラクロックより長いデューティを有する第２の信号の組み合わせにより、前記イメージャの撮像条件を示すレジスタ制御信号を前記マスタクロックに重畳して送信するレジスタ制御信号送信部を有し、前記信号解析回路は、前記水平同期信号または前記垂直同期信号のタイミングに基づいて、前記カメラクロックを用いて前記マスタクロックに重畳された前記レジスタ制御信号をエンコードし、前記レジスタ制御信号が示す撮像条件を前記レジスタに書込むことを特徴とする撮像システムである。

また、本発明の一態様は、上記撮像システムであって、前記第１の信号と前記第２の信号によるＨｉｇｈレベル信号の送信時間とＬｏｗレベル信号の送信時間は所定期間内で略同一であることを特徴とする。

また、本発明の一態様は、上記撮像システムであって、前記レジスタ制御信号を構成する２進数の真と偽は、それぞれ前記第１の信号と前記第２の信号の組み合わせによって表現されるとともに、前記真を構成する前記第１の信号と前記第２の信号によるＨｉｇｈレベル信号の期間とＬｏｗレベル信号の期間は略同一であるとともに、前記偽を構成する前記第１の信号と前記第２の信号によるＨｉｇｈレベル信号の期間とＬｏｗレベル信号の期間は略同一であることを特徴とする。

また、本発明の一態様は、上記撮像システムであって、前記レジスタ制御信号を構成する２進数の真と偽は、前記第１の信号と前記第２の信号のペア順序を変えることで表現されることを特徴とする。

また、本発明の一態様は、上記撮像システムであって、前記信号解析回路は、前記カメラクロックの立ち下がりエッジのタイミングにおける、前記マスタクロックに重畳された前記レジスタ制御信号のＨｉｇｈレベル信号またはＬｏｗレベル信号を判定するＤＦＦ（Ｄフリップフロップ）回路と、前記カメラクロックを分周して２倍の周期の分周クロックを生成する分周クロック生成回路と、前記ＤＦＦ回路で判定されたＨｉｇｈレベル信号またはＬｏｗレベル信号と、前記分周クロックに基づいて、前記第１の信号と前記第２の信号のペア順序を判定し、前記真または前記偽を決定するＦＦ（フリップフロップ）回路とを有することを特徴とする。また、本発明の一態様は、上記撮像システムであって、レジスタ制御信号送信部は、エラー訂正符号を付加した前記レジスタ制御信号を送信するとともに、前記信号解析回路は、前記レジスタ制御信号をエンコードし、前記エラー訂正符号に基づいて、正しく送信された前記レジスタ制御信号が示す撮像条件を前記レジスタに書込むことを特徴とする。

また、本発明の一態様は、上記撮像システム、を含んで構成された内視鏡装置であって、前記カメラユニットは、挿入部の先端に配置され、前記コントロールユニットは、本体部に配置される、内視鏡装置である。

本発明の各態様によれば、イメージャの撮像条件を示すレジスタ制御信号をマスタクロックに重畳して送信することができるので、カメラユニットとコントロールユニットを繋ぐ信号線の種類を削減することができる。

本発明の一実施形態に係る内視鏡装置の概略構成を示す構成図である。 図１に示すカメラユニット１３とコントロールユニット２１の概略構成を示すブロック図である。 図２に示すクロック線３１と映像信号伝送線３２で伝送される信号の例を説明するための模式図である。 図２に示す撮像システム１００における映像信号の構成例を説明するための模式図である。 図２に示すレジスタ制御信号送信部２１１の動作例を示すタイミングチャートである。 図２に示すカメラクロック生成回路１３１の動作例を示すタイミングチャートである。 図２に示す信号解析回路１３２の構成例を示すブロック図である。 図７に示す信号解析回路１３２の動作例を示すタイミングチャートである。 図７に示す信号解析回路１３２の動作例を示すタイミングチャートである。 図７に示す信号解析回路１３２の動作例を示すタイミングチャートである。 図７に示す信号解析回路１３２の動作例を説明するためのタイミングチャートである。 図２に示す撮像システム１００の動作例を説明するためのタイミングチャートである。

以下、図面を参照して本発明の実施形態について説明する。なお、各図において、同一または対応する構成には同一の符号を用いて説明を適宜省略する。

図１は、本発明の一実施形態に係る内視鏡装置１の概略構成を示す構成図である。図１において、内視鏡装置１は、内視鏡スコープ部１０と、本体部２０を備える。内視鏡装置１は、例えば、消化器用の内視鏡装置である。

内視鏡スコープ部１０は、挿入部１１と、操作部１２を備える。挿入部１１は、先端にカメラユニット１３を備える。また、本体部２０は、コントロールユニット２１と、カラーモニタ２２を備える。操作部１２とコントロールユニット２１とが、ユニバーサルコード３０によって接続されている。カメラユニット１３とコントロールユニット２１を組み合わせた構成が、本発明における撮像システム１００の一態様である。図１に示す内視鏡装置１は、撮像システム１００を含んで構成された装置であって、カメラユニット１３が挿入部１１の先端に配置され、コントロールユニット２１が本体部２０に配置されている。

なお、内視鏡装置１では、操作部１２と本体部２０に備えた不図示の光源装置とが、観察対象の部位に照射する光を伝送する不図示のライトガイドによって接続されている。内視鏡スコープ部１０は、挿入部１１が検査対象者の体内の消化器などに挿入され、観察対象の部位（以下、「観察部位」という）の像を撮像する。このとき、観察部位には、不図示のライトガイドによって導かれた照明光が挿入部１１の先端から照射される。内視鏡スコープ部１０は、カメラユニット１３で撮像した観察部位の像に応じた映像信号を、挿入部１１、操作部１２、およびユニバーサルコード３０内の信号線（映像信号伝送線３２）によってコントロールユニット２１に出力（伝送）する。

操作部１２は、例えば、検査実施者（例えば、消化器の手術を実施している医師など）が操作することによって、挿入部１１およびカメラユニット１３の動作を制御する支持部である。操作部１２は、挿入部１１の先端を検査実施者の体内に挿入する際の方向や、内視鏡装置１における撮影を制御するための操作スイッチ１４を備えている。操作スイッチ１４は、例えば、検査実施者の操作に応じて、観察部位を撮影することを指示するための指示信号を、操作部１２およびユニバーサルコード３０を経由してコントロールユニット２１に出力する。

コントロールユニット２１は、カメラユニット１３を制御し、カメラユニット１３から出力された映像信号を入力して所定の画像処理を行い、処理した画像をカラーモニタ２２に表示する。コントロールユニット２１は、カメラユニット１３を制御するための制御信号を、ユニバーサルコード３０、操作部１２、および挿入部１１内の信号線（クロック線３１）を通してカメラユニット１３に伝送する。

カラーモニタ２２は、コントロールユニット２１から入力された画像信号に応じた観察部位を含む画像を表示する。カラーモニタ２２は、例えば、液晶ディスプレイ、有機エレクトロルミネッセンス・ディスプレイなどの表示装置である。

図２は、図１に示すカメラユニット１３とコントロールユニット２１の概略構成を示すブロック図である。カメラユニット１３とコントロールユニット２１は、コントロールユニット２１からカメラユニット１３へマスタクロックを送信するクロック線３１と、カメラユニット１３からコントロールユニット２１へ映像信号を伝送する映像信号伝送線３２によって接続されている。マスタクロックは、コントロールユニット２１とカメラユニット１３における共通の基準クロックである。ただし、図３に示すように、クロック線３１を介してコントロールユニット２１からカメラユニット１３へ伝送されるマスタクロックは、後述するレジスタ設定信号を重畳したマスタクロックである。図３は、図２に示すクロック線３１と映像信号伝送線３２で伝送される信号の例を説明するための模式図である。なお、撮像システム１００において、映像信号の読み出しタイミングを示す水平同期信号および垂直同期信号がカメラユニット１３とコントロールユニット２１間で同期して動作する。すなわち、撮像システム１００において、映像信号の読み出しタイミングを示す水平同期信号および垂直同期信号により、カメラユニット１３とコントロールユニット２１とが同期して動作する。

クロック線３１と映像信号伝送線３２は、挿入部１１と操作部１２とユニバーサルコード３０内に敷設されている。なお、カメラユニット１３とコントロールユニット２１は、不図示の電源線とＧＮＤ（グランド）線で接続されていて、コントロールユニット２１からカメラユニット１３へ直流電力が供給される。

カメラユニット１３は、カメラクロック生成回路１３１、信号解析回路１３２、レジスタ１３３、およびイメージャ１３４を有する。なお、カメラユニット１３の構成は、図２に示す形態に限らず、例えば、カメラクロック生成回路１３１と信号解析回路１３２とレジスタ１３３とイメージャ１３４が一体的に構成されていてもよい。

カメラクロック生成回路１３１は、コントロールユニット２１からクロック線を３１介して受信したマスタクロックに同期し、マスタクロックと同一周期で所定のデューティ（例えば５０％）を有するカメラクロックを生成する。このカメラクロック生成回路１３１の動作例については後述する。なお、本実施形態においてデューティとは、デューティ比とも呼ばれ、ＨｉｇｈレベルとＬｏｗレベルからなる１周期の期間に占める例えばＨｉｇｈレベルの期間の割合である。

信号解析回路１３２は、クロック線３１を介して受信したマスタクロックに重畳された情報（レジスタ設定信号）をエンコードする回路である。信号解析回路１３２は、水平同期信号または前記垂直同期信号のタイミングに基づき、カメラクロックを用いてマスタクロックに重畳されたレジスタ制御信号をエンコードし、レジスタ制御信号が示す撮像条件をレジスタ１３３に書込む。

レジスタ１３３は、信号解析回路１３２でエンコードされた情報（レジスタ設定信号）に基づくイメージャ１３４の撮像条件を書込み、設定可能な記憶回路である。すなわち、レジスタ１３３は、コントロールユニット２１から伝送されてきたイメージャ１３４の動作を規定するための種々の設定値（パラメータ）を記憶する。レジスタ１３３は、例えば、イメージャ１３４の露光時間（蓄積時間）や、動画像のフレームレート、画像の大きさを表す画像サイズ（画素数）、映像信号を出力する際の読み出し方法など、イメージャ１３４における撮影の機能に関する設定値（パラメータ）を記憶する。また、レジスタ１３３は、例えば、垂直方向のブランキング期間（水平同期信号の数）や、水平方向のブランキング期間（マスタクロック信号の数）、同期信号（垂直同期信号および水平同期信号）を生成するための設定値（パラメータ）など、イメージャ１３４に備えた撮影以外の機能の動作や実行を制御するための設定値（パラメータ）を記憶する。

イメージャ１３４は、撮像した映像をもとに映像信号を生成する回路であり、本実施形態ではＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；相補型金属酸化膜半導体）イメージセンサである。イメージャ１３４は、ＬＤＯ回路１３４１、ＴＧ回路１３４２、ＰＬＬ回路１３４３、出力信号生成回路１３４４、画素駆動回路１３４５、画素アレイ１３４６、ＡＤＣ回路１３４７、および画素信号読出回路１３４８を備える。

画素アレイ１３４６は、行および列方向に配列された複数個の受光素子で構成され、個々の受光素子の信号（画素信号）を電気信号に変換する。画素駆動回路１３４５は、選択した行を駆動（リセット、読み出し等）する回路である。ＡＤＣ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）回路１３４７は、画素駆動回路１３４５で読み出したアナログの画素信号をデジタル信号に変換し、ラインメモリに書き込む回路である。画素信号読出回路１３４８は、ラインメモリを有し、ＡＤＣ回路１３４７がラインメモリに書き込んだ全列×全ビットのパラレルのデジタルの画素信号をシリアライズして時系列で出力する回路である。出力信号生成回路１３４４は、画素信号読出回路１３４８からのデジタルの画素信号を信号処理した上、信号処理後のシリアルのデジタルの画素信号の間に垂直同期信号および水平同期信号のタイミングを認識できるフラグ信号を埋め込み、更に、後述するＣＤＲ回路で同期クロックを再生できるように変調(例えば、8b/10b符号化)を加える回路である。ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期）回路１３４３は、カメラクロック生成回路１３１が生成したカメラクロックから、同クロックに同期し、イメージャ１３４を駆動するに用いられる複数のクロックを生成する回路である。ＴＧ（タイミングジェネレータ）回路１３４２は、レジスタ１３３に書き込まれた情報に基づき、イメージャ１３４を駆動する複数のタイミング信号（垂直同期信号および水平同期信号を含む）を生成する回路である。また、ＬＤＯ回路１３４１は、コントロールユニット２１からの電源信号（コントロールユニット２１からカメラユニット１３への直流電力）から、カメラユニット１３の駆動に必要なレベルの電圧信号を生成する回路である。

ここで、図４を参照して、イメージャ１３４の出力動作例について説明する。図４は、図２に示す撮像システム１００における映像信号の構成例を説明するための模式図である。図４は、１フレーム（１画像）分の画素アレイ１３４６で生成された各画素信号に、垂直同期信号と水平同期信号を表す情報を合わせた映像信号の一例を示している。図４に示した垂直同期信号ＶＤと水平同期信号ＨＤは、Ｈｉｇｈレベル＝「Ｈ」レベルで、映像信号が動画像として有効な期間であることを表し、Ｌｏｗレベル＝「Ｌ」レベルで、映像信号が動画像として無効な期間、つまり、ブランキング期間で（垂直ブランキング期間または水平ブランキング期間）あることを表している。

各フレームにおいて、画素駆動回路１３４５は、まず、１行目の画素信号を読出し、ＡＤＣ回路１３４７は読出しした１行目のアナログの画素信号をデジタルの画素信号に変換し、データを画素信号読出回路１３４８のラインメモリに書き込む。出力信号生成回路１３４４は、フラグ信号（行の先頭の認識信号と画像フレームの何行目であるかの認識信号）の後にラインメモリの全列のデータを並べたシリアル信号を出力する。その１行目の出力の間に画素駆動回路１３４５は２行目の画素信号を読出し、かつ、ＡＤＣ回路１３４７は読出しした２行目のアナログの画素信号をデジタルの画素信号に変換する。出力信号生成回路１３４４は、１行目の出力が終わると、２行目のフラグ信号を出力するが、そのフラグ信号を出力している間に、ＡＤＣ回路１３４７はデジタル信号に変換した画素信号のデータをラインメモリに書き込む。そして出力信号生成回路１３４４は、２行目のフラグ信号を出力後にラインメモリの全列のデータを並べたシリアル信号を出力する。この流れを各画素の各行について順に行い、全行終了後に、フレームレートの調整を行う垂直ブランキング期間（データが無い行の期間）を経て、再度先頭行から同じ処理を行う。この垂直ブランキング期間に何行分の期間を設定するかはレジスタ１３３に書き込まれており、ＴＧ回路１３４２は、そのタイミングに従って、画素駆動回路１３４５、ＡＤＣ回路１３４７、および出力信号生成回路１３４４を動作させる。ＴＧ回路１３４２は、イメージャ１３４を駆動する複数のタイミング信号をコントロールしており、垂直ブランキング期間とフラグ信号の出力期間である水平ブランキング期間（データが無い列の期間）のタイミングもコントロールしており、そこから垂直同期信号または水平同期信号を生成し、信号解析回路１３２に出力している。なお、出力信号生成回路１３４４は、出力する映像信号を最終的には８ｂ／１０ｂ符号化方式のシリアル信号に変換して図３に示すように例えば差動信号で映像信号伝送線３２を構成する２本の信号線３２－１と信号線３２－２へ出力する。この場合、信号線３２－１と信号線３２－２に伝送される映像信号は、垂直同期信号および水平同期信号を重畳した差動映像信号である。

上記動作において、例えばデジタルの画素信号が１２ｂｉｔの場合、上位に「００００」の４ビットを追加して１６ｂｉｔのデジタルの画素信号にすると、デジタルの映像信号は、「１」が連続で１６を超えることはない。この場合に、「１１１１１１１１＿１１１１１１１１」は映像信号には存在しないデータであり、これを行の先頭の認識信号とすることができる。出力信号生成回路１３４４では、この行の先頭の認識信号（「１１１１１１１１＿１１１１１１１１」）に続く１６ｂｉｔを画像フレームの何行目であるかの認識信号とし、ここにフレームの行数を２進数で書き込むようにすることができる。

一方、図２において、コントロールユニット２１は、レジスタ制御信号送信部２１１、マスタクロック生成部２１２、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路２１３および画像生成部２１４を有する。また、コントロールユニット２１は、カメラユニット１３へ直流電源を供給する図示していない電源回路などを備える。

マスタクロック生成部２１２は、マスタクロックを生成して、レジスタ制御信号送信部２１１へ出力する。

レジスタ制御信号送信部２１１は、カメラユニット１３から映像信号伝送線３２を介して伝送されてきた映像信号に含まれる水平同期信号または垂直同期信号のタイミングに基づいて、マスタクロックのデューティを変更することによって、カメラクロックより短いデューティを有する第１の信号とカメラクロックより長いデューティを有する第２の信号の組み合わせにより、イメージャ１３４の撮像条件を示すレジスタ制御信号をマスタクロックに重畳してマスタクロックとして送信する。仮にレジスタ制御信号を水平同期信号または垂直同期信号タイミングによらず送信すると、カメラユニット１３側はレジスタ制御信号のエンコード開始タイミングが分からない。そこで、本実施形態では、コントロールユニット２１－カメラユニット１３間で同期する水平同期信号または垂直同期信号の所定タイミングに基づいてレジスタ制御信号を送信することにより、カメラユニット１３側は同タイミングでエンコードを開始できるようにしている。

例えば図５および図６に示すようにマスタクロックおよびカメラクロックのデューティがそれぞれ５０％の場合、例えば第１の信号のデューティを２５％、第２の信号のデューティを７５％とすることができる。図５は、図２に示すレジスタ制御信号送信部２１１の動作例を示すタイミングチャートである。図６は、図２に示すカメラクロック生成回路１３１の動作例を示すタイミングチャートである。

図５は、上から順に、カメラユニット１３が出力した映像信号に含まれる水平同期信号または垂直同期信号（画像生成部２１４が出力した水平同期信号または垂直同期信号）、および、レジスタ制御信号送信部２１１が生成するマスタクロックを示す。図５において、マスタクロックは、時刻ｔ１から時刻ｔ２までが第２の信号で時刻ｔ２から時刻ｔ３までが第１の信号の順のペア信号である場合に２進数の「真」＝「１」（あるいは、論理「真」＝論理「１」）、時刻ｔ１から時刻ｔ２までが第１の信号で時刻ｔ２から時刻ｔ３までが第２の信号の順のペア信号である場合に２進数の「偽」＝「０」（あるいは、論理「偽」＝論理「０」）を表現しており、２進数の「真」と「偽」の組み合わせによってレジスタ制御信号が構成される。

なお、図５に示す例では、水平同期信号または垂直同期信号の開始エッジ（ＨｉｇｈレベルからＬｏｗレベル）と同タイミング（時刻ｔ１）でマスタクロックのデューティ変更によるレジスタ制御信号の生成を開始しているが、水平同期信号または垂直同期信号の開始エッジから所定クロック分前後したタイミングでマスタクロックのデューティ変更によるレジスタ制御信号の生成を開始してもよい。また、カメラユニット１３とコントロールユニット２１において、水平同期信号と垂直同期信号は、マスタクロックに同期して動作する信号であり、本実施形態では、水平同期信号および垂直同期信号がアクティブとなる（Ｌｏｗレベルとなる）タイミングは、マスタクロックがＬｏｗレベルからＨｉｇｈレベルに立ち上がるタイミング（Ｈｉｇｈエッジ）に対応している。

また、図５に示す例において、レジスタ制御信号送信部２１１は、マスタクロックのＨｉｇｈエッジのタイミングを一定周期とし、Ｌｏｗエッジのタイミングが遅いか早いか、つまり、デューティが小さいか大きいかをクロック毎に変更して、第１の信号と第２の信号の組み合わせを生成している。図６に示す例において、カメラクロック生成回路１３１は、マスタクロックを入力し、マスタクロックのＨｉｇｈエッジに同期してＬｏｗレベルからＨｉｇｈレベルに変化し（時刻ｔ１１、ｔ１３、ｔ１５、ｔ１７）、デューティが５０％となるようにＨｉｇｈレベルからＬｏｗレベルに変化するように（時刻ｔ１２、ｔ１４、ｔ１６、ｔ１８）、カメラクロックを生成する。この場合、カメラクロック生成回路１３１は、コントロールユニット２１のマスタクロック生成部２１２が生成したマスタクロックのＨｉｇｈエッジのタイミングを基準としてマスタクロックと同じ周期、かつ同じ位相で、デューティが５０％のカメラクロックを生成することになる。なお、カメラクロック生成回路１３１は、例えば、ＰＬＬ回路として構成したり、あるいは、ＰＬＬ回路１３４３に含まれる形で構成したりすることができる。

なお、レジスタ制御信号の「真」と「偽」を第１の信号と第２の信号の組み合わせから構成するのは次の理由による。すなわち、仮に、それぞれ単独で、第１の信号を「真」、第２の信号を「偽」とした場合、例えば、第２の信号が連続することにより、Ｈｉｇｈレベル信号の送信時間がＬｏｗレベル信号の送信時間より大幅に長くなると、マスタクロック線の電位がＨｉｇｈレベルに偏ってしまい、信号送信の妨げとなる場合がある。逆に、第１の信号が連続することにより、Ｌｏｗレベル信号の送信時間がＨｉｇｈレベル信号の送信時間より大幅に長くなると、マスタクロック線の電位がＬｏｗレベルに偏ってしまう。

そこで、本実施形態では、レジスタ制御信号を構成する２進数の「真」（＝「１」）と「偽」（＝「０」）が、それぞれ第１の信号と第２の信号の組み合わせによって表現されるとともに、第１の信号と第２の信号を組み合わせた期間におけるＨｉｇｈレベル信号の送信時間とＬｏｗレベル信号の送信時間が略同一となるように、第１の信号と第２の信号を設定している。さらに、２進数の「真」を構成する第１の信号と第２の信号によるＨｉｇｈレベル信号の送信時間とＬｏｗレベル信号の送信時間を略同一とするとともに、２進数の「偽」を構成する第１の信号と第２の信号によるＨｉｇｈレベル信号の送信時間とＬｏｗレベル信号の送信時間を略同一としている。

なお、レジスタ制御信号を構成する「真」と「偽」は、各１つの第１の信号と第２の信号の組み合わせに限定されず、３以上の第１の信号と第２の信号の組み合わせから構成してもよい。例えば、１つの「真」を「第１の信号、第１の信号、第２の信号」と表現する場合、「第１の信号、第１の信号、第２の信号」によるＨｉｇｈレベル信号の送信時間とＬｏｗレベル信号の送信時間がそれぞれ略同一となるように第１の信号と第２の信号のデューティをそれぞれ調整する。これによって、レジスタ制御信号を構成する「真」と「偽」について、「真」が連続した場合でもクロック線３１の電位が偏ることを防ぐことができる。

また、レジスタ制御信号を構成する「真」と「偽」は、各１つの第１の信号と第２の信号のいずれかに対応づけてもよい。例えば、第１の信号を「真」、第２の信号を「偽」としてもよい。この場合、例えば、カメラクロックのデューティを略５０％とし、第１の信号のデューティを５０％に近い５０％より小さい値とし、第２の信号のデューティを５０％に近い５０％より大きい値とすることで、例えば「真」が連続した場合でもクロック線３１の電位が大きく偏ることを防ぐことができる。さらに、レジスタ制御信号には、レジスタ１３３に書込む撮像条件に加えて、チェックサム、パリティチェック等を用いたエラー訂正符号を付加することができる。この場合、信号解析回路１３２は、エラー停止符号を用いてレジスタ制御信号が正しく送信されたかを確認し、正しく送信されたレジスタ制御信号が示す撮像条件のみをレジスタに書き込むことができる。

以上のように、本実施形態において、第１の信号と第２の信号によるＨｉｇｈレベル信号の送信時間とＬｏｗレベル信号の送信時間は所定期間内で略同一である。また、レジスタ制御信号を構成する２進数の「真」と「偽」は、それぞれ第１の信号と第２の信号の組み合わせによって表現されるとともに、「真」を構成する第１の信号と第２の信号の合計によるＨｉｇｈレベル信号の期間とＬｏｗレベル信号の期間は略同一であるとともに、「偽」を構成する第１の信号と第２の信号の合計によるＨｉｇｈレベル信号の期間とＬｏｗレベル信号の期間は略同一である。また、レジスタ制御信号を構成する２進数の「真」と「偽」は、第１の信号と第２の信号のペア順序を変えることで表現され、かつ、レジスタ制御信号をマスタクロックに重畳した信号からマスタクロックを復元できるように表現される。本実施形態では、クロック線３１上のマスタクロックのデューティ変更によりレジスタ制御信号を送信しており、レジスタ制御信号を送信する専用線を省略できる。したがって、外部から意図しないレジスタ制御信号が専用線を介して送信されてレジスタに書き込まれることを防ぐことができ、セキュリティ性が向上し、監視カメラ等の用途にも好適である。

また、本実施形態によるレジスタ制御信号の符号化方式は、次の点でマンチェスタ符号化方式と類似している。すなわち、本実施形態によるレジスタ制御信号の符号化方式は、連続する複数の２進数のデータにおいて同じレベルが連続しないということ、符号化データからクロック信号を復元できるということ、１周期（１シンボル）の開始時や終了時の遷移はデータを示すものではないということ、などの点でマンチェスタ符号化方式と類似している。

また、図２に示すコントロールユニット２１において、ＣＤＲ回路２１３は、映像信号を受信し、８ｂ／１０ｂ符号化方式の差動映像信号から同差動映像信号と同じ周期のクロック（例えば、差動映像信号が４００Ｍｂｐｓであれば４００ＭＨｚのクロック）を生成し、同クロックで同差動映像信号の論理（上記フラグ信号を挟んだ画素信号）を検出し、同画素信号を８ｂ／１０ｂ符号化前の信号にデコード（１０ｂ／８ｂ変換）して出力する。

画像生成部２１４は、ＣＤＲ回路２１３からの上記フラグ信号を挟んだ画素信号を受信して、映像信号（水平同期信号および垂直同期信号とこれに同期した画素信号からなる信号）を生成し、水平同期信号または垂直同期信号をレジスタ制御信号送信部２１１へ出力するとともに、必要に応じて所定の画像処理を施し、カラーモニタ２２へ出力する。

次に、図７から図１１を参照して、図２に示す信号解析回路１３２について説明する。図７は、図２に示す信号解析回路１３２の構成例を示すブロック図である。図８～図１０は、図７に示す信号解析回路１３２の動作例を示すタイミングチャートである。図１１は、図７に示す信号解析回路１３２の動作例を比較例を示して説明するためのタイミングチャートである。

図７に示す構成例では、信号解析回路１３２は、ＤＦＦ（Ｄフリップフロップ）回路１３２１と、ＸＯＲ（排他的論理和）回路１３２２と、分周クロック生成回路１３２３と、タイミング判定回路１３２４と、ＡＮＤ（論理積）回路１３２５を備える。

ＤＦＦ回路１３２１は、マスタクロックを信号ＤＡＴＡ＿ｉｎとして入力端子Ｄへ入力するとともに、ＡＮＤ回路１３２５の出力をＬｏｗエッジ・クロック入力端子ＣＫへ入力し、出力信号ＦＦ＿ｏｕｔを出力端子ＱからＸＯＲ回路１３２２の一方の入力端子へ出力する。ＡＮＤ回路１３２５は一方の入力端子にカメラクロックを入力し、他方の入力端子にタイミング判定回路１３２４の出力信号Ｅｎａｂｌｅを入力する。タイミング判定回路１３２４へは、マスタクロックとカメラクロックと水平同期信号または垂直同期信号が入力される。分周クロック生成回路１３２３は、カメラクロックと水平同期信号または垂直同期信号を入力し、水平同期信号または垂直同期信号を基準としてカメラクロックの２分の１の周波数のクロックＣＬＫ２を生成して、ＸＯＲ回路１３２２の他方の入力端子に出力する。ＸＯＲ回路１３２２は、信号ＤＡＴＡ＿ｏｕｔとしてレジスタ制御信号（２進数のシリアル信号）を出力する。

タイミング判定回路１３２４は、レジスタ制御信号がマスタクロックに重畳されている有効なタイミング（期間）を判定する回路であり、図８に示すように、水平同期信号または垂直同期信号がＨｉｇｈレベルからＬｏｗレベルへ変化した場合、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化したときに（時刻ｔ２１）、Ｈｉｇｈレベルとなり、所定時間経過後（時刻ｔ３１）にＬｏｗレベルとなるＥｎａｂｌｅ信号を出力する。Ｅｎａｂｌｅ信号は、Ｈｉｇｈレベルで有効なタイミングを表す。ＡＮＤ回路１３２５は、信号ＥｎａｂｌｅがＨｉｇｈレベルの場合にカメラクロックを入力端子ＣＫへ入力させ、信号ＥｎａｂｌｅがＬｏｗレベルの場合にカメラクロックを入力端子ＣＫへ入力させない。

また、分周クロック生成回路１３２３は、水平同期信号または垂直同期信号のＬｏｗエッジ後に現れるカメラクロックの最初のＬｏｗエッジのタイミングでＬｏｗに切り替わるカメラクロックの１／２の周波数のクロック（ＣＬＫ２）を生成する。すなわち、分周クロック生成回路１３２３は、図８に示すように、水平同期信号または垂直同期信号がＨｉｇｈレベルからＬｏｗレベルへ変化した場合、カメラクロックがＨｉｇｈレベルからＬｏｗレベルに変化したときに（時刻ｔ２２）、Ｌｏｗレベルとなり、その後、カメラクロックの２倍の周期で変化するクロックＣＬＫ２（時刻ｔ２４でＬｏｗレベルからＨｉｇｈレベル、時刻ｔ２６でＨｉｇｈレベルからＬｏｗレベル、時刻ｔ２８でＬｏｗレベルからＨｉｇｈレベルに変化するクロック）を出力する。

以上のように、図７に示す信号解析回路１３２は、カメラクロックの立ち下がりエッジのタイミングにおける、マスタクロックに重畳されたレジスタ制御信号のＨｉｇｈレベル信号またはＬｏｗレベル信号を判定するＤＦＦ回路１３２１と、カメラクロックを分周して２倍の周期のクロックＣＬＫ２（分周クロック）を生成する分周クロック生成回路１３２３と、ＤＦＦ回路１３２１で判定されたＨｉｇｈレベル信号またはＬｏｗレベル信号と、クロックＣＬＫ２（分周クロック）に基づいて、第１の信号と第２の信号のペア順序を判定し、「真」または「偽」を決定するＸＯＲ回路１３２２（ＦＦ（フリップフロップ）回路）とを有する。

図８に示す例は、コントロールユニット２１が、水平同期信号または垂直同期信号の立ち下がり後（時刻ｔ２１）、レジスタ制御信号として２進数の「真」（＝「１」）と「偽」（＝「０」）を続けてマスタクロックに重畳して出力する例を示す。なお、図８～図１１では、コントロールユニット２１側が送信したレジスタ制御信号を「レジスタ制御信号（送）」、カメラユニット１３側で認識したレジスタ制御信号を「レジスタ制御信号（受）」として示す。なお、マスタクロックは、図５に示すように、第２の信号→第１の信号の組み合わせで「真」、第１の信号→第２の信号の組み合わせで「偽」であるとする。

また、図８に示す例では、マスタクロックである信号ＤＡＴＡ＿ｉｎは、時刻ｔ２１から時刻ｔ２３まで第２の信号、時刻ｔ２３から時刻ｔ２５まで第１の信号、時刻ｔ２５から時刻ｔ２７まで第１の信号、時刻ｔ２７から時刻ｔ２９まで第２の信号である。信号Ｅｎａｂｌｅは、水平同期信号または垂直同期信号がＬｏｗレベルかつカメラクロックがＨｉｇｈレベルで、Ｈｉｇｈレベルとなり（時刻ｔ２１）、所定時間後の時刻ｔ３１でＬｏｗレベルとなる。

信号ＦＦ＿ｏｕｔは、時刻ｔ２２でカメラクロックがＨｉｇｈレベルからＬｏｗレベルに変化したときに信号ＤＡＴＡ＿ｉｎのレベル（Ｈｉｇｈレベル）となり、時刻ｔ２４でカメラクロックがＨｉｇｈレベルからＬｏｗレベルに変化したときに信号ＤＡＴＡ＿ｉｎのレベル（Ｌｏｗレベル）となる。また、信号ＦＦ＿ｏｕｔは、時刻ｔ２６でカメラクロックがＨｉｇｈレベルからＬｏｗレベルに変化したときに信号ＤＡＴＡ＿ｉｎのレベル（Ｌｏｗレベル）のままで、時刻ｔ２８でカメラクロックがＨｉｇｈレベルからＬｏｗレベルに変化したときに信号ＤＡＴＡ＿ｉｎのレベル（Ｈｉｇｈレベル）となる。

信号ＤＡＴＡ＿ｏｕｔは、信号ＦＦ＿ｏｕｔとクロックＣＬＫ２に基づき、時刻ｔ２２から時刻ｔ２６までＨｉｇｈレベルで、時刻ｔ２６から時刻ｔ３０までＬｏｗレベルとなる。この場合、信号ＤＡＴＡ＿ｏｕｔは、レジスタ制御信号が、時刻ｔ２２から時刻ｔ２６まで「真」（＝「１」）で、時刻ｔ２６から時刻ｔ３０まで「偽」（＝「０」）であることを示す。

以上のように、ＤＦＦ回路１３２１は、カメラクロックの立下りタイミングにおいて、信号ＤＡＴＡ＿ｉｎが、Ｈｉｇｈレベルを示せば第２の信号、Ｌｏｗレベルを示せば第１の信号であると判定する。そして、ＸＯＲ回路１３２２は、ＤＦＦ回路１３２１で判定されたＨｉｇｈレベル信号またはＬｏｗレベル信号と、クロックＣＬＫ２（分周クロック）に基づいて、第１の信号と第２の信号のペア順序を判定し、２進数の「真」または「偽」を決定するＦＦ（フリップフロップ）回路として動作する。この場合、ＸＯＲ回路１３２２から出力される信号ＤＡＴＡ＿ｏｕｔは、マスタクロックである信号ＤＡＴＡ＿ｉｎに重畳されたレジスタ制御信号（「レジスタ制御信号（送）」）を、カメラクロックの半周期分遅れて復元する信号（「レジスタ制御信号（受）」）となる。

次に、図９～図１１を参照して、図７に示すタイミング判定回路１３２４の動作の変形例について説明する。なお、図９～図１１は、コントロールユニット２１からカメラユニット１３へ、先頭から４回、２進数の「真」が連続して重畳されたマスタクロックが伝送された例を示す。また、図９～図１１では、タイミング判定回路１３２４に代表して水平同期信号が入力される例を示す。

図８を参照して上述した動作例では、タイミング判定回路１３２４は、水平同期信号または垂直同期信号がＨｉｇｈレベルからＬｏｗレベルへ変化した場合、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化したときに（時刻ｔ２１）、Ｈｉｇｈレベルとなり、所定時間経過後（時刻ｔ３１）にＬｏｗレベルとなるＥｎａｂｌｅ信号を出力する。この場合のタイミング判定回路１３２４の動作は、例えば、水平同期信号または垂直同期信号がＨｉｇｈレベルからＬｏｗレベルへ変化するタイミングと、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミングとが一定の関係を有する場合に正常に行われる。

すなわち、例えば、図９に示すように、水平同期信号がＨｉｇｈレベルからＬｏｗレベルに変化するタイミング（時刻ｔ４１）が、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミング（時刻ｔ４２）より早い場合、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミング（時刻ｔ４２）で信号ＥｎａｂｌｅをＨｉｇｈレベルとすることで、次にカメラクロックがＨｉｇｈレベルからＬｏｗレベルに変化するタイミング（時刻ｔ４３）から、レジスタ制御信号を正常に復元することができる。この場合、時刻ｔ４３～時刻ｔ４４の「真」、時刻ｔ４４～時刻ｔ４５の「真」、時刻ｔ４５～時刻ｔ４６の「真」、時刻ｔ４６～の「真」の４ビットのデータが正しく復元されている。

一方、例えば、図１１に示すように、水平同期信号がＨｉｇｈレベルからＬｏｗレベルに変化するタイミング（時刻ｔ６２）が、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミング（時刻ｔ６１）より遅い場合、次にカメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミング（時刻ｔ６４）で信号ＥｎａｂｌｅをＨｉｇｈレベルとし、次にカメラクロックがＨｉｇｈレベルからＬｏｗレベルに変化するタイミング（時刻ｔ６５）からレジスタ制御信号を復元すると、レジスタ制御信号を正常に復元することができなくなる。この場合、復元されたデータは、時刻ｔ６５～時刻ｔ６６の「偽」、時刻ｔ６６～時刻ｔ６７の「偽」、時刻ｔ６７～時刻ｔ６８の「偽」、時刻ｔ６８～の「偽」の４ビットの誤ったデータとなる。

この対策として、例えば、図７に示すタイミング判定回路１３２４の動作を次のように変形する。すなわち、タイミング判定回路１３２４の動作において、水平同期信号がＨｉｇｈレベルからＬｏｗレベルに変化するタイミングと、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミングを比較した結果に基づき、信号ＥｎａｂｌｅをＨｉｇｈレベルとするタイミングを次の２種類に変形する。（１）図９に示すように、水平同期信号がＨｉｇｈレベルからＬｏｗレベルに変化するタイミング（時刻ｔ４１）が、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミング（時刻ｔ４２）より早い場合、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミング（時刻ｔ４２）で信号ＥｎａｂｌｅをＨｉｇｈレベルとする。（２）図１０に示すように、水平同期信号がＨｉｇｈレベルからＬｏｗレベルに変化するタイミング（時刻ｔ５２）が、カメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミング（時刻ｔ５１）より遅い場合、次の次にカメラクロックがＬｏｗレベルからＨｉｇｈレベルに変化するタイミング（時刻ｔ５４）で信号ＥｎａｂｌｅをＨｉｇｈレベルとする。

上記（２）の場合、レジスタ制御信号（送）の先頭のビットは受信できなくなるが、例えば、レジスタ制御信号に適切なプリアンブルを設定することでデータ本体は問題なく復元することができる。

なお、タイミング判定回路１３２４の動作の変形例としては、例えば、カメラクロックから所定時間（例えば１／４周期）遅れたクロックを作成し、そのクロックの立ち上がりを、信号ＥｎａｂｌｅをＨｉｇｈレベルとするタイミングするなどの構成としてもよい。

次に、図１２を参照して、コントロールユニット２１がマスタクロックに重畳するレジスタ設定信号の例について説明する。図１２は、図２に示す撮像システム１００の動作例を説明するためのタイミングチャートであり、水平同期信号とマスタクロックに重畳したレジスタ制御信号の時間変化を示す。なお、水平同期信号は垂直同期信号としてもよい。

上述したように、図２に示すマスタクロック生成部２１２は、マスタクロックのＨｉｇｈエッジのタイミングを一定周期とし、Ｌｏｗエッジのタイミングが遅いか早いか、つまり、デューティが小さいか大きいかをクロック毎に変更して、「真」（＝「１」）または「偽」（＝「０」）の論理をマスタクロックに重畳する。ここで、デューティが小さいクロックを「０」、デューティが大きいクロックを「１」とする。マスタクロック生成部２１２は、この重畳信号でレジスタ設定信号を構成し、水平同期信号に同期したタイミングで出力する。

例えば、水平同期信号の水平ブランキング期間を「Ｌ」とすると、水平同期信号が「Ｌ」になった後に、レジスタ設定信号として、「１」「１」（認識信号）＋レジスタアドレス８ｂｉｔ＋データ８ｂｉｔを出力し、次のレジスタ設定信号の出力まで「０」を出力するものとする。そうすると、図１２に示すように、１行読み出す毎に１つのレジスタの設定信号をカメラユニット１３側に送信することができる。図１２に示す例では、ｋ行目（ｋは１～ｍの整数）でアドレス０にデータ２５５を設定するレジスタ設定信号、ｋ＋１行目でアドレス１にデータ２５５を設定するレジスタ設定信号、ｋ＋２行目でアドレス２にデータ２５５を設定するレジスタ設定信号、がマスタクロックに重畳されることになる。

以上のように本発明の実施形態またはその変形例によれば、イメージャ１３４の撮像条件を示すレジスタ制御信号をマスタクロックに重畳して送信することができるので、カメラユニット１３とコントロールユニット２１を繋ぐ信号線の種類を削減することができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

上記各態様の撮像システムによれば、スコープの省線化を実現することができる。

１ 内視鏡装置
１１ 挿入部
１３ カメラユニット
２０ 本体部
２１ コントロールユニット
３１ クロック線
３２ 映像信号伝送線
１００ 撮像システム
１３１ カメラクロック生成回路
１３２ 信号解析回路
１３３ レジスタ
１３４ イメージャ
２１１ レジスタ制御信号送信部
１３２１ ＤＦＦ（Ｄフリップフロップ）回路
１３２３ 分周クロック生成回路
１３２２ ＸＯＲ回路（ＦＦ（フリップフロップ）回路）

Claims (7)

1. カメラユニットとコントロールユニットとが、前記カメラユニットから前記コントロールユニットへ映像信号を伝送する映像信号伝送線と、前記コントロールユニットから前記カメラユニットへマスタクロックを伝送するクロック線とで接続されるとともに、前記映像信号の読み出しタイミングを示す水平同期信号および垂直同期信号により前記カメラユニットと前記コントロールユニットとが同期して動作する撮像システムであって、
   前記カメラユニットは、
   前記映像信号を生成するイメージャと、
   前記イメージャの撮像条件を書込み、設定可能なレジスタと、
   前記マスタクロックに同期し、所定のデューティを有するカメラクロックを生成するカメラクロック生成回路と、
   前記マスタクロックに重畳された情報をエンコードする信号解析回路と、
   を有し、
   前記コントロールユニットは、
   前記水平同期信号または前記垂直同期信号のタイミングに基づいて、前記マスタクロックのデューティを変更することによって、前記カメラクロックより短いデューティを有する第１の信号と前記カメラクロックより長いデューティを有する第２の信号の組み合わせにより、前記イメージャの撮像条件を示すレジスタ制御信号を前記マスタクロックに重畳して送信するレジスタ制御信号送信部を有し、
   前記信号解析回路は、前記水平同期信号または前記垂直同期信号のタイミングに基づいて、前記カメラクロックを用いて前記マスタクロックに重畳された前記レジスタ制御信号をエンコードし、前記レジスタ制御信号が示す撮像条件を前記レジスタに書込む
   ことを特徴とする撮像システム。
2. 前記第１の信号と前記第２の信号によるＨｉｇｈレベル信号の送信時間とＬｏｗレベル信号の送信時間は所定期間内で略同一である
   ことを特徴とする請求項１に記載の撮像システム。
3. 前記レジスタ制御信号を構成する２進数の真と偽は、それぞれ前記第１の信号と前記第２の信号の組み合わせによって表現されるとともに、
   前記真を構成する前記第１の信号と前記第２の信号によるＨｉｇｈレベル信号の期間とＬｏｗレベル信号の期間は略同一であるとともに、
   前記偽を構成する前記第１の信号と前記第２の信号によるＨｉｇｈレベル信号の期間とＬｏｗレベル信号の期間は略同一である
   ことを特徴とする請求項２に記載の撮像システム。
4. 前記レジスタ制御信号を構成する２進数の真と偽は、前記第１の信号と前記第２の信号のペア順序を変えることで表現される
   ことを特徴とする請求項１に記載の撮像システム。
5. 前記信号解析回路は、
   前記カメラクロックの立ち下がりエッジのタイミングにおける、前記マスタクロックに重畳された前記レジスタ制御信号のＨｉｇｈレベル信号またはＬｏｗレベル信号を判定するＤＦＦ（Ｄフリップフロップ）回路と、
   前記カメラクロックを分周して２倍の周期の分周クロックを生成する分周クロック生成回路と、
   前記ＤＦＦ回路で判定されたＨｉｇｈレベル信号またはＬｏｗレベル信号と、前記分周クロックに基づいて、前記第１の信号と前記第２の信号のペア順序を判定し、前記真または前記偽を決定するＦＦ（フリップフロップ）回路とを有する ことを特徴とする請求項４に記載の撮像システム。
6. レジスタ制御信号送信部は、エラー訂正符号を付加した前記レジスタ制御信号を送信するとともに、
   前記信号解析回路は、前記レジスタ制御信号をエンコードし、前記エラー訂正符号に基づいて、正しく送信された前記レジスタ制御信号が示す撮像条件を前記レジスタに書込む
   ことを特徴とする請求項１に記載の撮像システム。
7. 請求項１から請求項６のいずれか１項に記載の撮像システム、
   を含んで構成された内視鏡装置であって、
   前記カメラユニットは、挿入部の先端に配置され、
   前記コントロールユニットは、本体部に配置される、
   内視鏡装置。

Images