JP7335301B2 - ノイズ調整装置及びノイズ調整方法 - Google Patents

Description

本開示は、ノイズを調整する技術に関する。

近年のＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の内部回路の高密度化と動作速度の高速化に伴い、メモリエラーなどにより、ＦＰＧＡを使用する装置の誤動作を誘発するという問題が生じている。その理由は、ＦＰＧＡの内部回路の動作率を高くし、クロックの速度を上昇させると、内部回路の動作負荷が高い場合には、電源ノイズや放射ノイズが発生するためである。装置の評価時及び検査工程では、ＦＰＧＡの内部回路の高密度化と動作速度の高速化に伴う問題が発生した場合、内部回路の高密度化と動作速度の高速化が行われていないＦＰＧＡを使用する装置の調査方法を使用することは困難である。そのため、内部回路の高密度化と動作速度の高速化がなされたＰＦＧＡを使用する装置の調査及び検査は、手動で行われていた。そのため、調査及び検査に多くの時間が費やされていた。

これらの問題を解決するには、ＦＰＧＡを搭載した基板側の電源とグラウンド間にセラミックコンデンサ、タンタルコンデンサ、ＥＭI（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）対策部品を実装することが考えられる。この方法は、ノイズを低減する点で有効である。しかし、部品のコストが高く、実装スペースが狭くなるという課題もあった。

また、特許文献１乃至４には、ＦＰＧＡを使用する装置に使用可能な技術が開示されている。

特許文献１には、半導体集積回路において、通常論理回路がない空きエリアにフィラーセルの代わりに配置されている複数の電源ノイズ発生回路と、電源不老回路を制御する制御回路を含む半導体集積回路が記載されている。特許文献１の技術では、制御回路によって制御することによって、意図したエリアだけに意図したタイミングで電源ノイズを発生させる。

特許文献２には、半導体装置のノイズ量を測定し、ノイズ量の測定結果に応じてデカップリング容量を可変させる半導体装置が記載されている。

引用文献３には、回路基板のグランド電圧と集積回路内部のグランド電圧とが入力される差動アンプ回路によってグランドバウンスを検出し、その差動アンプ回路の出力を集積回路外部へ出力する端子を備える集積回路が記載されている。

特許文献４には、複数のスルーホールを上部電極とし、上部電極と誘電体層を介して形成された下部電極とにより構成されるキャパシタが形成されている多層配線基板が記載されている。

特開２００７－２３２６２２号公報 特開２００８－０８５３２１号公報 特開２００９－１８０５０２号公報 特開２００５－０２６６７０号公報

特許文献１及び２の技術では、ノイズを検出する回路を含まないので、ノイズを検出することができない。

特許文献３の技術では、回路基板に実装される集積回路において、グランドバウンスを検出可能な集積回路が提供され、ノイズの検出方法としてグランドバウンス検出部の出力を前記集積回路外部へ出力する端子が設けられたことを特徴としている。しかし、グランドバウンスが、装置の誤動作を誘発する直接要因であるかどうかは判定できない点が課題である。そのため、この方式では、装置の不具合調査及び検査工程の歩留まり調査を行う場合、ノイズの検出方法としては不十分であり、調査に多くの時間が費やされる。さらに、この方式では、集積回路の内部動作率や内部周波数を自由に可変できない。特許文献３の技術では、プリント基板に実装される集積回路は、内部動作負荷の大きさは一定であるため、プリント基板上に定常的な電源ノイズや放射ノイズしか発生しない。そのため、内部動作率や内部クロック周波数を可変した複数の集積回路（ＦＰＧＡの場合は、プログラムの書き換えが必要）を用意する必要があり、多くの作業時間が費やされるという課題がある。装置の不具合調査及びＦＰＧＡ検査工程の歩留まり調査などに使用した場合、疑似的ノイズを発生させる場合、特許文献３の技術は、疑似的ノイズを発生させる技術として不十分である。

特許文献４の技術では、基板上に配線層と絶縁層とを積層してなる多層配線基板において、コア基板の一方の面にキャパシタを配置し、基板間に挟み込んだ構成としている。このような多層配線基板を用いる製造方法では、キャパシタの誘電体層の材料、厚さを容易に変更できないという課題がある。

図２は、本開示の比較例に係る多層基板を模式的に表す図である。例えば、評価者が、図２に示すような、ＦＰＧＡを搭載した多層基板を予め製作準備しなければならない。この多層基板は、キャパシタの誘電体層の材料、厚さを可変した基板Ａ（６層基板コア材使用）、基板Ｂ（６層基板キャパシタ材充填１０μｍ）、基板Ｃ（６層基板キャパシタ材充填２０μｍ）を含む。また、評価者が、基板の電源ノイズ、放射ノイズを手動で測定し、キャパシタ材の有効性を判定している。そのため、複数基板を作成するためにコストがかかる上、多くの評価時間を必要としている。

本開示の目的の１つは、装置のコストを低減するとともに装置の不具合を調査する時間を短縮できるノイズ調整装置などを提供することである。

本開示の一態様に係るノイズ調整装置は、回路が形成された基盤に対して、複数の強度のノイズを発生させるノイズ発生部と、発生した前記ノイズを検出するノイズ検出部と、前記ノイズを低減するノイズ低減部と、を備える。

本開示の一態様に係るノイズ調整方法は、回路が形成された基盤に対して、複数の強度のノイズを発生させ、発生した前記ノイズを検出し、前記ノイズを低減する。

本開示には、装置のコストを低減するとともに装置の不具合を調査する時間を短縮できるという効果がある。

図１は、本開示の第１の実施形態に係る回路を模式的に表す図である。 図２は、本開示の比較例に係る多層基板を模式的に表す図である。 図３は、本開示の第１の実施形態に係るノイズ発生部の構成の例を表すブロック図である。 図４は、本開示の第１の実施形態に係る動作負荷可変回路の構成を模式的に表す図である。 図５は、本開示の第１の実施形態に係るノイズ検出部の構成の例を示すブロック図である。 図６Ａは、本開示の第１の実施形態に係るキャパシタ可変部の構成を表す図である。 図６Ｂは、ＦＰＧＡの底面から見た、本開示の第１の実施形態に係るキャパシタ可変部を表す図である。 図７は、本開示の第１の実施形態に係るＦＰＧＡを搭載したプリント基板の構造を表す図である。 図８は、本開示の第１の実施形態の実装例に係るプリント基板の全体の構成を表す図である。 図９は、本開示の第１の実施形態の実装例に係るキャパシタ可変部の詳細な構成を表す図である。 図１０Ａは、本開示の第１の実施形態に係るプリント基板の動作の例の全体を示すフローチャートである。 図１０Ｂは、本開示の第１の実施形態に係るプリント基板のノイズ発生・検出処理の動作の例の全体を示すフローチャートである。 図１１は、本開示の第１の実施形態の実装例に係る動作負荷可変回路の詳細な構成を示す図である。 図１２は、本開示の第１の実施形態に係る動作負荷可変回路のレジスタ回路の信号の推移を示すタイムチャートである。 図１３は、本開示の第１の実施形態に係るノイズ検出部の信号の推移を表すタイムチャートである。 図１４Ａは、本開示の第１の実施形態の他の実装例に係る、ＦＰＧＡを搭載したプリント基板の構造の例を表す図である。 図１４Ｂは、本開示の第１の実施形態の他の実装例に係る、ＦＰＧＡを搭載したプリント基板の断面図を表す図である。 図１５は、本開示の第２の実施形態に係るノイズ調整装置の構成の例を表すブロック図である。 図１６は、本開示の第２の実施形態に係るノイズ調整装置の動作の例を表すフローチャートである。

以下では、本開示の実施形態について、図面を使用して詳細に説明する。

＜第１の実施形態＞
＜構成＞
図１は、本開示の第１の実施形態に係る回路を模式的に表す図である。図１に示す例は、回路の主要部を表す。回路は、例えば、プリント基板上に実装される。図１に示す例では、回路は、ＦＰＧＡ（集積回路）１と、ＬＥＤ表示部５と、ＬＥＤ表示部６（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と、ＤＣ／ＤＣ７（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）と、キャパシタ電圧制御回路８６とを含む。図１に示す例では、回路は、セラミックコンデンサ８８を含んでいるが、回路は、セラミックコンデンサ８８を含んでいなくてよい。ＤＣ／ＤＣ７は、ＤＣ／ＤＣコンバータである。ＤＣ／ＤＣ７には、電源８２から電力が供給される。

ＦＰＧＡ（集積回路）１は、ノイズ発生部２と、ノイズ検出部３と、キャパシタ可変部４とを含む。

＜ノイズ発生部２＞
ノイズ発生部２は、プリント基板上に電源ノイズ及び放射ノイズを疑似的に発生させる。「疑似的」は、例えば、ノイズ発生部２が発生するノイズが、ノイズを発生することが目的ではない回路が発生するノイズではないことを表す。ノイズ発生部２は、例えばあらかじめ定められている、複数の動作負荷率のいずれか１つで、ノイズを発生させる。疑似的に発生させられたノイズの波形は、他の回路などが発生させるノイズの波形と異なっていてよい。疑似的に発生させられたノイズを、疑似的なノイズとも表記する。動作負荷率は、例えば、ノイズ発生部２が発生する最も強いノイズに対する、発生中のノイズの強さの割合を示す。動作負荷率は、例えば、１％、１０％、５０％、又は、１００％である。動作負荷率は、以上の例に限られない。

そして、ノイズ発生部２は、疑似的なノイズを発生している間、ノイズを発生しているレジスタ回路の動作負荷率を表すノイズ動作負荷率信号９を外部端子から出力する。ノイズ発生部２の外部端子から出力されたノイズ動作負荷率信号９は、ＬＥＤ表示部５に入力される。ノイズ発生部２は、ノイズ動作負荷率信号９を、外部端子を介してＬＥＤ表示部５に入力することによって、ＬＥＤ表示部５を点灯させる。

＜ＬＥＤ表示部５＞
ＬＥＤ表示部５は、ノイズ発生部２からノイズ動作負荷率信号９を受け取る。ＬＥＤ表示部５は、ノイズ動作負荷率信号９を受け取っている間、受け取ったノイズ動作負荷率信号９が表す動作負荷率を示すように点灯する。ＬＥＤ表示部５は、例えば、数字を表す形状で点灯する１つ以上のＬＥＤ、点灯しているＬＥＤの数、又は、点灯しているＬＥＤの位置などによって、動作負荷率を示すように点灯する。それにより、使用者は、ＬＥＤ表示部５を目視することで、動作負荷率を視認できる。

＜ノイズ検出部３＞
ノイズ検出部３は、ノイズ発生部２を動作させた状態（すなわち、ノイズ発生部２によって疑似的なノイズが発生している状態）で、発生している疑似的なノイズを検出する。ノイズ検出部３は、ノイズを検出している間、ノイズが検出されたことを示すノイズ検出信号８を外部端子から出力する。ノイズ検出部３の外部端子から出力されたノイズ検出信号８は、ＬＥＤ表示部６に入力される。ノイズ検出部３は、ノイズ検出信号８を、外部端子を介してＬＥＤ表示部６に入力することによって、ＬＥＤ表示部６を点灯させる。また、ノイズ検出部３の外部端子から出力されたノイズ検出信号８は、キャパシタ電圧制御回路８６にも入力される。

＜ＬＥＤ表示部６＞
ＬＥＤ表示部６は、ノイズ検出部３から、ノイズ検出信号８を受け取る。ＬＥＤ表示部６は、ノイズ検出信号８を受け取っている間、点灯する。それにより、使用者は、ＬＥＤ表示部６を目視することで、ノイズ検出の有無を判定できる。

＜キャパシタ電圧制御回路８６＞
キャパシタ電圧制御回路８６には、ＤＣ／ＤＣ７からＦＰＧＡ電圧１０が入力されている。また、キャパシタ電圧制御回路８６には、ノイズ検出部３から、ノイズ検出信号８が入力される。キャパシタ電圧制御回路８６にノイズ検出信号８が入力されると、キャパシタ電圧制御回路８６は、キャパシタ可変部４に、キャパシタ電圧８７を供給する。

＜セラミックコンデンサ８８＞
セラミックコンデンサ８８は、ＤＣ／ＤＣ７の出力に接続され、電源ノイズを低減する。

＜キャパシタ可変部４＞
上述のように、キャパシタ電圧制御回路８６にノイズ検出信号８が入力されると、キャパシタ可変部４は、キャパシタ電圧制御回路８６からキャパシタ電圧８７が供給される。キャパシタ電圧制御回路８６からキャパシタ電圧８７が供給されると、キャパシタ可変部４は、コンデンサ容量と同様に電源ノイズや放射ノイズを容易に低減する。そのため、図１に示す例ではＤＣ／ＤＣ７の出力に接続されているセラミックコンデンサ８８を削除することが可能である。

＜詳細な構成＞
次に、上述の回路の構成について、さらに詳細に説明する。

＜ノイズ発生部２の詳細＞
上述のように、ノイズ発生部２は、ＦＰＧＡの内部動作負荷の大きさを変えることができる。そして、ノイズ発生部２は、プリント基板上に疑似的ノイズの大きさを変えることができる。

図３は、ノイズ発生部２の構成の例を表すブロック図である。図３に示す例では、ノイズ発生部２は、クロック速度可変回路１１と、動作負荷可変回路１２とを含む。

＜クロック速度可変回路１１＞
クロック速度可変回路１１は、水晶発振器１３から供給される信号に基づいて、クロック信号１６を生成し、生成したクロック信号１６を、動作負荷可変回路１２に供給する。以下の説明では、クロック速度可変回路１１は、クロック速度を３段階に自動的に切り替える。

＜動作負荷可変回路１２＞
動作負荷可変回路１２には、クロック速度可変回路１１からクロック信号１６が供給される。動作負荷可変回路１２は、ＦＰＧＡの内部の動作負荷を４段階に自動的に切り替える。動作負荷可変回路１２は、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）出力（例えば、Ｉ／Ｏ出力信号１４）を外部に出力する。動作負荷可変回路１２は、が出力したＩ／Ｏ出力信号１４は、例えば、セラミックコンデンサ部１５に入力される。

＜水晶発振器１３＞
水晶発振器１３は、クロックをクロック速度可変回路１１に供給する。

＜セラミックコンデンサ部１５＞
セラミックコンデンサ部１５は、動作負荷可変回路１２から、Ｉ／Ｏ出力信号１４を受け取る。

＜動作負荷可変回路１２の詳細＞
次に、動作負荷可変回路１２について、さらに詳細に説明する。

図４は、動作負荷可変回路１２の構成を模式的に表す図である。図４に示す例では、動作負荷可変回路１２は、レジスタ回路１％ブロック２１、レジスタ回路９％ブロック２２、レジスタ回路４０％ブロック２３、及び、レジスタ回路５０％ブロック２４の４つに区分されている。レジスタ回路１％ブロック２１は、動作負荷可変回路１２のレジスタ回路のうち、１％のレジスタ回路を含む。レジスタ回路９％ブロック２２は、動作負荷可変回路１２のレジスタ回路のうち、９％のレジスタ回路を含む。レジスタ回路４０％ブロック２３は、動作負荷可変回路１２のレジスタ回路のうち、４０％のレジスタ回路を含む。レジスタ回路５０％ブロック２４は、動作負荷可変回路１２のレジスタ回路のうち、５０％のレジスタ回路を含む。図４の例では、レジスタ回路１％ブロック２１の出力端子として、２６２本の出力端子が割り当てられている。レジスタ回路９％ブロック２２の出力端子として、１の出力端子が割り当てられている。レジスタ回路４０％ブロック２３の出力端子として、１の出力端子が割り当てられている。レジスタ回路５０％ブロック２４の出力端子として、１の出力端子が割り当てられている。これらの出力端子の割り当てにより、４段階の動作負荷率を、信号が出力されている外部端子を判定することによって判別できる。レジスタ回路の区分及び出力端子の割り当ては、図４の例に限られない。

＜ノイズ検出部３の詳細＞
次に、ノイズ検出部３について、図面を使用してさらに詳細に説明する。本実施形態に係るノイズ検出部３は、プリント基板上でＦＰＧＡと接続された非ＥＣＣ（Ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ）メモリに対してデータを送受信した後、送信データと受信データを比較する。ノイズ検出部３は、データに誤りがある場合（すなわち、送信データと受信データとが異なる場合）、ノイズが検出されたことを示す信号を、ノイズ検出信号８として外部へ出力する。

図５は、本実施形態に係るノイズ検出部３の構成の例を示すブロック図である。図５に示す例では、ノイズ検出部３は、タイマ回路５４、データ送受信回路５１、メモリコントローラ５２、比較回路５５、ノイズ検出ＯＮ／ＯＦＦ制御回路５６、カウンタ回路５８を含む。メモリコントローラ５２は、非ＥＣＣメモリ５３と接続されている。非ＥＣＣメモリ５３は、プリント基板上に（具体的には、上述の回路の一部として）に実装されている。

＜タイマ回路５４＞
タイマ回路５４には、前述のノイズ発生部２（具体的には、ノイズ発生部２の動作負荷可変回路１２）から、ノイズ動作負荷率信号９が入力される。また、タイマ回路５４には、前述のクロック速度可変回路１１から、クロック信号１６が供給される。

タイマ回路５４は、ノイズ動作負荷率信号９を受信すると、供給されるクロック信号１６のパルス数のカウントを開始する。そして、タイマ回路５４は、タイマ信号５９を出力する。タイマ信号５９は、データ送受信回路５１と、カウンタ回路５８とに入力される。

＜カウンタ回路５８＞
カウンタ回路５８には、タイマ回路５４から、タイマ信号５９が入力される。カウンタ回路５８は、タイマ信号のパルス数をカウントし、カウントされたパルス数を示す信号を出力する。カウントされたパルス数を示す信号は、動作負荷可変回路１２に入力される。

＜データ送受信回路５１＞
データ送受信回路５１には、タイマ信号５９が入力される。データ送受信回路５１は、タイマ信号５９が入力されると、データ送信信号６０を出力する。データ送受信回路５１によって出力されたデータ送信信号６０は、メモリコントローラ５２に入力される。データ送信信号６０は、メモリライトデータ６１を示す信号を含んでいてよい。メモリライトデータ６１は、予め適宜定められているデータであってよい。

データ送受信回路５１は、メモリリードデータ６２を示す信号を受け取る。データ送受信回路５１は、メモリライトデータ６１とメモリリードデータ６２との一致の割合を示すビット誤り率を計算する。データ送受信回路５１は、ビット誤り率を出力する。出力されたビット誤り率は、比較回路５５に入力される。

＜メモリコントローラ５２＞
メモリコントローラ５２は、データ送受信回路５１から、データ送信信号６０を受け取る。データ送信信号６０を受け取ると、メモリコントローラ５２は、非ＥＣＣメモリ５３に対しメモリライトデータ６１を送信し、非ＥＣＣメモリ５３からメモリリードデータ６２を受信する。メモリコントローラ５２は、受信したメモリリードデータ６２を、データ送受信回路５１に出力する。

＜比較回路５５＞
データ送受信回路５１から出力された、メモリライトデータ６１とメモリリードデータ６２との一致の割合を示す、計算されたビット誤り率が、比較回路５５に入力される。比較回路５５は、計算されたビット誤り率と、予め設定されている、ビット誤り率の設定値６３とを比較する。計算されたビット誤り率が、設定値６３を超えた場合、比較回路５５は、比較回路出力信号６４を出力する。比較回路５５が出力した比較回路出力信号６４は、ノイズ検出ＯＮ／ＯＦＦ制御回路５６に入力される。

＜ノイズ検出ＯＮ／ＯＦＦ制御回路５６＞
ノイズ検出ＯＮ／ＯＦＦ制御回路５６は、比較回路出力信号６４が入力されると、ノイズ検出信号８を出力する。ノイズ検出信号８は、ＬＥＤ表示部６に入力される。ノイズ検出信号８が入力されると、ＬＥＤ表示部６は点灯する。それにより、使用者は、装置評価や製造の検査工程などでＬＥＤ表示部６を目視することで、ノイズの検出の有無を確認することが可能である。

＜キャパシタ可変部４の詳細＞
次に、キャパシタ可変部４について、図面を使用して詳細に説明する。

図６Ａは、キャパシタ可変部４の構成を表す図である。図６Ａに示す例では、キャパシタ可変部４は、キャパシタＡ６１、キャパシタＢ６２、キャパシタＣ６３、キャパシタＤ６４を含む。このようなキャパシタ可変部４は、ＦＰＧＡの多層基板の底面の４つの部分に異なるキャパシタ材を充填蒸着させることによって実現される。

図６Ｂは、ＦＰＧＡの底面から見たキャパシタ可変部４を表す図である。言い換えると、図６Ｂは、ＦＰＧＡの底面に向かう視線方向で見たキャパシタ可変部４を表す。

図７は、本実施形態に係るＦＰＧＡを搭載したプリント基板の構造を表す図である。図７に示すように、本実施形態に係るＦＰＧＡを搭載したプリント基板の構造は、ＦＰＧＡの多層基板の電源プレーンとプリント基板のＧＮＤプレーンとの間に、キャパシタ材が充填蒸着されたキャパシタ可変部４を挟み込む構造である。そのため、本実施形態では、キャパシタ材の厚さや大きさを容易に最適化することが可能である。このような構造によって、キャパシタ材の厚さ、キャパシタの位置、大きさなども自由に可変することが可能となる。さらに、ＰＦＧＡ直下にキャパシタ材を埋め込むことによって、プリント基板にキャパシタ材を挟み込む方式と比較して、ＦＰＧＡとの距離を短くすることできる。そのため、ＦＰＧＡの電源ノイズ及び放射ノイズを、さらに良好に抑制することが可能である。従って、図１に示す例では、ＤＣ／ＤＣ７の出力には、セラミックコンデンサ８８が搭載されているが、これらのセラミックコンデンサ８８を削減することができるという効果がえられる。

＜実装例＞
本実施形態は、イーサネットルータなどに使用されるＦＰＧＡを搭載したプリント基板に適用できる。以下では、ノイズ発生部２、ノイズ検出部３、ノイズを低減するキャパシタ可変部４を実現する実装例について詳細に説明する。

図８は、本実装例に係るプリント基板の全体の構成を表す図である。具体的には、図８は、ＳｏＣ ＦＰＧＡ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ)８０が搭載されたプリント基板８９の全体構成を表す。

ＳｏＣ ＦＰＧＡ８０は、ＦＰＧＡ１、ＨＰＳ（Ｈａｒｄ Ｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ）１０１、キャパシタ可変部４を含む。

ＦＰＧＡ１は、ユーザによる書き込み及び消去が可能な領域である。（１）ノイズ発生、及び、（２）ノイズ検出は、この領域を使用して実現される。ＨＰＳ１０１は、ＣＰＵ１０２、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ１０３、ＦＬＡＳＨ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）コントローラ１０５、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）１０７、Ｉ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１０９を含む。プリント基板上において、ＵＳＢコントローラ１０３には、ＵＳＢコネクタ１０４が接続されている。ＦＬＡＳＨ ＲＯＭコントローラ１０５には、ＦＬＡＳＨ ＲＯＭ１０６が接続されている。ＳＰＩ１０７には、シリアルＲＯＭ１０８が接続されている。Ｉ２Ｃ１０９には、温度センサ１１０、電圧センサなどが接続されている。

（１）ノイズ発生
まず、ノイズの発生時の動作について説明する。

プリント基板上のＰＯＷ ＳＷ（Ｐｏｗｅｒ Ｓｗｉｔｃｈ）８１が押下されると、電源８２からＤＣ／ＤＣ７へ電源が供給される。ＤＣ／ＤＣ７はＳｏＣ ＦＰＧＡ８０にＦＰＧＡ電圧１０を供給する。

ノイズ発生部２には、外部の水晶発振器１３（例えば４０ＭＨｚ（Ｍｅｇａ Ｈｅｒｔｚ））から発振器信号９０が入力される。クロック速度可変回路１１は、クロック速度可変回路１１の内部のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｃｋｅｄ Ｌｏｏｐ）回路８４によって、入力された発振器信号９０を逓倍する。具体的には、クロック速度可変回路１１は、入力された発振器信号９０を、例えば３段階（例えば２００ＭＨｚ、４００ＭＨｚ、８００ＭＨｚ）のいずれかの周波数になるように逓倍する。クロック速度可変回路１１は、これらの３段階の周波数を切り替えながら、逓倍された発振器信号９０を、クロック信号１６として出力する。なお、ＰＬＬ回路８４の分周器は、５分周（入力が４０ＭＨｚ、分周器が５分周とすると出力は５倍の２００ＭＨｚとなる）であってよい。出力されたクロック信号１６は、動作負荷可変回路１２に入力される。

次に、動作負荷可変回路１２にクロック信号１６が入力されると、ＦＰＧＡ内部のレジスタ回路１２１が動作を開始する。レジスタ回路１２１は、４段階（例えば１％、１０％、５０％、１００％）の動作負荷を自動的に切り替えながら動作するように構成されている。動作負荷可変回路１２は、Ｉ／Ｏ出力信号１７を出力する。なお、動作負荷可変回路１２が動作負荷を４段階に切り替える場合のタイムチャートを、後述の図１２に示す。

また、Ｉ／Ｏ出力信号１７の外部端子には、セラミックコンデンサ部１５（例えば、３０ｐＦ（ｐｉｃｏｆａｒａｄ））が接続されている。セラミックコンデンサ部１５へ入力されるＩ／Ｏ出力信号１７は、ノイズ発生用に使用される。ノイズ発生部２は、セラミックコンデンサ部１５へ出力されるＩ／Ｏ出力信号１７のＯＮ／ＯＦＦのタイミングと、ＦＰＧＡ内部動作負荷のＯＮ／ＯＦＦのタイミングとを同一にすることによって、同時スイッチングノイズを疑似的に発生させている。なお、Ｉ／Ｏ出力信号１７の外部ピンにセラミックコンデンサ（３０ｐＦ）を接続した形態については、図１１のノイズ発生部２の動作負荷可変回路１２の動作の詳細を示す図に記載してある。

動作負荷可変回路１２は、ノイズ動作負荷率信号９が出力する。ノイズ動作負荷率信号９は、ＬＥＤ表示部５に入力される。動作負荷可変回路１２よりノイズ動作負荷率信号９が出力されると、接続先のＬＥＤ表示部５が点灯する。このように、「（１）ノイズ発生」の経路を電子回路によって実現し、使用者が製造の検査工程などでＬＥＤを目視することによって、動作負荷率のレベルを確認することが実現されている。

（２）ノイズ検出
次に、図８に示す本実装例に係る（２）ノイズ検出について説明する。

ノイズ検出部３は、プリント基板８９の非ＥＣＣメモリ５３と接続されている。ノイズ検出部３に、前述のノイズ動作負荷率信号９が入力されると、データ送受信回路５１は、メモリコントローラ５２に対し、送信の開始を要求する。次に、メモリコントローラ５２は、非ＥＣＣメモリ５３に対し、メモリライトデータ６１を送信し、非ＥＣＣメモリ５３から、メモリリードデータ６２を受信する。メモリコントローラ５２がメモリリードデータ６２を受信した後、データ送受信回路５１は、送信データ（すなわち、メモリライトデータ６１）と受信データ（すなわち、メモリリードデータ６２）の比較を行い、ビット誤り率を計算する。

比較回路５５は、計数値（すなわち、計算されたビット誤り率）と設定値６３（すなわち、あらかじめ設定されたビット誤り率）とを比較する。計算されたビット誤り率が設定値６３を超えた場合、比較回路５５は、比較回路出力信号６４を出力する。設定値６３は、予め設定されたビット誤り率でよい。比較回路出力信号６４がノイズ検出ＯＮ／ＯＦＦ制御回路５６に入力されると、ノイズ検出ＯＮ／ＯＦＦ制御回路５６は、ノイズ検出信号８を出力する。出力されたノイズ検出信号８が接続先のＬＥＤ表示部６に入力されると、接続先のＬＥＤ表示部６が点灯する。同時に、ノイズ検出信号８は、ブザー８５にも入力される。ノイズ検出信号８入力されると、ブザー８５は、鳴動する。なお、ノイズ検出部３の構成については、図５にも示されている。このように、「（２）ノイズ検出」の経路を電子回路で実現し、使用者が、製造の検査工程などでＬＥＤやブザー音を感知することによって、ノイズの検出の有無を確認することを実現されている。

（３）ノイズ低減
次に、図８に示す本実装例に係る（３）ノイズ低減について説明する。

図９は、キャパシタ可変部４の詳細な構成を表す図である。図９に示す例では、ノイズ検出部３のノイズ検出ＯＮ／ＯＦＦ制御回路５６から、ノイズ検出信号８がキャパシタ電圧制御回路８６に入力される。キャパシタ電圧制御回路８６は、ノイズ検出信号８が入力されると、キャパシタ可変部４へキャパシタ電圧８７を出力する。

キャパシタ可変部４は、ＳｏＣ ＦＰＧＡの多層基板の底面部にキャパシタ材を充填することによって作成される。キャパシタ可変部４は、多層基板の電源プレーンとプリント基板のＧＮＤプレーンの間に挟み込まれた構造を持つ。そのため、キャパシタ電圧Ａ７１、キャパシタ電圧Ｂ７２、キャパシタ電圧Ｃ７３、キャパシタ電圧Ｄ７４が供給されると、キャパシタ可変部４は、コンデンサ容量と同様に寄与する。それにより、電源ノイズや放射ノイズを低減する効果が得られる。

上述のように、図９に示すキャパシタ可変部４は、SｏＣ ＦＰＧＡの底面部にキャパシタ材を４つに分けて充填蒸着させることによって生成される。具体的には、キャパシタＡ６１、キャパシタＢ６２、キャパシタＣ６３、キャパシタＤ６４が、４つに分けて充填蒸着されたキャパシタ材によって生成される。また、キャパシタ電圧制御回路８６は、カウンタ制御回路９１、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）９２、ＦＥＴ９３、ＦＥＴ９４、ＦＥＴ９５を含む。

最初に、キャパシタ電圧制御回路８６には、ＤＣ／ＤＣ７から出力されるＦＰＧＡ電圧１０が供給されている。この時、キャパシタＡ６１、キャパシタＢ６２、キャパシタＣ６３、キャパシタＤ６４には、電圧がまだ印加されていない。

次に、ノイズ検出信号８が、キャパシタ電圧制御回路８６のカウンタ制御回路９１に入力される。ノイズ検出信号８が入力されると、カウンタ制御回路９１は、オン信号Ａ９６を出力し、オン信号Ａ９６の端子の電位をハイレベルに固定する。ＦＥＴ９２は、オン信号Ａ９６が入力されると、キャパシタ電圧Ａ７１を出力する。キャパシタ電圧Ａ７１は、ＦＰＧＡ多層基板の電源プレーンＡ６５、キャパシタＡ６１、ＧＮＤプレーン６９に印加される。このようにして、キャパシタＡ６１は、コンデンサ容量と同様に寄与し、電源ノイズや放射ノイズを容易に低減する。

例えば、上述のＲＥＳＥＴ ＳＷ８３が押されると、例えば、ノイズ検出部３のタイマ回路５４は、ＲＥＳＥＴ ＳＷ８３が押されてから経過した時間（以下、経過時間と表記）の計測を開始する。

ノイズ検出部３のタイマ回路５４によって計測された経過時間が第１の所定時間（例えば、３０秒）を超えた後、ノイズ検出部３から出力されたノイズ検出信号８がカウンタ制御回路９１に入力されると、カウンタ制御回路９１は、オン信号Ｂ９７を出力する。そして、カウンタ制御回路９１は、オン信号Ｂ９７の端子の電位をハイレベルに固定する。ＦＥＴ９３にオン信号Ｂ９７が入力されると、ＦＥＴ９３は、キャパシタ電圧Ｂ７２を出力する。キャパシタ電圧Ｂ７２は、ＦＰＧＡ多層基板の電源プレーンＢ６６、キャパシタＢ６２、ＧＮＤプレーン６９に印加される。

ノイズ検出部３のタイマ回路５４によって計測された経過時間が第２の所定時間（例えば、６０秒）を超えた後、ノイズ検出部３から出力されたノイズ検出信号８がカウンタ制御回路９１に入力されると、カウンタ制御回路９１は、オン信号Ｃ９８を出力する。そして、カウンタ制御回路９１は、オン信号Ｃ９８の端子の電圧をハイレベルに固定する。ＦＥＴ９４にオン信号Ｃ９８が入力されると、ＦＥＴ９３は、キャパシタ電圧Ｃ７３を出力する。キャパシタ電圧Ｃ７３は、ＦＰＧＡ多層基板の電源プレーンＣ６７、キャパシタＣ６３、ＧＮＤプレーン６９に印加される。

ノイズ検出部３のタイマ回路５４によって計測された経過時間が第３の所定時間（例えば、１２０秒）を超えた後、ノイズ検出部３から出力されたノイズ検出信号８がカウンタ制御回路９１に入力されると、カウンタ制御回路９１は、オン信号Ｄ９９を出力する。そして、カウンタ制御回路９１は、オン信号Ｄ９９の端子の電圧をハイレベルに固定する。ＦＥＴ９５にオン信号Ｄ９９が入力されると、ＦＥＴ９５は、キャパシタ電圧Ｄ７４を出力する。キャパシタ電圧Ｄ７４は、ＦＰＧＡ多層基板の電源プレーンＤ６８、キャパシタＤ６４、ＧＮＤプレーン６９に印加される。このようにして、キャパシタＡ６１、キャパシタＢ６２、キャパシタC６３、キャパシタＤ６４に電圧が印加される。

ノイズ検出信号８の端子に接続されたＬＥＤ表示部６を目視した結果、ＬＥＤ表示部６点灯していなければ、発生しているノイズは、低減が可能なノイズであると判定できる。このように、キャパシタ可変部４は、キャパシタ容量を自動的に変更することによって、ノイズも低減している。

＜動作＞
図１０Ａは、本実施形態に係るプリント基板の動作の例の全体を示すフローチャートである。プリント基板（具体的には、プリント基板が使用される装置）の電源がＯＮになると、図１０Ａに示す動作が開始される。まず、装置は、ＦＰＧＡのクロック周波数を、初期値（例えば、２００ＭＨｚ）に設定する（ステップＳ１）。ＦＰＧＡのクロック周波数の初期値は、ＦＰＧＡの動作限界の周波数（ここでは、ＦＰＧＡの動作が保証される最大周波数。例えば、１ＧＨｚ（Ｇｉｇａ Ｈｅｒｔｚ））よりも小さくなるように設定される。装置は、次に、ノイズ発生・検出処理を行う（ステップＳ２）。後で詳細に説明するように、ノイズ発生・検出処理においてノイズ（後述の例では、ＥＣＣメモリへの読み書きエラー）が検出されなかった場合、ノイズ発生・検出処理の中で、図１０Ａに示す動作は終了する。ノイズ発生・検出処理においてノイズが検出された場合、装置は、ステップＳ３の動作を行う。ステップＳ３において、ノイズ検出部３は、ノイズ検出信号を出力することによって、ＬＥＤ表示部６を点灯させる。

次に、ノイズ発生・検出処理について、図面を使用して詳細に説明する。

図１０Ｂは、本実施形態に係るプリント基板のノイズ発生・検出処理の動作の例の全体を示すフローチャートである。

初期状態では、ＦＰＧＡのクロック周波数は限界値よりも小さい（ステップＳ１１においてＹＥＳ）。この場合、装置は、ｉが１からＮになるまでｉを１ずつ増加させながら、ステップＳ１２からステップＳ１６までの動作を繰り返す。本動作の例では、Ｎは４であるが、Ｎは４に限定されない。

ステップＳ１２において、ノイズ発生部２の動作負荷可変回路１２は、レジスタ回路１２１の動作率を第ｉ動作率に設定する。本動作の例では、第１動作率は１％であり、第２動作率は１０％であり、第３動作率は５０％であり、第４動作率は１００％である。第ｉ動作率は、以上の例に限定されない。

ステップＳ１３において、ノイズ発生部２のＬＥＤ制御回路１２７は、第ｉ動作率に応じたＩ／Ｏ出力を出力することによって、ＬＥＤ表示部５を点灯させる。第１動作率に応じたＩ／Ｏ出力は、例えば、第１動作率に関連付けられている２６３個の端子をＯＮ状態（例えば、電位がハイレベルである状態）にすることである。第２動作率に応じたＩ／Ｏ出力は、例えば、第２動作率に関連付けられている１個の端子をＯＮ状態にすることである。第３動作率に応じたＩ／Ｏ出力は、例えば、第３動作率に関連付けられている１個の端子をＯＮ状態にすることである。第４動作率に応じたＩ／Ｏ出力は、例えば、第４動作率に関連付けられている１個の端子をＯＮ状態にすることである。ＬＥＤ表示部５は、動作率に応じたＩ／Ｏ出力ごとに異なる形態で点灯するように構成されている。これにより、ＬＥＤ制御回路１２７は、ＬＥＤ表示部５を動作率に応じた状態で点灯させる。

ステップＳ１４において、ノイズ検出部３のデータ送受信回路５１は、メモリコントローラを介して、例えばレジスタ回路の動作率が第ｉ動作率に設定されてから所定時間（例えば、３０秒）が経過するまで、非ＥＣＣメモリに対するデータの読み書きを実行する。

ステップＳ１５において、ノイズ検出部３の比較回路５５が、非ＥＣＣメモリに対するデータの読み書きエラー（すなわち、非ＥＣＣメモリに対する書き込みデータと、そのデータの非ＥＣＣメモリからの読み出しデータと、の間の相違）の有無を判定する。言い換えると、ノイズ検出部３の比較回路５５は、非ＥＣＣメモリに対するデータの読み書きエラーを検出する。さらに言い換えると、非ＥＣＣメモリに対するデータの読み書きエラー（単に、エラーとも表記）が検出された場合、ノイズ検出部３は、ノイズが検出されたと判定する。

エラーが存在する場合（ステップＳ１６においてＹＥＳ）、すなわち、ノイズが検出された場合、装置は、図１０Ｂに示す動作を終了し、図１０ＡのステップＳ３の動作を行う。すなわち、ノイズ検出部３は、ノイズ検出信号を出力することによって、ＬＥＤ表示部６を点灯させる。

エラーが存在しない場合（ステップＳ１６においてＮＯ）、すなわち、ノイズが検出されない場合、装置は、次のｉについて、ステップＳ１２からステップＳ１６までのループを実行する。

ステップＳ１２からステップＳ１６までのループがＮ回実行された後、ノイズ発生部２のクロック速度可変回路１１は、ＦＰＧＡのクロック周波数を増加させる（ステップＳ１７）。ノイズ発生部２のクロック速度可変回路１１は、ＦＰＧＡのクロック周波数を、例えば、２倍にする。

ＦＰＧＡのクロック周波数が限界値よりも小さい場合（ステップＳ１１においてＹＥＳ）、装置は、ステップＳ１２からステップＳ１６までのループと、ステップＳ１７とを繰り返す。

ＦＰＧＡのクロック周波数が限界値よりも小さくない場合（ステップＳ１１においてＮＯ）、ノイズ検出部３によってノイズが検出されなかった。この場合、装置は、図１０Ａ及び図１０Ｂに示す動作を終了する。

＜動作負荷可変回路１２の詳細＞
次に、動作負荷可変回路１２について、図面を使用して招請に説明する。

図１１は、本実装例に係る動作負荷可変回路の詳細な構成を示す図である。動作負荷可変回路１２は、レジスタ回路１２１、タイマ回路１２６、ＬＥＤ制御回路１２７を含む。レジスタ回路１２１は、ＲＥＧ（ｒｅｇｉｓｔｅｒ）の出力が後段のＲＥＧに入力されるように構成される。例えば、ＲＥＧ１（１個目のレジスタ）の出力端子が、後段のＲＥＧ２（２※のレジスタ）の入力端子に接続される。また、レジスタ回路１２１の内部は、動作負荷に応じて動作するか否かが決定される複数のブロックに区分される。図１１の例では、複数のブロックは、レジスタ回路１％ブロック１２２、レジスタ回路１０％ブロック１２３、レジスタ回路５０％ブロック１２４、レジスタ回路１００％ブロック１２５の４つのブロックである。レジスタ回路１％ブロック１２２は、図４のレジスタ回路１％ブロック２１に相当する。レジスタ回路１０％ブロック１２３は、図４に示す、レジスタ回路１％ブロック２１及びレジスタ回路９％ブロック２２の組に相当する。レジスタ回路５０％ブロック１２４は、図４に示す、レジスタ回路１％ブロック２１、レジスタ回路９％ブロック２２、レジスタ回路４０％ブロック２３の組に相当する。レジスタ回路１００％ブロック１２５は、図４に示す、レジスタ回路１％ブロック２１、レジスタ回路９％ブロック２２、レジスタ回路４０％ブロック２３、レジスタ回路５０％ブロック２４の組に相当する。動作負荷可変回路１２は、動作するレジスタの数の和が動作負荷率に応じた数になるように、複数のブロックのうち動作するブロックを変更することによって、プリント基板上に発生させるノイズ量を変更している。

また、レジスタは、異なる出力端子にも接続されている。それぞれの端子には、異なるセラミックコンデンサが接続されている。異なる例えば、ＲＥＧ１は、Ｉｏｕｔ１を出力し、セラミックコンデンサＣ１（３０ｐｆ）に接続されている。ＲＥＧ２は、Ｉｏｕｔ２を出力し、セラミックコンデンサＣ２（３０ｐｆ）に接続されている。動作負荷可変回路１２は、これらのコンデンサの出力のＯＮ、ＯＦＦの切り替えのタイミングと、ＦＰＧＡ内部動作負荷回路のＯＮ、ＯＦＦのタイミングを同一にすることによって、疑似的に同時スイッチングノイズも発生させている。

また、レジスタ回路１％ブロック１２２が動作している場合、ＲＥＧ２６２から出力されるＩｏｕｔ２６２信号が、ＬＥＤ制御回路１２７に入力される。ＬＥＤ制御回路１２７は、Ｉｏｕｔ２６２信号を動作負荷率１％信号１２８に変換した後、動作負荷率１％信号１２８を、外部に接続されたＬＥＤＡに入力する。これにより、ＬＥＤＡが点灯する。レジスタ回路１０％ブロック１２３が動作している場合、ＲＥＧ２６３から出力されるＩｏｕｔ２６３信号が、ＬＥＤ制御回路１２７に入力される。ＬＥＤ制御回路１２７は、Ｉｏｕｔ２６３信号を動作負荷率１０％信号１２９に変換した後、動作負荷率１０％信号１２９を、外部に接続されたＬＥＤＢに入力する。これにより、ＬＥＤＢが点灯する。レジスタ回路５０％ブロック１２４が動作している場合、ＲＥＧ２６4から出力されるＩｏｕｔ２６４信号が、ＬＥＤ制御回路１２７に入力される。ＬＥＤ制御回路１２７は、Ｉｏｕｔ２６４信号を動作負荷率５０％信号１３０に変換した後、動作負荷率５０％信号１３０を、外部に接続されたＬＥＤＣに入力する。これにより、ＬＥＤＣが点灯する。レジスタ回路１００％ブロックが動作している場合、ＲＥＧ２６５から出力されるＩｏｕｔ２６５信号が、ＬＥＤ制御回路１２７に入力される。ＬＥＤ制御回路１２７は、Ｉｏｕｔ２６５信号を動作負荷率１００％信号１３１に変換した後、動作負荷率１００％信号１３１を、外部に接続されたＬＥＤＤに入力する。これにより、ＬＥＤＤが点灯する。このような構成により、使用者は、４段階の動作負荷率を目視で判定できる。

図１２は、本実装例に係る動作負荷可変回路１２のレジスタ回路１２１の信号の推移を示すタイムチャートである。電源８２が供給されると、まず、クロック速度可変回路１１から２００ＭＨｚのクロック信号１６が入力される。次に、ＲＥＳＥＴ信号１３２が解除されると（ＲＥＳＥＴ信号１３２ハイレベルに固定されると）、クロック信号１６の立ち上がりにおいて、ＲＥＧ１の出力がHighレベルに、ＲＥＧ２の出力がLowレベルになる。このように、動作負荷可変回路１２は、ＲＥＧ回路1つごとに、出力のHIとLOが反転するように動作する。

図１３は、本実装例に係るノイズ検出部の信号の推移を表すタイムチャートである。

まず、ノイズ検出部３には、２００ＭＨｚのクロック信号１６が入力される。

図１３に示す例では、時刻ｔ１において、ノイズ発生部２は、動作負荷率１％信号１２８をＬＥＤ表示部５に入力する。時刻ｔ１において、さらに、ノイズ検出部３のタイマ回路５４は、クロック信号１６のパルス数のカウントによる計時を開始する。データ送受信回路５１は、ＨＩとＬＯとが交互に反転する信号であるメモリＤＱｎによって、データの送受信を行う。

タイマ回路５４は、クロック信号のパルス数のカウントによる計時において、時刻ｔ１から３０秒が経過した時刻ｔ２において、カウントを終了する。そして、比較回路５５が、送信データと受信データとが一致しているか否か（すなわち、送信データと受信データとの比較の結果）を判定する。図１３に示す例では、送信データと受信データは一致している。

送信データと受信データとが一致している場合、次に、ノイズ発生部２が、動作負荷率１０％信号１２９をＬＥＤ表示部５に入力する。ノイズ発生部２が動作負荷率１０％信号１２９をＬＥＤ表示部５に入力した時刻ｔ３において、タイマ回路５４は、クロック信号１６のパルス数のカウントによる計時を開始する。タイマ回路５４は、時刻ｔ３から３０秒が経過した時刻ｔ４において、パルス数のカウントを終了する。そして、比較回路５５が、送信データと受信データとが一致しているか否かを判定する。図１３に示す例では、送信データと受信データは一致している。

送信データと受信データとが一致している場合、次に、ノイズ発生部２が、動作負荷率５０％信号１３０をＬＥＤ表示部５に入力する。ノイズ発生部２が動作負荷率５０％信号１３０をＬＥＤ表示部５に入力した時刻ｔ５において、タイマ回路５４は、クロック信号１６のパルス数のカウントによる計時を開始する。タイマ回路５４は、時刻ｔ５から３０秒が経過した時刻ｔ６において、パルス数のカウントを終了する。そして、比較回路５５は、送信データと受信データとが一致しているか否かを判定する。図１３に示す例では、送信データと受信データは一致している。

送信データと受信データとが一致している場合、次に、ノイズ発生部２が、動作負荷率１００％信号１３１をＬＥＤ表示部５に入力する。ノイズ発生部２が動作負荷率１００％信号１３１をＬＥＤ表示部５に入力した時刻ｔ７において、タイマ回路５４は、クロック信号１６のパルス数のカウントによる計時を開始する。タイマ回路５４は、時刻ｔ７から３０秒が経過した時刻ｔ８において、カウントを終了する。そして、比較回路５５が、送信データと受信データとが一致しているか否かを判定する。図１３に示す例では、送信データと受信データは一致していない。

送信データと受信データとが一致しない場合、比較回路５５は、送信データと受信データとが一致しないこと（すなわち、ノイズが検出されたこと）を示す信号を、図１３の例ではロウレベルのパルス信号によって出力する。ノイズ検出ＯＮ／ＯＦＦ制御回路５６は、ノイズ検出信号８を、ハイレベルのパルス信号として出力する。ノイズ検出信号８はＬＥＤ表示部６に入力され、ＬＥＤ表示部６は、点灯する。この例では、ＬＥＤ表示部６が点灯している状態が、ノイズが検出されたことを示す。上述のノイズ検出信号８は、さらに、キャパシタ電圧制御回路８６に入力される。ノイズ検出信号８がキャパシタ電圧制御回路８６に入力されると、キャパシタＡ６１にキャパシタ電圧Ａが出力される（言い換えると、印加される）。キャパシタＡ６１のコンデンサがＦＰＧＡ電圧１０に対するバイパスコンデンサ（パスコンとも表記）として機能する。

次、タイマ回路５４が、クロック信号１６のパルス数のカウントによる計時を開始する。タイマ回路５４がクロック信号１６のパルス数のカウントによる計時を開始した時刻ｔ９から３０秒が経過した時刻ｔ１０において、タイマ回路５４は、カウントを終了する。そして、比較回路５５が、送信データと受信データとが一致しているか否かを判定する。図１３に示す例では、送信データと受信データは一致している。そのため、時刻ｔ１０において、ノイズ検出信号８は、ロウレベルのままである。言い換えると、ノイズ検出信号８は、ノイズが検出されていないことを示している。そのため、ＬＥＤ表示部６は、消灯する。これは、キャパシタＡ６１が、パスコンとして機能し、電源ノイズや放射ノイズを低減していることを示す。

以上の例において、時刻ｔ１～ｔ１０は、それぞれ、例えば、クロック信号１６のパルスの立ち上がりの時刻である。

<第１の実施形態の他の実装例>
図１４Ａは、本開示の第１の実施形態の他の実装例に係る、ＦＰＧＡを搭載したプリント基板の構造の例を表す図である。図１４Ｂは、図１４Ａに示す、本開示の第１の実施形態の他の実装例に係る、ＦＰＧＡを搭載したプリント基板の断面図を表す図である。図１４Ａ及び図１４Ｂに示す例では、図７に示す構造に対して、キャパシタフィルムシート１６０が追加されている。本実装例は、キャパシタフィルムシート１６０が、ＦＰＧＡの多層基板の底面部分のキャパシタＡ６１、キャパシタＢ６２、キャパシタＣ６３、及び、キャパシタＤ６４と、プリント基板のＧＮＤプレーンと、の間に挟み込まれた構造を持つ。このような構造によって、実装の段階において、キャパシタフィルムシート１６０のキャパシタ材の厚さ、キャパシタの位置、大きさなどを自由に変更することが可能となる。それにより、本変形例は、電源ノイズ試験や放射ノイズ試験において、ノイズ低減効果を確認する際の時間を短縮することができるという効果がある。なお、キャパシタフィルムシート１６０は、キャパシタ材が塗布されたフィルムシートであってよい。

＜効果＞
本実施形態には、装置のコストを低減するとともに装置の不具合を調査する時間を短縮できるという効果がある。その理由は、ノイズ発生部２が複数の強度のノイズを発生させ、ノイズ検出部３が、発生しているノイズを検出するからである。そして、キャパシタ可変部４が、発生しているノイズを低減するからである。これにより、集積回路の動作率等を変えられない特許文献３の技術などに対して、装置のコストを低減するとともに装置の不具合を調査する時間を短縮できる。また、発生しているノイズが、ノイズ検出部３によって検出できないレベルまで、キャパシタ可変部４によって低減することが可能であるか否かを確認できる。そのため、不具合を調査する時間をさらに短縮できる。

＜第２の実施形態＞
次に、本開示の第２の実施形態について説明する。

＜構成＞
図１５は、本開示の第２の実施形態に係るノイズ調整装置の構成の例を表すブロック図である。図１５に示す例では、ノイズ調整装置１００１は、ノイズ発生部１００２と、ノイズ検出部１００３と、ノイズ低減部１００４と、を備える。ノイズ発生部１００２は、回路が形成された基盤に対して、複数の強度のノイズを発生させる。ノイズ検出部１００３は、発生した前記ノイズを検出する。ノイズ低減部１００４は、前記ノイズを低減する。

本実施形態のノイズ発生部１００２は、第１の実施形態のノイズ発生部２と同様の構成を備え、ノイズ発生部２と同様に動作してよい。本実施形態のノイズ検出部１００３は、第１の実施形態のノイズ検出部３と同様の構成を備え、ノイズ検出部３と同様に動作してよい。本実施形態のノイズ低減部１００４は、第１の実施形態のキャパシタ可変部４と同様の構成を備え、キャパシタ可変部４と同様に動作してよい。

＜動作＞
次に、本実施形態の動作について説明する。

図１６は、本開示の第２の実施形態に係るノイズ調整装置の動作の例を表すフローチャートである。図１６に示す例では、ノイズ発生部１００２は、回路が形成された基盤に対して、複数の強度のノイズを発生させる（ステップＳ１０１）。ノイズ検出部１００３は、発生したノイズを検出する（ステップＳ１０２）。ノイズ低減部１００４は、ノイズを低減する（ステップＳ１０３）。さらに、ノイズ検出部１００３は、発生したノイズを検出してよい（ステップＳ１０４）。

＜効果＞
本実施形態には、第１の実施形態と同じ効果がある。その理由は、第１の実施形態の効果が生じる理由と同じである。

＜第２の実施形態の変形例＞
第２の実施形態に係るノイズ調整装置１００１を、以下で説明するように変形することもできる。例えば、ノイズ低減部１００４は、例えばノイズ発生部１００２及びノイズ検出部１００３が実装されているＦＰＧＡの底面に蒸着された、平面状のキャパシタシートによって実現することができる。ノイズ低減部１００４は、例えばノイズ発生部１００２及びノイズ検出部１００３が実装されているＦＰＧＡの底面に蒸着された、独立に動作させることができる、複数のキャパシタシートによって実現することもできる。そして、ノイズ低減部１００４が含む複数のキャパシタシートのうち、用いられる、すなわち、動作するキャパシタシートの数を変化させることによって、ノイズを段階的に低減してもよい。また、ノイズ検出部１００３は、メモリ（例えば、ＥＣＣメモリ）に書き込んだデータと、そのデータをそのメモリから読み出すことによって得られるデータ（言い換えると、メモリから読み出されたデータ）と、を比較してもよい。そして、ノイズ検出部１００３は、比較の結果、メモリに書き込んだデータと、メモリから読み出されたデータとが一致しない場合、ノイズを検出されたと判定してもよい（言い換えると、ノイズを検出してもよい）。また、ノイズ調整装置１００１は、発生したノイズの強度を出力する強度出力部を含んでいてもよい。ノイズ調整装置１００１は、ノイズの検出の結果を出力する検出結果出力部を含んでいてもよい。強度出力部は、例えば、第１の実施形態の、動作負荷可変回路１２（特に、ＬＥＤ制御回路２７）及びＬＥＤ表示部６の少なくとも一方に対応する。検出結果出力部は、第１の実施形態の、ノイズ検出ＯＮ／ＯＦＦ制御回路５６及びＬＥＤ表示部６の少なくとも一方に対応する。

以上、実施形態及び実装例を参照して本開示を説明したが、本開示は上記実施形態及び上記実装例に限定されるものではない。本開示の構成や詳細には、本開示のスコープ内で当業者が理解し得る様々な変更をすることができる。

２ ノイズ発生部
３ 引用文献
３ ノイズ検出部
４ キャパシタ可変部
５ ＬＥＤ表示部
６ ＬＥＤ表示部
８ ノイズ検出信号
９ ノイズ動作負荷率信号
１０ ＦＰＧＡ電圧
１１ クロック速度可変回路
１２ 動作負荷可変回路
１３ 水晶発振器
１４ Ｉ／Ｏ出力信号
１５ セラミックコンデンサ部
１６ クロック信号
１７ Ｉ／Ｏ出力信号
２１ レジスタ回路１％ブロック
２２ レジスタ回路９％ブロック
２３ レジスタ回路４０％ブロック
２４ レジスタ回路５０％ブロック
２７ ＬＥＤ制御回路
５１ データ送受信回路
５２ メモリコントローラ
５３ 非ＥＣＣメモリ
５４ タイマ回路
５５ 比較回路
５６ ノイズ検出ＯＮ／ＯＦＦ制御回路
５８ カウンタ回路
５９ タイマ信号
６０ データ送信信号
６１ メモリライトデータ
６２ メモリリードデータ
６３ 設定値
６４ 比較回路出力信号
６９ ＧＮＤプレーン
８１ ＰＯＷ ＳＷ
８２ 電源
８３ ＲＥＳＥＴ ＳＷ
８４ ＰＬＬ回路
８５ ブザー
８６ キャパシタ電圧制御回路
８７ キャパシタ電圧
８８ セラミックコンデンサ
８９ プリント基板
９０ 発振器信号
９１ カウンタ制御回路
１０３ ＵＳＢコントローラ
１０４ ＵＳＢコネクタ
１０５ ＦＬＡＳＨ ＲＯＭコントローラ
１０６ ＦＬＡＳＨ ＲＯＭ
１１０ 温度センサ
１２１ レジスタ回路
１２２ レジスタ回路１％ブロック
１２３ レジスタ回路１０％ブロック
１２４ レジスタ回路５０％ブロック
１２５ レジスタ回路１００％ブロック
１２６ タイマ回路
１２７ ＬＥＤ制御回路
１２８ 動作負荷率１％信号
１２９ 動作負荷率１０％信号
１３０ 動作負荷率５０％信号
１３１ 動作負荷率１００％信号
１３２ ＲＥＳＥＴ信号
１６０ キャパシタフィルムシート
１００１ ノイズ調整装置
１００２ ノイズ発生部
１００３ ノイズ検出部
１００４ ノイズ低減部

Claims (8)

1. 集積回路内部の動作負荷率を変更し、前記集積回路が搭載された基板に対して、それぞれの前記動作負荷率でノイズを発生させるノイズ発生部と、
   発生した前記ノイズを検出するノイズ検出部と、
   前記ノイズ検出部で前記ノイズが検出された時点での前記動作負荷率で発生している前記ノイズを、キャパシタの容量を変更することで低減するノイズ低減部と、
   を備え、
   前記ノイズ発生部は、前記動作負荷率で発生させた前記ノイズを、前記ノイズ検出部がノイズを検出しない場合に、前記動作負荷率を変更し、
   前記ノイズ低減部は、前記ノイズ検出部で前記ノイズが検出された時点での前記動作負荷率で発生している前記ノイズが、前記ノイズ検出部で検出されなくなるまで、前記キャパシタの容量を変更することで前記ノイズを低減する
   ノイズ調整装置。
2. 前記ノイズ低減部は、キャパシタシートを用いて前記ノイズを低減し、複数のキャパシタシートのうち用いる前記キャパシタシートの数を変化させることによって前記ノイズを段階的に低減する
   請求項１に記載のノイズ調整装置。
3. 前記ノイズ検出部は、メモリに書き込んだデータと、前記メモリから読み出されたデータとが一致しない場合、前記ノイズを検出する
   請求項１または２に記載のノイズ調整装置。
4. 発生した前記ノイズの強度を出力する強度出力部と、
   前記ノイズの検出の結果を出力する検出結果出力部と、
   をさらに備える請求項１乃至３のいずれか１項に記載のノイズ調整装置。
5. 集積回路内部の動作負荷率を変更し、前記集積回路が搭載された基板に対して、それぞれの前記動作負荷率でノイズを発生させ、
   発生した前記ノイズを検出し、
   前記動作負荷率で発生させた前記ノイズを検出しない場合に、前記動作負荷率を変更し、
   前記ノイズが検出された時点での前記動作負荷率で発生している前記ノイズを、該ノイズが検出されなくなるまで、キャパシタの容量を変更することで該ノイズを低減する
   ノイズ調整方法。
6. キャパシタシートを用いて前記ノイズを低減し、複数のキャパシタシートのうち用いる前記キャパシタシートの数を変化させることによって前記ノイズを段階的に低減する
   請求項５に記載のノイズ調整方法。
7. メモリに書き込んだデータと、前記メモリから読み出されたデータとが一致しない場合、前記ノイズを検出する
   請求項５又は６に記載のノイズ調整方法。
8. 発生した前記ノイズの強度を出力し、
   前記ノイズの検出の結果を出力する、
   請求項５乃至７のいずれか１項に記載のノイズ調整方法。

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