JP7331653B2 - Semiconductor device manufacturing method - Google Patents

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Description

本明細書が開示する技術は、トレンチゲートを備える半導体装置の製造方法に関する。 The technology disclosed in this specification relates to a method of manufacturing a semiconductor device having a trench gate.

特許文献１は、トレンチゲートが設けられているトレンチの肩部が曲面化された半導体装置を開示する。このようなトレンチゲートを備える半導体装置では、肩部における電界集中が緩和され、ゲート・ソース間漏れ電流が低減される。 Patent Document 1 discloses a semiconductor device in which a shoulder portion of a trench provided with a trench gate is curved. In a semiconductor device having such a trench gate, electric field concentration at the shoulder is relaxed, and gate-source leakage current is reduced.

特開２００６－２２８９０１号公報JP-A-2006-228901

特許文献１は、等方性ドライエッチングによりトレンチの肩部を曲面化する製造方法を開示する。この製造方法では、トレンチの側面が露出した状態で等方性ドライエッチングが実施されているので、トレンチの側面の上部が必要以上にエッチングされ、チャネル部への悪影響が懸念される。 Patent document 1 discloses a manufacturing method for curving the shoulder of a trench by isotropic dry etching. In this manufacturing method, isotropic dry etching is performed with the side surfaces of the trenches exposed. Therefore, the upper portions of the side surfaces of the trenches are etched more than necessary, which may adversely affect the channel portion.

本願明細書は、半導体装置のチャネル部への悪影響を抑えながら、トレンチの肩部を曲面化することができる製造方法を提供する。 The present specification provides a manufacturing method capable of curving the shoulder portion of the trench while suppressing adverse effects on the channel portion of the semiconductor device.

本明細書が開示する半導体装置の製造方法は、第１導電型のドリフト領域と第２導電型のボディ領域と第１導電型のソース領域が半導体基板の深さ方向に沿ってこの順で並んでいる前記半導体基板の表面から前記ソース領域と前記ボディ領域を貫通して前記深さ方向に伸びるトレンチを形成するトレンチ形成工程と、前記半導体基板の前記表面及び前記トレンチの内面に保護膜を成膜する成膜工程と、等方性ドライエッチングを実施し、前記保護膜の一部を選択的にエッチングして前記トレンチの肩部を露出させる第１エッチング工程と、等方性ドライエッチングを実施し、前記保護膜から露出する前記トレンチの前記肩部を曲面化する第２エッチング工程と、を備えることができる。ここで、前記ドリフト領域と前記ボディ領域と前記ソース領域は、前記半導体基板の深さ方向に沿ってこの順で並んでいる限り、それらの領域間に他の半導体領域が介在してもよい。例えば、前記ドリフト領域と前記ボディ領域の間に、前記ドリフト領域よりも第１導電型不純物の濃度が濃いＪＦＥＴ抵抗低減領域が介在していてもよい。また、前記半導体基板の材料は特に限定されるものではなく、例えば炭化珪素であってもよい。上記製造方法の前記第１エッチング工程では、前記半導体基板の前記表面及び前記トレンチの前記内面に前記保護膜が被覆された状態で等方性ドライエッチングが実施される。このとき、前記トレンチの前記肩部を被覆する前記保護膜にプラズマが集中することにより、前記トレンチの前記肩部を被覆する前記保護膜が選択的に除去される。このため、次に実施される前記第２エッチング工程では、前記トレンチの前記肩部のみが露出した状態で等方性ドライエッチングを実施することができる。これにより、前記トレンチの側面の上部が必要以上にエッチングされることが抑制される。このように、上記製造方法では、前記半導体装置のチャネル部への影響を抑えながら、前記トレンチの前記肩部を曲面化することができる。 In the method of manufacturing a semiconductor device disclosed in the present specification, a drift region of a first conductivity type, a body region of a second conductivity type, and a source region of a first conductivity type are arranged in this order along the depth direction of a semiconductor substrate. forming a trench extending in the depth direction from the surface of the semiconductor substrate through the source region and the body region, and forming a protective film on the surface of the semiconductor substrate and the inner surface of the trench. a first etching step of selectively etching a portion of the protective film to expose a shoulder portion of the trench; and isotropic dry etching. and a second etching step of curving the shoulder portion of the trench exposed from the protective film. Here, as long as the drift region, the body region and the source region are arranged in this order along the depth direction of the semiconductor substrate, another semiconductor region may be interposed between these regions. For example, between the drift region and the body region, a JFET resistance reduction region having a higher first conductivity type impurity concentration than the drift region may be interposed. Further, the material of the semiconductor substrate is not particularly limited, and may be silicon carbide, for example. In the first etching step of the manufacturing method, isotropic dry etching is performed with the protective film covering the surface of the semiconductor substrate and the inner surface of the trench. At this time, plasma concentrates on the protective film covering the shoulder of the trench, thereby selectively removing the protective film covering the shoulder of the trench. Therefore, in the second etching step to be performed next, isotropic dry etching can be performed in a state in which only the shoulder portion of the trench is exposed. This prevents the upper portion of the side surface of the trench from being etched more than necessary. Thus, in the above manufacturing method, the shoulder portion of the trench can be curved while suppressing the influence on the channel portion of the semiconductor device.

上記製造方法の前記第２エッチング工程では、前記半導体基板に対するエッチングレートが前記保護膜に対するエッチングレートよりも高い種類のエッチングガスが用いられてもよい。この製造方法によると、前記保護膜のエッチングを抑えながら前記トレンチの前記肩部を曲面化することができる。これにより、前記トレンチの前記側面の上部が必要以上にエッチングされることが良好に抑制される。 In the second etching step of the manufacturing method, an etching gas having a higher etching rate for the semiconductor substrate than for the protective film may be used. According to this manufacturing method, the shoulder portion of the trench can be curved while suppressing etching of the protective film. As a result, etching of the upper portion of the side surface of the trench more than necessary is suppressed satisfactorily.

上記製造方法では、前記第１エッチング工程と前記第２エッチング工程が同一工程であってもよい。この製造方法によると、少ない工程数で前記トレンチの前記肩部を曲面化することができる。 In the above manufacturing method, the first etching step and the second etching step may be the same step. According to this manufacturing method, the shoulder portion of the trench can be curved with a small number of steps.

本実施形態の半導体装置の要部断面図を模式的に示す。1 schematically shows a cross-sectional view of a main part of a semiconductor device according to an embodiment; FIG. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 4 schematically shows cross-sectional views of essential parts of the manufacturing process of the semiconductor device of the present embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 4 schematically shows cross-sectional views of essential parts of the manufacturing process of the semiconductor device of the present embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 4 schematically shows cross-sectional views of essential parts of the manufacturing process of the semiconductor device of the present embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 4 schematically shows cross-sectional views of essential parts of the manufacturing process of the semiconductor device of the present embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 4 schematically shows cross-sectional views of essential parts of the manufacturing process of the semiconductor device of the present embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 4 schematically shows cross-sectional views of essential parts of the manufacturing process of the semiconductor device of the present embodiment. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。FIG. 4 schematically shows cross-sectional views of essential parts of the manufacturing process of the semiconductor device of the present embodiment.

図１に示されるように、半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類のパワー半導体素子であり、半導体基板１０、半導体基板１０の裏面１０ａを被覆するドレイン電極２２、半導体基板１０の表面１０ｂを被覆するソース電極２４及び半導体基板１０の表層部に設けられているトレンチゲート３０を備えている。トレンチゲート３０は、半導体基板１０の表面１０ｂに対して直交する方向から観測したときに、例えばストライプ状に配置されている。 As shown in FIG. 1, a semiconductor device 1 is a type of power semiconductor element called a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and includes a semiconductor substrate 10 and a drain electrode 22 covering a rear surface 10a of the semiconductor substrate 10. , a source electrode 24 covering the surface 10 b of the semiconductor substrate 10 and a trench gate 30 provided on the surface layer of the semiconductor substrate 10 . The trench gates 30 are arranged, for example, in stripes when viewed from a direction orthogonal to the surface 10b of the semiconductor substrate 10 .

半導体基板１０は、炭化珪素（ＳｉＣ）を材料とする基板であり、ｎ+型のドレイン領域１１、ｎ型のドリフト領域１２、ｐ型の電界緩和領域１３、ｎ+型のＪＦＥＴ抵抗低減領域１４、ｐ型のボディ領域１５、ｐ+型のボディコンタクト領域１６及びｎ+型のソース領域１７を有している。 The semiconductor substrate 10 is a substrate made of silicon carbide (SiC), and includes an n + type drain region 11 , an n type drift region 12 , a p type electric field relaxation region 13 , and an n + type JFET resistance reduction region 14 . , p-type body regions 15 , p + -type body contact regions 16 and n + -type source regions 17 .

ドレイン領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面に露出する位置に設けられている。ドレイン領域１１は、後述するドリフト領域１２がエピタキシャル成長するための下地基板でもある。ドレイン領域１１は、半導体基板１０の裏面を被覆するドレイン電極２２にオーミック接触している。 The drain region 11 is arranged in the back layer portion of the semiconductor substrate 10 and provided at a position exposed to the back surface of the semiconductor substrate 10 . The drain region 11 is also a base substrate for epitaxial growth of the drift region 12, which will be described later. The drain region 11 is in ohmic contact with a drain electrode 22 covering the back surface of the semiconductor substrate 10 .

ドリフト領域１２は、ドレイン領域１１上に設けられている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。ドリフト領域１２の不純物濃度は、半導体基板１０の厚み方向に一定である。 Drift region 12 is provided on drain region 11 . The drift region 12 is formed by crystal growth from the surface of the drain region 11 using an epitaxial growth technique. The impurity concentration of drift region 12 is constant in the thickness direction of semiconductor substrate 10 .

電界緩和領域１３は、トレンチゲート３０の底面を覆うように設けられており、トレンチゲート３０の底面に集中する電界を緩和することができる。この断面では、電界緩和領域１３がドリフト領域１２及びＪＦＥＴ抵抗低減領域１４によってボディ領域１５から隔てられている。しかしながら、図示しない断面において、電界緩和領域１３がボディ領域１５に接続されていてもよい。電界緩和領域１３は、イオン注入技術を利用して、トレンチゲート３０を形成するためのトレンチの底面に向けてｐ型不純物（例えばアルミニウム）をイオン注入し、そのトレンチの底面に形成される。 The electric field relaxation region 13 is provided so as to cover the bottom surface of the trench gate 30 and can relax the electric field concentrated on the bottom surface of the trench gate 30 . In this cross-section, field relief region 13 is separated from body region 15 by drift region 12 and JFET resistance reduction region 14 . However, electric field relaxation region 13 may be connected to body region 15 in a cross section not shown. The electric field relaxation region 13 is formed on the bottom surface of the trench by ion-implanting p-type impurities (for example, aluminum) toward the bottom surface of the trench for forming the trench gate 30 using an ion implantation technique.

ＪＦＥＴ抵抗低減領域１４は、ドリフト領域１２とボディ領域１５の間に設けられており、ドリフト領域１２とボディ領域１５を隔てており、ドリフト領域１２よりもｎ型不純物の濃度が濃い領域である。ＪＦＥＴ抵抗低減領域１４は、隣り合うトレンチゲート３０の間において、一方のトレンチゲート３０の側面から他方のトレンチゲート３０の側面まで伸びている。ＪＦＥＴ抵抗低減領域１４は、イオン注入技術を利用して、半導体基板１０の表面に向けてｎ型不純物（例えば窒素）をイオン注入し、ドリフト領域１２とボディ領域１５の双方に接する位置に形成される。 The JFET resistance reduction region 14 is provided between the drift region 12 and the body region 15 , separates the drift region 12 and the body region 15 , and has a higher n-type impurity concentration than the drift region 12 . The JFET resistance reduction region 14 extends from the side of one trench gate 30 to the side of the other trench gate 30 between adjacent trench gates 30 . The JFET resistance reduction region 14 is formed at a position in contact with both the drift region 12 and the body region 15 by ion-implanting an n-type impurity (for example, nitrogen) toward the surface of the semiconductor substrate 10 using an ion implantation technique. be.

ボディ領域１５は、ＪＦＥＴ抵抗低減領域１４上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１５は、トレンチゲート３０の側面に接している。ボディ領域１５は、イオン注入技術を利用して、半導体基板１０の表面に向けてｐ型不純物（例えばアルミニウム）をイオン注入し、半導体基板１０の表層部に形成される。 The body region 15 is provided on the JFET resistance reduction region 14 and arranged on the surface layer of the semiconductor substrate 10 . Body region 15 is in contact with the side surface of trench gate 30 . The body region 15 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting p-type impurities (for example, aluminum) toward the surface of the semiconductor substrate 10 using an ion implantation technique.

ボディコンタクト領域１６は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する位置に設けられており、ボディ領域１５よりもｐ型不純物の濃度が濃い領域である。ボディコンタクト領域１６は、半導体基板１０の表面１０ｂを被覆するソース電極２４にオーミック接触している。ボディコンタクト領域１６は、イオン注入技術を利用して、半導体基板１０の表面に向けてｐ型不純物（例えばアルミニウム）をイオン注入し、半導体基板１０の表層部に形成される。 The body contact region 16 is provided on the body region 15 , is arranged in the surface layer portion of the semiconductor substrate 10 , is provided at a position exposed to the surface of the semiconductor substrate 10 , and is more p-type than the body region 15 . This is a region with a high impurity concentration. Body contact region 16 is in ohmic contact with source electrode 24 covering surface 10 b of semiconductor substrate 10 . The body contact region 16 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting p-type impurities (for example, aluminum) toward the surface of the semiconductor substrate 10 using an ion implantation technique.

ソース領域１７は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面１０ｂに露出する位置に設けられている。ソース領域１７は、ボディ領域１５によってＪＦＥＴ抵抗低減領域１４から隔てられている。ソース領域１７は、トレンチゲート３０の側面に接している。ソース領域１７は、半導体基板１０の表面１０ｂを被覆するソース電極２４にオーミック接触している。ソース領域１７は、イオン注入技術を利用して、半導体基板１０の表面に向けてｎ型不純物（例えば窒素）をイオン注入し、半導体基板１０の表層部に形成される。 The source region 17 is provided on the body region 15 , arranged in the surface layer portion of the semiconductor substrate 10 , and provided at a position exposed on the surface 10 b of the semiconductor substrate 10 . Source region 17 is separated from JFET resistance reduction region 14 by body region 15 . Source region 17 abuts the side surface of trench gate 30 . Source region 17 is in ohmic contact with source electrode 24 covering surface 10 b of semiconductor substrate 10 . The source region 17 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting n-type impurities (for example, nitrogen) toward the surface of the semiconductor substrate 10 using an ion implantation technique.

ソース領域１７が設けられている位置において、トレンチゲート３０が埋設されているトレンチＴＲの肩部３０ａが曲面化している。トレンチＴＲの肩部３０ａとは、半導体基板１０の表面１０ｂとトレンチゲート３０の側面が交差する部分である。このように、トレンチＴＲの肩部３０ａが曲面化していると、肩部３０ａにおける電界集中が緩和され、ゲート・ソース間漏れ電流が低減される。 At the position where source region 17 is provided, shoulder portion 30a of trench TR in which trench gate 30 is buried is curved. Shoulder portion 30a of trench TR is a portion where surface 10b of semiconductor substrate 10 and the side surface of trench gate 30 intersect. In this manner, when shoulder portion 30a of trench TR is curved, electric field concentration at shoulder portion 30a is alleviated, and leakage current between the gate and source is reduced.

トレンチゲート３０は、半導体基板１０の表面１０ｂから半導体基板１０の深さ方向（紙面上下方向）に沿って伸びており、ゲート絶縁膜３２及びゲート電極３４を有している。トレンチゲート３０は、ソース領域１７とボディ領域１５とＪＦＥＴ抵抗低減領域１４を貫通してドリフト領域１２に達している。ゲート絶縁膜３２は、酸化シリコンである。ゲート電極３４は、ゲート絶縁膜３２で被覆されており、不純物を含むポリシリコンである。 The trench gate 30 extends from the surface 10b of the semiconductor substrate 10 along the depth direction (vertical direction on the paper surface) of the semiconductor substrate 10 and has a gate insulating film 32 and a gate electrode 34 . Trench gate 30 extends through source region 17 , body region 15 , and JFET resistance reduction region 14 to drift region 12 . The gate insulating film 32 is silicon oxide. The gate electrode 34 is covered with the gate insulating film 32 and made of polysilicon containing impurities.

次に、図１を参照し、半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４が接地されていると、半導体装置１はオフである。半導体装置１では、電界緩和領域１３がトレンチゲート３０の底面を覆うように設けられている。このため、トレンチゲート３０の底面のゲート絶縁膜３２における電界集中が緩和され、半導体装置１は高い耐圧を有することができる。 Next, operation of the semiconductor device 1 will be described with reference to FIG. When a positive voltage is applied to the drain electrode 22, the source electrode 24 is grounded, and the gate electrode 34 of the trench gate 30 is grounded, the semiconductor device 1 is off. In the semiconductor device 1 , the electric field relaxation region 13 is provided so as to cover the bottom surface of the trench gate 30 . Therefore, electric field concentration in the gate insulating film 32 on the bottom surface of the trench gate 30 is alleviated, and the semiconductor device 1 can have a high breakdown voltage.

ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４にソース電極２４よりも正となる閾値電圧以上の電圧が印加されていると、半導体装置１はオンである。このとき、ソース領域１７とＪＦＥＴ抵抗低減領域１４を隔てるボディ領域１５のうちのトレンチゲート３０の側面に対向する部分に反転層が形成される。ソース領域１７から供給される電子は、その反転層を経由してＪＦＥＴ抵抗低減領域１４に達する。ＪＦＥＴ抵抗低減領域１４に達した電子は、ＪＦＥＴ抵抗低減領域１４を経由してドリフト領域１２に流れる。このようなＪＦＥＴ抵抗低減領域１４が設けられていると、電界緩和領域１３からドリフト領域１２内に伸びてくる空乏層を迂回するように電流が流れることができる。このため、このような空乏層による抵抗の増加、即ち、ＪＦＥＴ抵抗の増加が抑えられる。このように、半導体装置１は、トレンチゲート３０のピッチ幅が狭い微細化構造に適した構造を有している。 When a positive voltage is applied to the drain electrode 22, the source electrode 24 is grounded, and a voltage equal to or higher than the threshold voltage, which is more positive than the source electrode 24, is applied to the gate electrode 34 of the trench gate 30, the semiconductor device 1 is turned on. is. At this time, an inversion layer is formed in a portion of the body region 15 that separates the source region 17 and the JFET resistance reduction region 14 and faces the side surface of the trench gate 30 . Electrons supplied from the source region 17 reach the JFET resistance reduction region 14 via the inversion layer. Electrons that have reached the JFET resistance reduction region 14 flow into the drift region 12 via the JFET resistance reduction region 14 . When such a JFET resistance reduction region 14 is provided, current can flow so as to bypass the depletion layer extending from the electric field relaxation region 13 into the drift region 12 . Therefore, an increase in resistance due to such a depletion layer, that is, an increase in JFET resistance is suppressed. As described above, the semiconductor device 1 has a structure suitable for a miniaturized structure in which the pitch width of the trench gates 30 is narrow.

次に、半導体装置１の製造方法を説明する。まず、図２に示されるように、ドレイン領域１１とドリフト領域１２とＪＦＥＴ抵抗低減領域１４とボディ領域１５とソース領域１７が半導体基板１０の深さ方向に沿ってこの順で並んでいる半導体基板１０を準備する。ドレイン領域１１が半導体基板１０の裏面１０ａに露出しており、ソース領域１７が半導体基板１０の表面１０ｂに露出している。半導体基板１０の表層部には、ソース領域１７の間にボディコンタクト領域１６も形成されている。この半導体基板１０は、エピタキシャル成長技術を利用して、ドレイン領域１１からドリフト領域１２を結晶成長した後に、イオン注入技術を利用して、半導体基板１０の表面１０ｂに向けてｎ型不純物及びｐ型不純物をイオン注入し、ＪＦＥＴ抵抗低減領域１４とボディ領域１５とボディコンタクト領域１６とソース領域１７を形成することで準備される。 Next, a method for manufacturing the semiconductor device 1 will be described. First, as shown in FIG. 2, a semiconductor substrate in which the drain region 11, the drift region 12, the JFET resistance reduction region 14, the body region 15, and the source region 17 are arranged in this order along the depth direction of the semiconductor substrate 10. Prepare 10. Drain region 11 is exposed on back surface 10 a of semiconductor substrate 10 , and source region 17 is exposed on front surface 10 b of semiconductor substrate 10 . A body contact region 16 is also formed between the source regions 17 in the surface layer portion of the semiconductor substrate 10 . This semiconductor substrate 10 uses an epitaxial growth technique to crystal-grow the drain region 11 and the drift region 12, and then uses an ion implantation technique to add n-type impurities and p-type impurities toward the surface 10b of the semiconductor substrate 10. to form JFET resistance reduction region 14 , body region 15 , body contact region 16 and source region 17 .

次に、図３に示されるように、フォトリソグラフィー技術を利用して、半導体基板１０の表面１０ｂ上にレジスト膜４２をパターニングする。レジスト膜４２は、開口からソース領域１７の一部が露出するようにパターニングされる。次に、異方性ドライエッチング技術を利用して、レジスト膜４２の開口から露出する半導体基板１０の表面１０ｂから半導体基板１０の深さ方向に沿って伸びるトレンチＴＲを形成する（トレンチ形成工程）。トレンチＴＲは、半導体基板１０の表面１０ｂからソース領域１７とボディ領域１５とＪＦＥＴ抵抗低減領域１４を貫通してドリフト領域１２に達するように形成される。なお、トレンチＴＲは、ソース領域１７とボディ領域１５を貫通していればよく、その底面がＪＦＥＴ抵抗低減領域１４内に位置するように形成されてもよい。 Next, as shown in FIG. 3, a resist film 42 is patterned on the front surface 10b of the semiconductor substrate 10 using a photolithographic technique. The resist film 42 is patterned so that part of the source region 17 is exposed through the opening. Next, an anisotropic dry etching technique is used to form a trench TR extending along the depth direction of the semiconductor substrate 10 from the surface 10b of the semiconductor substrate 10 exposed through the opening of the resist film 42 (trench forming step). . Trench TR is formed to reach drift region 12 from surface 10 b of semiconductor substrate 10 through source region 17 , body region 15 and JFET resistance reduction region 14 . Trench TR may be formed so as to pass through source region 17 and body region 15 and have its bottom surface positioned within JFET resistance reduction region 14 .

次に、図４に示されるように、イオン注入技術を利用して、トレンチＴＲの底面に露出するドリフト領域１２に向けてｐ型不純物（例えばアルミニウム）をイオン注入し、ドリフト領域１２上であってトレンチＴＲの底面に露出する電界緩和領域１３を形成する。 Next, as shown in FIG. 4, an ion implantation technique is used to ion-implant p-type impurities (for example, aluminum) toward drift region 12 exposed at the bottom surface of trench TR. to form electric field relaxation region 13 exposed at the bottom surface of trench TR.

次に、図５に示されるように、ＣＶＤ技術を利用して、半導体基板１０の表面１０ｂ、トレンチＴＲの側面と底面を被覆するように、保護膜４４を成膜する（成膜工程）。保護膜４４は、酸化シリコンを材料とする薄膜であり、その厚みが約１００ｎｍである。 Next, as shown in FIG. 5, the CVD technique is used to form a protective film 44 so as to cover the surface 10b of the semiconductor substrate 10 and the side and bottom surfaces of the trench TR (film formation step). The protective film 44 is a thin film made of silicon oxide and has a thickness of about 100 nm.

次に、図６に示されるように、等方性ドライエッチング技術を利用して、保護膜４４の一部をエッチングし、半導体基板１０の表面１０ｂとトレンチＴＲの側面が交差する肩部３０ａを露出させる（第１エッチング工程）。この等方性ドライエッチング工程では、例えばエッチングガスとしてＣＦ４／Ｏ２ガスが用いられる。この等方性ドライエッチング工程では、トレンチＴＲの肩部３０ａを被覆する保護膜４４の角部の曲率が高いことから、その保護膜４４の角部にプラズマが集中することにより、保護膜４４の角部が選択的に除去される。このように、保護膜４４の角部が自己選択的にエッチングされ、トレンチＴＲの肩部３０ａのみが保護膜４４から露出する。 Next, as shown in FIG. 6, an isotropic dry etching technique is used to etch a portion of the protective film 44 to remove a shoulder portion 30a where the surface 10b of the semiconductor substrate 10 and the side surface of the trench TR intersect. exposed (first etching step). In this isotropic dry etching process, for example, CF 4 /O 2 gas is used as an etching gas. In this isotropic dry etching process, since the corners of the protective film 44 covering the shoulder portions 30a of the trenches TR have a large curvature, the plasma is concentrated on the corners of the protective film 44, thereby reducing the thickness of the protective film 44. Corners are selectively removed. Thus, the corner portions of protective film 44 are etched in a self-selective manner, and only shoulder portion 30 a of trench TR is exposed from protective film 44 .

次に、図７に示されるように、等方性ドライエッチング技術を利用して、保護膜４４から露出するトレンチＴＲの肩部３０ａを曲面化する（第２エッチング工程）。この等方性ドライエッチング工程では、例えばエッチングガスとしてＣＦ４／Ｏ２ガスが用いられる。ＣＦ４／Ｏ２ガスによるエッチングレートについては、炭化珪素の半導体基板１０に対するエッチングレートが酸化シリコンの保護膜４４に対するエッチングレートよりも高い。このため、保護膜４４のエッチングを抑えながらトレンチＴＲの肩部３０ａを曲面化することができる。これにより、トレンチＴＲの側面の上部が必要以上にエッチングされることが抑制される。例えば、トレンチＴＲの内面に保護膜４４が被膜されていない状態で等方性ドライエッチングを実施すると、トレンチＴＲの側面が必要以上にエッチングされ、チャネル部へのエッチングダメージ及びチャネル部が傾斜した形態となり、チャネル部の電子移動度の低下が懸念される。本製造方法では、トレンチＴＲの側面が必要以上にエッチングされるのが抑えられているので、このような事態が発生することを防止することができる。 Next, as shown in FIG. 7, an isotropic dry etching technique is used to curve shoulder portion 30a of trench TR exposed from protective film 44 (second etching step). In this isotropic dry etching process, for example, CF 4 /O 2 gas is used as an etching gas. As for the etching rate by the CF 4 /O 2 gas, the etching rate for the semiconductor substrate 10 of silicon carbide is higher than the etching rate for the protective film 44 of silicon oxide. Therefore, shoulder portion 30a of trench TR can be curved while suppressing etching of protective film 44 . This prevents the upper portion of the side surface of trench TR from being etched more than necessary. For example, if isotropic dry etching is performed in a state where the protective film 44 is not coated on the inner surface of the trench TR, the side surface of the trench TR is etched more than necessary, causing etching damage to the channel portion and a sloped configuration of the channel portion. As a result, there is concern about a decrease in electron mobility in the channel portion. In this manufacturing method, since the side surface of trench TR is prevented from being etched more than necessary, it is possible to prevent such a situation from occurring.

なお、上記した第１エッチング工程と第２エッチング工程は、連続した同一工程である。すなわち、同一のＣＤＥ装置及び同一のエッチングガスを用いて連続して実施される。このため、実際には、保護膜４４の角部がエッチングされると同時に、トレンチＴＲの肩部３０ａの曲面化が進行する。この点でも、トレンチＴＲの側面が必要以上にエッチングされることが良好に抑えられている。 Note that the above-described first etching process and second etching process are the same continuous process. That is, they are continuously performed using the same CDE apparatus and the same etching gas. Therefore, actually, the corner portion of protective film 44 is etched, and at the same time, shoulder portion 30a of trench TR is curved. In this respect as well, etching of the side surface of trench TR more than necessary is suppressed satisfactorily.

次に、図８に示されるように、エッチング技術を利用して、トレンチＴＲの内面を被覆する保護膜４４を除去する。次に、ＣＶＤ技術を利用して、そのトレンチＴＲ内にゲート絶縁膜３２を堆積する。次に、ＣＶＤ技術を利用して、ゲート電極３４をトレンチ内に充填する。最後に、半導体基板１０の裏面にドレイン電極２２を成膜し、半導体基板１０の表面にソース電極２４を成膜すると、半導体装置１が完成する。 Next, as shown in FIG. 8, an etching technique is used to remove protective film 44 covering the inner surface of trench TR. Next, using the CVD technique, gate insulating film 32 is deposited in trench TR. Next, the CVD technique is used to fill the trench with the gate electrode 34 . Finally, the drain electrode 22 is formed on the back surface of the semiconductor substrate 10, and the source electrode 24 is formed on the surface of the semiconductor substrate 10, whereby the semiconductor device 1 is completed.

上記製造方法では、トレンチＴＲを曲面化するためだけに保護膜４４を成膜していた。上記製造方法の変形例では、例えば、図４に示す電界緩和領域１３を形成するためのイオン注入工程に先立って、トレンチＴＲの側面にアルミニウムが導入されるのを抑えるための保護膜を成膜することがある。このイオン注入防止用の保護膜を上記の保護膜４４として用いてもよい。これにより、トレンチＴＲを曲面化するためだけに保護膜４４を成膜する必要がなくなり、製造工数が削減される。 In the above-described manufacturing method, protective film 44 is formed only to curve trench TR. In the modification of the above manufacturing method, for example, prior to the ion implantation step for forming the electric field relaxation region 13 shown in FIG. I have something to do. This protective film for preventing ion implantation may be used as the protective film 44 described above. This eliminates the need to form protective film 44 only to curve trench TR, thereby reducing the number of manufacturing steps.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. In addition, the technical elements described in this specification or in the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in this specification or drawings can simultaneously achieve a plurality of purposes, and achieving one of them has technical utility in itself.

１ ：半導体装置
１０ ：半導体基板
１１ ：ドレイン領域
１２ ：ドリフト領域
１３ ：電界緩和領域
１４ ：ＪＦＥＴ抵抗低減領域
１５ ：ボディ領域
１６ ：ボディコンタクト領域
１７ ：ソース領域
２２ ：ドレイン電極
２４ ：ソース電極
３０ ：トレンチゲート
３０ａ ：肩部
３２ ：ゲート絶縁膜
３４ ：ゲート電極 Reference Signs List 1: semiconductor device 10: semiconductor substrate 11: drain region 12: drift region 13: electric field relaxation region 14: JFET resistance reduction region 15: body region 16: body contact region 17: source region 22: drain electrode 24: source electrode 30: Trench gate 30a: shoulder portion 32: gate insulating film 34: gate electrode

Claims (4)

第１導電型のドリフト領域と第２導電型のボディ領域と第１導電型のソース領域が半導体基板の深さ方向に沿ってこの順で並んでいる前記半導体基板の表面から前記ソース領域と前記ボディ領域を貫通して前記深さ方向に伸びるトレンチを形成するトレンチ形成工程と、
前記半導体基板の前記表面及び前記トレンチの内面に保護膜を成膜する成膜工程と、
等方性ドライエッチングを実施し、前記保護膜の一部を選択的にエッチングして前記トレンチの肩部を露出させる第１エッチング工程と、
等方性ドライエッチングを実施し、前記保護膜から露出する前記トレンチの前記肩部を曲面化する第２エッチング工程と、を備え、
前記第２エッチング工程では、前記半導体基板に対するエッチングレートが前記保護膜に対するエッチングレートよりも高い種類のエッチングガスが用いられる、半導体装置の製造方法。 A drift region of a first conductivity type, a body region of a second conductivity type, and a source region of a first conductivity type are arranged in this order along the depth direction of the semiconductor substrate. a trench forming step of forming a trench penetrating the body region and extending in the depth direction;
a film forming step of forming a protective film on the surface of the semiconductor substrate and the inner surface of the trench;
a first etching step of performing isotropic dry etching to selectively etch a portion of the protective film to expose a shoulder portion of the trench;
a second etching step of performing isotropic dry etching to curve the shoulder portion of the trench exposed from the protective film ;
A method of manufacturing a semiconductor device, wherein in the second etching step, an etching gas having a higher etching rate for the semiconductor substrate than for the protective film is used. 前記第１エッチング工程と前記第２エッチング工程が同一工程である、請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein said first etching step and said second etching step are the same step. 前記半導体基板の材料が炭化珪素である、請求項１又は２に記載の半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 1 , wherein the material of said semiconductor substrate is silicon carbide. 第１導電型のドリフト領域と第２導電型のボディ領域と第１導電型のソース領域が半導体基板の深さ方向に沿ってこの順で並んでいる前記半導体基板の表面から前記ソース領域と前記ボディ領域を貫通して前記深さ方向に伸びるトレンチを形成するトレンチ形成工程と、A drift region of a first conductivity type, a body region of a second conductivity type, and a source region of a first conductivity type are arranged in this order along the depth direction of the semiconductor substrate. a trench forming step of forming a trench penetrating the body region and extending in the depth direction;
前記半導体基板の前記表面及び前記トレンチの内面に保護膜を成膜する成膜工程と、a film forming step of forming a protective film on the surface of the semiconductor substrate and the inner surface of the trench;
等方性ドライエッチングを実施し、前記保護膜の一部を選択的にエッチングして前記トレンチの肩部を露出させる第１エッチング工程と、a first etching step of performing isotropic dry etching to selectively etch a portion of the protective film to expose a shoulder portion of the trench;
等方性ドライエッチングを実施し、前記保護膜から露出する前記トレンチの前記肩部を曲面化する第２エッチング工程と、を備え、a second etching step of performing isotropic dry etching to curve the shoulder portion of the trench exposed from the protective film;
前記半導体基板の材料が炭化珪素である、半導体装置の製造方法。A method of manufacturing a semiconductor device, wherein a material of the semiconductor substrate is silicon carbide.
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