JP7192504B2

JP7192504B2 - semiconductor equipment

Info

Publication number: JP7192504B2
Application number: JP2019000956A
Authority: JP
Inventors: 洋平岩橋; 克博朽木; 泰浦上
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-01-08
Filing date: 2019-01-08
Publication date: 2022-12-20
Anticipated expiration: 2039-01-08
Also published as: JP2020113566A

Description

本明細書が開示する技術は、トレンチゲートを備える半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device having a trench gate.

トレンチゲートを備える半導体装置は、半導体基板の一方の主面にｎ型のソース領域とｐ型のボディコンタクト領域を備えている。ソース領域とボディコンタクト領域は、隣り合うトレンチゲートの間に配置されており、層間絶縁膜のコンタクトホールを介してソース電極に接触している。 A semiconductor device having a trench gate has an n-type source region and a p-type body contact region on one main surface of a semiconductor substrate. The source region and the body contact region are arranged between adjacent trench gates and are in contact with the source electrode through contact holes in the interlayer insulating film.

特許文献１に開示される半導体装置は、半導体基板の一方の主面に対して直交する方向から見たときに、トレンチゲートの長手方向に対して直交する方向に伸びているソース領域とボディコンタクト領域を備えている。この半導体装置では、コンタクトホールを形成するためのマスクのマスクずれ（トレンチゲートの長手方向に対して直交する方向におけるマスクずれ）が生じても、コンタクトホールに露出するソース領域とボディコンタクト領域の面積が一定となり、これら領域とソース電極の間で安定したコンタクトが得られることが記載されている。 The semiconductor device disclosed in Patent Document 1 includes a source region and a body contact extending in a direction perpendicular to the longitudinal direction of a trench gate when viewed from a direction perpendicular to one main surface of a semiconductor substrate. have an area. In this semiconductor device, even if mask misalignment (mask misalignment in the direction orthogonal to the longitudinal direction of the trench gate) for forming the contact hole occurs, the area of the source region and the body contact region exposed to the contact hole remains unchanged. is constant and a stable contact is obtained between these regions and the source electrode.

特開２０１２－２３２９１号公報JP 2012-23291 A

特許文献１の技術では、ボディコンタクト領域がトレンチゲートの側面に接触していることから、チャネル面積が低下するという問題がある。このようなチャネル面積の低下を避けるためには、ボディコンタクト領域をトレンチゲートの側面から離れて配置させることが望ましい。しかしながら、トレンチゲートの側面から離れた位置にボディコンタクト領域を形成すると、ボディコンタクト領域を形成するためのマスクのマスクずれ及びコンタクトホールを形成するためのマスクのマスクずれに基づいて半導体装置の電気的特性が変動するという問題がある。例えば、ボディコンタクト領域を形成するためのマスクのマスクずれによってボディコンタクト領域がトレンチゲートの側面に接触して形成されると、チャネル面積が低下し、半導体装置のオン抵抗が増加してしまう。また、コンタクトホールを形成するためのマスクのマスクずれが生じると、ボディコンタクト領域とソース電極の接触面積が変動し、これらの間のコンタクト抵抗が増加してしまう。 The technique of Patent Document 1 has a problem that the channel area is reduced because the body contact region is in contact with the side surface of the trench gate. In order to avoid such a decrease in channel area, it is desirable to dispose the body contact region away from the side surfaces of the trench gate. However, if the body contact region is formed at a position away from the side surface of the trench gate, the electrical damage to the semiconductor device may be adversely affected due to the mask misalignment of the mask for forming the body contact region and the mask misalignment of the mask for forming the contact hole. There is a problem that the characteristics fluctuate. For example, if the body contact region is formed in contact with the side surface of the trench gate due to mask misalignment of the mask for forming the body contact region, the channel area is reduced and the on-resistance of the semiconductor device is increased. Further, when a mask for forming a contact hole is misaligned, the contact area between the body contact region and the source electrode varies, resulting in an increase in contact resistance therebetween.

本願明細書は、ボディコンタクト領域を形成するためのマスクのマスクずれ及びコンタクトホールを形成するためのマスクのマスクずれに抗して電気的特性が安定することができる半導体装置を提供する。 The specification of the present application provides a semiconductor device capable of stabilizing electrical characteristics against mask misalignment of a mask for forming a body contact region and mask misalignment of a mask for forming a contact hole.

本明細書が開示する半導体装置の一実施形態は、半導体基板と、前記半導体基板の一方の主面に設けられており、前記一方の主面に対して直交する方向から見たときに少なくとも一方向に沿って伸びている複数のトレンチゲートと、を備えることができる。前記半導体基板は、隣り合う前記トレンチゲートの間であって前記一方の主面に設けられている第１導電型のソース領域と、隣り合う前記トレンチゲートの間であって前記一方の主面に設けられており、前記ソース領域に隣接して配置されている第２導電型の複数のボディコンタクト領域と、を有することができる。前記複数のボディコンタクト領域の少なくとも一部は、前記一方の主面に対して直交する方向から見たときに、前記トレンチゲートの側面に向けて先細りとなる形態を有している。前記一方の主面に対して直交する方向から見たときに、前記一方の主面のコンタクトホールの形成範囲に含まれる面積が、前記複数のボディコンタクト領域の少なくとも一部と前記複数のボディコンタクト領域の他の少なくとも一部の間で異なっている。ここで、前記複数のボディコンタクト領域の少なくとも一部は、隣り合うトレンチゲートのうちの少なくとも一方のトレンチゲートの側面に向けて先細りとなるように形成されていればよい。また、先細りの形態では、その先端が必ずしも角を有する形態でなくてもよく、全体として前記トレンチゲートの側面に向けて細くなる限りにおいて、その先端が前記トレンチゲートの側面に対して平行な辺であってもよい。 One embodiment of the semiconductor device disclosed in this specification includes a semiconductor substrate and one main surface of the semiconductor substrate, and at least one semiconductor device when viewed from a direction orthogonal to the one main surface. a plurality of trench gates extending along a direction. The semiconductor substrate includes: a source region of a first conductivity type provided on the one main surface between the adjacent trench gates; and a source region on the one main surface between the adjacent trench gates. a plurality of body contact regions of a second conductivity type provided and positioned adjacent to the source region. At least part of the plurality of body contact regions has a shape tapered toward the side surface of the trench gate when viewed in a direction perpendicular to the one main surface. When viewed in a direction orthogonal to the one main surface, an area included in a contact hole formation range on the one main surface is equal to at least part of the plurality of body contact regions and the plurality of body contacts. Distinct among at least other portions of the region. Here, at least part of the plurality of body contact regions may be formed so as to taper toward the side surface of at least one of the adjacent trench gates. In addition, in the tapered form, the tip does not necessarily have a corner, and as long as the tip is tapered toward the side surface of the trench gate as a whole, the edge is parallel to the side surface of the trench gate. may be

上記実施形態の半導体装置では、前記複数のボディコンタクト領域の少なくとも一部が、前記一方の主面に対して直交する方向から見たときに、前記トレンチゲートの側面に向けて先細りとなる形態を有している。このため、前記複数のボディコンタクト領域を形成するためのマスクのマスクずれが生じても、前記ボディコンタクト領域と前記トレンチゲートの側面の接触面積が急激に増加することが抑えられ、前記半導体装置の電気的特性が急激に変動することが抑えられる。さらに、上記実施形態の半導体装置では、前記一方の主面に対して直交する方向から見たときに、前記一方の主面のコンタクトホールの形成範囲に含まれる面積が、前記複数のボディコンタクト領域の少なくとも一部と前記複数のボディコンタクト領域の他の少なくとも一部の間で異なっている。このため、前記コンタクトホールを形成するためのマスクのマスクずれが生じても、前記コンタクトホールに露出する前記複数のボディコンタクト領域の面積が急激に変動することが抑えられ、前記半導体装置の電気的特性が急激に変動することが抑えられる。 In the semiconductor device of the above embodiment, at least part of the plurality of body contact regions is tapered toward the side surface of the trench gate when viewed in a direction orthogonal to the one main surface. have. Therefore, even if a mask for forming the plurality of body contact regions is misaligned, the contact area between the body contact regions and the side surfaces of the trench gates is prevented from increasing sharply, thereby improving the semiconductor device. A sudden change in electrical characteristics can be suppressed. Furthermore, in the semiconductor device of the above-described embodiment, when viewed from a direction orthogonal to the one main surface, the area included in the formation range of the contact holes on the one main surface is equal to the plurality of body contact regions. and at least another portion of the plurality of body contact regions. Therefore, even if a mask for forming the contact holes is misaligned, the areas of the plurality of body contact regions exposed to the contact holes can be prevented from changing abruptly. Abrupt changes in characteristics can be suppressed.

本実施形態の半導体装置の要部断面図を模式的に示しており、図２のI-I線に対応した要部断面図である。FIG. 3 schematically shows a cross-sectional view of the essential parts of the semiconductor device of the present embodiment, and is a cross-sectional view of the essential parts corresponding to line I-I of FIG. 2 . 本実施形態の半導体装置の要部平面図を模式的に示しており、半導体基板の表面上に設けられている層間絶縁膜及びソース電極を取り除いた要部平面図である。FIG. 2 is a schematic plan view of the essential parts of the semiconductor device of the present embodiment, with the interlayer insulating film and the source electrode provided on the surface of the semiconductor substrate removed. 図２に対応した要部平面図を模式的に示しており、複数のボディコンタクト領域を形成するためのマスクのマスクずれが生じた場合の要部平面図である。FIG. 3 schematically shows a plan view of a main part corresponding to FIG. 2, and is a plan view of the main part when mask misalignment occurs in a mask for forming a plurality of body contact regions. 図２に対応した要部平面図を模式的に示しており、複数のボディコンタクト領域を形成するためのマスクのマスクずれ及びコンタクトホールを形成するためのマスクのマスクずれの双方が生じた場合の要部平面図である。FIG. 3 schematically shows a plan view of a main part corresponding to FIG. 2, showing a case where both mask misalignment of a mask for forming a plurality of body contact regions and mask misalignment of a mask for forming contact holes occur. It is a principal part top view. 本実施形態の半導体装置の変形例の要部平面図を模式的に示しており、半導体基板の表面上に設けられている層間絶縁膜及びソース電極を取り除いた要部平面図である。FIG. 10 is a schematic plan view of a main part of a modified example of the semiconductor device of the present embodiment, and is a plan view of the main part from which an interlayer insulating film and a source electrode provided on the surface of the semiconductor substrate are removed. 本実施形態の半導体装置の変形例の要部平面図を模式的に示しており、半導体基板の表面上に設けられている層間絶縁膜及びソース電極を取り除いた要部平面図である。FIG. 10 is a schematic plan view of a main part of a modified example of the semiconductor device of the present embodiment, and is a plan view of the main part from which an interlayer insulating film and a source electrode provided on the surface of the semiconductor substrate are removed. 本実施形態の半導体装置の変形例の要部平面図を模式的に示しており、半導体基板の表面上に設けられている層間絶縁膜及びソース電極を取り除いた要部平面図である。FIG. 10 is a schematic plan view of a main part of a modified example of the semiconductor device of the present embodiment, and is a plan view of the main part from which an interlayer insulating film and a source electrode provided on the surface of the semiconductor substrate are removed. 本実施形態の半導体装置の変形例の要部平面図を模式的に示しており、半導体基板の表面上に設けられている層間絶縁膜及びソース電極を取り除いた要部平面図である。FIG. 10 is a schematic plan view of a main part of a modified example of the semiconductor device of the present embodiment, and is a plan view of the main part from which an interlayer insulating film and a source electrode provided on the surface of the semiconductor substrate are removed.

図１に示されるように、半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称されるパワー半導体素子であり、半導体基板１０、半導体基板１０の裏面１０ａを被覆するドレイン電極２２、半導体基板１０の表面１０ｂを被覆するソース電極２４及び半導体基板１０の表層部に設けられている複数のトレンチゲート３０を備えている。図２に示されるように、複数のトレンチゲート３０の各々は、半導体基板１０の表面１０ｂに対して直交する方向から見たときに（以下、「平面視したときに」という）、一方向（この例では、ｙ方向）に沿って伸びている。このように、複数のトレンチゲート３０は、ストライプ状に配置されている。 As shown in FIG. 1, a semiconductor device 1 is a power semiconductor element called a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and includes a semiconductor substrate 10, a drain electrode 22 covering a back surface 10a of the semiconductor substrate 10, a semiconductor A source electrode 24 covering the surface 10 b of the substrate 10 and a plurality of trench gates 30 provided on the surface layer of the semiconductor substrate 10 are provided. As shown in FIG. 2, each of the plurality of trench gates 30 is oriented in one direction (hereinafter referred to as "plan view") when viewed from a direction perpendicular to the surface 10b of the semiconductor substrate 10. In this example, it extends along the y-direction). Thus, a plurality of trench gates 30 are arranged in stripes.

図１に示されるように、半導体基板１０は、炭化珪素（ＳｉＣ）を材料とする基板であり、ｎ⁺型のドレイン領域１１、ｎ型のドリフト領域１２、ｐ型の電界緩和領域１３、ｎ⁺型のＪＦＥＴ抵抗低減領域１４、ｐ型のボディ領域１５、ｎ⁺型のソース領域１６及びｐ⁺型のボディコンタクト領域１７を有している。 As shown in FIG. 1, a semiconductor substrate 10 is a substrate made of silicon carbide (SiC), and includes an n ⁺ -type drain region 11, an n-type drift region 12, a p-type electric field relaxation region 13, an n It has a ⁺ type JFET resistance reduction region 14 , a p type body region 15 , an n ⁺ type source region 16 and a p ⁺ type body contact region 17 .

ドレイン領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面１０ａに露出するように設けられている。ドレイン領域１１は、後述するドリフト領域１２がエピタキシャル成長するための下地基板でもある。ドレイン領域１１は、半導体基板１０の裏面１０ａを被覆するドレイン電極２２にオーミック接触している。 The drain region 11 is arranged in the back layer portion of the semiconductor substrate 10 and provided so as to be exposed to the back surface 10 a of the semiconductor substrate 10 . The drain region 11 is also a base substrate for epitaxial growth of the drift region 12, which will be described later. The drain region 11 is in ohmic contact with a drain electrode 22 covering the back surface 10 a of the semiconductor substrate 10 .

ドリフト領域１２は、ドレイン領域１１上に設けられている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。ドリフト領域１２の不純物濃度は、半導体基板１０の厚み方向に一定である。 Drift region 12 is provided on drain region 11 . The drift region 12 is formed by crystal growth from the surface of the drain region 11 using an epitaxial growth technique. The impurity concentration of drift region 12 is constant in the thickness direction of semiconductor substrate 10 .

電界緩和領域１３は、トレンチゲート３０の底面を覆うように設けられており、トレンチゲート３０の底面に集中する電界を緩和することができる。この断面では、電界緩和領域１３がドリフト領域１２及びＪＦＥＴ抵抗低減領域１４によってボディ領域１５から隔てられている。しかしながら、図示しない断面において、電界緩和領域１３がボディ領域１５に接続されていてもよい。電界緩和領域１３は、イオン注入技術を利用して、トレンチゲート３０を形成するためのトレンチの底面に向けてアルミニウムをイオン注入し、そのトレンチの底面に形成される。 The electric field relaxation region 13 is provided so as to cover the bottom surface of the trench gate 30 and can relax the electric field concentrated on the bottom surface of the trench gate 30 . In this cross-section, field relief region 13 is separated from body region 15 by drift region 12 and JFET resistance reduction region 14 . However, electric field relaxation region 13 may be connected to body region 15 in a cross section not shown. The electric field relaxation region 13 is formed on the bottom surface of the trench by ion-implanting aluminum toward the bottom surface of the trench for forming the trench gate 30 using an ion implantation technique.

ＪＦＥＴ抵抗低減領域１４は、ドリフト領域１２とボディ領域１５の間に設けられており、ドリフト領域１２とボディ領域１５を隔てており、ドリフト領域１２よりもｎ型不純物の濃度が濃い領域である。ＪＦＥＴ抵抗低減領域１４は、隣り合うトレンチゲート３０の間において、一方のトレンチゲート３０の側面から他方のトレンチゲート３０の側面まで伸びている。ＪＦＥＴ抵抗低減領域１４は、イオン注入技術を利用して、半導体基板１０の表面１０ｂに向けて窒素をイオン注入し、ドリフト領域１２とボディ領域１５の双方に接する位置に形成される。 The JFET resistance reduction region 14 is provided between the drift region 12 and the body region 15 , separates the drift region 12 and the body region 15 , and has a higher n-type impurity concentration than the drift region 12 . The JFET resistance reduction region 14 extends from the side of one trench gate 30 to the side of the other trench gate 30 between adjacent trench gates 30 . The JFET resistance reduction region 14 is formed at a position in contact with both the drift region 12 and the body region 15 by implanting nitrogen ions toward the surface 10 b of the semiconductor substrate 10 using an ion implantation technique.

ボディ領域１５は、ＪＦＥＴ抵抗低減領域１４上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１５は、隣り合うトレンチゲート３０の間において、一方のトレンチゲート３０の側面から他方のトレンチゲート３０の側面まで伸びている。ボディ領域１５は、イオン注入技術を利用して、半導体基板１０の表面１０ｂに向けてアルミニウムをイオン注入し、半導体基板１０の表層部に形成される。 The body region 15 is provided on the JFET resistance reduction region 14 and arranged in the surface layer portion of the semiconductor substrate 10 . Body region 15 extends from the side surface of one trench gate 30 to the side surface of the other trench gate 30 between adjacent trench gates 30 . The body region 15 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting aluminum toward the surface 10b of the semiconductor substrate 10 using an ion implantation technique.

ソース領域１６は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面１０ｂに露出している。ソース領域１６は、ボディ領域１５によってＪＦＥＴ抵抗低減領域１４から隔てられている。ソース領域１６は、隣り合うトレンチゲート３０の間に配置されており、トレンチゲート３０の側面に接している。ソース領域１６は、半導体基板１０の表面１０ｂ上に設けられている層間絶縁膜３６に形成されているコンタクトホール３６ａに露出しており、そのコンタクトホール３６ａを介して半導体基板１０の表面１０ｂを被覆するソース電極２４にオーミック接触している。ソース領域１６は、イオン注入技術を利用して、半導体基板１０の表面１０ｂに向けて窒素をイオン注入し、半導体基板１０の表層部に形成される。 The source region 16 is provided on the body region 15 , is arranged in the surface layer portion of the semiconductor substrate 10 , and is exposed to the surface 10 b of the semiconductor substrate 10 . Source region 16 is separated from JFET resistance reduction region 14 by body region 15 . The source regions 16 are arranged between adjacent trench gates 30 and are in contact with the side surfaces of the trench gates 30 . The source region 16 is exposed in a contact hole 36a formed in an interlayer insulating film 36 provided on the surface 10b of the semiconductor substrate 10, and covers the surface 10b of the semiconductor substrate 10 through the contact hole 36a. It is in ohmic contact with the source electrode 24 . The source region 16 is formed in the surface layer portion of the semiconductor substrate 10 by implanting nitrogen ions toward the surface 10b of the semiconductor substrate 10 using an ion implantation technique.

ボディコンタクト領域１７は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面１０ｂに露出しており、ボディ領域１５よりもｐ型不純物の濃度が濃い領域である。ボディコンタクト領域１７は、隣り合うトレンチゲート３０の間に配置されており、ソース領域１６に隣接している。ボディコンタクト領域１７も、層間絶縁膜３６のコンタクトホール３６ａに露出しており、そのコンタクトホール３６ａを介してソース電極２４にオーミック接触している。ボディコンタクト領域１７は、イオン注入技術を利用して、半導体基板１０の表面１０ｂに向けてアルミニウムをイオン注入し、半導体基板１０の表層部に形成される。 The body contact region 17 is provided on the body region 15 , is arranged in the surface layer portion of the semiconductor substrate 10 , is exposed to the surface 10 b of the semiconductor substrate 10 , and has a p-type impurity concentration higher than that of the body region 15 . is the dark region. Body contact regions 17 are located between adjacent trench gates 30 and adjoin source regions 16 . Body contact region 17 is also exposed in contact hole 36a of interlayer insulating film 36, and is in ohmic contact with source electrode 24 through contact hole 36a. The body contact region 17 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting aluminum toward the surface 10b of the semiconductor substrate 10 using an ion implantation technique.

図２に示されるように、隣り合うトレンチゲート３０の間に複数のボディコンタクト領域１７が配置されている。複数のボディコンタクト領域１７の各々は、平面視したときに、同一形態であって矩形状の形態を有しており、２組の対頂点のうちの一方の組がトレンチゲート３０の長手方向に沿って対向するように配置（対頂点の組を結ぶ線がトレンチゲート３０の長手方向に対して平行となるように配置）されており、２組の対頂点のうちの他方の組がトレンチゲート３０の長手方向に対して直交する方向に沿って対向するように配置（対頂点の組を結ぶ線がトレンチゲート３０の長手方向に対して直交するように配置）されている。このため、複数のボディコンタクト領域１７の各々は、平面視したときに、トレンチゲート３０の側面に向けて先細りの形態を有している。なお、この例では、複数のボディコンタクト領域１７の各々が矩形状であるが、この例に代えて、他の形態、例えばひし形であってもよい。この場合、２組の対頂点のうちの鋭角となる組がトレンチゲート３０の長手方向に対して直交する方向に沿って対向するように配置されていてもよい。 As shown in FIG. 2, a plurality of body contact regions 17 are arranged between adjacent trench gates 30 . Each of the plurality of body contact regions 17 has the same shape and has a rectangular shape when viewed from above, and one pair of two pairs of paired vertexes extends in the longitudinal direction of the trench gate 30 . (the line connecting the pairs of vertices is arranged parallel to the longitudinal direction of the trench gate 30), and the other pair of the two pairs of vertices is the trench gate. The trench gates 30 are arranged so as to face each other along the direction perpendicular to the longitudinal direction of the trench gate 30 (the line connecting the paired vertices is arranged perpendicular to the longitudinal direction of the trench gate 30). Therefore, each of the plurality of body contact regions 17 has a tapered shape toward the side surface of the trench gate 30 when viewed in plan. In this example, each of the plurality of body contact regions 17 has a rectangular shape, but instead of this example, it may have another shape such as a rhombus. In this case, of the two pairs of paired vertices, the pair forming an acute angle may be arranged so as to face each other along the direction perpendicular to the longitudinal direction of the trench gate 30 .

図２に示される破線は、層間絶縁膜３６に形成されているコンタクトホール３６ａの形成範囲を示している。複数のボディコンタクト領域１７は、トレンチゲート３０の長手方向に沿って平行となるように整列していないことから、コンタクトホール３６ａの形成範囲に含まれる面積が、隣り合うボディコンタクト領域１７の間で異なっている。例えば、符号１７ａで示されるボディコンタクト領域は、コンタクトホール３６ａの形成範囲に含まれる面積が比較的に大きい。そのボディコンタクト領域１７ａに隣り合う符号１７ｂのボディコンタクト領域は、コンタクトホール３６ａの形成範囲に含まれる面積が比較的に小さい。 A dashed line shown in FIG. 2 indicates a formation range of the contact hole 36a formed in the interlayer insulating film 36. As shown in FIG. Since the plurality of body contact regions 17 are not aligned parallel to each other along the longitudinal direction of the trench gate 30, the area included in the formation range of the contact hole 36a is the area between the adjacent body contact regions 17. different. For example, the body contact region indicated by reference numeral 17a has a relatively large area included in the forming range of the contact hole 36a. A body contact region 17b adjacent to body contact region 17a has a relatively small area included in the formation range of contact hole 36a.

トレンチゲート３０は、半導体基板１０の表面１０ｂから半導体基板１０の深さ方向（紙面上下方向）に沿って伸びており、ゲート絶縁膜３２及びゲート電極３４を有している。トレンチゲート３０は、ソース領域１６とボディ領域１５とＪＦＥＴ抵抗低減領域１４を貫通してドリフト領域１２に達している。ゲート絶縁膜３２は、酸化シリコンである。ゲート電極３４は、ゲート絶縁膜３２で被覆されており、不純物を含むポリシリコンである。 The trench gate 30 extends from the surface 10b of the semiconductor substrate 10 along the depth direction (vertical direction on the paper surface) of the semiconductor substrate 10 and has a gate insulating film 32 and a gate electrode 34 . Trench gate 30 extends through source region 16 , body region 15 , and JFET resistance reduction region 14 to drift region 12 . The gate insulating film 32 is silicon oxide. The gate electrode 34 is covered with the gate insulating film 32 and made of polysilicon containing impurities.

次に、図１を参照し、半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４が接地されていると、半導体装置１はオフである。半導体装置１では、電界緩和領域１３がトレンチゲート３０の底面を覆うように設けられている。このため、トレンチゲート３０の底面のゲート絶縁膜３２における電界集中が緩和され、半導体装置１は高い耐圧を有することができる。 Next, operation of the semiconductor device 1 will be described with reference to FIG. The semiconductor device 1 is off when a positive voltage is applied to the drain electrode 22, the source electrode 24 is grounded, and the gate electrode 34 of the trench gate 30 is grounded. In the semiconductor device 1 , the electric field relaxation region 13 is provided so as to cover the bottom surface of the trench gate 30 . Therefore, electric field concentration in the gate insulating film 32 on the bottom surface of the trench gate 30 is alleviated, and the semiconductor device 1 can have a high breakdown voltage.

ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４にソース電極２４よりも正となる閾値電圧以上の電圧が印加されていると、半導体装置１はオンである。このとき、ソース領域１６とＪＦＥＴ抵抗低減領域１４を隔てるボディ領域１５のうちのトレンチゲート３０の側面に対向する部分に反転層が形成される。ソース領域１６から供給される電子は、その反転層を経由してＪＦＥＴ抵抗低減領域１４に達する。ＪＦＥＴ抵抗低減領域１４に達した電子は、ＪＦＥＴ抵抗低減領域１４を経由してドリフト領域１２に流れる。このようなＪＦＥＴ抵抗低減領域１４が設けられていると、電界緩和領域１３からドリフト領域１２内に伸びてくる空乏層を迂回するように電流が流れることができる。このため、このような空乏層による抵抗の増加、即ち、ＪＦＥＴ抵抗の増加が抑えられる。このように、半導体装置１は、トレンチゲート３０のピッチ幅が狭い微細化構造に適した構造を有している。 When a positive voltage is applied to the drain electrode 22, the source electrode 24 is grounded, and a voltage equal to or higher than the threshold voltage, which is more positive than the source electrode 24, is applied to the gate electrode 34 of the trench gate 30, the semiconductor device 1 is turned on. is. At this time, an inversion layer is formed in a portion of the body region 15 that separates the source region 16 and the JFET resistance reduction region 14 and faces the side surface of the trench gate 30 . Electrons supplied from the source region 16 reach the JFET resistance reduction region 14 via the inversion layer. Electrons that have reached the JFET resistance reduction region 14 flow into the drift region 12 via the JFET resistance reduction region 14 . When such a JFET resistance reduction region 14 is provided, current can flow so as to bypass the depletion layer extending from the electric field relaxation region 13 into the drift region 12 . Therefore, an increase in resistance due to such a depletion layer, that is, an increase in JFET resistance is suppressed. As described above, the semiconductor device 1 has a structure suitable for a miniaturized structure in which the pitch width of the trench gates 30 is narrow.

図３に、複数のボディコンタクト領域１７を形成するためのマスクのマスクずれにより、複数のボディコンタクト領域１７がｘ軸方向の正の向きに位置ずれして形成された場合を示す。この場合、図３の円状破線で囲まれた部分で示されるように、ボディコンタクト領域１７の一部がトレンチゲート３０の側面に接触して形成されてしまう。このように、ボディコンタクト領域１７がトレンチゲート３０の側面に接触すると、その部分のチャネルが消失し、チャネル面積が減少する。このようなチャネル面積の減少により、半導体装置１のオン抵抗の増大が懸念される。しかしながら、本実施形態の半導体装置１では、複数のボディコンタクト領域１７の各々が、トレンチゲート３０の側面に向けて先細りに形成されている。このため、マスクずれによって複数のボディコンタクト領域１７が位置ずれして形成されたとしても、ボディコンタクト領域１７とトレンチゲート３０の側面の接触面積が急激に増加することが抑えられ、オン抵抗が急激に増加することが抑えられる。 FIG. 3 shows a case where a plurality of body contact regions 17 are misaligned in the positive x-axis direction due to mask misalignment of a mask for forming the plurality of body contact regions 17 . In this case, a part of the body contact region 17 is formed in contact with the side surface of the trench gate 30 as indicated by the portion surrounded by the circular dashed line in FIG. As described above, when the body contact region 17 contacts the side surface of the trench gate 30, the channel in that portion disappears and the channel area is reduced. There is concern that the on-resistance of the semiconductor device 1 may increase due to such a decrease in channel area. However, in the semiconductor device 1 of this embodiment, each of the plurality of body contact regions 17 is tapered toward the side surface of the trench gate 30 . Therefore, even if a plurality of body contact regions 17 are formed with displacement due to mask misalignment, the contact area between the body contact regions 17 and the side surfaces of the trench gate 30 can be prevented from increasing sharply, and the on-resistance can be sharply increased. increase is suppressed.

図４に、複数のボディコンタクト領域１７を形成するためのマスクのマスクずれにより、複数のボディコンタクト領域１７がｘ軸方向の正の向きに位置ずれして形成された場合に加えて、コンタクトホール３６ａを形成するためのマスクのマスクずれにより、コンタクトホール３６ａの形成範囲がｘ軸方向の負の向きに位置ずれして形成された場合を示す。例えば、複数のボディコンタクト領域１７がトレンチゲート３０の長手方向に沿って平行に整列している場合、コンタクトホール３６ａの形成範囲が位置ずれしたときに、コンタクトホール３６ａの形成範囲に露出する複数のボディコンタクト領域１７の面積が急激に変動し、複数のボディコンタクト領域１７とソース電極２４のコンタクト抵抗が急激に変動してしまう。しかしながら、本実施形態の半導体装置１では、コンタクトホール３６ａの形成範囲に含まれる面積が隣り合うボディコンタクト領域１７の間で異なるように、
複数のボディコンタクト領域１７が配置されている。このため、マスクずれによってコンタクトホール３６ａが位置ずれして形成されたとしても、コンタクトホール３６ａの形成範囲に露出する複数のボディコンタクト領域１７の面積が急激に変動することが抑えられ、複数のボディコンタクト領域１７とソース電極２４のコンタクト抵抗が急激に変動することが抑えられる。 FIG. 4 shows a case in which a plurality of body contact regions 17 are misaligned in the positive direction of the x-axis due to mask misalignment of the mask for forming the plurality of body contact regions 17. A case is shown in which the formation range of the contact hole 36a is shifted in the negative x-axis direction due to mask misalignment of the mask for forming the contact hole 36a. For example, when a plurality of body contact regions 17 are aligned in parallel along the longitudinal direction of the trench gate 30, when the formation range of the contact hole 36a is displaced, a plurality of contact holes 36a are exposed in the formation range of the contact hole 36a. The area of the body contact regions 17 abruptly fluctuates, and the contact resistance between the plurality of body contact regions 17 and the source electrode 24 abruptly fluctuates. However, in the semiconductor device 1 of the present embodiment, the area included in the formation range of the contact hole 36a is different between adjacent body contact regions 17.
A plurality of body contact regions 17 are arranged. Therefore, even if the contact holes 36a are misaligned due to mask misalignment, the areas of the plurality of body contact regions 17 exposed in the formation range of the contact holes 36a are prevented from being rapidly changed, and the plurality of body contact regions 17 are prevented from changing rapidly. A rapid change in the contact resistance between the contact region 17 and the source electrode 24 can be suppressed.

（変形例）
上記実施形態では、コンタクトホール３６ａの形成範囲に含まれる面積が隣り合うボディコンタクト領域１７の間で異なるように、複数のボディコンタクト領域１７が配置されていた。この例に代えて、図５に示されるように、コンタクトホール３６ａの形成範囲に含まれる面積が、隣り合うボディコンタクト領域１７の間で一致するグループと、隣り合うボディコンタクト領域１７の間で異なるグループが存在していてもよい。コンタクトホール３６ａの形成範囲に含まれる面積が隣り合うボディコンタクト領域１７の間で一致するグループは、コンタクトホール３６ａを形成するためのマスクのマスクずれが生じないときのコンタクトホール３６ａの形成範囲に含まれるように配置されている。この例でも、上記実施形態と同様の作用効果を奏することができる。また、この例では、コンタクトホール３６ａを形成するためのマスクのマスクずれが生じないときに、複数のボディコンタクト領域１７とソース電極２４の接触面積を大きく確保することができるので、これらの間のコンタクト抵抗を低くすることができる。 (Modification)
In the above-described embodiment, the plurality of body contact regions 17 are arranged such that the area included in the formation range of the contact hole 36a is different between adjacent body contact regions 17 . Instead of this example, as shown in FIG. 5, the area included in the formation range of the contact hole 36a is the same group between the adjacent body contact regions 17 and is different between the adjacent body contact regions 17. Groups may exist. A group of adjacent body contact regions 17 having the same area included in the formation range of contact hole 36a is included in the formation range of contact hole 36a when there is no mask shift of the mask for forming contact hole 36a. are placed so that they can be Even in this example, the same effects as those of the above-described embodiment can be obtained. Further, in this example, a large contact area can be secured between the plurality of body contact regions 17 and the source electrode 24 when the mask for forming the contact hole 36a is not misaligned. Contact resistance can be lowered.

上記実施形態では、複数のボディコンタクト領域１７が、平面視したときに、矩形状の形態を有していた。この例に代えて、図６に示されるように、複数のボディコンタクト領域１７が楕円形状であってもよい。また、図７に示されるように、複数のボディコンタクト領域１７が三角形状であってもよい。これらの例でも、上記実施形態と同様の作用効果を奏することができる。 In the above embodiment, the plurality of body contact regions 17 had a rectangular shape when viewed from above. Alternatively, as shown in FIG. 6, the plurality of body contact regions 17 may be elliptical. Also, as shown in FIG. 7, the plurality of body contact regions 17 may be triangular. These examples can also achieve the same effects as the above embodiments.

上記実施形態では、複数のボディコンタクト領域１７の各々が、平面視したときに、トレンチゲート３０の側面に向けて先細りの形態を有していた。この例に代えて、図８に示されるように、複数のボディコンタクト領域１７のうちの一部が、トレンチゲート３０の側面に向けて先細りの形態でなくてもよい。この例でも、上記実施形態と同様の作用効果を奏することができる。 In the above embodiment, each of the plurality of body contact regions 17 has a tapered form toward the side surface of the trench gate 30 when viewed in plan. Instead of this example, as shown in FIG. 8, some of the body contact regions 17 may not be tapered toward the side surfaces of the trench gate 30 . Even in this example, the same effects as those of the above-described embodiment can be obtained.

上記実施形態では、半導体基板の材料に炭化珪素が用いられた場合を例示した。本明細書が開示する技術は、様々な種類の半導体基板に適用可能であり、例えばシリコン、窒化ガリウムなどの半導体基板に適用可能である。また、上記実施形態では、半導体装置がＭＯＳＦＥＴの場合を例示した。本明細書が開示する技術は、他の種類の半導体装置にも適用可能であり、例えばＩＧＢＴにも適用可能である。 In the above embodiment, the case where silicon carbide is used as the material of the semiconductor substrate is exemplified. The technology disclosed in this specification can be applied to various types of semiconductor substrates, for example, semiconductor substrates such as silicon and gallium nitride. Moreover, in the above embodiments, the semiconductor device is a MOSFET. The technology disclosed in this specification can also be applied to other types of semiconductor devices, such as IGBTs.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. In addition, the technical elements described in this specification or in the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in this specification or drawings can simultaneously achieve a plurality of purposes, and achieving one of them has technical utility in itself.

１：半導体装置
１０：半導体基板
１１：ドレイン領域
１２：ドリフト領域
１３：電界緩和領域
１４：ＪＦＥＴ抵抗低減領域
１５：ボディ領域
１６：ソース領域
１７：ボディコンタクト領域
２２：ドレイン電極
２４：ソース電極
３０：トレンチゲート
３２：ゲート絶縁膜
３４：ゲート電極 Reference Signs List 1: semiconductor device 10: semiconductor substrate 11: drain region 12: drift region 13: electric field relaxation region 14: JFET resistance reduction region 15: body region 16: source region 17: body contact region 22: drain electrode 24: source electrode 30: Trench gate 32: gate insulating film 34: gate electrode

Claims

a semiconductor substrate;
and a plurality of trench gates provided on one main surface of the semiconductor substrate and extending along at least one direction when viewed from a direction perpendicular to the one main surface. ,
The semiconductor substrate is
a first conductivity type source region provided on the one main surface between the adjacent trench gates;
a plurality of body contact regions of a second conductivity type provided on the one main surface between the adjacent trench gates and arranged adjacent to the source region;
at least a part of the plurality of body contact regions has a shape tapered toward a side surface of the trench gate when viewed from a direction orthogonal to the one main surface;
When viewed in a direction orthogonal to the one main surface, an area included in a contact hole formation range on the one main surface is equal to at least part of the plurality of body contact regions and the plurality of body contacts. is different between at least some other part of the domain, and
When viewed from a direction orthogonal to the one main surface, the formation range of the contact holes on the one main surface extends parallel to the at least one direction in which the plurality of trench gates extend. and
one of the plurality of body contact regions arranged adjacent to each other along the at least one direction in which the plurality of trench gates extend when viewed in a direction perpendicular to the one main surface; are aligned in parallel with the at least one direction in which the plurality of trench gates extend, and the areas included in the formation range of the contact holes on the one main surface are the same. A semiconductor device in which things exist .