KR20190100598A - Power semiconductor having improved channel mobility - Google Patents

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KR20190100598A
KR20190100598A KR1020180020353A KR20180020353A KR20190100598A KR 20190100598 A KR20190100598 A KR 20190100598A KR 1020180020353 A KR1020180020353 A KR 1020180020353A KR 20180020353 A KR20180020353 A KR 20180020353A KR 20190100598 A KR20190100598 A KR 20190100598A
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박태수
김우택
양창헌
김준현
정은식
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주식회사 예스파워테크닉스
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Abstract

The present invention relates to a power semiconductor. The power semiconductor comprises: a semiconductor substrate made of silicon carbide; a first conductive drift layer formed on the upper part of the semiconductor substrate; a plurality of second conductive wells separated from the upper surface of the first conductive drift layer; a plurality of first conductive sources formed on the upper surface of the second conductive wells; a trench gate positioned between the separated second conductive wells and extended into the first conductive drift layer; an insulation film covering the side surfaces and the lower surface of the trench gate; and a channel positioned between the side surface of the second conductive well and the outer side surface of the insulation film.

Description

향상된 채널 이동도를 갖는 전력 반도체 및 그 제조 방법{Power semiconductor having improved channel mobility}Power semiconductor having improved channel mobility and a method of manufacturing the same

본 발명은 전력 반도체에 관한 것이다.The present invention relates to a power semiconductor.

전력 반도체는, 전극에 인가된 제어 전압에 의해 순방향으로 전류를 흐르게 한다. 전력 반도체는, 전력 변환, 모터 등과 같이 고전압 및 대전류가 필요한 분야에 주로 이용된다. 일반적인 전력 반도체는, 전극이 대향하는 평면에 배치된 구조를 가지기 때문에, 전류가 두께 방향, 즉, 수직 방향으로 흐른다. 트렌치 게이트형 전력 반도체는, 트렌치 게이트에 접한 P 웰의 측면에 형성된 채널을 통해 전자가 이동한다. 그러나 P 웰에 형성된 채널을 통과할 때, 전자의 이동도는 높지 않기 때문에 스위칭 특성을 향상시킬 필요가 있다.The power semiconductor causes current to flow in the forward direction by the control voltage applied to the electrode. Power semiconductors are mainly used in fields requiring high voltage and high current, such as power conversion and motors. Since a general power semiconductor has a structure in which electrodes are arranged in opposing planes, current flows in the thickness direction, that is, in the vertical direction. In the trench gate type power semiconductor, electrons move through a channel formed on the side of the P well in contact with the trench gate. However, when passing through the channel formed in the P well, the mobility of the electrons is not high, it is necessary to improve the switching characteristics.

본 발명은, 채널 이동도를 향상시킬 수 있는 전력 반도체를 제안하고자 한다.An object of the present invention is to propose a power semiconductor capable of improving channel mobility.

본 발명에 따른 일 실시예는 전력 반도체를 제공한다. 전력 반도체는, 실리콘 카바이드로 형성된 반도체 기판, 상기 반도체 기판의 상부에 형성된 제1 도전형 드리프트층, 상기 제1 도전형 드리프트층의 상면에 이격되어 형성된 복수의 제2 도전형 웰, 상기 제2 도전형 웰의 상면에 형성된 복수의 제1 도전형 소스, 이격된 제2 도전형 웰 사이에 위치하며, 상기 제1 도전형 드리프트층 내부로 연장된 트렌치 게이트, 상기 트렌치 게이트의 측면 및 저면을 둘러싸는 절연막 및 상기 제2 도전형 웰의 측면과 상기 절연막의 외측면 사이에 위치한 채널을 포함한다. One embodiment according to the present invention provides a power semiconductor. The power semiconductor may include a semiconductor substrate formed of silicon carbide, a first conductive drift layer formed on the semiconductor substrate, and a plurality of second conductive wells spaced apart from an upper surface of the first conductive drift layer, and the second conductive. Located between a plurality of first conductive source formed on the upper surface of the type well, the second conductive well spaced apart, the trench gate extending into the first conductive drift layer, surrounding the side and bottom of the trench gate An insulating film and a channel located between a side of the second conductivity type well and an outer surface of the insulating film.

일 실시예로, 상기 채널은, 상기 제1 도전형 드리프트층으로부터 상기 제2 도전형 웰의 측면과 상기 절연막의 외측면 사이로 연장된다.In one embodiment, the channel extends from the first conductivity type drift layer between the side of the second conductivity type well and the outer surface of the insulating film.

일 실시예로, 상기 채널의 도핑 농도와 상기 제1 도전형 드리프트층의 도핑 농도는 상이할 수 있다.In one embodiment, the doping concentration of the channel and the doping concentration of the first conductivity type drift layer may be different.

일 실시예로, 상기 채널의 도핑 농도는 상기 채널의 깊이에 따라 변할 수 있다.In one embodiment, the doping concentration of the channel may vary depending on the depth of the channel.

일 실시예로, 상기 채널의 폭은, 0.1 um 내지 0.5 um일 수 있다.In one embodiment, the width of the channel may be 0.1 um to 0.5 um.

일 실시예로, 소스-게이트 사이에 역방향 전압 인가시 채널 공핍 영역이 상기 채널에 형성될 수 있다.In one embodiment, a channel depletion region may be formed in the channel when the reverse voltage is applied between the source and the gate.

본 발명에 따른 다른 실시예는 전력 반도체 제조 방법을 제공한다. 전력 반도체 제조 방법은, 실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 형성하는 단계, 상기 제1 도전형 드리프트층에 이격된 복수의 제2 도전형 웰을 형성하는 단계, 상기 제2 도전형 웰에 제1 도전형 소스 영역을 형성하는 단계, 상기 제1 도전형 드리프트층 내부로 연장된 트렌치를 이격된 제2 도전형 웰 사이에 형성하는 단계, 상기 트렌치 내측면에 절연막을 형성하는 단계 및 절연막이 형성된 트렌치 내부에 게이트를 형성하는 단계를 포함하되, 상기 제2 도전형 웰의 측면과 상기 절연막의 외측면은 채널 폭만큼 이격된다.Another embodiment according to the present invention provides a method for manufacturing a power semiconductor. The method of manufacturing a power semiconductor may include forming a first conductive drift layer on a semiconductor substrate formed of silicon carbide, forming a plurality of second conductive wells spaced apart from the first conductive drift layer, and forming the second conductive well. Forming a first conductivity type source region in the type well, forming a trench extending into the first conductivity type drift layer between the spaced apart second conductive wells, and forming an insulating film on the inner side of the trench And forming a gate in the trench in which the insulating film is formed, wherein a side surface of the second conductivity type well and an outer surface of the insulating film are spaced apart by a channel width.

일 실시예로, 상기 제1 도전형 드리프트층 내부로 연장된 트렌치를 이격된 제2 도전형 웰 사이에 형성하는 단계에서, 상기 트렌치의 폭은, 상기 제2 도전형 웰 사이의 이격 거리보다 작게 형성할 수 있다. In an embodiment, in the forming of the trench extending into the first conductive drift layer between the spaced second conductive wells, the width of the trench is smaller than the separation distance between the second conductive wells. Can be formed.

일 실시예로, 상기 트렌치의 폭은, 상기 제2 도전형 웰 사이의 이격 거리보다 0.2 um 내지 1.0 um 작을 수 있다.In an embodiment, the width of the trench may be 0.2 um to 1.0 um less than the separation distance between the second conductivity type wells.

일 실시예로, 상기 실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 형성하는 단계는, 상기 상기 제1 도전형 드리프트층의 상면에 제1 도전형 불순물을 이온주입하는 단계를 포함할 수 있다.In an embodiment, the forming of the first conductivity type drift layer on the semiconductor substrate formed of silicon carbide may include implanting first conductivity type impurities into an upper surface of the first conductivity type drift layer. have.

본 발명의 실시예에 따르면, 향상된 채널 이동도로 인해 전력 반도체의 스위칭 특성이 개선된다.According to an embodiment of the present invention, the switching characteristics of the power semiconductor are improved due to the improved channel mobility.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 본 발명의 실시예들이 적용된 전력 반도체의 상면을 예시적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 3은 도 2에 도시된 전력 반도체의 게이트 오프 상태를 예시적으로 도시한 단면도이다.
도 4는 도 2에 도시된 전력 반도체의 게이트 온 상태를 예시적으로 도시한 단면도이다.
도 5 내지 도 7은 도 2에 도시된 전력 반도체를 제조하는 과정을 예시적으로 도시한 도면이다.In the following, the invention is described with reference to the embodiments shown in the accompanying drawings. For clarity, the same components have been assigned the same reference numerals throughout the accompanying drawings. Configurations shown in the accompanying drawings are merely exemplary embodiments to illustrate the present invention, but are not intended to limit the scope of the present invention. In particular, the accompanying drawings, in order to help understand the invention, some of the components are exaggerated. Since the drawings are meant for understanding the invention, it should be understood that the width or thickness of the components represented in the drawings may vary in actual implementation. On the other hand, the same components are described with reference to the same reference numerals throughout the detailed description of the invention.
1 is a plan view illustrating an upper surface of a power semiconductor to which embodiments of the present invention are applied.
2 is a cross-sectional view illustrating a cross section of a power semiconductor according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a gate off state of the power semiconductor illustrated in FIG. 2.
4 is a cross-sectional view illustrating a gate-on state of the power semiconductor illustrated in FIG. 2.
5 to 7 are diagrams exemplarily illustrating a process of manufacturing the power semiconductor illustrated in FIG. 2.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention may be variously modified and have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail with reference to the accompanying drawings. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.If an element such as a layer, region or substrate is described as being on or "onto" another element, the element may be directly above or directly above another element and There may be intermediate or intervening elements. On the other hand, if one element is mentioned as being "directly on" or extending "directly onto" another element, no other intermediate elements are present. In addition, when one element is described as being "connected" or "coupled" to another element, the element may be directly connected to or directly coupled to another element, or an intermediate intervening element may be present. have. On the other hand, when one element is described as being "directly connected" or "directly coupled" to another element, no other intermediate element exists.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)"또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다."Below" or "above" or "upper" or "lower" or "horizontal" or "lateral" or "vertical" Relative terms such as "vertical" may be used herein to describe a relationship of one element, layer or region to another element, layer or region, as shown in the figures. It is to be understood that these terms are intended to encompass other directions of the device in addition to the orientation depicted in the figures.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예들이 적용된 전력 반도체의 상면을 예시적으로 도시한 평면도이다.1 is a plan view illustrating an upper surface of a power semiconductor to which embodiments of the present invention are applied.

도 1을 참조하면, 전력 반도체(10)는, 예를 들어, 트랜지스터일 수 있다. 전력 반도체(10)는, 전류를 흐르게 하거나 차단하는 스위치로 동작하는 액티브 영역(11) 및 액티브 영역(11)을 둘러싸는 엣지 터미네이션 영역(12)을 포함한다. 액티브 영역(11)에는, 복수의 전력 반도체 소자가 형성된다. 엣지 터미테이션 영역(12)에는, 예를 들어, 액티브 영역(11)의 적어도 일부를 둘러싸도록 형성된 적어도 하나 이상의 가드 링(15)이 형성될 수 있다. 여기서, 전력 반도체 소자는 트렌치 게이트형 모스펫이며, 트렌치와 제2 도전형 웰 사이에 제1 도전형 채널을 포함한다. 전력 반도체 소자의 구조 및 동작은 이하에서 도 2 내지 도 3을 참조하여 설명한다.Referring to FIG. 1, the power semiconductor 10 may be, for example, a transistor. The power semiconductor 10 includes an active region 11 that acts as a switch for flowing or blocking a current, and an edge termination region 12 surrounding the active region 11. In the active region 11, a plurality of power semiconductor elements are formed. In the edge termination region 12, for example, at least one guard ring 15 formed to surround at least a portion of the active region 11 may be formed. Here, the power semiconductor device is a trench gate MOSFET, and includes a first conductivity type channel between the trench and the second conductivity type well. The structure and operation of the power semiconductor device will be described below with reference to FIGS. 2 to 3.

전극은, 전력 반도체(10)의 상면 및 배면에 각각 형성될 수 있다. 트랜지스터의 경우, 상면에는 게이트(13) 및 소스(14)가 형성되며, 배면에는 드레인이 형성된다.The electrodes may be formed on the top and bottom surfaces of the power semiconductor 10, respectively. In the case of a transistor, a gate 13 and a source 14 are formed on an upper surface thereof, and a drain is formed on a rear surface thereof.

도 2는 본 발명의 일 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.2 is a cross-sectional view illustrating a cross section of a power semiconductor according to an embodiment of the present invention.

도 2를 참조하면, 전력 반도체(10)는, 액티브 영역(11)에 형성된 전력 반도체 소자 및 엣지 터미네이션 영역(12)에 형성된 복수의 제2 도전형 가드링(111)을 포함한다. 전력 반도체 소자는, 반도체 기판(150), 반도체 기판(150)의 상부에 형성된 제1 도전형 드리프트층(100), 제1 도전형 드리프트층(100)의 상면에 형성된 제2 도전형 웰(110), 제2 도전형 웰(110)의 내부에 형성된 제1 도전형 소스(115), 이격된 제1 도전형 소스(115) 사이에 형성된 트렌치 게이트(120), 제1 도전형 소스(115)에 전기적으로 연결된 소스 메탈(140), 및 반도체 기판(150)의 하면에 형성된 드레인(170)을 포함한다. 여기서, 반도체 기판(150)은 와이드 갭 반도체, 예를 들어, 실리콘 카바이드일 수 있으며, 제1 도전형은 n형이며, 제2 도전형은 p형일 수 있으며, 그 역이 될 수도 있다. Referring to FIG. 2, the power semiconductor 10 includes a power semiconductor element formed in the active region 11 and a plurality of second conductivity type guard rings 111 formed in the edge termination region 12. The power semiconductor device may include a semiconductor substrate 150, a second conductivity type drift layer 100 formed on the semiconductor substrate 150, and a second conductivity type well 110 formed on an upper surface of the first conductivity type drift layer 100. ), The first conductivity type source 115 formed inside the second conductivity type well 110, the trench gate 120 formed between the spaced apart first conductivity type source 115, and the first conductivity type source 115. And a drain 170 formed on a bottom surface of the semiconductor substrate 150. Here, the semiconductor substrate 150 may be a wide gap semiconductor, for example, silicon carbide, the first conductivity type may be n type, the second conductivity type may be p type, and vice versa.

제1 도전형 드리프트층(100)은 반도체 기판(150)의 상부에 실리콘 카바이드를 에피택셜 성장시켜 형성된다. 실리콘 카바이드는, 예를 들어, 4H-SiC 또는 6H-SiC 일 수 있다. The first conductivity type drift layer 100 is formed by epitaxially growing silicon carbide on the semiconductor substrate 150. Silicon carbide can be, for example, 4H-SiC or 6H-SiC.

복수의 제2 도전형 웰(120)은 제1 도전형 드리프트층(100)의 상면에 형성된다. 제2 도전형 웰(120)은 제1 도전형 드리프트층(100)의 상면으로부터 제1 도전형 드리프트층(100)의 내부를 향해 소정 깊이로 형성된다. 복수의 제2 도전형 웰(120)은, 트렌치(도 6의 121)의 폭보다 더 큰 이격 거리로 배치된다. 한편, 엣지 터미네이션 영역(12)의 가드링(111)은 제2 도전형 웰(120)과 동일한 공정으로 형성될 수 있다. The plurality of second conductivity type wells 120 are formed on the top surface of the first conductivity type drift layer 100. The second conductivity type well 120 is formed at a predetermined depth from the upper surface of the first conductivity type drift layer 100 toward the inside of the first conductivity type drift layer 100. The plurality of second conductivity type wells 120 are disposed at a separation distance greater than the width of the trench (121 in FIG. 6). The guard ring 111 of the edge termination region 12 may be formed in the same process as the second conductivity type well 120.

제1 도전형 소스(115)는 제2 도전형 웰(110)의 상면에 형성된다. 제1 도전형 소스(115)는 제2 도전형 웰(110)의 상면으로부터 제2 도전형 웰(110)의 내부를 향해 소정 깊이로 형성된다. 제1 도전형 소스(115)의 상면에는 오믹 접촉을 위한 소스 실리사이드층(141)이 형성되며, 이를 통해 소스 메탈(140)에 전기적으로 연결된다.The first conductivity type source 115 is formed on the top surface of the second conductivity type well 110. The first conductivity type source 115 is formed at a predetermined depth from the top surface of the second conductivity type well 110 toward the inside of the second conductivity type well 110. A source silicide layer 141 for ohmic contact is formed on the top surface of the first conductivity type source 115, and is electrically connected to the source metal 140 through the source silicide layer 141.

트렌치 게이트(120)는, 이격된 제1 도전형 소스(115) 사이에 형성되며, 제2 도전형 웰(110)의 상면으로부터 제1 도전형 드리프트층(100)의 내부로 연장된다. 트렌치 게이트(120)는, 제1 절연막(125)에 의해 제1 도전형 드리프트층(100)로부터 전기적으로 절연된다. The trench gate 120 is formed between the spaced apart first conductivity type source 115 and extends from the top surface of the second conductivity type well 110 into the first conductivity type drift layer 100. The trench gate 120 is electrically insulated from the first conductive drift layer 100 by the first insulating layer 125.

채널(200)은, 트렌치 게이트(120)의 좌우측면 및 저면을 둘러싸는 제1 절연막(125)과 제2 도전형 웰(110) 사이에 위치한다. 상세하게, 채널(200)은, 제1 절연막(125)의 외측면과 제2 도전형 웰(110)의 측면 사이에 있는 제1 도전형 드리프트층(100)이다. 채널(200)은, 트렌치(121)를 형성하기 위해서, 인접한 두 개의 제2 도전형 웰(110)의 측면들 사이에 있는 제1 도전형 드리프트층(100)를 식각함으로써 형성된다. 일 실시예로, 채널(200)은, 제1 도전형 드리프트층(100)의 일부로서, 제1 도전형 드리프트층(100)과 실질적으로 동일한 농도로 제1 도전형 불순물이 도핑되어 있을 수 있다. 다른 실시예로, 채널(200)은, 제1 도전형 드리프트층(100)보다 높은 농도로 제1 도전형 불순물이 도핑되어 있을 수 있다. 또 다른 실시예로, 채널(200)의 상부, 즉, 제1 도전형 소스(115)에 가까운 영역과 채널(200)의 하부, 즉, 제2 도전형 웰(110)의 저면에 가까운 영역의 도핑 농도는 상이할 수 있다.The channel 200 is positioned between the first insulating layer 125 and the second conductivity type well 110 surrounding the left and right sides and the bottom of the trench gate 120. In detail, the channel 200 is the first conductivity type drift layer 100 between the outer surface of the first insulating layer 125 and the side surface of the second conductivity type well 110. The channel 200 is formed by etching the first conductive drift layer 100 between the sides of two adjacent second conductive wells 110 to form the trench 121. In an embodiment, the channel 200 may be doped with the first conductivity type impurities as a part of the first conductivity type drift layer 100 and at substantially the same concentration as the first conductivity type drift layer 100. . In another embodiment, the channel 200 may be doped with the first conductivity type impurity at a higher concentration than the first conductivity type drift layer 100. In another embodiment, the upper portion of the channel 200, that is, the area near the first conductivity type source 115 and the lower portion of the channel 200, that is, the area near the bottom surface of the second conductivity type well 110. Doping concentrations may be different.

한편, 트렌치 게이트(120)의 상부는 제2 절연막(130)에 의해 소스 메탈(140)로부터 전기적으로 절연될 수 있다. 제2 절연막(130)은 액티브 영역(11)뿐 아니라 엣지 터미네이션 영역(12)까지 커버할 수 있다.The upper portion of the trench gate 120 may be electrically insulated from the source metal 140 by the second insulating layer 130. The second insulating layer 130 may cover not only the active region 11 but also the edge termination region 12.

드레인 실리사이드층(160)은 반도체 기판(150)의 하면에 형성되며, 드레인 메탈(170)과의 오믹 접촉을 제공한다.The drain silicide layer 160 is formed on the bottom surface of the semiconductor substrate 150 and provides ohmic contact with the drain metal 170.

도 3은 도 2에 도시된 전력 반도체의 게이트 오프 상태를 예시적으로 도시한 단면도로서, 도 2에 표시된 점선 부분을 확대한 도면이다. 여기서, 도 3의 (a)는 일반적인 트렌치 게이트 전력 반도체에서의 공핍 영역을 나타내며, 도 3의 (b)는 도 2에 도시된 구조하에서의 공핍 영역을 나타낸다. 이하에서는, 소스-드레인간에 역방향 전압이 인가된 상태에서의 동작을 비교한다.3 is a cross-sectional view illustrating a gate-off state of the power semiconductor illustrated in FIG. 2 in an enlarged manner. 3A shows a depletion region in a typical trench gate power semiconductor, and FIG. 3B shows a depletion region under the structure shown in FIG. 2. In the following, the operation in the state where the reverse voltage is applied between the source and the drain is compared.

도 3의 (a)에서, 트렌치 게이트(120)에 전압이 인가되지 않으면, 공핍 영역(215)은 제2 도전형 웰(110)의 저면(110b) 하부에 형성된다. 제2 도전형 웰(110)과 제1 도전형 드리프트층(100)간 PN 접합에 의해, 공핍 영역(215)은 제2 도전형 웰(110)의 저면(110b)으로부터 수직으로 상하 방향으로 생성된다. 따라서, 제1 드리프트층(100)의 내부를 향해 공핍 영역(215)이 확산되며, 도시되진 않았지만, 제2 도전형 웰(110)의 내부를 향해서도 공핍 영역(215)이 확산된다. 이로 인해, 소스-드레인간에 역방향 전압이 인가되더라도, 공핍 영역(215)으로 인해 전류가 실질적으로 흐르지 않게 된다.In FIG. 3A, when no voltage is applied to the trench gate 120, the depletion region 215 is formed under the bottom surface 110b of the second conductivity type well 110. By the PN junction between the second conductivity type well 110 and the first conductivity type drift layer 100, the depletion region 215 is created vertically from the bottom 110b of the second conductivity type well 110 in the vertical direction. do. Therefore, the depletion region 215 diffuses toward the inside of the first drift layer 100, and although not shown, the depletion region 215 also diffuses toward the inside of the second conductivity type well 110. As a result, even if a reverse voltage is applied between the source and the drain, the depletion region 215 prevents the current from substantially flowing.

도 3의 (b)에서, 트렌치 게이트(120)에 전압이 인가되지 않으면, 공핍 영역(205, 208)은 채널(200) 및 제2 도전형 웰(110)의 저면(110b) 하부에 형성된다. 채널 공핍 영역(208)은, 제2 도전형 웰(110)의 측면(110a)로부터 수평으로 좌우 방향으로 생성된다. 채널(200)의 폭 w는, PN 접합에 의해 생성된 공핍 영역이 확산되는 거리에 비해 상대적으로 작기 때문에, 채널 공핍 영역(208)은, 측면(110a)로부터 제1 절연막(125)의 외측면(125a)까지 확산된다. 이로 인해, 채널(200) 전체에서, 채널 공핍 영역(208)에 의해 전자의 이동이 차단된다. 한편, 일반적인 트렌치 게이트 전력 반도체와 마찬가지로, 제2 도전형 웰(110)과 제1 도전형 드리프트층(100)간 PN 접합에 의해, 공핍 영역(205)이 제2 도전형 웰(110)의 저면(110b)으로부터 수직으로 상하 방향으로 생성된다. 이로 인해, 소스-드레인간에 역방향 전압이 인가되더라도, 공핍 영역(205, 208)으로 인해 전류가 실질적으로 흐르지 않게 된다.In FIG. 3B, when no voltage is applied to the trench gate 120, depletion regions 205 and 208 are formed below the bottom surface 110b of the channel 200 and the second conductivity type well 110. . The channel depletion region 208 is generated horizontally from the side surface 110a of the second conductivity type well 110 in the horizontal direction. Since the width w of the channel 200 is relatively small compared to the distance at which the depletion region generated by the PN junction is diffused, the channel depletion region 208 is formed from the side surface 110a to the outer surface of the first insulating film 125. It spreads to 125a. As a result, in the entire channel 200, the movement of electrons is blocked by the channel depletion region 208. On the other hand, similar to the general trench gate power semiconductor, the depletion region 205 is the bottom surface of the second conductivity type well 110 by the PN junction between the second conductivity type well 110 and the first conductivity type drift layer 100. It is generated vertically from 110b in the vertical direction. As a result, even if a reverse voltage is applied between the source and the drain, the currents do not substantially flow due to the depletion regions 205 and 208.

도 4는 도 2에 도시된 전력 반도체의 게이트 온 상태를 예시적으로 도시한 단면도로서, 도 2에 표시된 점선 부분을 확대한 도면이다. 여기서, 도 4의 (a)는 일반적인 트렌치 게이트 전력 반도체에서의 채널을 나타내며, 도 4의 (b)는 도 2에 도시된 구조하에서의 채널을 나타낸다. 이하에서는, 소스-드레인간에 순방향 전압이 인가된 상태에서의 동작을 비교한다.FIG. 4 is a cross-sectional view illustrating a gate-on state of the power semiconductor illustrated in FIG. 2 by way of enlarged scale. 4A shows a channel in a typical trench gate power semiconductor, and FIG. 4B shows a channel under the structure shown in FIG. In the following, the operation in the state where the forward voltage is applied between the source and the drain is compared.

도 4의 (a)에서, 문턱 전압 이상의 전압이 트렌치 게이트(120)에 인가되면, 제1 절연막(125)의 외측면(125a)에 접하고 있는 제2 도전형 웰(110)의 측면(110a) 부근에 반전층(210)이 형성된다. 제2 도전형 웰(110)은, 제2 도전형 캐리어, 예를 들어, 홀이, 제1 도전형 캐리어, 예를 들어, 전자보다 상대적으로 많은 영역이다. 게이트 온 전압이 트렌치 게이트(120)에 인가되면, 제2 도전형 웰(110)의 측면(110a)에 가깝게 있던 다수의 홀은 트렌치 게이트(120)의 반대 방향으로 이동한다. 이로 인해서, 전자가 홀보다 상대적으로 많은 반전층(210)이, 제1 절연막(125)의 외측면(125a)을 따라서 제1 도전형 소스(115)의 저면(115a)부터 제2 도전형 웰(110)의 저면(110b)까지 연장되게, 제2 도전형 웰(110) 내에 형성된다. 반전층(210)은, 제1 도전형 소스(115)로부터 드레인(170)까지의 전자 이동 경로의 일부를 구성한다. In FIG. 4A, when a voltage equal to or higher than a threshold voltage is applied to the trench gate 120, the side surface 110a of the second conductivity type well 110 in contact with the outer surface 125a of the first insulating layer 125 is formed. The inversion layer 210 is formed in the vicinity. The second conductivity type well 110 is a region in which a second conductivity type carrier, for example, a hole, is relatively larger than the first conductivity type carrier, for example, electrons. When the gate-on voltage is applied to the trench gate 120, a plurality of holes that are close to the side surface 110a of the second conductivity type well 110 move in the opposite direction of the trench gate 120. As a result, the inversion layer 210 having more electrons than holes is formed from the bottom surface 115a of the first conductivity type source 115 along the outer surface 125a of the first insulating layer 125 to the second conductivity type well. It is formed in the second conductivity type well 110 to extend to the bottom surface 110b of 110. The inversion layer 210 constitutes a part of the electron migration path from the first conductivity type source 115 to the drain 170.

제1 절연막(125)의 외측면(125a)에 접하도록 제2 도전형 웰(110) 내에 형성된 반전층(210)의 폭은, 매우 좁다. 따라서 좁은 반전층(210)에 형성된 채널을 통과하는 전자의 이동도는 제한될 수 밖에 없다. 이러한 현상은, 일반적인 트렌치 게이트 전력 반도체의 스위칭 특성을 열화시킬 뿐 아니라, 전력 반도체 소자가 흘릴 수 있는 전류량에 제한하는 주요 요인 중 하나이다. The width of the inversion layer 210 formed in the second conductivity type well 110 to be in contact with the outer surface 125a of the first insulating film 125 is very narrow. Therefore, the mobility of electrons passing through the channel formed in the narrow inversion layer 210 is inevitably limited. This phenomenon is one of the main factors that not only degrade the switching characteristics of the general trench gate power semiconductor, but also limit the amount of current that the power semiconductor device can flow.

도 4의 (b)에서, 제2 도전형 웰(110)의 측면(110a)과 제1 절연막(125)의 외측면(125a)은, 채널 폭 w 만큼 분리되며, 그 사이에는, 채널(200)이 위치한다. 제1 도전형 드리프트층(100)은 제1 도전형 불순물로 인해 전자가 많은 영역이다. 여기서, 채널 폭 w는 약 0.1 um 내지 약 0.5 um일 수 있다. (a)의 반전층(210)과 비교할 때, 전자는 채널(200)에서 우세한 캐리어이므로, 소스-드레인에 순방향 전압이 인가되면, 트렌치 게이트(120)의 온/오프에 상관 없이 전하가 흐를 수 있다. 따라서 소스-드레인에 순방향 전압이 인가된 상태에서, 전류의 흐름을 차단하기 위해서, 트렌치 게이트(120)에 음의 전압을 인가한다. 인가된 음의 전압에 의해서, 채널(200)에 채널 공핍 영역(208)이 형성되며, 이로 인해 전류가 흐를 수 없게 된다. 트렌치 게이트(120)에 양의 전압이 인가되면, 채널 공핍 영역(208)이 소멸되어 전류가 채널(200)을 통해 흐를 수 있게 된다.In FIG. 4B, the side surface 110a of the second conductivity type well 110 and the outer surface 125a of the first insulating layer 125 are separated by the channel width w, and the channel 200 is interposed therebetween. ) Is located. The first conductivity type drift layer 100 is a region with many electrons due to the first conductivity type impurities. Here, the channel width w may be about 0.1 um to about 0.5 um. Compared with the inversion layer 210 of (a), since the electron is the dominant carrier in the channel 200, when a forward voltage is applied to the source-drain, charge can flow regardless of the on / off of the trench gate 120. have. Therefore, in a state in which a forward voltage is applied to the source-drain, a negative voltage is applied to the trench gate 120 to block the flow of current. Due to the applied negative voltage, the channel depletion region 208 is formed in the channel 200, which prevents current from flowing. When a positive voltage is applied to the trench gate 120, the channel depletion region 208 disappears to allow current to flow through the channel 200.

도 5 내지 도 7은 도 2에 도시된 전력 반도체를 제조하는 과정을 예시적으로 도시한 도면이다. 이하에서는 도 5 내지 도 7을 함께 참조하여 설명한다.5 to 7 are diagrams exemplarily illustrating a process of manufacturing the power semiconductor illustrated in FIG. 2. Hereinafter, a description will be given with reference to FIGS. 5 to 7.

도 5의 (a)에서, 제1 도전형 드리프트층(100)을, 실리콘 카바이드로 형성된 반도체 기판(150)의 상면에 두께 tepi까지 성장시킨다. 여기서, 두께 tepi는 약 9 um 내지 약 12 um일 수 있다. 반도체 기판(150)은 제1 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 1.0E19 cm-3내지 약 1.0E21 cm-3일 수 있으며, 두께는 약 315 um 내지 약 385 um일 수 있다. 제1 도전형 드리프트층(100)은 제1 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 6.0E5 cm-3 내지 약 1.0E16 cm-3일 수 있다. 일 실시예로, 채널(200)의 도핑 농도를 제1 도전형 드리프트층(100)의 도핑 농도보다 상대적으로 높게 형성하기 위해서, 제1 도전형 드리프트층(100)의 상면에 제1 도전형 불순물을 이온 주입할 수 있다. 주입 깊이는 제2 도전형 웰(110)의 깊이와 실질적으로 동일할 수 있다.In FIG. 5A, the first conductivity type drift layer 100 is grown to a thickness t epi on the upper surface of the semiconductor substrate 150 formed of silicon carbide. Here, the thickness t epi may be about 9 um to about 12 um. The semiconductor substrate 150 is doped with a first conductivity type impurity, and the doping concentration may be, for example, about 1.0E19 cm −3 to about 1.0E21 cm −3 , and a thickness of about 315 um to about 385 um Can be. The first conductivity type drift layer 100 is doped with the first conductivity type impurity, and the doping concentration may be, for example, about 6.0E5 cm −3 to about 1.0E16 cm −3 . In an embodiment, in order to form a doping concentration of the channel 200 relatively higher than the doping concentration of the first conductivity type drift layer 100, the first conductivity type impurities are formed on the upper surface of the first conductivity type drift layer 100. Can be ion implanted. The implant depth may be substantially the same as the depth of the second conductivity type well 110.

도 5의 (b)에서, 제1 도전형 드리프트층(100)의 상면에 제2 도전형 불순물을 이온 주입하여 복수의 제2 도전형 웰(110) 및 가드 링(111)을 형성한다. 제2 도전형 웰(110) 사이의 이격 거리는, 트렌치(121)의 폭보다 실질적으로 크다. 제2 도전형 웰(110) 및 가드 링(111)의 도핑 농도는, 약 1.0E17 cm-3 내지 약 1.0E18 cm-3이며, 깊이는 약 1.0 um 내지 약 1.4 um일 수 있다. 제2 도전형 웰(110)의 폭은 약 2.0 um 내지 5.0 um일 수 있다.In FIG. 5B, a plurality of second conductivity type wells 110 and guard rings 111 are formed by ion implanting a second conductivity type impurity onto an upper surface of the first conductivity type drift layer 100. The separation distance between the second conductivity type wells 110 is substantially greater than the width of the trench 121. Doping concentrations of the second conductivity type well 110 and the guard ring 111 may be about 1.0E17 cm −3 to about 1.0E18 cm −3 , and a depth may be about 1.0 um to about 1.4 um. The width of the second conductivity type well 110 may be about 2.0 um to 5.0 um.

도 5의 (c)에서, 제2 도전형 웰 영역(110')의 상면에 제1 도전형 불순물을 이온 주입하여 제1 도전형 소스 영역(115')을 형성한다. 제1 도전형 소스 영역(115')의 도핑 농도는, 약 5.0E19 cm-3 내지 약 5.0E20 cm-3이며, 깊이는 약 0.3 um 내지 약 0.6 um일 수 있다. 이온 주입이 완료되면, 전력 반도체 소자를 열처리하여, 제2 도전형 웰(110), 가드 링(111), 제1 도전형 소스 영역(115')을 활성화한다.In FIG. 5C, the first conductivity type impurity is ion implanted into the upper surface of the second conductivity type well region 110 ′ to form the first conductivity type source region 115 ′. The doping concentration of the first conductivity type source region 115 ′ may be about 5.0E19 cm −3 to about 5.0E20 cm −3 and a depth may be about 0.3 um to about 0.6 um. When the ion implantation is completed, the power semiconductor device is heat-treated to activate the second conductivity type well 110, the guard ring 111, and the first conductivity type source region 115 ′.

도 6의 (d)에서, 트렌치(121)는 대향하는 두 개의 제2 도전형 웰(110) 사이에 위치한 제1 도전형 드리프트층(100)에 형성된다. 상세하게, 트렌치(121)는, 제1 도전형 소스 영역(115')의 상면으로부터 제1 도전형 소스 영역(115')을 관통하여, 제1 도전형 드리프트층(100)의 내부로 연장된다. 여기서, 트렌치(121)는, 제2 도전형 웰(110)의 저면보다 더 깊게 형성될 수 있다. 제1 도전형 소스 영역(115')을 관통하는 트렌치(121)에 의해, 제1 도전형 소스 영역(115')은, 대향하는 두 개의 제1 도전형 소스(115a, 115b)가 된다. 트렌치(121)의 깊이는, 약 1.5 um 내지 약 3.0 um이며, 폭은 약 1.5 um 내지 약 3.0 um일 수 있다. In FIG. 6D, the trench 121 is formed in the first conductive drift layer 100 positioned between two opposing second conductive wells 110. In detail, the trench 121 penetrates through the first conductivity type source region 115 ′ from an upper surface of the first conductivity type source region 115 ′ and extends into the first conductivity type drift layer 100. . The trench 121 may be formed deeper than the bottom of the second conductivity type well 110. The trench 121 penetrating through the first conductivity type source region 115 'causes the first conductivity type source region 115' to become two opposite first conductivity type sources 115a and 115b. The depth of the trench 121 may be about 1.5 um to about 3.0 um and the width may be about 1.5 um to about 3.0 um.

도 6의 (e)에서, 트렌치(121)의 내부 및 제1 도전형 드리프트층(100) 상면의 적어도 일부에 제1 절연막(125)을 형성한다. 제1 절연막(125)은 산화막 또는 질화막일 수 있다. 제1 절연막(125)은, 엣지 터미네이션 영역(12)까지 연장되게 형성될 수 있다. In FIG. 6E, the first insulating layer 125 is formed in the trench 121 and at least a portion of the top surface of the first conductivity type drift layer 100. The first insulating layer 125 may be an oxide film or a nitride film. The first insulating layer 125 may be formed to extend to the edge termination region 12.

도 6의 (f)에서, 제1 절연막(125)이 형성된 트렌치(122) 내부에 게이트(120)를 형성한다. 게이트(120)는, 폴리 실리콘 등으로 형성될 수 있다. In FIG. 6F, the gate 120 is formed in the trench 122 in which the first insulating layer 125 is formed. The gate 120 may be formed of polysilicon or the like.

도 7의 (g)에서, 제1 도전형 드리프트층(100의 상면에 제2 절연막(130)이 형성된다. 제2 절연막(130)은 패시베이션층일 수 있다. 제2 절연막(130)은 액티브 영역(11) 및 엣지 터미네이션 영역(12)의 상부에 형성된다. 이후에, 제2 절연막(130)에 전기적 연결을 위한 개구(131)를 형성한다. 개구(131)는, 제1 도전형 소스(115)의 상부에 위치한다. 개구(131)를 통해, 제1 도전형 소스(115)의 상면에 오믹 접촉을 위한 소스 실리사이드층(141)을 형성한다. 한편, 반도체 기판(150)의 하면에는 드레인 실리사이드층(160)을 형성한다.In FIG. 7G, the second insulating layer 130 is formed on the top surface of the first conductivity type drift layer 100. The second insulating layer 130 may be a passivation layer. And an opening 131 for electrical connection to the second insulating film 130. The opening 131 is formed of a first conductivity type source (1). And a source silicide layer 141 for ohmic contact on the upper surface of the first conductivity type source 115 through the opening 131. On the other hand, the lower surface of the semiconductor substrate 150 The drain silicide layer 160 is formed.

도 6의 (h)에서, 소스 메탈(140)이 소스 실리사이드층(141)에 전기적으로 연결되며, 도 6의 (p)에서, 드레인 메탈(170)이 드레인 실리사이드층(160)의 하면에 형성된다.In FIG. 6H, the source metal 140 is electrically connected to the source silicide layer 141, and in FIG. 6P, the drain metal 170 is formed on the bottom surface of the drain silicide layer 160. do.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. The foregoing description of the present invention is intended for illustration, and it will be understood by those skilled in the art that the present invention may be easily modified in other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. .

Claims (10)

실리콘 카바이드로 형성된 반도체 기판;
상기 반도체 기판의 상부에 형성된 제1 도전형 드리프트층;
상기 제1 도전형 드리프트층의 상면에 이격되어 형성된 복수의 제2 도전형 웰;
상기 제2 도전형 웰의 상면에 형성된 복수의 제1 도전형 소스;
이격된 제2 도전형 웰 사이에 위치하며, 상기 제1 도전형 드리프트층 내부로 연장된 트렌치 게이트;
상기 트렌치 게이트의 측면 및 저면을 둘러싸는 절연막; 및
상기 제2 도전형 웰의 측면과 상기 절연막의 외측면 사이에 위치한 채널을 포함하는 전력 반도체.A semiconductor substrate formed of silicon carbide;
A first conductivity type drift layer formed on the semiconductor substrate;
A plurality of second conductive wells formed spaced apart from an upper surface of the first conductive drift layer;
A plurality of first conductivity type sources formed on an upper surface of the second conductivity type well;
A trench gate positioned between spaced second conductive wells and extending into the first conductive drift layer;
An insulating layer surrounding side and bottom surfaces of the trench gate; And
And a channel located between a side of the second conductivity type well and an outer surface of the insulating film. 청구항 1에 있어서, 상기 채널은, 상기 제1 도전형 드리프트층으로부터 상기 제2 도전형 웰의 측면과 상기 절연막의 외측면 사이로 연장되는 전력 반도체.The power semiconductor of claim 1, wherein the channel extends from the first conductivity type drift layer between a side of the second conductivity type well and an outer surface of the insulating layer. 청구항 2에 있어서, 상기 채널의 도핑 농도와 상기 제1 도전형 드리프트층의 도핑 농도는 상이한 전력 반도체.The power semiconductor of claim 2, wherein a doping concentration of the channel and a doping concentration of the first conductivity type drift layer are different. 청구항 2에 있어서, 상기 채널의 도핑 농도는 상기 채널의 깊이에 따라 변하는 전력 반도체.The power semiconductor of claim 2, wherein the doping concentration of the channel varies with the depth of the channel. 청구항 2에 있어서, 상기 채널의 폭은, 0.1 um 내지 0.5 um인 전력 반도체.The power semiconductor of claim 2, wherein the channel has a width of about 0.1 μm to about 0.5 μm. 청구항 2에 있어서, 소스-게이트 사이에 역방향 전압 인가시 채널 공핍 영역이 상기 채널에 형성되는 전력 반도체.The power semiconductor of claim 2, wherein a channel depletion region is formed in the channel when a reverse voltage is applied between a source and a gate. 실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 형성하는 단계;
상기 제1 도전형 드리프트층에 이격된 복수의 제2 도전형 웰을 형성하는 단계;
상기 제2 도전형 웰에 제1 도전형 소스 영역을 형성하는 단계;
상기 제1 도전형 드리프트층 내부로 연장된 트렌치를 이격된 제2 도전형 웰 사이에 형성하는 단계;
상기 트렌치 내측면에 절연막을 형성하는 단계; 및
절연막이 형성된 트렌치 내부에 게이트를 형성하는 단계를 포함하되,
상기 제2 도전형 웰의 측면과 상기 절연막의 외측면은 채널 폭만큼 이격되는 전력 반도체 제조 방법.Forming a first conductivity type drift layer on a semiconductor substrate formed of silicon carbide;
Forming a plurality of second conductive wells spaced apart from the first conductive drift layer;
Forming a first conductivity type source region in the second conductivity type well;
Forming a trench extending into the first conductive drift layer between spaced second conductive wells;
Forming an insulating film on the inner surface of the trench; And
Forming a gate in the trench in which the insulating film is formed,
And a side surface of the second conductivity type well and an outer surface of the insulating layer are spaced apart by a channel width. 청구항 7에 있어서, 상기 제1 도전형 드리프트층 내부로 연장된 트렌치를 이격된 제2 도전형 웰 사이에 형성하는 단계에서,
상기 트렌치의 폭은, 상기 제2 도전형 웰 사이의 이격 거리보다 작게 형성하는 전력 반도체 제조 방법.The method of claim 7, wherein forming a trench extending into the first conductive drift layer between the spaced second conductive wells.
And the width of the trench is smaller than the separation distance between the second conductivity type wells. 청구항 8에 있어서, 상기 트렌치의 폭은, 상기 제2 도전형 웰 사이의 이격 거리보다 0.2 um 내지 1.0 um 작은 전력 반도체 제조 방법.The method of claim 8, wherein the width of the trench is 0.2 μm to 1.0 μm less than a distance between the second conductive wells. 청구항 7에 있어서, 상기 실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 형성하는 단계는,
상기 상기 제1 도전형 드리프트층의 상면에 제1 도전형 불순물을 이온주입하는 단계를 포함하는 전력 반도체 제조 방법.
The method of claim 7, wherein the forming of the first conductivity type drift layer on the semiconductor substrate formed of silicon carbide comprises:
And implanting a first conductivity type impurity into an upper surface of the first conductivity type drift layer.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220074529A (en) * 2020-11-27 2022-06-03 주식회사 예스파워테크닉스 Trench power MOSFET and method of manufacturing the same

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