KR102094769B1 - Power Semiconductor with P Shield Structure Implemented by Multiple Epi-Growth Method and Fabrication Method - Google Patents

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Abstract

본 발명은 전력 반도체에 관한 것이다. 상기 전력 반도체 제조 방법은, 실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 제1 두께로 성장시키는 단계, 상기 제1 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제1 쉴드 세그먼트를 형성하는 단계, 상기 제1 도전형 드리프트층을 제2 두께로 성장시키는 단계, 상기 제2 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제2 쉴드 세그먼트를 형성하는 단계, 상기 제1 도전형 드리프트층을 제3 두께로 성장시키는 단계, 상기 제3 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 웰 영역, 제1 도전형 소스를 형성하는 단계, 상기 제1 내지 제2 쉴드 세그먼트를 열처리하여 제2 도전형 쉴드를 형성하는 단계, 이격된 제1 도전형 소스 사이에 위치한 상기 제1 도전형 드리프트층을 식각하여 제2 도전형 웰 영역의 상면으로부터 상기 제2 도전형 쉴드까지 연장된 트렌치를 형성하는 단계 및 상기 트렌치 내부에 게이트를 형성하는 단계를 포함할 수 있다.The present invention relates to a power semiconductor. The method for manufacturing a power semiconductor includes growing a first conductivity type drift layer to a first thickness on a semiconductor substrate formed of silicon carbide, and applying a second conductivity type impurity to the first conductivity type drift layer grown to the first thickness. Injecting to form a first shield segment, growing the first conductivity type drift layer to a second thickness, and implanting a second conductivity type impurity into the first conductivity type drift layer grown to the second thickness Forming a second shield segment, growing the first conductivity type drift layer to a third thickness, a second conductivity type well region, a first conductivity to the first conductivity type drift layer grown to the third thickness Forming a mold source, heat-treating the first to second shield segments to form a second conductive type shield, and the first conductive type drift located between spaced first conductive type sources A may be etched by a step, and forming a gate within the trench to form a trench extending to the second conductivity type shield from the upper surface of the second conductivity type well region.

Description

다중 에피 성장법으로 구현된 P 쉴드 구조의 전력 반도체 및 그 제조 방법 {Power Semiconductor with P Shield Structure Implemented by Multiple Epi-Growth Method and Fabrication Method}Power semiconductor with P shield structure implemented by multiple epi-growth method and fabrication method}

본 발명은 전력 반도체에 관한 것이다.The present invention relates to a power semiconductor.

전력 반도체는, 전극에 인가된 제어 전압에 의해 순방향으로 전류를 흐르게 한다. 전력 반도체는, 전력 변환, 모터 등과 같이 고전압 및 대전류가 필요한 분야에 주로 이용된다. 일반적인 전력 반도체는, 전극이 대향하는 평면에 배치된 구조를 가지기 때문에, 전류가 두께 방향, 즉, 수직 방향으로 흐른다. 한편, 전력 반도체 내부에는 상당한 전계가 형성된다. 전계로 인해 전력 반도체 소자의 특정 부분이 손상되는 현상이 자주 발생하며, 이를 극복하기 위해 다양한 구조가 개발되었다. 트렌치 게이트 구조의 전력 반도체에서, 트렌치의 모서리 부근에 집중되는 전계는, 트렌치 절연막을 파괴한다. 이를 방지하기 위해서, P 쉴드는, 트렌치를 형성한 후 P형 불순물을 이온 주입 등을 통해 트렌치의 저면에 형성된다. 실리콘 기반 반도체에서는, 수 내지 수십 um 깊이까지 이온 주입이 가능하지만, 실리콘 카바이드와 같은 와이드 갭 반도체에서는, 단단한 물성 등으로 인해 이온 주입을 통한 P 쉴드 형성이 용이하지 않다. 또한, 트렌치를 형성한 후 이온을 주입할 때, 트렌치의 구조로 인해서, 모서리 부근에 주입되는 이온 양이 적어져서, 전체적으로 균일한 농도로 P 쉴드를 형성하기가 용이하지 않다.The power semiconductor causes a current to flow in a forward direction by a control voltage applied to the electrode. Power semiconductors are mainly used in fields requiring high voltage and high current such as power conversion and motors. Since a general power semiconductor has a structure in which electrodes are disposed on opposite planes, current flows in a thickness direction, that is, in a vertical direction. Meanwhile, a significant electric field is formed inside the power semiconductor. A phenomenon in which a specific part of a power semiconductor device is damaged due to an electric field frequently occurs, and various structures have been developed to overcome this. In a power semiconductor with a trench gate structure, an electric field concentrated near the edge of the trench destroys the trench insulating film. In order to prevent this, the P shield is formed on the bottom surface of the trench through ion implantation or the like, after forming the trench. In silicon-based semiconductors, ion implantation is possible to a depth of several to several tens of um, but in wide-gap semiconductors such as silicon carbide, formation of a P shield through ion implantation is not easy due to solid physical properties. In addition, when implanting ions after forming the trench, due to the structure of the trench, the amount of ions injected near the edge is reduced, and thus it is not easy to form the P shield at a uniform concentration as a whole.

본 발명은, 설계된 깊이에 P 쉴드를 형성할 수 있는 기술을 제안하고자 한다.The present invention intends to propose a technique capable of forming a P shield at a designed depth.

본 발명에 따른 일 실시예는 전력 반도체 제조 방법을 제공한다. 상기 전력 반도체 제조 방법은, 실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 제1 두께로 성장시키는 단계, 상기 제1 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제1 쉴드 세그먼트를 형성하는 단계, 상기 제1 도전형 드리프트층을 제2 두께로 성장시키는 단계, 상기 제2 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제2 쉴드 세그먼트를 형성하는 단계, 상기 제1 도전형 드리프트층을 제3 두께로 성장시키는 단계, 상기 제3 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 웰 영역, 제1 도전형 소스를 형성하는 단계, 상기 제1 내지 제2 쉴드 세그먼트를 열처리하여 제2 도전형 쉴드를 형성하는 단계, 이격된 제1 도전형 소스 사이에 위치한 상기 제1 도전형 드리프트층을 식각하여 제2 도전형 웰 영역의 상면으로부터 상기 제2 도전형 쉴드까지 연장된 트렌치를 형성하는 단계 및 상기 트렌치 내부에 게이트를 형성하는 단계를 포함할 수 있다.One embodiment according to the present invention provides a method for manufacturing a power semiconductor. The method for manufacturing a power semiconductor includes growing a first conductivity type drift layer to a first thickness on a semiconductor substrate formed of silicon carbide, and applying a second conductivity type impurity to the first conductivity type drift layer grown to the first thickness. Injecting to form a first shield segment, growing the first conductivity type drift layer to a second thickness, and implanting a second conductivity type impurity into the first conductivity type drift layer grown to the second thickness Forming a second shield segment, growing the first conductivity type drift layer to a third thickness, a second conductivity type well region, a first conductivity to the first conductivity type drift layer grown to the third thickness Forming a mold source, heat-treating the first to second shield segments to form a second conductive type shield, and the first conductive type drift located between spaced first conductive type sources A may be etched by a step, and forming a gate within the trench to form a trench extending to the second conductivity type shield from the upper surface of the second conductivity type well region.

일 실시예로, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭과 상기 트렌치의 폭은 동일할 수 있으며, 상기 제1 및 상기 제2 쉴드 세그먼트의 농도는 5 x 1017 내지 7 x 1017일 수 있다.In one embodiment, the width of the first and second shield segments and the width of the trench may be the same, and the concentrations of the first and second shield segments may be 5 x 10 17 to 7 x 10 17 days. have.

일 실시예로, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭은 상기 트렌치의 폭보다 클 수 있으며, 상기 트렌치는, 상기 제2 도전형 쉴드 세그먼트의 내부까지 연장될 수 있다.In one embodiment, the width of the first and second shield segments may be larger than the width of the trench, and the trench may extend to the inside of the second conductivity type shield segment.

일 실시예로, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭은 상기 트렌치의 폭보다 작을 수 있다.In one embodiment, the width of the first and second shield segments may be smaller than the width of the trench.

일 실시예로, 상기 제1 쉴드 세그먼트의 폭은 상기 제2 쉴드 세그먼트의 폭보다 작을 수 있다.In one embodiment, the width of the first shield segment may be smaller than the width of the second shield segment.

일 실시예로, 상기 제1 쉴드 세그먼트의 두께와 상기 제2 쉴드 세그먼트의 두께는 상이할 수 있다. In one embodiment, the thickness of the first shield segment and the thickness of the second shield segment may be different.

본 발명에 따른 다른 실시예는 전력 반도체를 제공한다. 상기 전력 반도체는, 실리콘 카바이드로 형성된 반도체 기판, 상기 반도체 기판의 상부에 에피택셜 성장되되, 제1 두께로 성장 후 제2 도전형 불순물이 주입된 제1 쉴드 세그먼트 및 제2 두께(>제1 두께)로 성장 후 상기 제2 도전형 불순물이 주입된 제2 쉴드 세그먼트에 의해 형성된 제2 도전형 쉴드를 포함하는 제1 도전형 드리프트층, 제3 두께(>제2 두께)로 성장된 제1 도전형 드리프트층의 상면에 형성된 제2 도전형 웰, 상기 제2 도전형 웰의 상면에 형성된 복수의 제1 도전형 소스, 이격된 제1 도전형 소스 사이에서 상기 제2 도전형 웰의 상면으로부터 상기 제2 도전형 쉴드까지 연장된 트렌치 게이트를 포함할 수 있다.Another embodiment according to the present invention provides a power semiconductor. The power semiconductor is a semiconductor substrate formed of silicon carbide, a first shield segment and a second thickness (> first thickness) epitaxially grown on the upper portion of the semiconductor substrate and then implanted with a second conductivity type impurity after growing to a first thickness. First conductive type drift layer including a second conductive type shield formed by a second shield segment in which the second conductive type impurity is implanted after growing to), a first conductive grown to a third thickness (> second thickness) A second conductivity type well formed on the upper surface of the type drift layer, a plurality of first conductivity type sources formed on the upper surface of the second conductivity type well, and spaced apart first conductivity type sources from the upper surface of the second conductivity type well A trench gate extending to the second conductivity type shield may be included.

본 발명의 실시예에 따르면, 설계자가 원하는 깊이와 두께로 트렌치 하부에 P 쉴드를 형성할 수 있게 된다.According to an embodiment of the present invention, it is possible for the designer to form a P shield under the trench at a desired depth and thickness.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 본 발명의 실시예들이 적용된 전력 반도체의 상면을 예시적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 3 내지 도 6은 도 2에 도시된 전력 반도체를 제조하는 과정을 예시적으로 도시한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 8은 도 7에 도시된 전력 반도체를 제조하는 과정을 개략적으로 도시한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 11은 본 발명의 실시예에 따라 구현된 제2 도전형 쉴드를 예시적으로 도시한 단면도이다.
도 12는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 항복 전압 특성을 나타낸 그래프이다.
도 13은 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 트랜스컨덕턴스 특성을 나타낸 그래프이다.
도 14는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 온 저항 특성을 나타낸 그래프이다.
도 15는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 트렌치 하부 전계 분포를 나타낸 그래프이다.
도 16은 도 11에 도시된 제2 도전형 쉴드 하부 전계 분포를 나타낸 그래프이다.Hereinafter, the present invention will be described with reference to embodiments shown in the accompanying drawings. For the sake of understanding, the same reference numerals are assigned to the same components throughout the attached drawings. The configuration shown in the accompanying drawings is merely an exemplary embodiment to illustrate the present invention, and is not intended to limit the scope of the present invention. In particular, the accompanying drawings, in order to help the understanding of the invention, some components are exaggerated somewhat. Since the drawings are a means for understanding the invention, it should be understood that the width or thickness of components expressed in the drawings may be changed in actual implementation. On the other hand, throughout the detailed description of the invention, the same components are described with reference to the same reference numerals.
1 is a plan view illustrating an upper surface of a power semiconductor to which embodiments of the present invention are applied.
2 is a cross-sectional view illustrating a cross-section of a power semiconductor according to an embodiment of the present invention by way of example.
3 to 6 are views exemplarily showing a process of manufacturing the power semiconductor shown in FIG. 2.
7 is a cross-sectional view illustrating a cross-section of a power semiconductor according to another embodiment of the present invention.
8 is a view schematically showing a process of manufacturing the power semiconductor shown in FIG. 7.
9 is a cross-sectional view illustrating a cross-section of a power semiconductor according to another embodiment of the present invention.
10 is a cross-sectional view illustrating a cross-section of a power semiconductor according to another embodiment of the present invention by way of example.
11 is a cross-sectional view illustrating a second conductive type shield implemented according to an embodiment of the present invention.
12 is a graph showing breakdown voltage characteristics of a power semiconductor having a second conductivity type shield illustrated in FIG. 11.
13 is a graph showing transconductance characteristics of a power semiconductor having a second conductivity type shield illustrated in FIG. 11.
14 is a graph showing on-resistance characteristics of a power semiconductor having a second conductivity type shield illustrated in FIG. 11.
FIG. 15 is a graph showing the lower electric field distribution in the trench of the power semiconductor having the second conductivity type shield illustrated in FIG. 11.
FIG. 16 is a graph showing the electric field distribution under the second conductivity type shield illustrated in FIG. 11.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention can be variously changed and can have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail through detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "include" or "have" are intended to indicate the presence of features, numbers, steps, actions, components, parts or combinations thereof described herein, one or more other features. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.If an element, such as a layer, region, or substrate, is described as being “on” or extending “onto” another element, the element may be directly above or directly above another element , Or an intervening element may exist. On the other hand, if one element is said to be "directly on" or expanded "directly onto" another element, the other intermediate elements are not present. In addition, when one element is described as being “connected” or “coupled” to another element, the element may be directly connected to or directly coupled to the other element, or intermediate intervening elements may be present. have. On the other hand, if one element is described as being "directly connected" or "directly coupled" to the other element, there is no other intermediate element.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다."Below" or "above" or "upper" or "lower" or "horizontal" or "lateral" or "vertical Relative terms such as “vertical” can be used herein to describe a relationship of one element, layer or region to another element, layer or region, as shown in the figure. It should be understood that these terms are intended to encompass different orientations of the device in addition to the orientation depicted in the figures.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to related drawings.

도 1은 본 발명의 실시예들이 적용된 전력 반도체의 상면을 예시적으로 도시한 평면도이다.1 is a plan view illustrating an upper surface of a power semiconductor to which embodiments of the present invention are applied.

도 1을 참조하면, 전력 반도체(10)는, 예를 들어, 트랜지스터일 수 있다. 전력 반도체(10)는, 전류를 흐르게 하거나 차단하는 스위치로 동작하는 액티브 영역(11) 및 액티브 영역(11)을 둘러싸는 엣지 터미네이션 영역(12)을 포함한다. 액티브 영역(11)에는, 복수의 전력 반도체 소자가 형성된다. 엣지 터미테이션 영역(12)에는, 예를 들어, 액티브 영역(11)의 적어도 일부를 둘러싸도록 형성된 적어도 하나 이상의 가드 링(15)이 형성될 수 있다. 여기서, 전력 반도체 소자는 트렌치 게이트형 모스펫이며, 트렌치의 저면 하부에 형성된 제2 도전형 쉴드를 포함한다. 전력 반도체 소자의 구조는 이하에서 도 2 내지 도 10을 참조하여 설명한다.Referring to FIG. 1, the power semiconductor 10 may be, for example, a transistor. The power semiconductor 10 includes an active region 11 that functions as a switch for flowing or blocking current, and an edge termination region 12 surrounding the active region 11. In the active region 11, a plurality of power semiconductor elements are formed. In the edge termination region 12, for example, at least one guard ring 15 formed to surround at least a portion of the active region 11 may be formed. Here, the power semiconductor device is a trench gate type MOSFET, and includes a second conductive type shield formed on the bottom of the trench. The structure of the power semiconductor device will be described below with reference to FIGS. 2 to 10.

전극은, 전력 반도체(10)의 상면 및 배면에 각각 형성될 수 있다. 트랜지스터의 경우, 상면에는 게이트(13)) 및 소스(14)가 형성되며, 배면에는 드레인이 형성된다.Electrodes may be formed on the top and back surfaces of the power semiconductor 10, respectively. In the case of a transistor, a gate 13 and a source 14 are formed on the upper surface, and a drain is formed on the rear surface.

도 2는 본 발명의 일 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.2 is a cross-sectional view illustrating a cross-section of a power semiconductor according to an embodiment of the present invention by way of example.

도 2를 참조하면, 전력 반도체(10)는, 액티브 영역(11)에 형성된 전력 반도체 소자 및 엣지 터미네이션 영역(12)에 형성된 복수의 제2 도전형 가드링(111)을 포함한다. 전력 반도체 소자는, 반도체 기판(150), 반도체 기판(150)의 상부에 형성된 제1 도전형 드리프트층(100), 제1 도전형 드리프트층(100)의 상면에 형성된 제2 도전형 웰(110), 제2 도전형 웰(110)의 내부에 형성된 제1 도전형 소스(115) 및 제2 도전형 소스(118), 이격된 제1 도전형 소스(115) 사이에 형성된 트렌치 게이트(120), 트렌치 게이트(120)의 하부에 형성된 제2 도전형 쉴드(200), 제1 도전형 소스(115) 및 제2 도전형 소스(118)에 전기적으로 연결된 소스 메탈(140), 및 반도체 기판(150)의 하면에 형성된 드레인(170)을 포함한다. 여기서, 반도체 기판(150)은 와이드 갭 반도체, 예를 들어, 실리콘 카바이드일 수 있으며, 제1 도전형은 n형이며, 제2 도전형은 p형일 수 있으며, 그 역이 될 수도 있다. Referring to FIG. 2, the power semiconductor 10 includes a power semiconductor element formed in the active region 11 and a plurality of second conductivity type guard rings 111 formed in the edge termination region 12. The power semiconductor device includes a semiconductor substrate 150, a first conductivity type drift layer 100 formed on the semiconductor substrate 150, and a second conductivity type well 110 formed on an upper surface of the first conductivity type drift layer 100. ), The first conductivity type source 115 and the second conductivity type source 118 formed inside the second conductivity type well 110, and the trench gate 120 formed between the spaced apart first conductivity type source 115. , A second conductive type shield 200 formed under the trench gate 120, a source metal 140 electrically connected to the first conductive type source 115 and the second conductive type source 118, and a semiconductor substrate ( Drain 170 formed on the lower surface of 150). Here, the semiconductor substrate 150 may be a wide gap semiconductor, for example, silicon carbide, the first conductivity type may be n-type, the second conductivity type may be p-type, and vice versa.

제1 도전형 드리프트층(100)은 반도체 기판(150)의 상부에 실리콘 카바이드를 에피택셜 성장시켜 형성된다. 실리콘 카바이드는, 예를 들어, 4H-SiC 또는 6H-SiC 일 수 있다. 제1 도전형 드리프트층(100)의 내부에는, 제2 도전형 쉴드(200)가 배치된다. 제2 도전형 쉴드(200)는 제1 도전형 드리프트층(100)을 에피택셜 성장시킬 때 함께 형성될 수 있다. 제2 도전형 쉴드(200)를 형성하는 과정은 이하에서 도 3 내지 6을 참조하여 상세히 설명한다.The first conductivity type drift layer 100 is formed by epitaxially growing silicon carbide on the semiconductor substrate 150. Silicon carbide may be, for example, 4H-SiC or 6H-SiC. The second conductive type shield 200 is disposed inside the first conductive type drift layer 100. The second conductivity type shield 200 may be formed together when epitaxially growing the first conductivity type drift layer 100. The process of forming the second conductive type shield 200 will be described in detail with reference to FIGS. 3 to 6 below.

제2 도전형 웰(120)은 제1 도전형 드리프트층(100)의 상면에 형성된다. 제2 도전형 웰(120)은 제1 도전형 드리프트층(100)의 상면으로부터 제1 도전형 드리프트층(100)의 내부를 향해 소정 깊이로 형성된다. 제2 도전형 웰(120)은 제2 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 2.5x1017 cm-3일 수 있으며, 깊이는 약 0.6 um일 수 있다. 한편, 엣지 터미네이션 영역(12)의 가드링(111)은 제2 도전형 웰(120)과 동일한 공정으로 형성될 수 있다. The second conductivity type well 120 is formed on the top surface of the first conductivity type drift layer 100. The second conductivity type well 120 is formed at a predetermined depth from the top surface of the first conductivity type drift layer 100 toward the inside of the first conductivity type drift layer 100. The second conductivity type well 120 is doped with a second conductivity type impurity, and the doping concentration may be, for example, about 2.5x10 17 cm -3 , and the depth may be about 0.6 um. Meanwhile, the guard ring 111 of the edge termination region 12 may be formed in the same process as the second conductivity type well 120.

제1 도전형 소스(115) 및 제2 도전형 소스(118)는 제2 도전형 웰(110)의 상면에 형성된다. 제1 도전형 소스(115) 및 제2 도전형 소스(118)은 제2 도전형 웰(110)의 상면으로부터 제2 도전형 웰(110)의 내부를 향해 소정 깊이로 형성된다. 여기서, 제2 도전형 소스(118)의 깊이는 제1 도전형 소스(115)의 깊이보다 클 수 있다. 제1 도전형 소스(115) 및/또는 제2 도전형 소스(118)의 상면에는 오믹 접촉을 위한 소스 실리사이드층(141)이 형성되며, 이를 통해 소스 메탈(140)에 전기적으로 연결된다. 제1 도전형 소스(115)는 제1 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 1x1020 cm-3일 수 있으며, 깊이는 약 0.3 um일 수 있다. 제2 도전형 소스(118)는 제2 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 1x1019 cm-3일 수 있으며, 깊이는 약 0.1 um일 수 있다.The first conductivity type source 115 and the second conductivity type source 118 are formed on the top surface of the second conductivity type well 110. The first conductivity type source 115 and the second conductivity type source 118 are formed with a predetermined depth from the top surface of the second conductivity type well 110 toward the inside of the second conductivity type well 110. Here, the depth of the second conductivity-type source 118 may be greater than the depth of the first conductivity-type source 115. A source silicide layer 141 for ohmic contact is formed on top surfaces of the first conductivity type source 115 and / or the second conductivity type source 118, and is electrically connected to the source metal 140 through this. The first conductivity type source 115 is doped with a first conductivity type impurity, and the doping concentration may be, for example, about 1x10 20 cm -3 , and the depth may be about 0.3 um. The second conductivity type source 118 is doped with a second conductivity type impurity, and the doping concentration may be, for example, about 1x10 19 cm -3 , and the depth may be about 0.1 um.

트렌치 게이트(120)는, 이격된 제1 도전형 소스(115) 사이에 형성되며, 제2 도전형 웰(110)의 상면으로부터 제2 도전형 웰(110)을 관통하여 제1 도전형 드리프트층(100)까지 연장된다. 트렌치 게이트(120)는, 그 저면이 제2 도전형 쉴드(200)에 근접하도록 제1 도전형 드리프트층(100)까지 연장된다. 트렌치 게이트(120)는, 제1 절연막(125)에 의해 제1 도전형 소스(115), 제2 도전형 웰(110), 제1 도전형 드리프트층(100), 및 제2 도전형 쉴드(200)로부터 전기적으로 절연된다. 한편, 트렌치 게이트(120)의 상부는 제2 절연막(130)에 의해 소스 메탈(140)로부터 전기적으로 절연될 수 있다. 제2 절연막(130)은 액티브 영역(11)뿐 아니라 엣지 터미네이션 영역(12)까지 커버할 수 있다.The trench gate 120 is formed between the spaced first conductive type sources 115 and penetrates the second conductive type well 110 from the top surface of the second conductive type well 110 to pass through the first conductive type drift layer. (100). The trench gate 120 extends to the first conductivity type drift layer 100 so that its bottom surface is close to the second conductivity type shield 200. The trench gate 120 includes a first conductivity type source 115, a second conductivity type well 110, a first conductivity type drift layer 100, and a second conductivity type shield ( 200). Meanwhile, the upper portion of the trench gate 120 may be electrically insulated from the source metal 140 by the second insulating layer 130. The second insulating layer 130 may cover not only the active region 11 but also the edge termination region 12.

드레인 실리사이드층(160)은 반도체 기판(150)의 하면에 형성되며, 드레인 메탈(170)과의 오믹 접촉을 제공한다.The drain silicide layer 160 is formed on the bottom surface of the semiconductor substrate 150 and provides ohmic contact with the drain metal 170.

도 3 내지 도 6은 도 2에 도시된 전력 반도체를 제조하는 과정을 예시적으로 도시한 도면이다. 이하에서는 도 3 내지 도 6을 함께 참조하여 설명한다.3 to 6 are views exemplarily showing a process of manufacturing the power semiconductor shown in FIG. 2. Hereinafter, it will be described with reference to FIGS. 3 to 6 together.

도 3의 (a)에서, 제1 도전형 드리프트층(100)을, 실리콘 카바이드로 형성된 반도체 기판(150)의 상면에 제1 두께 t1까지 성장시킨 후, 제2 도전형 불순물을 이온 주입하여 제1 쉴드 세그먼트(201)를 형성한다. 반도체 기판(150)은 제1 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 5x1018 cm-3일 수 있다. 제1 도전형 드리프트층(100)은 제1 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 1x1016cm-3일 수 있으며, 두께는 약 18 um일 수 있다. 제1 쉴드 세그먼트(201)는, 제2 도전형 불순물로 도핑되며, 도핑 농도는 약 1x1017 cm-3 내지 약 2x1018 cm-3이고, 두께 tp는 약 0.1 um 내지 약 1.0um이며, 폭 w1은 약 1.5 um 내지 약 3.2 um일 수 있다. 두께 tp는, 제1 도전형 드리프트층(100)에 이온 주입 가능한 깊이 및/또는 제2 도전형 쉴드(200)의 두께를 고려하여 결정될 수 있다. In (a) of FIG. 3, after the first conductivity type drift layer 100 is grown to a first thickness t 1 on the upper surface of the semiconductor substrate 150 formed of silicon carbide, ion implantation of the second conductivity type impurities is performed. The first shield segment 201 is formed. The semiconductor substrate 150 is doped with a first conductivity type impurity, and the doping concentration may be, for example, about 5x10 18 cm -3 . The first conductivity type drift layer 100 is doped with a first conductivity type impurity, and the doping concentration may be, for example, about 1x10 16 cm -3 , and the thickness may be about 18 um. The first shield segment 201 is doped with a second conductivity type impurity, the doping concentration is about 1x10 17 cm -3 to about 2x10 18 cm -3 , the thickness t p is about 0.1 um to about 1.0um, and the width w 1 may be from about 1.5 um to about 3.2 um. The thickness t p may be determined in consideration of a depth capable of ion implantation into the first conductivity type drift layer 100 and / or a thickness of the second conductivity type shield 200.

도 3의 (b)에서, 제1 쉴드 세그먼트(201)가 형성된 제1 도전형 드리프트층(100)을, Δt만큼 성장시킨 후, 제2 도전형 불순물을 이온 주입하여 제1 쉴드 세그먼트(201)의 상부에 제2 쉴드 세그먼트(202)를 형성한다. 일 실시예로, Δt는, 제1 쉴드 세그먼트(201)의 두께 tp와 실질적으로 동일할 수 있다. 즉, 제2 쉴드 세그먼트(202)는, 제1 쉴드 세그먼트(202)의 형성시와 실질적으로 동일한 에너지로 형성되어, 실질적으로 동일한 두께로 형성될 수 있다. 다른 실시예로, Δt는, 제1 쉴드 세그먼트(201)의 두께 tp와 상이할 수 있다. 즉, 제2 쉴드 세그먼트(202)는, 제1 쉴드 세그먼트(202)의 형성시와 동일하지 않은 에너지로 형성되어, 두께가 다를 수 있다. 이후 (c) 내지 (e) 과정을 통해서, 제3 쉴드 세그먼트(203) 내지 제5 쉴드 세그먼트(205)가 형성된다. 여기서, 적층되는 쉴드 세그먼트의 수는 쉴드 세그먼트의 두께에 따라 달라질 수 있다.In (b) of FIG. 3, after the first conductive type drift layer 100 on which the first shield segment 201 is formed is grown by Δt, the second conductive type impurity is ion implanted to implant the first shield segment 201 A second shield segment 202 is formed on the upper portion. In one embodiment, Δt may be substantially the same as the thickness t p of the first shield segment 201. That is, the second shield segment 202 is formed with substantially the same energy as when the first shield segment 202 is formed, and may be formed with substantially the same thickness. In another embodiment, Δt may be different from the thickness t p of the first shield segment 201. That is, the second shield segment 202 is formed with energy that is not the same as when the first shield segment 202 is formed, and thus the thickness may be different. Thereafter, through the processes (c) to (e), the third shield segments 203 to the fifth shield segments 205 are formed. Here, the number of shield segments to be stacked may vary depending on the thickness of the shield segment.

일 실시예로, 제1 쉴드 세그먼트(201) 내지 제5 쉴드 세그먼트(205)의 도핑 농도는 실질적으로 동일할 수 있다. 다른 실시예로, 제1 쉴드 세그먼트(201) 내지 제5 쉴드 세그먼트(205)의 도핑 농도는 상이할 수 있다. 즉, 제1 쉴드 세그먼트(201) 내지 제5 쉴드 세그먼트(205)에 의해 형성되는 제2 도전형 쉴드의 농도 구배는, 제1 쉴드 세그먼트(201)부터 제5 쉴드 세그먼트(205)로 갈수록 농도가 증가하거나 그 반대일 수 있다.In one embodiment, the doping concentrations of the first shield segment 201 to the fifth shield segment 205 may be substantially the same. In another embodiment, the doping concentrations of the first shield segment 201 to the fifth shield segment 205 may be different. That is, the concentration gradient of the second conductive type shield formed by the first shield segment 201 to the fifth shield segment 205 increases in concentration from the first shield segment 201 to the fifth shield segment 205. It can be increased or vice versa.

도 4의 (f)에서, 제1 쉴드 세그먼트(201) 내지 제5 쉴드 세그먼트(205)를 형성한 후, 제1 도전형 드리프트층(100)을 두께 tepi까지 성장시킨다. 여기서, 두께 tepi(>t1)는 약 9 um 내지 약 12 um일 수 있다.4 (f), after forming the first shield segments 201 to the fifth shield segments 205, the first conductive type drift layer 100 is grown to a thickness t epi . Here, the thickness t epi (> t 1 ) may be about 9 um to about 12 um.

도 4의 (g)에서, 제1 도전형 드리프트층(100)의 상면에 제2 도전형 불순물을 이온 주입하여 제2 도전형 웰 영역(110') 및 가드 링(111)을 형성한다. 제2 도전형 웰 영역(110') 및 가드 링(111)의 도핑 농도는, 약 1.0E17 cm-3 내지 약 1.0E18 cm-3이며, 깊이는 약 1.0 um 내지 약 1.4 um일 수 있다. 제2 도전형 쉴드(200)의 형성 깊이는, 제2 도전형 웰 영역(110')의 저면으로부터 거리 d1만큼 이격된 거리이다.In FIG. 4G, the second conductivity type impurity is ion implanted on the top surface of the first conductivity type drift layer 100 to form the second conductivity type well region 110 ′ and the guard ring 111. The doping concentration of the second conductivity type well region 110 'and the guard ring 111 is about 1.0E17 cm -3 to about 1.0E18 cm -3 , and the depth may be about 1.0 um to about 1.4 um. The formation depth of the second conductivity type shield 200 is a distance separated by a distance d 1 from the bottom surface of the second conductivity type well region 110 ′.

도 4의 (h)에서, 제2 도전형 웰 영역(110')의 상면에 제1 도전형 불순물을 이온 주입하여 제1 도전형 소스 영역(115')을 형성한다. 제1 도전형 소스 영역(115')의 도핑 농도는, 약 5.0E19 cm-3 내지 약 5.0E20 cm-3이며, 깊이는 약 0.3 um 내지 약 0.6 um일 수 있다.In (h) of FIG. 4, a first conductivity type source region 115 ′ is formed by ion implantation of a first conductivity type impurity on the top surface of the second conductivity type well region 110 ′. The doping concentration of the first conductivity type source region 115 ′ may be about 5.0E19 cm -3 to about 5.0E20 cm -3 , and the depth may be about 0.3 um to about 0.6 um.

도 4의 (i)에서, 제1 도전형 소스 영역(115')의 상면에 제2 도전형 불순물을 이온 주입하여 제2 도전형 소스(118)을 형성한다. 제2 도전형 소스(118)는, 제1 도전형 소스 영역(115')의 상면 일부, 예를 들어, 중앙부에 형성되며, 제2 도전형 소스(118)의 저면은, 제1 도전형 소스 영역(115')의 저면까지 또는 제1 도전형 소스 영역(115')의 저면보다 더 깊게 위치하도록 형성될 수 있다. 제1 도전형 소스 영역(115')은, 제2 도전형 소스(115)에 의해 분할되어 2 개의 제1 도전형 소스(115)가 된다. 제1 도전형 소스(115)의 폭은, 약 0.5 um 내지 약 1.0 um이며, 제2 도전형 소스(118)의 폭은, 약 1.0 um 내지 약 3.0 um일 수 있다. 제2 도전형 소스(118)의 도핑 농도는, 약 8.0E18 cm-3 내지 약 5.0E19 cm-3이며, 깊이는 약 0.3 um 내지 약 0.8 um일 수 있다. 이온 주입이 완료되면, 전력 반도체 소자를 열처리하여, 제2 도전형 웰 영역(110), 가드 링(111), 제1 도전형 소스(115), 제2 도전형 소스(118), 및 제2 도전형 쉴드(200)를 활성화한다.In FIG. 4 (i), a second conductivity type source 118 is formed by ion implantation of a second conductivity type impurity on the top surface of the first conductivity type source region 115 '. The second conductivity type source 118 is formed on a part of the upper surface of the first conductivity type source region 115 ′, for example, in the center portion, and the bottom surface of the second conductivity type source 118 is the first conductivity type source It may be formed to be located up to the bottom surface of the region 115 'or deeper than the bottom surface of the first conductivity-type source region 115'. The first conductivity type source region 115 ′ is divided by the second conductivity type source 115 to become two first conductivity type sources 115. The width of the first conductivity type source 115 may be about 0.5 um to about 1.0 um, and the width of the second conductivity type source 118 may be about 1.0 um to about 3.0 um. The doping concentration of the second conductivity type source 118 is about 8.0E18 cm -3 to about 5.0E19 cm -3 , and the depth may be about 0.3 um to about 0.8 um. When the ion implantation is completed, the power semiconductor device is heat-treated, so that the second conductivity type well region 110, the guard ring 111, the first conductivity type source 115, the second conductivity type source 118, and the second The conductive shield 200 is activated.

도 5의 (j)에서, 제2 도전형 웰 영역(110')의 상면으로부터 제1 도전형 드리프트층(100)까지 연장된 트렌치(121)를 형성한다. 이격된 제1 도전형 소스(115a, 115b) 사이에 위치한 제2 도전형 웰 영역(110')의 상면부터 제1 도전형 드리프트층(100)까지 식각한다. 여기서, 트렌치(121)는, 제2 도전형 쉴드(200)까지 연장되도록 형성된다. 트렌치(121)에 의해서, 제2 도전형 웰 영역(110')은 복수의 제2 도전형 웰(110)로 구획된다. 트렌치(121)의 깊이는, 약 1.5 um 내지 약 3.0 um이며, 폭은 약 1.5 um 내지 약 3.0 um일 수 있다. 제2 도전형 웰(110)의 폭은 약 2.0 um 내지 5.0 um일 수 있다.In (j) of FIG. 5, a trench 121 extending from the top surface of the second conductivity type well region 110 ′ to the first conductivity type drift layer 100 is formed. The first conductive type drift layer 100 is etched from the top surface of the second conductive type well region 110 ′ positioned between the spaced apart first conductive type sources 115a and 115b. Here, the trench 121 is formed to extend to the second conductivity type shield 200. The second conductivity type well region 110 ′ is divided into a plurality of second conductivity type wells 110 by the trench 121. The depth of the trench 121 may be about 1.5 um to about 3.0 um, and the width may be about 1.5 um to about 3.0 um. The width of the second conductivity type well 110 may be about 2.0 um to 5.0 um.

도 5의 (k)에서, 트렌치(121)의 내부 및 제1 도전형 드리프트층(100) 상면의 적어도 일부에 제1 절연막(125)을 형성한다. 제1 절연막(125)은 산화막 또는 질화막일 수 있다. 제1 절연막(125)은, 엣지 터미네이션 영역(12)까지 연장되게 형성될 수 있다. 제1 절연막(125)의 두께는 약 60 um일 수 있다.In FIG. 5K, the first insulating layer 125 is formed on at least a portion of the trench 121 and the top surface of the first conductive type drift layer 100. The first insulating film 125 may be an oxide film or a nitride film. The first insulating layer 125 may be formed to extend to the edge termination region 12. The thickness of the first insulating layer 125 may be about 60 um.

도 5의 (l)에서, 절연막(125)이 형성된 트렌치(121) 내부에 게이트(120)를 형성한다. 게이트(120)는, 폴리 실리콘 등으로 형성될 수 있다. In FIG. 5 (l), a gate 120 is formed inside the trench 121 in which the insulating film 125 is formed. The gate 120 may be formed of polysilicon or the like.

도 5의 (m)에서, 제1 도전형 드리프트층(100의 상면에 제2 절연막(130)이 형성된다. 제2 절연막(130)은 패시베이션층일 수 있다. 제2 절연막(130)은 액티브 영역(11) 및 엣지 터미네이션 영역(12)의 상부에 형성된다.In FIG. 5 (m), a second insulating layer 130 is formed on the first conductive type drift layer 100. The second insulating layer 130 may be a passivation layer. The second insulating layer 130 is an active region 11 and an edge termination region 12.

도 6의 (n)에서, 제2 절연막(130)에 전기적 연결을 위한 개구(131)를 형성한다. 개구(131)는, 제1 도전형 소스(115) 및/또는 제2 도전형 소스(118)의 상부에 위치한다. 개구(131)를 통해, 제1 도전형 소스(115) 및/또는 제2 도전형 소스(118)의 상면에 오믹 접촉을 위한 소스 실리사이드층(141)을 형성한다. 한편, 반도체 기판(150)의 하면에는 드레인 실리사이드층(160)을 형성한다.In (n) of FIG. 6, an opening 131 for electrical connection is formed in the second insulating layer 130. The opening 131 is located above the first conductivity type source 115 and / or the second conductivity type source 118. Through the opening 131, a source silicide layer 141 for ohmic contact is formed on the top surfaces of the first conductivity type source 115 and / or the second conductivity type source 118. Meanwhile, a drain silicide layer 160 is formed on the bottom surface of the semiconductor substrate 150.

도 6의 (o)에서, 소스 메탈(140)이 소스 실리사이드층(141)에 전기적으로 연결되며, 도 6의 (p)에서, 드레인 메탈(170)이 드레인 실리사이드층(160)의 하면에 형성된다.In FIG. 6 (o), the source metal 140 is electrically connected to the source silicide layer 141, and in FIG. 6 (p), the drain metal 170 is formed on the bottom surface of the drain silicide layer 160. do.

도 7은 본 발명의 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이고, 도 8은 도 7에 도시된 전력 반도체를 제조하는 과정을 개략적으로 도시한 도면이다. 도 2 내지 도 6과 동일한 부분에 대한 설명은 생략하고, 차이점을 위주로 설명한다.7 is a cross-sectional view illustrating a cross-section of a power semiconductor according to another embodiment of the present invention, and FIG. 8 is a view schematically showing a process of manufacturing the power semiconductor shown in FIG. 7. Descriptions of the same parts as in FIGS. 2 to 6 will be omitted, and differences will be mainly described.

도 2 내지 6에 도시된 제2 도전형 쉴드(200)의 폭은, 트렌치(121)의 폭과 실질적으로 동일하며, 트렌치(121)의 하부에 형성된다. 도 7에 도시된 제2 도전형 쉴드(210)는, 트렌치(122)의 하부 및 측면 일부에 형성되어 트렌치(121)의 하부 모서리(121a, 121b)를 감싸는 구조이다. 잘 알려져 있는 바와 같이, 트렌치 게이트형 전력 반도체의 경우, 트렌치 하부 모서리에 전계가 집중되어, 게이트 절연막(125)이 파괴되는 현상이 발생한다. 게이트 절연막(125)이 파손되면, 전력 반도체 소자가 정상적으로 동작하지 못하게 된다. 모서리(121a, 121b)를 전계로부터 보호하기 위해서, 제2 도전형 쉴드(210)의 형성 깊이 d2는, 제2 도전형 쉴드(200)의 형성 깊이 d1보다 작을 수 있다.The width of the second conductivity type shield 200 illustrated in FIGS. 2 to 6 is substantially the same as the width of the trench 121 and is formed under the trench 121. The second conductivity type shield 210 illustrated in FIG. 7 is formed on a portion of the lower and side surfaces of the trench 122 and surrounds the lower corners 121a and 121b of the trench 121. As is well known, in the case of a trench gate type power semiconductor, an electric field is concentrated at a lower edge of the trench, and the gate insulating film 125 is destroyed. When the gate insulating layer 125 is damaged, the power semiconductor device cannot operate normally. In order to protect the edges 121a and 121b from the electric field, the formation depth d 2 of the second conductivity type shield 210 may be smaller than the formation depth d 1 of the second conductivity type shield 200.

도 8의 (a)를 참조하면, 제1 도전형 드리프트층(100)을, 반도체 기판(150)의 상면에 제2 두께 t2까지 성장시킨 후, 제2 도전형 불순물을 이온 주입하여 제1 쉴드 세그먼트(211)를 형성한다. 여기서, 제1 쉴드 세그먼트(211)의 폭 w2는 제1 쉴드 세그먼트(201)의 폭 w1보다 크다. 한편, 제2 두께 t2는 제1 두께 t1과 같거나 클 수 있다. Referring to (a) of FIG. 8, after the first conductivity type drift layer 100 is grown to a second thickness t 2 on the upper surface of the semiconductor substrate 150, a second conductivity type impurity is ion implanted to implant the first The shield segment 211 is formed. Here, the width w 2 of the first shield segment 211 is greater than the width w 1 of the first shield segment 201. Meanwhile, the second thickness t 2 may be equal to or greater than the first thickness t 1 .

일 실시예로, 제1 도전형 드리프트층(100)의 제2 두께 t2가 제1 두께 t1보다 크며, 제1 내지 쉴드 세그먼트(211)의 두께와, 도 3 내지 도 4에 도시된 제1 쉴드 세그먼트(201)의 두께 tp는 실질적으로 동일할 수 있다. In one embodiment, the second thickness t 2 of the first conductive type drift layer 100 is greater than the first thickness t 1 , and the thicknesses of the first to shield segments 211 and the first to third shielding layers 211 are illustrated. The thickness t p of one shield segment 201 may be substantially the same.

다른 실시예로, 제1 도전형 드리프트층(100)의 제2 두께 t2가 제1 두께 t1보다 크며, 제1 쉴드 세그먼트(211)의 두께와, 도 3 내지 도 4에 도시된 제1 쉴드 세그먼트(201)의 두께 tp는 상이할 수 있다. In another embodiment, the second thickness t 2 of the first conductivity type drift layer 100 is greater than the first thickness t 1 , and the thickness of the first shield segment 211 and the first illustrated in FIGS. 3 to 4. The thickness t p of the shield segment 201 may be different.

또 다른 실시예로, 제1 도전형 드리프트층(100)의 제2 두께 t2와 제1 두께 t1이 실질적으로 동일하면, 제1 쉴드 세그먼트(211)의 두께는, 도 3 내지 도 4에 도시된 제1 쉴드 세그먼트(201)의 두께 tp보다 클 수 있다. In another embodiment, when the second thickness t 2 and the first thickness t 1 of the first conductivity type drift layer 100 are substantially the same, the thickness of the first shield segment 211 is illustrated in FIGS. 3 to 4. The thickness of the illustrated first shield segment 201 may be greater than t p .

또 다른 실시예로, 제1 도전형 드리프트층(100)의 제2 두께 t2와 제1 두께 t1이 실질적으로 동일하고 제1 쉴드 세그먼트(211)의 두께와 도 3 내지 도 4에 도시된 제1 쉴드 세그먼트(201)의 두께 tp가 동일하면, 도 8에 도시된 트렌치(122)는 도 5에 도시된 트렌치(121)보다 깊을 수 있다. In another embodiment, the second thickness t 2 and the first thickness t 1 of the first conductivity type drift layer 100 are substantially the same and the thickness of the first shield segment 211 is illustrated in FIGS. 3 to 4. If the thickness t p of the first shield segment 201 is the same, the trench 122 illustrated in FIG. 8 may be deeper than the trench 121 illustrated in FIG. 5.

도 8의 (b) 및 (c)에서, 제1 쉴드 세그먼트(211)가 형성된 제1 도전형 드리프트층(100)을, Δt만큼 성장시킨 후, 제2 도전형 불순물을 이온 주입하여 제1 쉴드 세그먼트(211)의 상부에 제2 쉴드 세그먼트(212)를 형성한다. 이후 제3 쉴드 세그먼트(213) 내지 제5 쉴드 세그먼트(215)가 형성된다. 여기서, 제1 쉴드 세그먼트(211) 내지 제5 쉴드 세그먼트(215)의 두께는 실질적으로 동일하거나 상이할 수 있다. 한편, 적층되는 쉴드 세그먼트의 수는 쉴드 세그먼트의 두께에 따라 달라질 수 있다. 이후 제2 도전형 웰 영역(110'), 제1 도전형 소스(115), 및 제2 도전형 소스(118)을 순차적으로 형성한다.In (b) and (c) of FIG. 8, the first conductive type drift layer 100 on which the first shield segment 211 is formed is grown by Δt, and then the second conductive type impurity is ion implanted to ion-implant the first shield A second shield segment 212 is formed on the segment 211. Thereafter, the third shield segments 213 to the fifth shield segments 215 are formed. Here, the thickness of the first shield segment 211 to the fifth shield segment 215 may be substantially the same or different. Meanwhile, the number of shield segments to be stacked may vary depending on the thickness of the shield segment. Thereafter, the second conductivity type well region 110 ′, the first conductivity type source 115, and the second conductivity type source 118 are sequentially formed.

도 8의 (d)에서, 제2 도전형 웰 영역(110')의 상면으로부터 제2 도전형 쉴드(210)의 내부까지 연장된 트렌치(122)를 형성한다. 트렌치(122)는, 제2 도전형 웰 영역(110') 및 제2 도전형 웰 영역(110')의 저면과 제2 도전형 쉴드(210) 사이에 위치한 제1 도전형 드리프트층(110)을 관통하며, 제2 도전형 쉴드(210)의 내부까지 식각하여 형성된다. In FIG. 8D, trenches 122 extending from the top surface of the second conductivity type well region 110 ′ to the inside of the second conductivity type shield 210 are formed. The trench 122 includes a first conductivity type drift layer 110 positioned between the second conductivity type well region 110 ′ and the bottom surface of the second conductivity type well region 110 ′ and the second conductivity type shield 210. It penetrates, and is formed by etching to the inside of the second conductivity type shield 210.

일 실시예로, 제2 도전형 쉴드(210)의 형성 깊이 d2가 제2 도전형 쉴드(200)의 형성 깊이 d1보다 작으며 제2 도전형 쉴드(210)의 두께와 제2 도전형 쉴드(200)의 두께가 실질적으로 동일하게 형성되면, 트렌치(122)는, 도 5에 도시된 트렌치(121)와 실질적으로 동일한 깊이로 형성될 수 있다. 따라서, 제2 도전형 쉴드(210) 내부의 식각 깊이는, 제2 도전형 쉴드(210)의 형성 깊이 d2와 제2 도전형 쉴드(200)의 형성 깊이 d1의 차이에 의해 결정될 수 있다.In one embodiment, the formation depth d 2 of the second conductivity type shield 210 is less than the formation depth d 1 of the second conductivity type shield 200, and the thickness of the second conductivity type shield 210 and the second conductivity type When the thickness of the shield 200 is formed to be substantially the same, the trench 122 may be formed to substantially the same depth as the trench 121 shown in FIG. 5. Thus, the second etch depth within the conductive shield 210, a can be determined by the depth difference between d 1 of the second conductivity type shield 210, the depth d 2 and a second conductive shield 200 of .

다른 실시예로, 제2 도전형 쉴드(210)의 형성 깊이 d2와 제2 도전형 쉴드(200)의 형성 깊이 d1이 실질적으로 동일하며 제2 도전형 쉴드(210)의 두께와 제2 도전형 쉴드(200)의 두께가 실질적으로 동일하게 형성되면, 트렌치(122)는, 도 5에 도시된 트렌치(121)보다 더 깊게 형성될 수 있다. 따라서, 제2 도전형 쉴드(210) 내부의 식각 깊이는, 트렌치(122)와 트렌치(121)의 깊이 차이에 의해 결정될 수 있다.In another embodiment, the thickness of the second conductive shield 210, the depth d 2 and a second conductive shield 200 is formed depth d 1 are substantially the same, and the second conductivity type shield (210) of the second When the thickness of the conductive shield 200 is substantially the same, the trench 122 may be formed deeper than the trench 121 illustrated in FIG. 5. Therefore, the etch depth inside the second conductivity type shield 210 may be determined by a difference in depth between the trench 122 and the trench 121.

이후 트렌치 게이트(120)를 형성하고, 절연막(125, 130) 및 메탈층(140, 170)을 형성한다.Thereafter, a trench gate 120 is formed, and insulating layers 125 and 130 and metal layers 140 and 170 are formed.

도 9는 본 발명의 또 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다. 도 2 및 도 7과 동일한 부분에 대한 설명은 생략하고, 차이점을 위주로 설명한다.9 is a cross-sectional view illustrating a cross-section of a power semiconductor according to another embodiment of the present invention. Descriptions of the same parts as in FIGS. 2 and 7 are omitted, and differences are mainly described.

도 2에 도시된 제2 도전형 쉴드(200)의 폭은, 트렌치(121)의 폭과 실질적으로 동일하며 트렌치(121)의 하부에 형성되며, 도 7에 도시된 제2 도전형 쉴드(210)의 폭은, 트렌치(122)의 폭보다 크며 트렌치(122)의 하부 및 측면 일부에 형성된다. 도 9에 도시된 제2 도전형 쉴드(220)의 폭은, 도 2에 도시된 제2 도전형 쉴드(200) 및/또는 도 7에 도시된 제2 도전형 쉴드(210)의 폭보다 약 0.1 내지 약 0.4 um 정도 작을 수 있다. 여기서, 도 9에 도시된 제2 도전형 쉴드(220)의 두께와 도 2에 도시된 제2 도전형 쉴드(200) 및/또는 도 7에 도시된 제2 도전형 쉴드(210)의 두께는 실질적으로 동일할 수 있다.The width of the second conductivity type shield 200 illustrated in FIG. 2 is substantially the same as the width of the trench 121 and is formed below the trench 121, and the second conductivity type shield 210 illustrated in FIG. 7 ) Is greater than the width of the trench 122 and is formed on the lower and side portions of the trench 122. The width of the second conductivity type shield 220 illustrated in FIG. 9 is about less than the width of the second conductivity type shield 200 illustrated in FIG. 2 and / or the second conductivity type shield 210 illustrated in FIG. 7. It may be as small as 0.1 to about 0.4 um. Here, the thickness of the second conductivity type shield 220 illustrated in FIG. 9 and the thickness of the second conductivity type shield 200 illustrated in FIG. 2 and / or the second conductivity type shield 210 illustrated in FIG. 7 are It may be substantially the same.

도 10은 본 발명의 또 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다. 도 2, 도 7 및 도 9와 동일한 부분에 대한 설명은 생략하고, 차이점을 위주로 설명한다.10 is a cross-sectional view illustrating a cross-section of a power semiconductor according to another embodiment of the present invention by way of example. Descriptions of the same parts as in FIGS. 2, 7 and 9 will be omitted, and differences will be mainly described.

도 10을 참조하면, 제2 도전형 쉴드(230)의 폭은, 제2 도전형 쉴드(230)의 두께에 따라 상이할 수 있다. 도 10에 도시된 제2 도전형 쉴드(230)의 하부(231)의 폭은, 트렌치의 폭보다 약 0.1 내지 약 0.4 um 정도 작으며, 제2 도전형 쉴드(230)의 상부(232)의 폭과 트렌치의 폭은 실질적으로 동일할 수 있다. 여기서, 제2 도전형 쉴드(230)의 하부(231)는 제1 내지 제3 쉴드 세그먼트로 형성되며, 제2 도전형 쉴드(230)의 상부(232)는 제4 내지 제5 쉴드 세그먼트로 형성될 수 있다. 즉, 제1 내지 제3 쉴드 세그먼트의 폭은 제4 내지 제5 쉴드 세그먼트의 폭보다 작게 형성될 수 있다. 도시되진 않았으나, 제1 쉴드 세그먼트의 폭은 가장 작으며, 제5 쉴드 세그먼트의 폭은 가장 크게 형성될 수도 있다.Referring to FIG. 10, the width of the second conductivity type shield 230 may be different according to the thickness of the second conductivity type shield 230. The width of the lower portion 231 of the second conductive type shield 230 illustrated in FIG. 10 is about 0.1 to about 0.4 um smaller than the width of the trench, and the width of the upper portion 232 of the second conductive type shield 230 is The width and the width of the trench can be substantially the same. Here, the lower portion 231 of the second conductive type shield 230 is formed of the first to third shield segments, and the upper portion 232 of the second conductive type shield 230 is formed of the fourth to fifth shield segments Can be. That is, the width of the first to third shield segments may be smaller than the width of the fourth to fifth shield segments. Although not shown, the width of the first shield segment may be the smallest, and the width of the fifth shield segment may be the largest.

도 11은 본 발명의 실시예에 따라 구현된 제2 도전형 쉴드를 예시적으로 도시한 단면도이다.11 is a cross-sectional view illustrating a second conductive type shield implemented according to an embodiment of the present invention.

도 11을 참조하면, 본 발명의 실시예에서, 제2 도전형 쉴드(200, 200', 210)는, 제1 도전형 에피층(100) 형성시 함께 형성될 수 있다. 따라서 제2 도전형 쉴드(200, 200', 210)는 설계된 전기적 특성을 충족하기 위해 필요한 깊이 및 필요한 두께로 형성될 수 있다. 종래의 제2 도전형 쉴드(200'')는, 트렌치(121) 저면에 제2 도전형 불순물을 이온주입하여 형성된다. 실리콘카바이드의 경우, 트렌치(121)의 깊이 및 이온주입 깊이는, 실리콘과 비교할 때, 상대적으로 얕다. 또한, 실리콘카바이드의 결정 구조로 인해서, 트렌치(121)의 측벽이 경사지게 형성되기 때문에, 트렌치 저면 전체에 균일한 농도로 이온을 주입하기가, 실리콘가 비교할 때, 상대적으로 매우 어렵다. 도 11에 예시된 바와 같이, 트렌치 형성 후 이온을 주입하면, 트렌치(121)의 측벽쪽으로 갈수록 이온 주입 영역의 두께가 감소된다. Referring to FIG. 11, in an embodiment of the present invention, the second conductivity type shields 200, 200 ′, and 210 may be formed together when the first conductivity type epi layer 100 is formed. Therefore, the second conductivity type shields 200, 200 ', and 210 may be formed with a depth and a required thickness to satisfy the designed electrical characteristics. The conventional second conductivity type shield 200 ″ is formed by ion implanting a second conductivity type impurity on the bottom surface of the trench 121. In the case of silicon carbide, the depth of the trench 121 and the ion implantation depth are relatively shallow compared to silicon. In addition, due to the crystal structure of the silicon carbide, since the sidewalls of the trench 121 are inclined, it is relatively very difficult to implant ions at a uniform concentration over the entire bottom of the trench, when silicon is compared. As illustrated in FIG. 11, when ions are implanted after the trench is formed, the thickness of the ion implantation region decreases toward the sidewalls of the trench 121.

본 발명의 실시예는, 제2 도전형 쉴드(200, 200', 210)의 형성되는 깊이, 두께 및/또는 폭을 실질적으로 제한 없이 구현할 수 있다. Case 1은, 트렌치(121)의 측벽까지 실질적으로 균일한 깊이로 형성된 제2 도전형 쉴드(200)를 나타내고, Case 2는 트렌치(121)의 측벽을 넘어 수평하게 연장되도록 형성된 제2 도전형 쉴드(200')를 나타내며, Case 3은 트렌치(121)의 측벽을 따라 수직하게 연장되도록 형성된 제2 도전형 쉴드(210)를 나타낸다. Case 2에서, 제2 도전형 쉴드(200')는 트렌치(121)의 측벽으로부터 수평 방향으로 약 100 nm 연장되도록 형성된다. Case 3에서, 제2 도전형 쉴드(210)는, 트렌치(121)의 측벽으로부터 수평 방향으로 약 100 nm 및 트렌치(121)의 저면으로부터 수직 방향으로 약 100 nm 연장되도록 형성된다. 즉, Case 3에서, 제2 도전형 쉴드(210)는 트렌치 모서리를 둘러싸도록 형성된다.Embodiments of the present invention, the second conductive type shield (200, 200 ', 210) can be formed to form a depth, thickness and / or width can be implemented substantially without limitation. Case 1 represents the second conductivity type shield 200 formed to a substantially uniform depth to the sidewall of the trench 121, and Case 2 is a second conductivity type shield formed to extend horizontally beyond the sidewall of the trench 121 (200 '), Case 3 represents the second conductive shield 210 formed to extend vertically along the sidewall of the trench 121. In Case 2, the second conductivity type shield 200 ′ is formed to extend about 100 nm in the horizontal direction from the sidewall of the trench 121. In Case 3, the second conductivity type shield 210 is formed to extend about 100 nm in the horizontal direction from the sidewall of the trench 121 and about 100 nm in the vertical direction from the bottom surface of the trench 121. That is, in Case 3, the second conductivity type shield 210 is formed to surround the trench edge.

Case 1 내지 Case 3에서, 제2 도전형 쉴드(200, 200', 210)는 모두 플로팅된다. 따라서 드레인 전압 VD가 제1 도전형 에피층(100) 내에 형성되는 공핍층에 가장 큰 영향을 미칠 수 있다. 여기서, 트렌치(121)의 폭은 약 3um이며 깊이는 약 2.5um이다. 한편, 제1 절연막(125)의 두께는 약 60 nm이다. 제2 도전형 쉴드(200, 200', 210)의 도핑 농도는 약 1x1017 cm-3 내지 약 2x1018 cm-3 사이에서 조절된다. In Case 1 to Case 3, the second conductivity type shields 200, 200 ', and 210 are all floating. Therefore, the drain voltage V D may have the greatest effect on the depletion layer formed in the first conductivity type epi layer 100. Here, the width of the trench 121 is about 3um and the depth is about 2.5um. On the other hand, the thickness of the first insulating film 125 is about 60 nm. The doping concentration of the second conductivity type shield 200, 200 ', 210 is adjusted between about 1x10 17 cm -3 to about 2x10 18 cm -3 .

도 12는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 항복 전압 특성을 나타낸 그래프이다.12 is a graph showing breakdown voltage characteristics of a power semiconductor having a second conductivity type shield illustrated in FIG. 11.

도 12를 참조하면, 제2 도전형 쉴드의 도핑 농도에 따른 항복 전압이 도시되어 있으며, Case III, Case II, Case I의 순서로 항복 전압이 높음을 알 수 있다. Case III에서, 제2 도전형 쉴드(200)의 도핑 농도가 약 5x1017 cm-3일 때 최대 항복 전압은 약 1380V이고, Case II에서 제2 도전형 쉴드(200)의 도핑 농도가 약 7x1017 cm-3일 때 최대 항복 전압은 약 1375V이며, Case I에서 제2 도전형 쉴드(200)의 도핑 농도가 약 1x1018 cm-3일 때 최대 항복 전압은 약 1240V이다. 한편, 제2 도전형 쉴드(200, 200', 210)가 형성되지 않았을 경우, 항복 전압은 약 260V로 측정되었다. Case II 및 Case I와 비교할 때, Case III는 상대적으로 낮은 도핑 농도에서 최대 항복 전압을 나타내는 반면, Case I은 제2 도전형 불순물 도핑 농도 범위의 중간값에서 최대 항복 전압을 나타냄을 알 수 있다. Referring to FIG. 12, the breakdown voltage according to the doping concentration of the second conductivity type shield is illustrated, and it can be seen that the breakdown voltage is high in the order of Case III, Case II, and Case I. In Case III, when the doping concentration of the second conductivity type shield 200 is about 5x10 17 cm -3 , the maximum breakdown voltage is about 1380V, and in Case II, the doping concentration of the second conductivity type shield 200 is about 7x10 17 The maximum breakdown voltage is about 1375V when cm -3 , and the maximum breakdown voltage is about 1240V when the doping concentration of the second conductivity type shield 200 in Case I is about 1x10 18 cm -3 . On the other hand, when the second conductivity type shields 200, 200 ', and 210 were not formed, the breakdown voltage was measured to be about 260V. Compared to Case II and Case I, it can be seen that Case III represents the maximum breakdown voltage at a relatively low doping concentration, while Case I represents the maximum breakdown voltage at an intermediate value of the second conductivity type impurity doping concentration range.

도시된 그래프로부터, 제2 도전형 쉴드(200, 200', 210)의 구조 및 도핑 농도에 의해 항복 전압이 결정됨을 알 수 있다. Case I 내지 Case III의 구조적 차이, 즉, 제2 도전형 쉴드(200, 200', 210)가 트렌치 모서리를 둘러싸는 정도는, 최대 항복 전압을 나타내는 제2 도전형 불순물의 도핑 농도를 낮추는 결과를 초래한다. 특히, 트렌치 모서리가 제2 도전형 쉴드에 의해 더 많이 둘러싸일수록 항복 전압은 더 많이 증가함을 알 수 있다. 최대 항복 전압에 도달하면, 도핑 농도 증가에 따른 항복 전압의 변화율이 감소한다.From the graphs shown, it can be seen that the breakdown voltage is determined by the structure and doping concentration of the second conductivity type shields 200, 200 ', and 210. The structural difference between Case I and Case III, that is, the degree to which the second conductivity type shields 200, 200 ', and 210 surround the trench edges, results in lowering the doping concentration of the second conductivity type impurity indicating the maximum breakdown voltage. Effect. In particular, it can be seen that the more the trench edge is surrounded by the second conductive type shield, the more the breakdown voltage increases. When the maximum breakdown voltage is reached, the rate of change of the breakdown voltage with increasing doping concentration decreases.

도 13은 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 트랜스컨덕턴스 특성을 나타낸 설명하기 위한 도면으로, 도 13의 (a)는 제2 도전형 쉴드(200, 200', 210)의 유무에 따른 전류 경로를 나타내며, 도 13의 (b)는 게이트 전압과 드레인 전류간 관계를 나타낸 그래프이다. 13 is a view for explaining the transconductance characteristics of a power semiconductor having a second conductivity type shield shown in FIG. 11, and FIG. 13 (a) is a view of the second conductivity type shields 200, 200 ', and 210 It shows the current path depending on the presence or absence, and FIG. 13B is a graph showing the relationship between the gate voltage and the drain current.

제2 도전형 쉴드(200, 200', 210)가 형성되지 않은 트렌치 게이트 MOSFET에서, 전류는 트렌치의 측벽 및 저면을 따라 흐르며, 전류의 흐름은 방해 받지 않는다. 이에 반해, 제2 도전형 쉴드(200, 200', 210)가 형성된 트렌치 게이트 MOSFET에서, 제2 도전형 쉴드(200, 200', 210)와 제1 도전형 에피층(100)간 PN 접합에 의한 공핍층이 형성되어 전류의 흐름에 영향을 미친다. 제2 도전형 쉴드(200, 200', 210)가 형성되지 않은 트렌치 게이트 MOSFET과 비교할 때, JFET 영역이 생성됨을 알 수 있다. 특히, 플로팅된 제2 도전형 쉴드(200, 200', 210)는 드레인 전압 VD에 영향을 받는다. 즉, (a)에 도시된 공핍층이 형성되는 영역은, 드레인 전압 VD이 증가함에 따라 수평 방향으로 확장될 수 있다. 전류는 공핍층을 우회하여 흐르게 되며, 특히, 생성된 JFET 영역은 온 저항을 증가시키기 때문에, 전류 밀도가 영향을 받게 된다. 도 13의 (b)에 도시된 게이트 전압-드레인 전류 그래프를 보면, MOSFET은, 제2 도전형 쉴드(200, 200', 210)의 유무에 상관 없이, 일정한 게이트 전압 VG에 턴온됨을 알 수 있다. 그러나, 게이트 전압 VG의 증가에 따른 드레인 전류의 증가 경향은 제2 도전형 쉴드(200, 200', 210)의 유무에 따라 달라진다. 제2 도전형 쉴드(200, 200', 210)의 도핑 농도가 낮을수록 드레인 전류가 상대적으로 더 많이 흐르지만, 도핑 농도가 높아지더라도 드레인 전류가 감소하는 정도는 미미한 수준이다. 즉, 이온 농도에 따른 공핍층의 폭 변화는 크지 않음을 알 수 있다.In the trench gate MOSFET in which the second conductivity type shields 200, 200 ', and 210 are not formed, current flows along sidewalls and bottom surfaces of the trench, and current flow is not disturbed. In contrast, in the trench gate MOSFET in which the second conductivity type shields 200, 200 ', and 210 are formed, the PN junction between the second conductivity type shields 200, 200', 210 and the first conductivity type epi layer 100 is used. The depletion layer by is formed and affects the current flow. It can be seen that the JFET region is generated when compared with the trench gate MOSFET in which the second conductivity type shields 200, 200 ', and 210 are not formed. In particular, the floating second conductivity type shields 200, 200 ', and 210 are affected by the drain voltage V D. That is, the region where the depletion layer shown in (a) is formed may be extended in the horizontal direction as the drain voltage V D increases. The current flows bypassing the depletion layer, and in particular, since the generated JFET region increases the on resistance, the current density is affected. Looking at the gate voltage-drain current graph shown in (b) of FIG. 13, it can be seen that the MOSFET is turned on at a constant gate voltage V G regardless of the presence or absence of the second conductivity type shields 200, 200 ′ and 210. have. However, the tendency of the drain current to increase as the gate voltage V G increases depends on the presence or absence of the second conductivity type shields 200, 200 ′, and 210. The lower the doping concentration of the second conductivity type shields 200, 200 ', and 210, the more the drain current flows, but the degree of decrease in the drain current even when the doping concentration increases is insignificant. That is, it can be seen that the width change of the depletion layer according to the ion concentration is not large.

도 14는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 온 저항 특성을 나타낸 그래프로서, 게이트 전압 VG가 20V일 때 측정된 결과이다.14 is a graph showing on-resistance characteristics of a power semiconductor having a second conductivity type shield shown in FIG. 11, and is a result measured when the gate voltage V G is 20V.

도 14를 참조하면, 트렌치 모서리에서 제2 도전형 쉴드(200, 200', 210)의 형상에 따라 온 저항이 달라짐을 알 수 있다. 제2 도전형 쉴드(200, 200', 210)가 없는 경우에 비해, 제2 도전형 쉴드(200, 200', 210)로 인한 온 저항은 약 20% 내지 약 30% 증가한다. 이온 농도에 따른 온 저항의 편차는 크지 않으나, 이온 농도가 약 1X1018/cm3을 초과하면 온 저항이 급격히 증가하며, 이온 농도가 약 2X1018/cm3이면 전류가 흐르지 않는 상태가 된다. 이는 플로팅된 제2 도전형 쉴드(200, 200', 210)에 의한 공핍층이 드레인 전압 VD에 의해 확장되어 전류 경로를 실질적으로 차단하기 때문에 발생한다. Referring to FIG. 14, it can be seen that the on-resistance varies according to the shape of the second conductive type shields 200, 200 ′, and 210 at the edge of the trench. Compared to the case where the second conductivity type shields 200, 200 ', and 210 are not present, the on-resistance due to the second conductivity type shields 200, 200', 210 increases by about 20% to about 30%. The deviation of the on resistance according to the ion concentration is not large, but when the ion concentration exceeds about 1X10 18 / cm 3 , the on resistance increases rapidly, and when the ion concentration is about 2X10 18 / cm 3, the current does not flow. This occurs because the depletion layer by the floating second conductivity type shields 200, 200 ', 210 is extended by the drain voltage V D to substantially block the current path.

도 15는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 트렌치 하부 전계 분포를 나타낸 그래프이다. FIG. 15 is a graph showing the lower electric field distribution in the trench of the power semiconductor having the second conductivity type shield illustrated in FIG. 11.

도 15를 참조하면, 제2 도전형 쉴드(200, 200', 210)의 유무에 상관 없이, 항복이 일어난 경우 트렌치 모서리 부근에서의 피크 전계는 실질적으로 동일한 값을 가진다. 한편, 이온 농도가 증가할수록 트렌치 모서리 부근에서의 전계는 증가하는 경향을 나타낸다. 측정된 트렌치 모서리 부근에서의 전계는 모두 임계 전계값 이하이다. 제2 도전형 쉴드가 없는 경우, 전계는 트렌치의 저면에서 약 1.0 MV/cm 내지 약 1.5 MV/cm의 값으로 측정되는 반면, 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3을 초과하면, 전계는 트렌치의 저면에서 실질적으로 형성되지 않았다. 이는 MOSFET의 항복 전압을 증가시킨 중요 요인이다. 한편, 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3이하이면, 제2 도전형 쉴드(200, 200', 210) 전체가 공핍되므로, 전계가 트렌치 저면에 인가된다. 즉, 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3이하이면, 제2 도전형 쉴드(200, 200', 210)의 전계 완화 효과가 사라질 수 있다.Referring to FIG. 15, regardless of the presence or absence of the second conductivity type shields 200, 200 ′ and 210, the peak electric field near the edge of the trench when yielding occurs has substantially the same value. On the other hand, as the ion concentration increases, the electric field near the edge of the trench tends to increase. The measured electric field near the edge of the trench is all below the critical electric field value. In the absence of the second conductivity type shield, the electric field is measured at a value of about 1.0 MV / cm to about 1.5 MV / cm at the bottom of the trench, while the ion concentration of the second conductivity type shield 200, 200 ', 210 Above about 1X10 17 / cm 3 , the electric field was not substantially formed at the bottom of the trench. This is an important factor that increases the breakdown voltage of the MOSFET. On the other hand, if the ion concentration of the second conductivity type shields 200, 200 ', 210 is about 1X10 17 / cm 3 or less, the entirety of the second conductivity type shields 200, 200', 210 is depleted, so that the electric field is the bottom of the trench. Is applied to. That is, when the ion concentrations of the second conductivity type shields 200, 200 ', and 210 are about 1X10 17 / cm 3 or less, the electric field relaxation effect of the second conductivity type shields 200, 200', 210 may disappear.

도 16은 도 11에 도시된 제2 도전형 쉴드 하부 전계 분포를 나타낸 그래프이다.FIG. 16 is a graph showing the electric field distribution under the second conductivity type shield illustrated in FIG. 11.

도 16을 참조하면, 제2 도전형 쉴드(200, 200', 210)의 모서리 부근에서 전계가 집중되며, 이온 농도가 증가할수록 전계도 증가함을 알 수 있다. 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3을 초과하면, 전계는 제2 도전형 쉴드(200, 200', 210)의 저면에서 약 1.2 MV/cm 내지 2.0 MV/cm의 값으로 측정된다. 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3이하이면, 제2 도전형 쉴드(200, 200', 210) 전체가 공핍되므로, 전계는 제2 도전형 쉴드(200, 200', 210)의 저면에서 약 1.2 MV/cm 이하의 값으로 측정된다. 이는 트렌치 모서리에 전계가 집중되는 결과를 유발한다.Referring to FIG. 16, it can be seen that the electric field is concentrated near the edges of the second conductivity type shields 200, 200 ′ and 210, and as the ion concentration increases, the electric field also increases. When the ion concentration of the second conductivity type shields 200, 200 ', 210 exceeds about 1X10 17 / cm 3 , the electric field is about 1.2 MV / cm at the bottom of the second conductivity type shields 200, 200', 210 To 2.0 MV / cm. If the ion concentration of the second conductivity type shields 200, 200 ', 210 is about 1X10 17 / cm 3 or less, the entirety of the second conductivity type shields 200, 200', 210 is depleted, so the electric field is the second conductivity type It is measured at a value of about 1.2 MV / cm or less on the bottom surfaces of the shields 200, 200 ', and 210. This results in the electric field being concentrated at the edge of the trench.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. The above description of the present invention is for illustration only, and those of ordinary skill in the art to which the present invention pertains can understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the above detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be interpreted to be included in the scope of the present invention. .

Claims (16)

실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 제1 두께로 성장시키는 단계;
상기 제1 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제1 쉴드 세그먼트를 형성하는 단계;
상기 제1 도전형 드리프트층을 제2 두께로 성장시키는 단계;
상기 제2 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제2 쉴드 세그먼트를 형성하는 단계;
상기 제1 도전형 드리프트층을 제3 두께로 성장시키는 단계;
상기 제3 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 웰 영역, 제1 도전형 소스를 형성하는 단계;
상기 제1 내지 제2 쉴드 세그먼트를 열처리하여 제2 도전형 쉴드를 형성하는 단계;
이격된 제1 도전형 소스 사이에 위치한 상기 제1 도전형 드리프트층을 식각하여 제2 도전형 웰 영역의 상면으로부터 상기 제2 도전형 쉴드까지 연장된 트렌치를 형성하는 단계; 및
상기 트렌치 내부에 게이트를 형성하는 단계를 포함하는 전력 반도체 제조 방법.Growing a first conductivity type drift layer to a first thickness on a semiconductor substrate formed of silicon carbide;
Forming a first shield segment by injecting a second conductivity type impurity into the first conductivity type drift layer grown to the first thickness;
Growing the first conductivity type drift layer to a second thickness;
Forming a second shield segment by injecting a second conductivity type impurity into the first conductivity type drift layer grown to the second thickness;
Growing the first conductivity type drift layer to a third thickness;
Forming a second conductivity type well region and a first conductivity type source in the first conductivity type drift layer grown to the third thickness;
Heat-treating the first to second shield segments to form a second conductive type shield;
Etching the first conductivity type drift layer located between the spaced apart first conductivity type source to form a trench extending from the top surface of the second conductivity type well region to the second conductivity type shield; And
And forming a gate inside the trench. 청구항 1에 있어서, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭과 상기 트렌치의 폭은 동일한 전력 반도체 제조 방법.The method according to claim 1, wherein the width of the first and second shield segments and the width of the trench are the same. 청구항 2에 있어서, 상기 제1 및 상기 제2 쉴드 세그먼트의 농도는 5 x 1017 내지 7 x 1017 인 전력 반도체 제조 방법.The method of claim 2, wherein the concentrations of the first and second shield segments are 5 x 10 17 to 7 x 10 17 . 청구항 1에 있어서, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭은 상기 트렌치의 폭보다 큰 전력 반도체 제조 방법.The method of claim 1, wherein the width of the first and second shield segments is greater than the width of the trench. 청구항 4에 있어서, 상기 트렌치는, 상기 제2 도전형 쉴드 세그먼트의 내부까지 연장되는 전력 반도체 제조 방법.The method of claim 4, wherein the trench extends to the inside of the second conductivity type shield segment. 청구항 1에 있어서, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭은 상기 트렌치의 폭보다 작은 전력 반도체 제조 방법.The method of claim 1, wherein the width of the first and second shield segments is smaller than the width of the trench. 청구항 1에 있어서, 상기 제1 쉴드 세그먼트의 폭은 상기 제2 쉴드 세그먼트의 폭보다 작은 전력 반도체 제조 방법.The method of claim 1, wherein the width of the first shield segment is smaller than the width of the second shield segment. 청구항 1에 있어서, 상기 제1 쉴드 세그먼트의 두께와 상기 제2 쉴드 세그먼트의 두께는 상이한 전력 반도체 제조 방법.

The method according to claim 1, wherein the thickness of the first shield segment and the thickness of the second shield segment are different.

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