JP7106896B2

JP7106896B2 - semiconductor equipment

Info

Publication number: JP7106896B2
Application number: JP2018042680A
Authority: JP
Inventors: 勇介小林; 信介原田; 直樹熊谷
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-03-09
Filing date: 2018-03-09
Publication date: 2022-07-27
Anticipated expiration: 2038-03-09
Also published as: JP2019160901A

Description

この発明は、半導体装置に関する。 The present invention relates to semiconductor devices.

シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、最大電界強度がシリコンより大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。また、ワイドバンドギャップ半導体を用いたパワー半導体装置では、低オン抵抗化が求められており、縦型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。 A semiconductor having a wider bandgap than silicon (Si) (hereinafter referred to as a wide bandgap semiconductor) has a higher maximum electric field strength than silicon, and is therefore expected to be a semiconductor material capable of sufficiently reducing on-resistance. In addition, power semiconductor devices using wide bandgap semiconductors are required to have low on-resistance. A trench gate structure is adopted, which is easy to obtain characteristics.

トレンチゲート構造は、半導体基板のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造である。トレンチゲート構造では、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造と比べてセルピッチの短縮により低オン抵抗化が可能である。従来の半導体装置について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。 A trench gate structure is a MOS gate structure in which a MOS gate is embedded in a trench formed on the front surface of a semiconductor substrate. In the trench gate structure, it is possible to reduce the on-resistance by shortening the cell pitch as compared with the planar gate structure in which a flat MOS gate is provided on the front surface of the semiconductor substrate. A conventional semiconductor device using silicon carbide (SiC) as a wide bandgap semiconductor will be described as an example.

図１０，１１は、従来の半導体装置の構造を示す断面図である。図１０，１１には、それぞれ図１２の切断線ＡＡ－ＡＡ’および切断線ＢＢ－ＢＢ’における断面構造を示す。図１２は、従来の半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１２には、半導体基板１１０のおもて面側から見たｐ⁺⁺型コンタクト領域１０６のレイアウトを示す。 10 and 11 are sectional views showing the structure of a conventional semiconductor device. 10 and 11 show cross-sectional structures taken along section lines AA-AA' and BB-BB' of FIG. 12, respectively. FIG. 12 is a plan view showing a layout of a main part of a conventional semiconductor device viewed from the front surface side of the semiconductor substrate. FIG. 12 shows the layout of the p ⁺⁺ type contact region 106 viewed from the front surface side of the semiconductor substrate 110. As shown in FIG.

図１０～１２に示す従来の半導体装置は、炭化珪素からなる半導体基板１１０のおもて面側に、ｐ型ベース領域１０４、ｎ⁺型ソース領域１０５、ｐ⁺⁺型コンタクト領域１０６、トレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９からなるＭＯＳゲートを備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。半導体基板１１０は、炭化珪素からなるｎ⁺型出発基板１０１のおもて面上にｎ^-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層を順にエピタキシャル成長させてなる。 The conventional semiconductor device shown in FIGS. 10 to 12 has p-type base region 104, n ⁺ -type source region 105, p ⁺⁺ -type contact region 106 and trench 107 on the front surface side of semiconductor substrate 110 made of silicon carbide. , a vertical MOSFET with a trench gate structure having a MOS gate composed of a gate insulating film 108 and a gate electrode 109 . Semiconductor substrate 110 is formed by epitaxially growing silicon carbide layers, which will form n ⁻ -type drift region 102 and p-type base region 104 , in this order on the front surface of n ⁺ -type starting substrate 101 made of silicon carbide.

ｐ型ベース領域１０４となる炭化珪素層の内部には、ｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６がそれぞれ選択的に設けられている。ｐ⁺⁺型コンタクト領域１０６は、隣り合うトレンチ１０７間（メサ領域）の略中央部に、半導体基板１１０のおもて面に平行にストライプ状にトレンチ１０７が延びる方向（以下、第１方向とする）Ｘに所定間隔で複数配置されている。ｐ⁺⁺型コンタクト領域１０６の周囲は、ｎ⁺型ソース領域１０５に囲まれている（図１２）。 An n ⁺ -type source region 105 and a p ⁺⁺ -type contact region 106 are selectively provided inside the silicon carbide layer forming the p-type base region 104 . The p ⁺⁺ -type contact region 106 is formed in a substantially central portion between adjacent trenches 107 (mesa regions) in a direction in which the trenches 107 extend in stripes parallel to the front surface of the semiconductor substrate 110 (hereinafter referred to as a first direction). ) are arranged at X at predetermined intervals. The p ⁺⁺ -type contact region 106 is surrounded by the n ⁺ -type source region 105 (FIG. 12).

符号１０３，１１１～１１３は、それぞれｎ型電流拡散領域、層間絶縁膜、ソース電極およびドレイン電極である。符号１２１は、トレンチ１０７の底面を覆う第１ｐ⁺型領域である。符号１２２は、隣り合うトレンチ１０７間（メサ領域）に、トレンチ１０７と離して設けられた第２ｐ⁺型領域である。図１２では、トレンチ１０７の内部に埋め込まれたゲート電極１０９をハッチングで示し、ゲート絶縁膜１０８を図示省略する。 Numerals 103 and 111 to 113 are n-type current diffusion regions, interlayer insulating films, source electrodes and drain electrodes, respectively. Reference numeral 121 denotes a first p ⁺ -type region covering the bottom surface of the trench 107 . Reference numeral 122 denotes a second p ⁺ -type region provided between the adjacent trenches 107 (mesa region) and separated from the trenches 107 . In FIG. 12, the gate electrode 109 embedded inside the trench 107 is indicated by hatching, and the gate insulating film 108 is omitted.

この従来の半導体装置では、ｐ型ベース領域１０４の厚さｔ１０１を薄くして短チャネル化を図ることでチャネル長Ｌが短くなるため、チャネル抵抗が小さくなり、低オン抵抗化が可能である。しかしながら、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域１０４内に伸びる空乏層の影響（短チャネル効果の増大）により、ゲート閾値電圧が低下してしまう。 In this conventional semiconductor device, the channel length L is shortened by reducing the thickness t101 of the p-type base region 104 to shorten the channel. However, when the MOSFET is turned on, the gate threshold voltage drops due to the influence of the depletion layers extending from the drain side and the source side into the p-type base region 104 (increased short channel effect).

短チャネル効果の抑制は、ハロー（ＨＡＬＯ）構造とすることで実現可能である。図１３，１４は、従来の半導体装置の構造の別の一例を示す断面図である。図１３，１４に示す従来の半導体装置のｐ⁺⁺型コンタクト領域１０６のレイアウトは図１２と同様であり、図１３，１４にはそれぞれ図１２の切断線ＡＡ－ＡＡ’および切断線ＢＢ－ＢＢ’における断面構造を示す。図１３，１４に示す従来の半導体装置が図１０，１１に示す従来の半導体装置と異なる点は、ｐ型ベース領域１０４に第３ｐ⁺型領域１２３を設けることでハロー構造とした点である。 Suppression of the short channel effect can be realized by using a halo (HALO) structure. 13 and 14 are cross-sectional views showing another example of the structure of a conventional semiconductor device. The layout of the p ⁺⁺ type contact region 106 of the conventional semiconductor device shown in FIGS. 13 and 14 is the same as that of FIG. 12, and FIGS. ' shows the cross-sectional structure. The conventional semiconductor device shown in FIGS. 13 and 14 differs from the conventional semiconductor device shown in FIGS. 10 and 11 in that the p-type base region 104 is provided with the third p ⁺ -type region 123 to form a halo structure.

第３ｐ⁺型領域１２３は、ＭＯＳＦＥＴのオン時に、ドレイン側およびソース側からそれぞれｐ型ベース領域１０４内に伸びる空乏層を抑制する、いわゆるハロー領域である。第３ｐ⁺型領域１２３は、ｐ型ベース領域１０４の内部においてトレンチ１０７の側壁付近に、トレンチ１０７の側壁および第１，２ｐ⁺型領域１２１，１２２と離して設けられている。この第３ｐ⁺型領域１２３により短チャネル効果が抑制され、低オン抵抗化とゲート閾値電圧の低下防止とのトレードオフ関係が改善される。 The third p ⁺ -type region 123 is a so-called halo region that suppresses depletion layers extending into the p-type base region 104 from the drain side and the source side when the MOSFET is turned on. The third p ⁺ -type region 123 is provided near the sidewall of the trench 107 inside the p-type base region 104 and separated from the sidewall of the trench 107 and the first and second p ⁺ -type regions 121 and 122 . The third p ⁺ -type region 123 suppresses the short-channel effect, improving the trade-off relationship between lowering the on-resistance and preventing the gate threshold voltage from lowering.

短チャネル効果によるパンチスルーを抑制したトレンチゲート型ＭＯＳＦＥＴとして、
ｐ型ベース領域の上にｎ⁺型ソース領域が設けられ、ｐ型ベース領域に隣接して高濃度のｐ型領域を設け、このｐ型領域の上に、ｎ⁺型ソース領域に隣接してｐ型のコンタクト領域を設けた装置が提案されている（例えば、下記特許文献１（第０００９，００１３段落、第１図）参照。）。 As a trench gate type MOSFET that suppresses punch-through due to the short channel effect,
An n ⁺ -type source region is provided over the p-type base region, a heavily doped p-type region is provided adjacent to the p-type base region, and a heavily doped p-type region is provided over the p-type region and adjacent to the n ⁺ -type source region. A device provided with a p-type contact region has been proposed (see, for example, Patent Document 1 (paragraphs 0009 and 0013, FIG. 1) below).

特開２００８－２８８４６２号公報JP 2008-288462 A

しかしながら、上述した従来の半導体装置（図１０～１４参照）では、短チャネル化により低オン抵抗化を図ると、ＭＯＳＦＥＴのオフ時にｎ⁺型ソース領域１０５とｎ^-型ドリフト領域１０２とのパンチスルーによる耐圧低下が生じる。 However, in the above-described conventional semiconductor device (see FIGS. 10 to 14), when the on-resistance is reduced by shortening the channel, punch-through between the n ⁺ type source region 105 and the n ⁻ type drift region 102 occurs when the MOSFET is turned off. A decrease in withstand voltage occurs due to

具体的には、図１０，１１に示す半導体装置では、上述したようにｐ⁺⁺型コンタクト領域１０６を第１方向Ｘに所定間隔で配置していることで、ｐ⁺⁺型コンタクト領域１０６を配置した箇所付近１３１ではｎ⁺型ソース領域１０５とｎ^-型ドリフト領域１０２とのパンチスルーは若干生じにくいが、ｐ⁺⁺型コンタクト領域１０６を配置していない箇所１３２でｎ⁺型ソース領域１０５とｎ^-型ドリフト領域１０２とのパンチスルーが生じやすい。 Specifically, in the semiconductor device shown in FIGS. 10 and 11, the p ⁺⁺ -type contact regions 106 are arranged at predetermined intervals in the first direction X as described above, so that the p ⁺⁺ -type contact regions 106 are Punch-through between the n ⁺ -type source region 105 and the n ^- -type drift region 102 is less likely to occur in the vicinity 131 where the p ⁺⁺ -type contact region 106 is arranged ^. and the n ⁻ -type drift region 102 easily occur.

図１３，１４に示す従来の半導体装置では、ハロー構造とすることで、図１０，１１に示す従来の半導体装置と比べてパンチスルーしにくくなっている。しかしながら、ハロー構造とした場合においても、セルピッチがある程度広くなると、図１０，１１に示す従来の半導体装置と同様にｐ⁺⁺型コンタクト領域１０６を配置していない箇所１３２でｎ⁺型ソース領域１０５とｎ^-型ドリフト領域１０２とのパンチスルーが生じやすい。 In the conventional semiconductor device shown in FIGS. 13 and 14, the halo structure makes punch-through less likely than in the conventional semiconductor device shown in FIGS. However, even in the case of the halo structure, if the cell pitch is widened to some extent, the n ⁺ -type source region 105 will be formed at the location 132 where the p ⁺⁺ -type contact region 106 is not arranged, as in the conventional semiconductor device shown in FIGS. and the n ⁻ -type drift region 102 easily occur.

上記特許文献１では、ゲート電極のドレイン側の深さ位置に対してチャネルがドレイン側へ突き出ているために寄生抵抗が大きいという問題がある。 In Patent Document 1, there is a problem that the parasitic resistance is large because the channel protrudes toward the drain side with respect to the depth position of the gate electrode on the drain side.

この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減させることができるとともに、耐圧低下を防止することができる半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of reducing the on-resistance and preventing a decrease in breakdown voltage in order to solve the above-described problems of the prior art.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。トレンチは、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体層の内部に、前記第２半導体層と離して、第１の第２導電型半導体領域が選択的に設けられている。前記第１の第２導電型半導体領域は、前記トレンチの底面を覆う。隣り合う前記トレンチの間において前記第１半導体層の内部に、前記第２半導体層に接して、かつ前記第１の第２導電型半導体領域と離して、第２の第２導電型半導体領域が選択的に設けられている。前記第２半導体層の内部に、第１の第１導電型半導体領域が選択的に設けられている。前記第１の第１導電型半導体領域は、前記トレンチの側壁において前記ゲート絶縁膜を介して前記ゲート電極と対向する。前記第２半導体層の内部に、前記トレンチと離して、かつ前記第１の第１導電型半導体領域と接して、第３の第２導電型半導体領域が選択的に設けられている。前記第３の第２導電型半導体領域は、前記第２半導体層よりも不純物濃度が高い。前記第２半導体層の内部の、前記第１の第１導電型半導体領域よりも前記第１半導体層側に、前記第１の第１導電型半導体領域に接し、かつ前記トレンチの側壁および前記第１半導体層から離して、第４の第２導電型半導体領域が選択的に設けられている。前記第４の第２導電型半導体領域は、前記第２半導体層よりも不純物濃度が高い。第１電極は、前記第１の第１導電型半導体領域および前記第３の第２導電型半導体領域に電気的に接続されている。前記第２電極は、前記半導体基板の裏面に設けられている。前記トレンチは、前記半導体基板のおもて面に平行な方向に延びるストライプ状のレイアウトに配置されている。前記第３の第２導電型半導体領域は、前記第１電極側の第１部分と、前記第２電極側の第２部分と、を有する。前記第１部分は、前記トレンチがストライプ状に延びる方向に所定間隔を空けて複数配置されている。前記第２部分は、前記トレンチがストライプ状に延びる方向に平行な直線状のレイアウトに配置され、前記第１部分に深さ方向に対向して当該第１部分に接する。かつ、前記第２部分は、前記第１部分の、前記第２電極側の面を覆うとともに、当該第１部分に隣接する前記第１の第１導電型半導体領域側へ延在して当該第１の第１導電型半導体領域の、前記第２電極側の面を覆う。前記第４の第２導電型半導体領域は、前記第３の第２導電型半導体領域と離れて配置されている。 In order to solve the above problems and achieve the object of the present invention, a semiconductor device according to the present invention has the following features. A first semiconductor layer of a first conductivity type made of a semiconductor having a wider bandgap than silicon is provided on a front surface of a semiconductor substrate made of a semiconductor having a wider bandgap than silicon. A second conductivity type second semiconductor layer made of a semiconductor having a wider bandgap than silicon is provided on the side of the first semiconductor layer opposite to the semiconductor substrate side. The trench penetrates the second semiconductor layer in the depth direction to reach the first semiconductor layer. A gate electrode is provided inside the trench via a gate insulating film. A first semiconductor region of the second conductivity type is selectively provided inside the first semiconductor layer and separated from the second semiconductor layer. The first semiconductor region of the second conductivity type covers the bottom surface of the trench. A second semiconductor region of the second conductivity type is formed inside the first semiconductor layer between the adjacent trenches, in contact with the second semiconductor layer and separated from the first semiconductor region of the second conductivity type. selectively provided. A first semiconductor region of the first conductivity type is selectively provided inside the second semiconductor layer. The first semiconductor region of the first conductivity type faces the gate electrode via the gate insulating film on the side wall of the trench. A third semiconductor region of the second conductivity type is selectively provided inside the second semiconductor layer, separated from the trench and in contact with the first semiconductor region of the first conductivity type. The third semiconductor region of the second conductivity type has a higher impurity concentration than the second semiconductor layer. inside the second semiconductor layer, on the first semiconductor layer side of the first semiconductor region of the first conductivity type, contacting the first semiconductor region of the first conductivity type, and sidewalls of the trench and the first semiconductor layer; A fourth semiconductor region of the second conductivity type is selectively provided separately from one semiconductor layer. The fourth semiconductor region of the second conductivity type has a higher impurity concentration than the second semiconductor layer. A first electrode is electrically connected to the first semiconductor region of the first conductivity type and the third semiconductor region of the second conductivity type. The second electrode is provided on the back surface of the semiconductor substrate. The trenches are arranged in a striped layout extending in a direction parallel to the front surface of the semiconductor substrate. The third semiconductor region of the second conductivity type has a first portion on the first electrode side and a second portion on the second electrode side. A plurality of the first portions are arranged at predetermined intervals in the direction in which the trenches extend in stripes. The second portion is arranged in a linear layout parallel to the direction in which the trench extends in stripes, faces the first portion in the depth direction, and is in contact with the first portion. The second portion covers the surface of the first portion on the second electrode side and extends toward the first semiconductor region of the first conductivity type adjacent to the first portion. It covers the surface of the first conductivity type semiconductor region on the side of the second electrode. The fourth semiconductor region of the second conductivity type is arranged apart from the third semiconductor region of the second conductivity type.

また、この発明にかかる半導体装置は、上述した発明において、前記第２部分の、前記第２電極側の面は、前記第１の第１導電型半導体領域よりも前記第２電極側に位置することを特徴とする。 Further, in the semiconductor device according to the present invention, in the above invention, the surface of the second portion on the second electrode side is located closer to the second electrode than the first semiconductor region of the first conductivity type. It is characterized by

また、この発明にかかる半導体装置は、上述した発明において、前記第２部分の、前記第２電極側の面は、前記第１半導体層と前記第２半導体層との界面よりも前記第１電極側に位置することを特徴とする。 Further, in the semiconductor device according to the present invention, in the above-described invention, the surface of the second portion on the second electrode side is closer to the first electrode than the interface between the first semiconductor layer and the second semiconductor layer. It is characterized by being located on the side.

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする。 Further, in the semiconductor device according to the present invention, in the invention described above, the semiconductor having a wider bandgap than silicon is silicon carbide.

本発明にかかる半導体装置によれば、短チャネル化によりオン抵抗を低減させることができるとともに、短チャネル化による耐圧低下を防止することができる。 According to the semiconductor device of the present invention, it is possible to reduce the on-resistance by shortening the channel, and to prevent a decrease in breakdown voltage due to the shortening of the channel.

実施の形態１にかかる半導体装置の構造を示す断面図である。1 is a cross-sectional view showing the structure of a semiconductor device according to a first embodiment; FIG. 実施の形態１にかかる半導体装置の構造を示す断面図である。1 is a cross-sectional view showing the structure of a semiconductor device according to a first embodiment; FIG. 実施の形態１にかかる半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。1 is a plan view showing a layout of a main part of a semiconductor device according to a first embodiment, viewed from the front surface side of a semiconductor substrate; FIG. 実施の形態２にかかる半導体装置の構造を示す断面図である。FIG. 10 is a cross-sectional view showing the structure of a semiconductor device according to a second embodiment; 実施の形態２にかかる半導体装置の構造を示す断面図である。FIG. 10 is a cross-sectional view showing the structure of a semiconductor device according to a second embodiment; 実施例１にかかる半導体装置のオン時のｐ型不純物のキャリア濃度分布を示す特性図である。4 is a characteristic diagram showing the carrier concentration distribution of p-type impurities when the semiconductor device according to Example 1 is turned on; FIG. 実施例１にかかる半導体装置のオン時のｐ型不純物のキャリア濃度分布を示す特性図である。4 is a characteristic diagram showing the carrier concentration distribution of p-type impurities when the semiconductor device according to Example 1 is turned on; FIG. 実施例１にかかる半導体装置のオン時のｐ型不純物のキャリア濃度分布を示す特性図である。4 is a characteristic diagram showing the carrier concentration distribution of p-type impurities when the semiconductor device according to Example 1 is turned on; FIG. 実施例２にかかる半導体装置の耐圧特性を示す特性図である。FIG. 10 is a characteristic diagram showing withstand voltage characteristics of the semiconductor device according to Example 2; 従来の半導体装置の構造を示す断面図である。1 is a cross-sectional view showing the structure of a conventional semiconductor device; FIG. 従来の半導体装置の構造を示す断面図である。1 is a cross-sectional view showing the structure of a conventional semiconductor device; FIG. 従来の半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。1 is a plan view showing a layout of a main part of a conventional semiconductor device viewed from the front surface side of a semiconductor substrate; FIG. 従来の半導体装置の構造の別の一例を示す断面図である。It is a cross-sectional view showing another example of the structure of a conventional semiconductor device. 従来の半導体装置の構造の別の一例を示す断面図である。FIG. 10 is a cross-sectional view showing another example of the structure of a conventional semiconductor device;

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Preferred embodiments of a semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In this specification and the accompanying drawings, layers and regions prefixed with n or p mean that electrons or holes are majority carriers, respectively. Also, + and - attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region not attached, respectively. In the following description of the embodiments and the accompanying drawings, the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted.

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１，２は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１，２には、それぞれ図３の切断線Ａ－Ａ’および切断線Ｂ－Ｂ’における断面構造を示す。また、図１，２には、活性領域の一部のみを図示し、エッジ終端領域を図示省略する（図４，５においても同様）。 (Embodiment 1)
The semiconductor device according to the first embodiment is configured using a semiconductor having a wider bandgap than silicon (Si) (referred to as a wide bandgap semiconductor). The structure of the semiconductor device according to the first embodiment will be described using, for example, silicon carbide (SiC) as a wide bandgap semiconductor. 1 and 2 are cross-sectional views showing the structure of the semiconductor device according to the first embodiment. 1 and 2 show cross-sectional structures taken along section lines AA' and BB' in FIG. 3, respectively. 1 and 2 show only a portion of the active region and omit the edge termination region (the same applies to FIGS. 4 and 5).

図３は、実施の形態１にかかる半導体装置の要部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図３には、半導体基板（半導体チップ）１０のおもて面側から見た第１，２ｐ⁺⁺型コンタクト領域６ａ，６ｂのレイアウトを示す。また、図３では、第１ｐ⁺⁺型コンタクト領域６ａを破線で示し、第２ｐ⁺⁺型コンタクト領域６ｂをハッチングで示す。コンタクトホール１１ａ（すなわち層間絶縁膜１１の側面）を第１ｐ⁺⁺型コンタクト領域６ａよりも細かい破線で示す。また、図３では、トレンチ７の内部に埋め込まれたゲート電極９をハッチングで示し、ゲート絶縁膜８を図示省略する。 FIG. 3 is a plan view showing a layout of main parts of the semiconductor device according to the first embodiment, viewed from the front surface side of the semiconductor substrate. FIG. 3 shows the layout of the first and second p ⁺⁺ type contact regions 6a and 6b viewed from the front surface side of the semiconductor substrate (semiconductor chip) 10. As shown in FIG. In FIG. 3, the first p ⁺⁺ -type contact region 6a is indicated by broken lines, and the second p ⁺⁺ -type contact region 6b is indicated by hatching. The contact hole 11a (that is, the side surface of the interlayer insulating film 11) is indicated by a finer dashed line than the first p ⁺⁺ type contact region 6a. In FIG. 3, the gate electrode 9 embedded inside the trench 7 is indicated by hatching, and the gate insulating film 8 is omitted.

活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域とチップ側面との間に配置され、活性領域の周囲を囲む領域であり、ｎ^-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域には、例えばガードリングや接合終端（ＪＴＥ：ＪｕｎｃｔｉｏｎＴｅｒｍｉｎａｔｉｏｎＥｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。 An active region is a region through which current flows when the semiconductor device is in the ON state. The edge termination region is located between the active region and the side surface of the chip ^and is a region surrounding the active region. It is a region that relaxes the electric field on the side and maintains the withstand voltage (withstand voltage). The withstand voltage is the limit voltage at which the element does not malfunction or break down. In the edge termination region, for example, a p-type region forming a guard ring or a junction termination extension (JTE) structure, a field plate, a withstand voltage structure such as RESURF are arranged.

図１，２に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板１０のおもて面（ｐ型ベース領域４側の面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ⁺型出発基板１上にｎ^-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第１，２半導体層）３１，３２を順にエピタキシャル成長させてなるエピタキシャル基板（半導体チップ）である。ＭＯＳゲートは、ｐ型ベース領域４、ｎ⁺型ソース領域（第１導電型半導体領域）５、第１，２ｐ⁺⁺型コンタクト領域（第３の第２導電型半導体領域の第１，２部分）６ａ，６ｂ、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。 The semiconductor device according to the first embodiment shown in FIGS. 1 and 2 includes a vertical MOS gate having a trench gate structure on the front surface (the surface on the p-type base region 4 side) of a semiconductor substrate 10 made of silicon carbide. type MOSFET. Semiconductor substrate 10 is obtained by epitaxially growing silicon carbide layers (first and second semiconductor layers) 31 and 32 in order on n ⁺ -type starting substrate 1 made of silicon carbide to form n ⁻ -type drift region 2 and p-type base region 4 . It is an epitaxial substrate (semiconductor chip). The MOS gate includes a p-type base region 4, an n ⁺ -type source region (first conductivity type semiconductor region) 5, first and second p ⁺⁺ -type contact regions (first and second portions of a third second conductivity type semiconductor region). ) 6a and 6b, trench 7, gate insulating film 8 and gate electrode 9. FIG.

具体的には、トレンチ７は、半導体基板１０のおもて面（ｐ型炭化珪素層３２側の表面）から深さ方向Ｚにｐ型炭化珪素層３２（ｐ型ベース領域４）を貫通してｎ^-型炭化珪素層３１に達する。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。また、トレンチ７は、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延びるストライプ状のレイアウトに配置されている（図３参照）。トレンチ７の幅（第２方向Ｙの幅）ｗ１は、例えば０．８μｍ程度であってもよい。トレンチ７の内部にゲート絶縁膜８を介してゲート電極９が設けられることで、ＭＯＳゲートが構成される。 Specifically, the trench 7 penetrates the p-type silicon carbide layer 32 (p-type base region 4) in the depth direction Z from the front surface of the semiconductor substrate 10 (the surface on the p-type silicon carbide layer 32 side). to reach the n ⁻ -type silicon carbide layer 31 . The depth direction Z is the direction from the front surface to the back surface of the semiconductor substrate 10 . The trenches 7 are arranged in a striped layout extending in a direction (hereinafter referred to as a first direction) X parallel to the front surface of the semiconductor substrate 10 (see FIG. 3). A width (width in the second direction Y) w1 of the trench 7 may be, for example, about 0.8 μm. A MOS gate is formed by providing a gate electrode 9 in the trench 7 via a gate insulating film 8 .

１つのトレンチ７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域（隣り合うトレンチ７間の領域）の１／２の部分と、でＭＯＳＦＥＴの１つの単位セル（素子の構成単位）が構成される。すなわち、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに隣接して複数の単位セルが配置されている。図１，２には、ＭＯＳＦＥＴの１つの単位セルと、この単位セルの両隣に隣接する単位セルの１／２を示す。ＭＯＳＦＥＴの単位セルのセルピッチＰ１は、例えば５．０μｍ程度であってもよい。 A MOS gate in one trench 7 and a 1/2 portion of a mesa region (a region between adjacent trenches 7) adjacent to each other across the MOS gate form one unit cell (element unit) of the MOSFET. is configured. That is, a plurality of unit cells are arranged adjacent to a direction Y (hereinafter referred to as a second direction) parallel to the front surface of the semiconductor substrate 10 and perpendicular to the first direction X. As shown in FIG. 1 and 2 show one unit cell of a MOSFET and 1/2 of the unit cells on both sides of this unit cell. The cell pitch P1 of the MOSFET unit cells may be, for example, about 5.0 μm.

ｎ^-型炭化珪素層３１のソース側（ソース電極（第１電極）１２側）の表面層には、ｐ型炭化珪素層３２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣｕｒｒｅｎｔＳｐｒｅａｄｉｎｇＬａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、トレンチ７の内壁を覆うように、基板おもて面に平行な方向に一様に設けられている。また、ｎ型電流拡散領域３は、ｐ型ベース領域４と界面から、トレンチ７の底面よりもドレイン側（ドレイン電極（第２電極）１３側）に深い位置に達する。 An n ^- type region (hereinafter referred to as An n-type current spreading region 3) is provided. The n-type current spreading region 3 is a so-called current spreading layer (CSL) that reduces spreading resistance of carriers. This n-type current diffusion region 3 is uniformly provided in a direction parallel to the front surface of the substrate so as to cover the inner wall of the trench 7, for example. Further, the n-type current diffusion region 3 reaches a position deeper from the interface with the p-type base region 4 toward the drain side (drain electrode (second electrode) 13 side) than the bottom surface of the trench 7 .

ｎ^-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ^-型ドリフト領域２である。ｐ型炭化珪素層３２の、ｎ⁺型ソース領域５および第１，２ｐ⁺⁺型コンタクト領域６ａ，６ｂ以外の部分がｐ型ベース領域４である。すなわち、ｎ型電流拡散領域３は、ｎ^-型ドリフト領域２とｐ型ベース領域４との間に、ｎ^-型ドリフト領域２およびｐ型ベース領域４に接して設けられている。ｎ型電流拡散領域３を設けずに、ｎ^-型炭化珪素層３１全体をｎ^-型ドリフト領域２として、ｎ^-型ドリフト領域２に、後述する第１，２ｐ⁺型領域２１，２２を設けてもよい。 A portion of n ⁻ type silicon carbide layer 31 other than n type current diffusion region 3 is n ⁻ type drift region 2 . A portion of p-type silicon carbide layer 32 other than n ⁺ -type source region 5 and first and second p ⁺⁺ -type contact regions 6 a and 6 b is p-type base region 4 . That is, n-type current diffusion region 3 is provided between n ⁻ -type drift region 2 and p-type base region 4 and in contact with n ⁻ -type drift region 2 and p-type base region 4 . Without providing the n-type current diffusion region 3, the entire n ⁻ -type silicon carbide layer 31 is used as the n ⁻ -type drift region 2, and the n ⁻ -type drift region 2 is provided with first and second p ⁺ -type regions 21 and 22, which will be described later. may

ｎ型電流拡散領域３の内部には、第１，２ｐ⁺型領域（第１，２の第２導電型半導体領域）２１，２２がそれぞれ選択的に設けられている。第１ｐ⁺型領域２１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域４と離して配置されている。また、第１ｐ⁺型領域２１は、トレンチ７の底面を覆う。第１ｐ⁺型領域２１は、トレンチ７の底面および底面コーナー部全体を覆っていてもよい。トレンチ７の底面コーナー部とは、トレンチ７の底面と側壁との境界である。第２ｐ⁺型領域２２は、隣り合うトレンチ７間（メサ領域）に、トレンチ７および第１ｐ⁺型領域２１と離して設けられ、かつｐ型ベース領域４に接する。 Inside the n-type current diffusion region 3, first and second p ⁺ -type regions (first and second second conductivity type semiconductor regions) 21 and 22 are selectively provided, respectively. The first p ⁺ -type region 21 is arranged at a position deeper on the drain side than the interface between the p-type base region 4 and the n-type current diffusion region 3 and apart from the p-type base region 4 . Also, the first p ⁺ -type region 21 covers the bottom surface of the trench 7 . The first p ⁺ -type region 21 may cover the entire bottom and bottom corners of the trench 7 . The bottom corner portion of the trench 7 is the boundary between the bottom surface of the trench 7 and the side wall. The second p ⁺ -type region 22 is provided between adjacent trenches 7 (mesa regions), separated from the trenches 7 and the first p ⁺ -type region 21 , and in contact with the p-type base region 4 .

第１，２ｐ⁺型領域２１，２２とｎ型電流拡散領域３（またはｎ^-型ドリフト領域２）とのｐｎ接合がトレンチ７の底面よりもドレイン側に深い位置にあればよく、第１，２ｐ⁺型領域２１，２２のドレイン側の面の深さ位置は設計条件に合わせて種々変更可能である。例えば、第１，２ｐ⁺型領域２１，２２のドレイン側の面は、ｎ型電流拡散領域３（またはｎ^-型ドリフト領域２）の内部に位置していてもよいし、ｎ型電流拡散領域３とｎ^-型ドリフト領域２との界面に位置していてもよい。第１，２ｐ⁺型領域２１，２２を設けることで、ＭＯＳＦＥＴのオフ時にゲート絶縁膜８にかかる電界を抑制することができる。 The pn junction between the first and second p ⁺ -type regions 21 and 22 and the n-type current diffusion region 3 (or the n ⁻ -type drift region 2) may be located deeper than the bottom surface of the trench 7 toward the drain side. The depth positions of the drain-side surfaces of the 2p ⁺ -type regions 21 and 22 can be varied in accordance with the design conditions. For example, the drain-side surfaces of the first and second p ⁺ -type regions 21 and 22 may be located inside the n-type current diffusion region 3 (or the n ⁻ -type drift region 2), or may be located inside the n-type current diffusion region. 3 and the n ⁻ -type drift region 2 . By providing the first and second p ⁺ -type regions 21 and 22, the electric field applied to the gate insulating film 8 can be suppressed when the MOSFET is turned off.

ｐ型炭化珪素層３２の内部には、ｎ⁺型ソース領域５および第１，２ｐ⁺⁺型コンタクト領域６ａ，６ｂがそれぞれ選択的に設けられている。ｎ⁺型ソース領域５は、ｐ型炭化珪素層３２の表面領域（半導体基板１０のおもて面の表面層）に設けられている。また、ｎ⁺型ソース領域５は、隣り合うトレンチ７間にわたって設けられてトレンチ７の側壁に達しており、トレンチ７の側壁のゲート絶縁膜８を介してゲート電極９に対向する。ｎ⁺型ソース領域５のドレイン側の面は、ｐ型炭化珪素層３２の内部に位置している。 Inside the p-type silicon carbide layer 32, an n ⁺ -type source region 5 and first and second p ⁺⁺ -type contact regions 6a and 6b are selectively provided. N ⁺ -type source region 5 is provided in the surface region of p-type silicon carbide layer 32 (the surface layer of the front surface of semiconductor substrate 10). Further, the n ⁺ -type source region 5 is provided between the adjacent trenches 7 to reach the sidewalls of the trenches 7 and face the gate electrode 9 via the gate insulating film 8 on the sidewalls of the trenches 7 . The drain-side surface of n ⁺ -type source region 5 is located inside p-type silicon carbide layer 32 .

第１，２ｐ⁺⁺型コンタクト領域６ａ，６ｂは、隣り合うトレンチ７間（メサ領域）の例えば略中央部に、ｎ⁺型ソース領域５に接して、かつトレンチ７と離して設けられ、例えば深さ方向Ｚに第２ｐ⁺型領域２２に対向する。第１ｐ⁺⁺型コンタクト領域６ａと第２ｐ⁺⁺型コンタクト領域６ｂとで、半導体基板１０のおもて面から深さ方向Ｚへの不純物濃度プロファイルが従来構造のｐ⁺⁺型コンタクト領域１０６（図１０，１１参照）と同じ不純物濃度プロファイルに設定される。 The first and second p ⁺⁺ -type contact regions 6a and 6b are provided, for example, at substantially central portions between adjacent trenches 7 (mesa regions), in contact with the n ⁺ -type source regions 5 and separated from the trenches 7. For example, It faces the second p ⁺ -type region 22 in the depth direction Z. In the first p ⁺⁺ -type contact region 6a and the second p ⁺⁺ -type contact region 6b, the impurity concentration profile from the front surface of the semiconductor substrate 10 in the depth direction Z is similar to that of the p ⁺⁺ -type contact region 106 ( 10 and 11) is set to the same impurity concentration profile.

第１ｐ⁺⁺型コンタクト領域６ａは、ｐ型炭化珪素層３２の表面領域に設けられているまた、第１ｐ⁺⁺型コンタクト領域６ａは、半導体基板１０のおもて面側から見て、第１方向Ｘに所定間隔で複数配置されている。第１ｐ⁺⁺型コンタクト領域６ａの周囲は、ｎ⁺型ソース領域５に囲まれている（図３）。第１ｐ⁺⁺型コンタクト領域６ａの幅（第２方向Ｙの幅）ｗ２は、コンタクトホールの幅（第２方向Ｙの幅）ｗ４と等しく、例えば２．０μｍ程度であってもよい。第１ｐ⁺⁺型コンタクト領域６ａとトレンチ７との間隔Ｄ１は、例えば１．１μｍ程度であってもよい。 The first p ⁺⁺ -type contact region 6a is provided in the surface region of the p-type silicon carbide layer 32. The first p ⁺⁺ -type contact region 6a is the third A plurality of them are arranged in one direction X at predetermined intervals. The periphery of the first p ⁺⁺ -type contact region 6a is surrounded by the n ⁺ -type source region 5 (FIG. 3). The width (width in the second direction Y) w2 of the first p ⁺⁺ -type contact region 6a is equal to the width (width in the second direction Y) w4 of the contact hole, and may be, for example, about 2.0 μm. A distance D1 between the first p ⁺⁺ -type contact region 6a and the trench 7 may be, for example, about 1.1 μm.

第２ｐ⁺⁺型コンタクト領域６ｂは、第１ｐ⁺⁺型コンタクト領域６ａよりもドレイン側に設けられ、第１ｐ⁺⁺型コンタクト領域６ａに接して、第１ｐ⁺⁺型コンタクト領域６ａのドレイン側の面の全面を覆う。第２ｐ⁺⁺型コンタクト領域６ｂのドレイン側の面は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもソース側に位置する。すなわち、第２ｐ⁺⁺型コンタクト領域６ｂは、第２ｐ⁺型領域２２と離れて配置されている。第２ｐ⁺⁺型コンタクト領域６ｂの深さを深くするほど、ＭＯＳＦＥＴのオン時に第２ｐ⁺⁺型コンタクト領域６ｂ中のｐ型不純物（キャリア）の横方向（第２方向Ｙ）広がりが大きくなり、第２ｐ⁺⁺型コンタクト領域６ｂがトレンチ７に近づいてしまう。このため、第２ｐ⁺⁺型コンタクト領域６ｂの深さは浅いほうが好ましい。 The second p ⁺⁺ -type contact region 6b is provided closer to the drain than the first p ⁺⁺ -type contact region 6a, is in contact with the first p ⁺⁺ -type contact region 6a, and is on the drain side of the first p ⁺⁺ -type contact region 6a. cover the entire surface. The drain-side surface of the second p ⁺⁺ -type contact region 6b is positioned closer to the source than the interface between the p-type base region 4 and the n-type current diffusion region 3 . That is, the second p ⁺⁺ -type contact region 6 b is arranged apart from the second p ⁺ -type region 22 . As the depth of the second p ⁺⁺ -type contact region 6b is increased, the spread of the p-type impurity (carrier) in the second p ⁺⁺ -type contact region 6b in the lateral direction (second direction Y) increases when the MOSFET is turned on. The second p ⁺⁺ -type contact region 6 b approaches the trench 7 . Therefore, it is preferable that the depth of the second p ⁺⁺ -type contact region 6b is shallow.

また、第２ｐ⁺⁺型コンタクト領域６ｂは、第１ｐ⁺⁺型コンタクト領域６ａよりも第２方向Ｙの両側へ延在しており、ｎ⁺型ソース領域５のドレイン側の面の一部を覆う。すなわち、第２ｐ⁺⁺型コンタクト領域６ｂの幅（第２方向Ｙの幅）ｗ３は、第１ｐ⁺⁺型コンタクト領域６ａの幅ｗ２よりも広い。第２ｐ⁺⁺型コンタクト領域６ｂは、半導体基板１０のおもて面側から見てトレンチ７に平行に第１方向Ｘに延びる直線状のレイアウトに配置されている。すなわち、第２ｐ⁺⁺型コンタクト領域６ｂには、ｎ⁺型ソース領域５のみに接触する部分４１と、第１ｐ⁺⁺型コンタクト領域６ａに接触する部分４２と、が第１方向Ｘに交互に繰り返し存在する。 In addition, the second p ⁺⁺ -type contact region 6b extends to both sides in the second direction Y from the first p ⁺⁺ -type contact region 6a, and covers part of the surface of the n ⁺ -type source region 5 on the drain side. cover. That is, the width (width in the second direction Y) w3 of the second p ⁺⁺ type contact region 6b is wider than the width w2 of the first p ⁺⁺ type contact region 6a. The second p ⁺⁺ -type contact regions 6 b are arranged in a linear layout extending in the first direction X in parallel with the trenches 7 when viewed from the front surface side of the semiconductor substrate 10 . That is, in the second p ⁺⁺ -type contact region 6b, a portion 41 that contacts only the n ⁺ -type source region 5 and a portion 42 that contacts the first p ⁺⁺ -type contact region 6a are alternately arranged in the first direction X. exists repeatedly.

第１，２ｐ⁺⁺型コンタクト領域６ａ，６ｂは、例えば、所定箇所を開口したイオン注入用マスクを形成するためのフォトリソグラフィと、当該イオン注入用マスクを用いたｐ型不純物のイオン注入と、を１組とする工程を２回繰り返すことで形成すればよい。このとき、第２ｐ⁺⁺型コンタクト領域６ｂの形成に用いるイオン注入用マスクの開口幅（≒幅ｗ３）を、第１ｐ⁺⁺型コンタクト領域６ａの形成に用いるイオン注入用マスクの開口幅（≒ｗ２）よりも狭くすることで、第２ｐ⁺⁺型コンタクト領域６ｂを第２方向Ｙの両側へ第１ｐ⁺⁺型コンタクト領域６ａよりも延在させる。 The first and second p ⁺⁺ type contact regions 6a and 6b are formed by, for example, photolithography for forming an ion implantation mask with openings at predetermined locations, ion implantation of p-type impurities using the ion implantation mask, may be formed by repeating the process of making a set of . At this time, the opening width (≈width w3) of the ion implantation mask used for forming the second p ⁺⁺ -type contact region 6b is changed to the opening width (≈width w3) of the ion implantation mask used for forming the first p ⁺⁺ -type contact region 6a. w2), the second p ⁺⁺ -type contact region 6b extends to both sides in the second direction Y beyond the first p ⁺⁺ -type contact region 6a.

第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２は、例えば０．４μｍ以上０．７μｍ以下程度であることが好ましい。その理由は、次の通りである。第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２が０．７μｍを超える場合、ＭＯＳＦＥＴのオフ時にｎ⁺型ソース領域５とｎ^-型ドリフト領域２とのパンチスルーが生じやすくなるからである。一方、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２が０．４μｍ未満である場合、ＭＯＳＦＥＴのオン時に第２ｐ⁺⁺型コンタクト領域６ｂ中のキャリアの横方向広がりにより第２ｐ⁺⁺型コンタクト領域６ｂがトレンチ７に近づくことでゲート閾値電圧が高くなるからである。好ましくは、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２は、フォトリソグラフィのばらつき（第２ｐ⁺⁺型コンタクト領域６ｂやトレンチ７を形成するための各イオン注入用マスクの位置合わせずれやパターン幅ずれ）のマージンを考慮して０．６μｍ以上であることがよい。 A distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 is preferably, for example, about 0.4 μm or more and 0.7 μm or less. The reason is as follows. This is because if the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 exceeds 0.7 μm, punch-through between the n ⁺ -type source region 5 and the n ⁻ -type drift region 2 tends to occur when the MOSFET is turned off. be. On the other hand, when the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 is less than 0.4 μm, the lateral spread of carriers in the second p ⁺⁺ -type contact region 6b when the MOSFET is turned on causes the second p ⁺⁺ This is because the contact region 6b becomes closer to the trench 7, thereby increasing the gate threshold voltage. Preferably, the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 is determined by variations in photolithography (misalignment of each ion implantation mask for forming the second p ⁺⁺ -type contact region 6b and the trench 7). and pattern width deviation), it is preferably 0.6 μm or more.

ｐ型ベース領域４の、トレンチ７の側壁に沿った部分は、ＭＯＳＦＥＴのオン時にトレンチ７の側壁に沿ってチャネル（ｎ型の反転層）が形成される領域（以下、チャネル領域とする）４ａである。チャネル領域４ａの厚さ（すなわちｐ型ベース領域の厚さ）ｔ１は、チャネル長Ｌである。チャネル長Ｌは、例えば０．０５μｍ以上０．１μｍ以下程度であってもよい。チャネル濃度は、例えば１×１０¹⁷／ｃｍ³以上１．５×１０¹⁷／ｃｍ³以下程度であってもよい。 A portion of the p-type base region 4 along the sidewall of the trench 7 is a region (hereinafter referred to as a channel region) 4a in which a channel (n-type inversion layer) is formed along the sidewall of the trench 7 when the MOSFET is turned on. is. The thickness t1 of the channel region 4a (that is, the thickness of the p-type base region) is the channel length L. As shown in FIG. The channel length L may be, for example, about 0.05 μm or more and 0.1 μm or less. The channel concentration may be, for example, about 1×10 ¹⁷ /cm ³ or more and 1.5×10 ¹⁷ /cm ³ or less.

層間絶縁膜１１は、トレンチ７に埋め込まれたゲート電極９を覆うように、半導体基板１０のおもて面全面に設けられている。すべてのゲート電極９は、図示省略する部分でゲート電極パッド（不図示）に電気的に接続されている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホール１１ａを介してｎ⁺型ソース領域５および第１ｐ⁺⁺型コンタクト領域６ａに接し、これらの領域に電気的に接続されている。また、ソース電極１２は、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。半導体基板１０の裏面（ｎ⁺型ドレイン領域となるｎ⁺型出発基板１の裏面）には、ドレイン電極１３が設けられている。 An interlayer insulating film 11 is provided over the entire front surface of the semiconductor substrate 10 so as to cover the gate electrode 9 embedded in the trench 7 . All the gate electrodes 9 are electrically connected to gate electrode pads (not shown) at portions not shown. The source electrode 12 is in contact with the n ⁺ -type source region 5 and the first p ⁺⁺ -type contact region 6a through a contact hole 11a opened in the interlayer insulating film 11, and is electrically connected to these regions. Source electrode 12 is electrically insulated from gate electrode 9 by interlayer insulating film 11 . A drain electrode 13 is provided on the back surface of the semiconductor substrate 10 (the back surface of the n ⁺ -type starting substrate 1 serving as the n ⁺ -type drain region).

以上、説明したように、実施の形態１によれば、ソース電極とのコンタクト領域を深さ方向に対向する第１，２ｐ⁺⁺型コンタクト領域の２層構造とし、半導体基板のおもて面から深い位置に配置した第２ｐ⁺⁺型コンタクト領域を第２方向両側に延在させて、ｎ⁺型ソース領域のドレイン側の面の一部を覆う。第１ｐ⁺⁺型コンタクト領域は第１方向に所定の間隔で配置され、第２ｐ⁺⁺型コンタクト領域は第１方向に延びる直線状のレイアウトに配置される。これにより、短チャネル化により低オン抵抗化を図った場合においても、第１方向に隣り合う第１ｐ⁺⁺型コンタクト領域間に挟まれた部分（すなわち第１ｐ⁺⁺型コンタクト領域を配置していない部分）で、ＭＯＳＦＥＴのオフ時にｎ⁺型ソース領域とｎ^-型ドリフト領域とがパンチスルーすることを抑制することができる。このため、短チャネル化により低オン抵抗化を図ることができるとともに、短チャネル化によるパンチスルーを抑制して耐圧低下を防止することができる。 As described above, according to the first embodiment, the contact region with the source electrode has a two-layer structure of the first and second p ⁺⁺ -type contact regions facing each other in the depth direction, and the front surface of the semiconductor substrate A second p ⁺⁺ -type contact region located at a depth from the region extends on both sides in the second direction to partially cover the surface of the n ⁺ -type source region on the drain side. The first p ⁺⁺ -type contact regions are arranged at predetermined intervals in the first direction, and the second p ⁺⁺ -type contact regions are arranged in a linear layout extending in the first direction. As a result, even when the on-resistance is reduced by shortening the channel, the portion sandwiched between the first p ⁺⁺ -type contact regions adjacent in the first direction (that is, the first p ⁺⁺ -type contact regions are arranged). In the portion where the MOSFET is off, punch-through between the n ⁺ -type source region and the n ⁻ -type drift region can be suppressed. Therefore, the on-resistance can be reduced by shortening the channel, and punch-through due to the shortening of the channel can be suppressed to prevent a decrease in breakdown voltage.

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図４，５は、実施の形態２にかかる半導体装置の構造を示す断面図である。図４，５に示す実施の形態２にかかる半導体装置の第１，２ｐ⁺⁺型コンタクト領域６ａ，６ｂのレイアウトは実施の形態１（図３）と同様であり、図４，５にはそれぞれ図３の切断線Ａ－Ａ’および切断線Ｂ－Ｂ’における断面構造を示す。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ型ベース領域４に第３ｐ⁺型領域（第４の第２導電型半導体領域）２３を設けることでハロー構造とした点である。 (Embodiment 2)
Next, the structure of the semiconductor device according to the second embodiment will be explained. 4 and 5 are cross-sectional views showing the structure of the semiconductor device according to the second embodiment. The layout of the first and second p ⁺⁺ type contact regions 6a and 6b of the semiconductor device according to the second embodiment shown in FIGS. 4 shows a cross-sectional structure taken along section lines AA' and BB' in FIG. The semiconductor device according to the second embodiment differs from the semiconductor device according to the first embodiment in that the p-type base region 4 is provided with a third p ⁺ -type region (fourth second-conductivity-type semiconductor region) 23 to form a halo. It is a structural point.

第３ｐ⁺型領域２３は、ｐ型炭化珪素層３２の内部においてトレンチ７の側壁付近に、トレンチ７の側壁から離して選択的に設けられている。ｐ型ベース領域４の、トレンチ７の側壁と第３ｐ⁺型領域２３との間の部分がチャネル領域４ａであり、第３ｐ⁺型領域２３は、チャネル領域４ａを挟んでトレンチ７の側壁のゲート絶縁膜８と対向する。チャネル領域４ａの幅は、第３ｐ⁺型領域２３からトレンチ７の側壁までの距離である。チャネル濃度は、チャネル領域４ａおよび第３ｐ⁺型領域２３の不純物濃度で決まる。 The third p ⁺ -type region 23 is selectively provided near the side wall of the trench 7 inside the p-type silicon carbide layer 32 and away from the side wall of the trench 7 . A portion of the p-type base region 4 between the sidewall of the trench 7 and the third p ⁺ -type region 23 is the channel region 4a, and the third p ⁺ -type region 23 is the gate on the sidewall of the trench 7 with the channel region 4a interposed therebetween. It faces the insulating film 8 . The width of the channel region 4 a is the distance from the third p ⁺ -type region 23 to the sidewall of the trench 7 . The channel concentration is determined by the impurity concentrations of the channel region 4 a and the third p ⁺ -type region 23 .

また、第３ｐ⁺型領域２３は、例えば、ｎ⁺型ソース領域５に接し、かつトレンチ７、ｎ型電流拡散領域３および第２ｐ⁺型領域２２と離して配置されている。すなわち、第３ｐ⁺型領域２３のドレイン側の面は、ｐ型ベース領域４とｎ型電流拡散領域３との界面に達していない。第３ｐ⁺型領域２３のドレイン側の面がｐ型ベース領域４とｎ型電流拡散領域３との界面に達している、またはｐ型ベース領域４とｎ型電流拡散領域３との界面を越えてｎ型電流拡散領域３の内部に位置している場合、ＪＦＥＴ（ＪｕｎｃｔｉｏｎＦＥＴ）抵抗が大きくなるため、好ましくない。 The third p ⁺ -type region 23 is arranged, for example, in contact with the n ⁺ -type source region 5 and separated from the trench 7 , the n-type current diffusion region 3 and the second p ⁺ -type region 22 . That is, the drain-side surface of the third p ⁺ -type region 23 does not reach the interface between the p-type base region 4 and the n-type current diffusion region 3 . The drain-side surface of the third p ⁺ -type region 23 reaches the interface between the p-type base region 4 and the n-type current diffusion region 3, or crosses the interface between the p-type base region 4 and the n-type current diffusion region 3. If it is located inside the n-type current diffusion region 3, the JFET (Junction FET) resistance increases, which is not preferable.

第３ｐ⁺型領域２３は、ＭＯＳＦＥＴのオン時に、ｐ型ベース領域４とｎ⁺型ソース領域５とのｐｎ接合と、ｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合と、からそれぞれｐ型ベース領域４内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域である。第３ｐ⁺型領域２３を設けることで、低オン抵抗化を図るためにチャネル領域４ａの厚さ（＝チャネル長Ｌ）を薄くしたり、ｐ型ベース領域４（チャネル領域４ａ）の不純物濃度を低くしたとしても、ＭＯＳＦＥＴのオン時に短チャネル効果の増大を抑制することができる。第３ｐ⁺型領域２３の幅（第２方向Ｙの幅）ｗ５は、例えば０．３μｍ以上０．４μｍ以下程度であってもよい。 The third p ⁺ -type region 23 is formed from a pn junction between the p-type base region 4 and the n ⁺ -type source region 5 and a pn junction between the p-type base region 4 and the n-type current diffusion region 3 when the MOSFET is turned on. They are so-called halo (HALO) regions that suppress the depletion layer extending in the p-type base region 4 . By providing the third p ⁺ -type region 23, the thickness (=channel length L) of the channel region 4a can be reduced in order to reduce the on-resistance, and the impurity concentration of the p-type base region 4 (channel region 4a) can be increased. Even if it is made low, it is possible to suppress the increase of the short channel effect when the MOSFET is turned on. A width (width in the second direction Y) w5 of the third p ⁺ -type region 23 may be, for example, about 0.3 μm or more and 0.4 μm or less.

第３ｐ⁺型領域２３は、例えば、トレンチ７の形成後、トレンチ７の内部にゲート絶縁膜８を形成する前に、トレンチ７の側壁への斜めの方向からのイオン注入（以下、斜めイオン注入とする）により形成される。第３ｐ⁺型領域２３は、第２ｐ⁺⁺型コンタクト領域６ｂに接していてもよいし、第２ｐ⁺⁺型コンタクト領域６ｂの一部と重なるように配置されていてもよい。第２ｐ⁺⁺型コンタクト領域６ｂのドレイン側の面は、第３ｐ⁺型領域２３のドレイン側の面と同じ深さに位置してもよいし、第３ｐ⁺型領域２３のドレイン側の面よりもドレイン側に深い位置に位置してもよい。 The third p ⁺ -type region 23 is formed, for example, by ion implantation into the side wall of the trench 7 from an oblique direction (hereinafter referred to as oblique ion implantation) before forming the gate insulating film 8 inside the trench 7 after the trench 7 is formed. ) is formed by The third p ⁺ -type region 23 may be in contact with the second p ⁺⁺ -type contact region 6b, or may be arranged so as to partially overlap with the second p ⁺⁺ -type contact region 6b. The drain-side surface of the second p ⁺⁺ -type contact region 6b may be located at the same depth as the drain-side surface of the third p ⁺ -type region 23, or may be located at the same depth as the drain-side surface of the third p ⁺ -type region 23. may also be positioned deep on the drain side.

以上、説明したように、実施の形態２によれば、ハロー構造とすることで、実施の形態１と同様の効果をさらに得ることができる。実施の形態２によれば、ハロー構造を採用してｐ型ベース領域の不純物濃度を低くした場合に特に有用である。 As described above, according to the second embodiment, by adopting the halo structure, it is possible to further obtain the same effects as those of the first embodiment. The second embodiment is particularly useful when the halo structure is employed to lower the impurity concentration of the p-type base region.

（実施例１）
次に、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２の範囲について検証した。図６～８は、実施例１にかかる半導体装置のオン時のｐ型不純物のキャリア濃度分布を示す特性図である。図６～８において、横軸はＭＯＳＦＥＴのオン時の第２ｐ⁺⁺型コンタクト領域６ｂ中のキャリア（ｐ型不純物）の横方向（第２方向Ｙ）広がり幅であり、縦軸は半導体基板１０のおもて面（＝０μｍ）からの深さ方向Ｚの距離である。 (Example 1)
Next, the range of the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 was verified. 6 to 8 are characteristic diagrams showing carrier concentration distributions of p-type impurities when the semiconductor device according to the first embodiment is turned on. In FIGS. 6 to 8, the horizontal axis represents the horizontal (second direction Y) spread width of carriers (p-type impurities) in the second p ⁺⁺ -type contact region 6b when the MOSFET is turned on, and the vertical axis represents the width of the semiconductor substrate 10. is the distance in the depth direction Z from the front surface (=0 μm) of .

上述した実施の形態２にかかる半導体装置の構造を備えたハロー構造のトレンチゲート型ＭＯＳＦＥＴを３つ用意した（以下、試料１－１～１－３とする）。これらの試料１－１～１－３は、それぞれ第２ｐ⁺⁺型コンタクト領域６ｂの端部を便宜的に第３ｐ⁺型領域２３としてトレンチ７との間隔Ｄ２を０．３μｍ、０．４μｍおよび０．５μｍとした。第１，２ｐ⁺⁺型コンタクト領域６ａ，６ｂおよび第１，２ｐ⁺型領域２１，２２を形成するためのイオン注入のｐ型ドーパント（ｐ型不純物）をアルミニウム（Ａｌ）とした。 Three halo-structure trench-gate MOSFETs having the structure of the semiconductor device according to the second embodiment were prepared (hereinafter referred to as samples 1-1 to 1-3). In these samples 1-1 to 1-3, the end portion of the second p ⁺⁺ -type contact region 6b was used as the third p ⁺ -type region 23 for convenience, and the distances D2 from the trench 7 were 0.3 μm, 0.4 μm, and 0.4 μm. 0.5 μm. Aluminum (Al) was used as the p-type dopant (p-type impurity) for the ion implantation for forming the first and second p ⁺⁺ -type contact regions 6a and 6b and the first and second p ⁺ -type regions 21 and 22 .

また、試料１－１～１－３の各部の寸法および不純物濃度は、第２ｐ⁺⁺型コンタクト領域６ｂがトレンチ７の側壁に接さないように設定した。その理由は、第２ｐ⁺⁺型コンタクト領域６ｂがトレンチ７の側壁に近い位置に配置されるほど、ゲート閾値電圧が第２ｐ⁺⁺型コンタクト領域６ｂの影響を受けてしまうからである。トレンチ７および第２ｐ⁺⁺型コンタクト領域６ｂの、半導体基板のおもて面に平行な方向の位置関係は、トレンチ７および第２ｐ⁺⁺型コンタクト領域６ｂを形成するためのフォトリソグラフィのばらつきの影響を受ける。このため、第２ｐ⁺⁺型コンタクト領域６ｂがトレンチ７の側壁に近い位置に配置されるほど、特性のばらつきが増大する虞がある。 The dimensions and impurity concentration of each portion of the samples 1-1 to 1-3 were set so that the second p ⁺⁺ -type contact region 6b did not come into contact with the side wall of the trench . The reason is that the closer the second p ⁺⁺ -type contact region 6b is arranged to the side wall of the trench 7, the more the gate threshold voltage is affected by the second p ⁺⁺ -type contact region 6b. The positional relationship of the trench 7 and the second p ⁺⁺ -type contact region 6b in the direction parallel to the front surface of the semiconductor substrate depends on variations in photolithography for forming the trench 7 and the second p ⁺⁺ -type contact region 6b. to be influenced. Therefore, the closer the second p ⁺⁺ -type contact region 6b is arranged to the side wall of the trench 7, the more the variation in the characteristics increases.

第２ｐ⁺型領域２２は、第１ｐ⁺型領域２１と同じ条件（不純物濃度、厚さおよび深さ位置）で形成したｐ⁺型領域と、当該ｐ⁺型領域とほぼ同じ不純物濃度および幅のｐ⁺型領域と、を深さ方向Ｚに重ねた２層構造とした。これら試料１－１～１－３について、ＭＯＳＦＥＴのオン時の第２ｐ⁺⁺型コンタクト領域６ｂ中のキャリアの横方向広がりを測定した結果をそれぞれ図６～８に示す。 The second p ⁺ -type region 22 is composed of a p + -type region formed under the same conditions (impurity concentration, thickness and depth position) as the first p ⁺ -type region 21, and a p ⁺ -type region having substantially the same impurity concentration and width as the p ⁺ -type region. A two-layer structure in which a p ⁺ -type region and a p + -type region are stacked in the depth direction Z were formed. FIGS. 6 to 8 show the results of measuring the lateral spread of carriers in the second p ⁺⁺ -type contact region 6b when the MOSFET is on for these samples 1-1 to 1-3, respectively.

図６に示す結果より、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．３μｍとした試料１－１では、ＭＯＳＦＥＴのオン時に第２ｐ⁺⁺型コンタクト領域６ｂ中のキャリアの横方向広がりにより第２ｐ⁺⁺型コンタクト領域６ｂがトレンチ７に接することが確認された（図６の符号Ｃ１で示す部分）。また、この試料１－１でゲート閾値電圧が高くなることが確認された。 From the results shown in FIG. 6, in the sample 1-1 in which the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 is 0.3 μm, the number of carriers in the second p ⁺⁺ -type contact region 6b when the MOSFET is turned on It was confirmed that the second p ⁺⁺ -type contact region 6b was in contact with the trench 7 due to the lateral expansion (the portion indicated by symbol C1 in FIG. 6). Further, it was confirmed that the gate threshold voltage was increased in this sample 1-1.

一方、図７，８に示す結果より、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．４μｍ以上とした試料１－２，１－３においては、ＭＯＳＦＥＴのオン時、第２ｐ⁺⁺型コンタクト領域６ｂ中のキャリアの横方向広がりがトレンチ７に達しないことが確認された（図７，８にそれぞれ符号Ｃ２，Ｃ３で示す部分）。これにより、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．４μｍ以上とすることがよいことがわかる。 On the other hand, from the results shown in FIGS. 7 and 8, in the samples 1-2 and 1-3 in which the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 is 0.4 μm or more, when the MOSFET is turned on, the second It was confirmed that the carriers in the 2p ⁺⁺ -type contact region 6b do not spread laterally to the trench 7 (portions C2 and C3 in FIGS. 7 and 8, respectively). From this, it can be seen that the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 should be set to 0.4 μm or more.

（実施例２）
次に、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２と耐圧との関係について検証した。図９は、実施例２にかかる半導体装置の耐圧特性を示す特性図である。図９において、横軸はチャネル濃度（チャネル領域４ａの不純物濃度）であり、縦軸は耐圧である。上述した実施の形態２にかかる半導体装置の構造を備えたハロー構造のトレンチゲート型ＭＯＳＦＥＴを２つ用意した（以下、試料２－１，２－２とする）。これらの試料２－１，２－２は、それぞれ第２ｐ⁺⁺型コンタクト領域６ｂの端部を便宜的に第３ｐ⁺型領域２３としてトレンチ７との間隔Ｄ２を０．７μｍおよび０．９５μｍとした。 (Example 2)
Next, the relationship between the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 and the withstand voltage was verified. FIG. 9 is a characteristic diagram showing withstand voltage characteristics of the semiconductor device according to the second embodiment. In FIG. 9, the horizontal axis is the channel concentration (impurity concentration of the channel region 4a), and the vertical axis is the breakdown voltage. Two halo-structured trench-gate MOSFETs having the structure of the semiconductor device according to the second embodiment were prepared (hereinafter referred to as samples 2-1 and 2-2). In these samples 2-1 and 2-2, the ends of the second p ⁺⁺ -type contact regions 6b were used as the third p ⁺ -type regions 23 for convenience, and the distances D2 to the trenches 7 were set to 0.7 μm and 0.95 μm, respectively. did.

また、比較として、従来のハロー構造のトレンチゲート型ＭＯＳＦＥＴ（図１３，１４参照。以下、従来例１とする）と、従来のトレンチゲート型ＭＯＳＦＥＴ（図１０，１１参照。以下、従来例２とする）と、を用意した。すなわち、ソース電極１２とのコンタクト領域を２層構造（第１，２ｐ⁺⁺型コンタクト領域６ａ，６ｂ）とした試料２－１，２－２と、ソース電極１１２とのコンタクト領域を１層構造（ｐ⁺⁺型コンタクト領域１０６）とした従来例１，２とを用意した。試料２－１，２－２および従来例１，２は、セルピッチを５μｍとした。 For comparison, a conventional halo structure trench gate MOSFET (see FIGS. 13 and 14; hereinafter referred to as conventional example 1) and a conventional trench gate MOSFET (see FIGS. 10 and 11; hereinafter referred to as conventional example 2) ) and prepared. That is, samples 2-1 and 2-2 having a two-layer structure (first and second p ⁺⁺ -type contact regions 6a and 6b) for the contact region with the source electrode 12 and a single-layer structure for the contact region with the source electrode 112. Conventional examples 1 and 2 with (p ⁺⁺ -type contact region 106) were prepared. Samples 2-1 and 2-2 and Conventional Examples 1 and 2 had a cell pitch of 5 μm.

これらの試料２－１，２－２および従来例１，２をそれぞれ異なるチャネル濃度で複数用意し、耐圧を測定した結果を図９に示す。ここでは、実施の形態１にかかる半導体装置の製品として想定されるチャネル濃度を１×１０¹⁷／ｃｍ³以上１．５×１０¹⁷／ｃｍ³以下程度としている。 A plurality of samples 2-1 and 2-2 and conventional examples 1 and 2 were prepared with different channel densities, and the breakdown voltage was measured, and the results are shown in FIG. Here, the channel concentration assumed for the product of the semiconductor device according to the first embodiment is set to approximately 1×10 ¹⁷ /cm ³ or more and 1.5×10 ¹⁷ /cm ³ or less.

図９に示す結果より、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．９５μｍとした試料２－２では、従来例１，２と同様にチャネル濃度が低くなるほど耐圧が低下することが確認された。一方、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．７μｍとした試料２－１においては、チャネル濃度によらずほぼ一定の耐圧となることが確認された。これにより、第２ｐ⁺⁺型コンタクト領域６ｂとトレンチ７との間隔Ｄ２を０．７μｍ以下とすることがよいことがわかる。 From the results shown in FIG. 9, in the sample 2-2 in which the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 is 0.95 μm, the breakdown voltage decreases as the channel concentration decreases as in the conventional examples 1 and 2. It was confirmed that On the other hand, in the sample 2-1 in which the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 is set to 0.7 μm, it was confirmed that the withstand voltage is substantially constant regardless of the channel concentration. From this, it can be seen that the distance D2 between the second p ⁺⁺ -type contact region 6b and the trench 7 should be set to 0.7 μm or less.

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、半導体基板に炭化珪素層をエピタキシャル成長させてなるエピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等により半導体基板に形成してもよい。 As described above, the present invention can be modified in various ways without departing from the gist of the present invention. Further, in the above-described embodiments, the case of using an epitaxial substrate obtained by epitaxially growing a silicon carbide layer on a semiconductor substrate is described as an example. It may be formed on the semiconductor substrate by, for example.

また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明は、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置に適用可能である。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。 In addition, although MOSFETs are used as examples in the above-described embodiments, the present invention is applicable to MOS semiconductor devices such as IGBTs (Insulated Gate Bipolar Transistors). The present invention is also applicable to wide bandgap semiconductors (eg, gallium (Ga)) other than silicon carbide. Moreover, the present invention is similarly established even if the conductivity type (n-type, p-type) is reversed.

以上のように、本発明にかかる半導体装置は、トレンチゲート構造のＭＯＳ型半導体装置に有用である。 As described above, the semiconductor device according to the present invention is useful as a MOS semiconductor device having a trench gate structure.

１ｎ⁺型出発基板
２ｎ^-型ドリフト領域
３ｎ型電流拡散領域
４ｐ型ベース領域
４ａチャネル領域
５ｎ⁺型ソース領域
６ａ第１ｐ⁺⁺型コンタクト領域
６ｂ第２ｐ⁺⁺型コンタクト領域
７トレンチ
８ゲート絶縁膜
９ゲート電極
１０半導体基板
１１層間絶縁膜
１１ａコンタクトホール
１２ソース電極
１３ドレイン電極
２１第１ｐ⁺型領域
２２第２ｐ⁺型領域
２３第３ｐ⁺型領域（ハロー領域）
３１ｎ^-型炭化珪素層
３２ｐ型炭化珪素層
４１第２ｐ⁺⁺型コンタクト領域がｎ⁺型ソース領域のみに接触する部分
４２第２ｐ⁺⁺型コンタクト領域が第１ｐ⁺⁺型コンタクト領域に接触する部分
Ｄ１第１ｐ⁺⁺型コンタクト領域とトレンチとの間隔
Ｄ２第２ｐ⁺⁺型コンタクト領域とトレンチとの間隔
Ｌチャネル長
Ｐ１セルピッチ
ｔ１チャネル領域の厚さ
ｗ１トレンチの幅
ｗ２第１ｐ⁺⁺型コンタクト領域の幅
ｗ３第２ｐ⁺⁺型コンタクト領域の幅
ｗ４コンタクトホールの幅
ｗ５第３ｐ⁺型領域の幅
Ｘ半導体基板のおもて面に平行にストライプ状にトレンチが延びる方向（第１方向）
Ｙ半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ深さ方向 REFERENCE SIGNS LIST 1 n ⁺ type starting substrate 2 n ⁻ type drift region 3 n type current diffusion region 4 p type base region 4a channel region 5 n ⁺ type source region 6a first p ⁺⁺ type contact region 6b second p ⁺⁺ type contact region 7 trench 8 gate insulating film 9 gate electrode 10 semiconductor substrate 11 interlayer insulating film 11a contact hole 12 source electrode 13 drain electrode 21 first p ⁺ type region 22 second p ⁺ type region 23 third p ⁺ type region (halo region)
31 n ⁻ -type silicon carbide layer 32 p-type silicon carbide layer 41 portion where the second p ⁺⁺ -type contact region contacts only the n ⁺ -type source region 42 second p ⁺⁺ -type contact region contacts the first p ⁺⁺ -type contact region D1 Distance between first p ⁺⁺ type contact region and trench D2 Distance between second p ⁺⁺ type contact region and trench L Channel length P1 Cell pitch t1 Channel region thickness w1 Trench width w2 First p ⁺⁺ type contact Width of region w3 Width of second p ⁺⁺ -type contact region w4 Width of contact hole w5 Width of third p ⁺ -type region X Direction in which trenches extend in stripes parallel to the front surface of semiconductor substrate (first direction)
Y direction parallel to the front surface of the semiconductor substrate and orthogonal to the first direction (second direction)
Z depth direction

Claims

a semiconductor substrate made of a semiconductor having a wider bandgap than silicon;
a first conductivity type first semiconductor layer made of a semiconductor having a bandgap wider than that of silicon, provided on the front surface of the semiconductor substrate;
a second conductivity type second semiconductor layer made of a semiconductor having a wider bandgap than silicon, provided on the opposite side of the first semiconductor layer to the semiconductor substrate;
a trench penetrating the second semiconductor layer in the depth direction and reaching the first semiconductor layer;
a gate electrode provided inside the trench via a gate insulating film;
a first second-conductivity-type semiconductor region selectively provided inside the first semiconductor layer, separated from the second semiconductor layer, and covering a bottom surface of the trench;
A second second conductive layer selectively provided in the first semiconductor layer between the adjacent trenches, in contact with the second semiconductor layer and separated from the first semiconductor region of the second conductivity type. a conductive semiconductor region;
a first semiconductor region of the first conductivity type selectively provided inside the second semiconductor layer and facing the gate electrode via the gate insulating film on a side wall of the trench;
A third semiconductor layer having an impurity concentration higher than that of the second semiconductor layer and selectively provided in the second semiconductor layer apart from the trench and in contact with the first semiconductor region of the first conductivity type a second conductivity type semiconductor region;
Inside the second semiconductor layer, on the first semiconductor layer side of the first semiconductor region of the first conductivity type, and in contact with the first semiconductor region of the first conductivity type, a side wall of the trench and the first semiconductor layer. a fourth second-conductivity-type semiconductor region having a higher impurity concentration than the second semiconductor layer, selectively provided apart from one semiconductor layer;
a first electrode electrically connected to the first first-conductivity-type semiconductor region and the third second-conductivity-type semiconductor region;
a second electrode provided on the back surface of the semiconductor substrate;
with
the trenches are arranged in a striped layout extending in a direction parallel to the front surface of the semiconductor substrate;
The third semiconductor region of the second conductivity type,
a first portion on the side of the first electrode, in which a plurality of first portions are arranged at predetermined intervals in a direction in which the trenches extend in a stripe shape;
a second portion on the side of the second electrode arranged in a linear layout parallel to the direction in which the trenches extend in a stripe shape, facing the first portion in the depth direction and in contact with the first portion;
has
The second portion covers a surface of the first portion on the second electrode side and extends toward the first semiconductor region of the first conductivity type adjacent to the first portion. covering the surface of the first conductivity type semiconductor region on the side of the second electrode; stomach,
The fourth semiconductor region of the second conductivity type is arranged apart from the third semiconductor region of the second conductivity type. A semiconductor device characterized by:

2. The semiconductor device according to claim 1, wherein a surface of said second portion on the side of said second electrode is positioned closer to said second electrode than said first semiconductor region of the first conductivity type.

3. The method according to claim 1, wherein a surface of the second portion on the side of the second electrode is positioned closer to the first electrode than an interface between the first semiconductor layer and the second semiconductor layer. The semiconductor device described.

4. The semiconductor device according to claim 1, wherein the semiconductor having a wider bandgap than silicon is silicon carbide.