JP7312084B2

JP7312084B2 - 電圧監視回路

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Publication number: JP7312084B2
Application number: JP2019198360A
Authority: JP
Inventors: 東風神原; 勇気井上; 浩之槇本
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-10-31
Filing date: 2019-10-31
Publication date: 2023-07-20
Anticipated expiration: 2039-10-31
Also published as: JP2021071392A

Description

本発明は、監視対象電圧と判定電圧との大小関係を監視する電圧監視回路に関する。

図２１は従来の電圧監視回路の一構成例を示す図である。図２１に示す電圧監視回路１１は、１チップの半導体集積回路装置に搭載される。電圧監視回路１１は、抵抗１２及び１３と、基準電圧生成回路１４と、コンパレータ１５と、入力端子Ｔ１１と、出力端子Ｔ１２と、を備える。

監視対象電圧ＭＶが入力端子Ｔ１１に印加される。抵抗１２及び１３によって構成される分圧回路は、監視対象電圧ＭＶを分圧ＶＤＩＶ１１に変換し、分圧ＶＤＩＶ１１をコンパレータ１５の非反転入力端子に供給する。

基準電圧生成回路１４は、所定の基準電圧ＶＲＥＦ１１を生成し、その基準電圧ＶＲＥＦ１１をコンパレータ１５の反転入力端子に供給する。

コンパレータ１５は、分圧ＶＤＩＶ１１と基準電圧ＶＲＥＦ１１との比較結果を示す比較信号Ｓ１１を生成し、出力端子Ｔ１２を介して電圧監視回路１１の外部に出力する。分圧ＶＤＩＶ１１が基準電圧ＶＲＥＦ１１より大きい場合、比較信号Ｓ１１はハイレベルの信号になる。一方、分圧ＶＤＩＶ１１が基準電圧ＶＲＥＦ１１より小さい場合、比較信号Ｓ１１はローレベルの信号になる。分圧ＶＤＩＶ１１と基準電圧ＶＲＥＦ１１とが等しい場合、比較信号Ｓ１１はハイレベルの信号、ローレベルの信号のいずれであってもよい。

ここで、抵抗１２の抵抗値をｒ１２とし、抵抗１３の抵抗値をｒ１３とすると、分圧ＶＤＩＶ１１と基準電圧ＶＲＥＦ１１とが等しければ、下記式（１）が成立する。
ＶＤＩＶ１１＝ＶＲＥＦ１１
ＭＶ×ｒ１３／（ｒ１２＋ｒ１３）＝ＶＲＥＦ１１
ＭＶ＝ＶＲＥＦ１１×（ｒ１２＋ｒ１３）／ｒ１３ …（１）

電圧監視回路１１は、監視対象電圧ＭＶと判定電圧（ＶＲＥＦ１１×（ｒ１２＋ｒ１３）／ｒ１３）との大小関係を監視し、監視結果を出力端子Ｔ１２から出力する回路である。

そして、電圧監視回路１１では、基準電圧ＶＲＥＦ１１のばらつきが判定電圧に影響を及ぼすことを抑制するために、抵抗１２及び１３それぞれをトリミングによって抵抗値を調整することができる抵抗素子としている。

なお、電圧監視回路１１と同様の回路は例えば特許文献１に開示されている。

特開２００３－７５４７７号公報（段落０００２－０００４）

電圧監視回路を使用するユーザーの中には、ユーザー側で判定電圧を任意に設定できるタイプの電圧監視回路を望む者がいる。

上述した図２１に示す電圧監視回路１１は、抵抗１２及び１３のトリミングが完了した後は判定電圧を調整することができなくなるため、ユーザー側で判定電圧を任意に設定できるタイプの電圧監視回路に該当しない。

ユーザー側で判定電圧を任意に設定できるタイプの電圧監視回路として、例えば図２２に示す電圧監視回路２１を挙げることができる。

電圧監視回路２１は、１チップの半導体集積回路装置に搭載される。電圧監視回路２１は、基準電圧生成回路２２と、コンパレータ２３と、入力端子Ｔ２１と、出力端子Ｔ２２と、を備える。

抵抗Ｒ１及びＲ２は、電圧監視回路２１を搭載する１チップの半導体集積回路装置に外付け接続される。より具体的には、監視対象電圧ＭＶが抵抗Ｒ１の一端に印加され、抵抗Ｒ１の他端及び抵抗Ｒ２の一端が入力端子Ｔ２１に接続され、抵抗Ｒ２の他端がグランド電位に接続される。

抵抗Ｒ１及びＲ２によって構成される分圧回路は、監視対象電圧ＭＶを分圧ＶＤＩＶ１に変換し、分圧ＶＤＩＶ１を入力端子Ｔ２１に供給する。入力端子Ｔ２１は分圧ＶＤＩＶ１をコンパレータ２３の非反転入力端子に供給する。

基準電圧生成回路２２は、所定の基準電圧ＶＲＥＦ２１を生成し、その基準電圧ＶＲＥＦ２１をコンパレータ２３の反転入力端子に供給する。

コンパレータ２３は、分圧ＶＤＩＶ１と基準電圧ＶＲＥＦ２１との比較結果を示す比較信号Ｓ２１を生成し、出力端子Ｔ２２を介して電圧監視回路２１の外部に出力する。分圧ＶＤＩＶ１が基準電圧ＶＲＥＦ２１より大きい場合、比較信号Ｓ２１はハイレベルの信号になる。一方、分圧ＶＤＩＶ１が基準電圧ＶＲＥＦ２１より小さい場合、比較信号Ｓ２１はローレベルの信号になる。分圧ＶＤＩＶ１と基準電圧ＶＲＥＦ２１とが等しい場合、比較信号Ｓ２１はハイレベルの信号、ローレベルの信号のいずれであってもよい。

ここで、抵抗Ｒ１の抵抗値をｒ１とし、抵抗Ｒ２の抵抗値をｒ２とすると、分圧ＶＤＩＶ１と基準電圧ＶＲＥＦ２１とが等しければ、下記式（２）が成立する。
ＶＤＩＶ１＝ＶＲＥＦ２１
ＭＶ×ｒ２／（ｒ１＋ｒ２）＝ＶＲＥＦ２１
ＭＶ＝ＶＲＥＦ２１×（ｒ１＋ｒ２）／ｒ２ …（２）

電圧監視回路２１は、監視対象電圧ＭＶと判定電圧（ＶＲＥＦ２１×（ｒ１＋ｒ２）／ｒ２）との大小関係を監視し、監視結果を出力端子Ｔ２２から出力する回路である。

抵抗Ｒ１及びＲ２がいわゆる外付け抵抗であるので、電圧監視回路２１では抵抗Ｒ１の抵抗値ｒ１及びＲ２の抵抗値ｒ２の選定により判定電圧を調整することができる。しかしながら、電圧監視回路２１は、基準電圧ＶＲＥＦ２１のばらつきが判定電圧に影響を及ぼすことを抑制できないという問題を有する。

また、電圧監視回路２１では、判定電圧にヒステリシスを付与することができないという問題もあった。

本発明は、上記の状況に鑑み、監視対象電圧と判定電圧との大小関係を監視する電圧監視回路であって、基準電圧のばらつきが判定電圧に影響を及ぼすことを抑制でき且つ判定電圧を任意に設定できる電圧監視回路を提供することを目的とする。

例えば、本明細書中に開示されている電圧監視回路は、監視対象電圧又は前記監視対象電圧の分圧が印加される入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧に応じた第２基準電圧を生成するリニア電源回路と、前記第２基準電圧の分圧を生成し、前記第２基準電圧の分圧を前記リニア電源回路に負帰還する帰還抵抗と、前記第２基準電圧と前記入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧とを比較する比較部と、を備える構成とされている。

また、例えば、本明細書中に開示されている電圧監視回路は、第１入力電圧が印加される第１入力端子と、第２入力電圧が印加される第２入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧に応じた第２基準電圧を生成するリニア電源回路と、前記第２基準電圧から複数の分圧を生成していずれかを帰還電圧として前記リニア電源回路に負帰還する帰還抵抗と、前記第１入力電圧と第３基準電圧とを比較して第１比較信号を生成する第１比較部と、前記第２入力電圧と第４基準電圧とを比較して第２比較信号を生成する第２比較部と、前記第２基準電圧及び前記複数の分圧のうち、いずれか２つを前記第３基準電圧の切替候補とし、前記第１比較信号に応じて前記第３基準電圧を切り替える第１選択部と、前記第２基準電圧及び前記複数の分圧のうち、いずれか２つを前記第４基準電圧の切替候補とし、前記第２比較信号に応じて前記第４基準電圧を切り替える第２選択部と、を備える構成とされている。

また、例えば、本明細書中に開示されている電圧監視回路は、入力電圧として監視対象電圧またはその分圧が印加される入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧に応じた第２基準電圧を生成するリニア電源回路と、前記第２基準電圧の分圧を生成して前記リニア電源回路に負帰還する帰還抵抗と、前記入力電圧と前記第２基準電圧とを比較する比較部と、を備え、前記帰還抵抗の分圧比が前記比較部の出力に応じて切り替えられる構成とされている。

また、例えば、本明細書中に開示されている電圧監視回路は、第１入力電圧として監視対象電圧またはその第１分圧が印加される第１入力端子と、第２入力電圧として前記第１入力電圧と値が異なる前記監視対象電圧の第２分圧が印加される第２入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧に応じた第２基準電圧を生成するリニア電源回路と、前記第２基準電圧の分圧を生成して前記リニア電源回路に負帰還する帰還抵抗と、前記第１入力電圧と前記第２基準電圧とを比較する第１比較部と、前記第２入力電圧と前記第２基準電圧とを比較する第２比較部と、を備え、前記帰還抵抗の分圧比が前記第１比較部及び前記第２比較部それぞれの出力に応じて切り替えられる構成とされている。

なお、本発明のその他の特徴、要素、ステップ、利点、及び、特性については、以下に続く実施形態の詳細な説明やこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている電圧監視回路によれば、基準電圧のばらつきが判定電圧に影響を及ぼすことを抑制でき且つ判定電圧を任意に設定できる。また、判定電圧に適切なヒステリシスを付与することもできる。

第１実施形態に係る電圧監視回路の構成を示す図基準電圧生成回路の一構成例を示す図第１実施形態の変形例を説明するための図第１実施形態の他の変形例を説明するための図第２実施形態に係る電圧監視回路の構成を示す図第２実施形態に係る電圧監視回路を搭載する１チップの半導体集積回路装置の上面模式図判定電圧にヒステリシスが付与されていない場合の出力挙動を示す図第３実施形態に係る電圧監視回路の構成を示す図判定電圧にヒステリシスが付与されている場合の出力挙動を示す図第４実施形態に係る電圧監視回路の構成を示す図第４実施形態における減電検出及び過電検出の正常動作を示す図第４実施形態の変形例を説明するための図第４実施形態の変形例において誤検出が生じる様子を示す図第５実施形態に係る電圧監視回路の構成を示す図第３基準電圧の切替制御を説明するための図第４基準電圧の切替制御を説明するための図第５実施形態における減電検出及び過電検出の正常動作を示す図第６実施形態に係る電圧監視回路の構成を示す図電圧監視回路を備える制御装置の構成例を示す図電圧監視回路が搭載される車両の外観図従来の電圧監視回路の一構成例を示す図従来の電圧監視回路の他の構成例を示す図従来の電圧監視回路の更に他の構成例を示す図

＜第１実施形態＞
図１は、第１実施形態に係る電圧監視回路の構成を示す図である。図１に示す電圧監視回路１は、１チップの半導体集積回路装置に搭載される。電圧監視回路１は、基準電圧生成回路２と、リニア電源回路３と、帰還抵抗４及び５と、コンパレータ６と、入力端子Ｔ１と、出力端子Ｔ２と、を備える。

抵抗Ｒ１及びＲ２は、電圧監視回路１を搭載する１チップの半導体集積回路装置に外付け接続される。より具体的には、監視対象電圧ＭＶが抵抗Ｒ１の一端に印加され、抵抗Ｒ１の他端及び抵抗Ｒ２の一端が入力端子Ｔ１に接続され、抵抗Ｒ２の他端がグランド電位に接続される。

抵抗Ｒ１及びＲ２によって構成される分圧回路は、監視対象電圧ＭＶを分圧ＶＤＩＶ１に変換し、分圧ＶＤＩＶ１を入力端子Ｔ１に供給する。入力端子Ｔ１は分圧ＶＤＩＶ１をコンパレータ６の非反転入力端子に供給する。

基準電圧生成回路２は、所定の第１基準電圧ＶＲＥＦ１を生成し、その第１基準電圧ＶＲＥＦ１をリニア電源回路３に供給する。

基準電圧生成回路２の一構成例を図２に示す。図２に示す構成例の基準電圧生成回路２は、Ｎチャネル型のデプレション型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）２Ａと、Ｎチャネル型のエンハンスメント型ＭＯＳＦＥＴ２Ｂと、を備える。デプレション型ＭＯＳＦＥＴ２Ａのドレインに電源電圧ＶＤＤが印加され、エンハンスメント型ＭＯＳＦＥＴ２Ｂのソースがグランド電位に接続される。デプレション型ＭＯＳＦＥＴ２Ａのソース及びゲートとエンハンスメント型ＭＯＳＦＥＴ２Ｂのドレイン及びゲートとが共通接続され、その共通接続ノードから第１基準電圧ＶＲＥＦ１が出力される。

第１基準電圧ＶＲＥＦ１は下記式（３）で表される。ただし、Ｖ_ｔｈｎはエンハンスメント型ＭＯＳＦＥＴ２Ｂのしきい値電圧であり、Ｗ_ＤＥＰはデプレション型ＭＯＳＦＥＴ２Ａのゲート幅であり、Ｌ_ＤＥＰはデプレション型ＭＯＳＦＥＴ２Ａのゲート長であり、Ｗ_Ｎはエンハンスメント型ＭＯＳＦＥＴ２Ｂのゲート幅であり、Ｌ_Ｎはエンハンスメント型ＭＯＳＦＥＴ２Ｂのゲート長である。
ＶＲＥＦ１＝Ｖ_ｔｈｎ－√｛（Ｗ_ＤＥＰ×Ｌ_Ｎ）／（Ｗ_Ｎ×Ｌ_ＤＥＰ）｝ …（３）

基準電圧生成回路２は、図２に示す構成例に限定されることはなく、例えば一般的なバンドギャップ型基準電圧生成回路であってもよい。しかしながら、図２に示す構成例の基準電圧生成回路２は、一般的なバンドギャップ型基準電圧生成回路に比べて大幅に回路面積を小さくすることができる。

また、図２に示す構成例の基準電圧生成回路２は、温度特性が良好であるという特徴も有する。図２に示す構成例の基準電圧生成回路２における第１基準電圧ＶＲＥＦ１の温度に対する変化率ｄＶＲＥＦ１／ｄＴは下記式（４）で表される。ただし、Ｖ_{ｔｈＤＥＰ}はデプレション型ＭＯＳＦＥＴ２Ａのしきい値電圧であり、ｄＶ_{ｔｈＤＥＰ}／ｄＴはデプレション型ＭＯＳＦＥＴ２Ａのしきい値電圧の温度に対する変化率であり、ｄＶ_ｔｈｎ／ｄＴはエンハンスメント型ＭＯＳＦＥＴ２Ｂのしきい値電圧の温度に対する変化率である。
ｄＶＲＥＦ１／ｄＴ
＝ｄＶ_ｔｈｎ／ｄＴ－ｄＶ_{ｔｈＤＥＰ}／ｄＴ×√｛（Ｗ_ＤＥＰ×Ｌ_Ｎ）／（Ｗ_Ｎ×Ｌ_ＤＥＰ）｝
…（４）

デプレション型ＭＯＳＦＥＴ２Ａのしきい値電圧の温度に対する変化率ｄＶ_{ｔｈＤＥＰ}／ｄＴ、エンハンスメント型ＭＯＳＦＥＴ２Ｂのしきい値電圧の温度に対する変化率ｄＶ_ｔｈｎ／ｄＴはともに正であるため、デプレション型ＭＯＳＦＥＴ２Ａのゲート幅Ｗ_ＤＥＰ、デプレション型ＭＯＳＦＥＴ２Ａのゲート長Ｌ_ＤＥＰ、エンハンスメント型ＭＯＳＦＥＴ２Ｂのゲート幅Ｗ_Ｎ、及びエンハンスメント型ＭＯＳＦＥＴ２Ｂのゲート長Ｌ_Ｎを調整することで、第１基準電圧ＶＲＥＦ１の温度に対する変化率ｄＶＲＥＦ１／ｄＴを略零にすることができる。

図１に戻って、電圧監視回路１の詳細説明を続ける。リニア電源回路３は、第１基準電圧ＶＲＥＦ１に応じた第２基準電圧ＶＲＥＦ２を生成する。リニア電源回路３は、帰還電圧ＶＦＢ１が第１基準電圧ＶＲＥＦ１に近づくように第２基準電圧ＶＲＥＦ２を調整する。帰還電圧ＶＦＢ１の詳細については後述する。

リニア電源回路３としては、例えばＬＤＯ［low drop out］を用いることができる。リニア電源回路３にＬＤＯを用いた場合、リニア電源回路３における損失を低くすることができる。

帰還抵抗４及び５は、第２基準電圧ＶＲＥＦ２の分圧である帰還電圧ＶＦＢ１を生成し、帰還電圧ＶＦＢ１をリニア電源回路３に負帰還する。

コンパレータ６は、分圧ＶＤＩＶ１と第２基準電圧ＶＲＥＦ２との比較結果を示す比較信号Ｓ１を生成し、出力端子Ｔ２を介して電圧監視回路１の外部に出力する。分圧ＶＤＩＶ１が第２基準電圧ＶＲＥＦ２より大きい場合、比較信号Ｓ１はハイレベルの信号になる。一方、分圧ＶＤＩＶ１が第２基準電圧ＶＲＥＦ２より小さい場合、比較信号Ｓ１はローレベルの信号になる。分圧ＶＤＩＶ１と第２基準電圧ＶＲＥＦ２とが等しい場合、比較信号Ｓ１はハイレベルの信号、ローレベルの信号のいずれであってもよい。

ここで、抵抗Ｒ１の抵抗値をｒ１とし、抵抗Ｒ２の抵抗値をｒ２とし、帰還抵抗４の抵抗値をｒ４とし、帰還抵抗５の抵抗値をｒ５とすると、分圧ＶＤＩＶ１と第２基準電圧ＶＲＥＦ２とが等しければ、下記式（５）が成立する。
ＶＤＩＶ１＝ＶＲＥＦ２
ＭＶ×ｒ２／（ｒ１＋ｒ２）＝ＶＲＥＦ１×（ｒ４＋ｒ５）／ｒ５
ＭＶ＝ＶＲＥＦ１×（ｒ１＋ｒ２）×（ｒ４＋ｒ５）／（ｒ２×ｒ５） …（５）

電圧監視回路１は、監視対象電圧ＭＶと判定電圧（ＶＲＥＦ１×（ｒ１＋ｒ２）×（ｒ４＋ｒ５）／（ｒ２×ｒ５））との大小関係を監視し、監視結果を出力端子Ｔ２から出力する回路である。具体的には、電圧監視回路１は、監視対象電圧ＭＶの減電圧を検知すると、ローレベルの信号を出力端子Ｔ２から出力する。

抵抗Ｒ１及びＲ２がいわゆる外付け抵抗であるので、電圧監視回路１では抵抗Ｒ１の抵抗値ｒ１及びＲ２の抵抗値ｒ２の選定により判定電圧を調整することができる。さらに、電圧監視回路１では、第１基準電圧ＶＲＥＦ１のばらつきが判定電圧に影響を及ぼすことを抑制するために、帰還抵抗４及び５それぞれをトリミングによって抵抗値を調整することができる抵抗素子としている。したがって、電圧監視回路１によると、第１基準電圧ＲＥＦ１のばらつきが判定電圧に影響を及ぼすことを抑制でき且つ判定電圧を任意に設定できる。なお、帰還抵抗４及び５の面積を小さくする観点から、帰還抵抗４及び５をそれぞれ多結晶シリコン膜によって構成することが好ましい。

電圧監視回路１に設けられるリニア電源回路３並びに帰還抵抗４及び５の合計面積は図２１に示す電圧監視回路１１に設けられる抵抗１２及び１３の合計面積と同程度にできるので、電圧監視回路１の総面積は図２１に示す電圧監視回路１１の総面積と同程度にできる。

上記の説明では、監視対象電圧ＭＶの分圧ＶＤＩＶ１が入力端子Ｔ１に印加されるが、図３に示すように監視対象電圧ＭＶが入力端子Ｔ１に印加されてもよい。監視対象電圧ＭＶが入力端子Ｔ１に印加される状態は、抵抗Ｒ２の抵抗値ｒ２に対する抵抗Ｒ１の抵抗値ｒ１の比を非常に小さくした設定において監視対象電圧ＭＶの分圧ＶＤＩＶ１が入力端子Ｔ１に印加される状態と略同一である。

また、上記の説明では、電圧監視回路１は、監視対象電圧ＭＶの減電圧を検知すると、ローレベルの信号を出力端子Ｔ２から出力するが、図４に示すようにコンパレータ６の非反転入力端子と反転入力端子とを入れ替えることで、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ２から出力する仕様に変更することができる。

＜第２実施形態＞
図５は、第２実施形態に係る電圧監視回路の構成を示す図である。図５に示す電圧監視回路１’は、１チップの半導体集積回路装置に搭載される。電圧監視回路１’は、基準電圧生成回路２と、リニア電源回路３と、帰還抵抗４及び５と、コンパレータ６及び７と、入力端子Ｔ１及びＴ３と、出力端子Ｔ２及びＴ４と、を備える。なお、図５において図１と同一の部分には同一の符号を付し詳細な説明を省略する。図５中の抵抗Ｒ２Ａ及び抵抗Ｒ２Ｂの合成抵抗が図１中の抵抗Ｒ２に相当する。

電圧監視回路１’は、監視対象電圧ＭＶの減電圧を検知すると、ローレベルの信号を出力端子Ｔ２から出力し、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ４から出力する。監視対象電圧ＭＶの減電圧に関する検知は第１実施形態と同様であるため、説明を省略する。以下、監視対象電圧ＭＶの過電圧に関する検知について説明する。

監視対象電圧ＭＶの分圧ＶＤＩＶ２が入力端子Ｔ３に印加される。監視対象電圧ＭＶの分圧ＶＤＩＶ２は監視対象電圧ＭＶの分圧ＶＤＩＶ１より小さい。入力端子Ｔ３は分圧ＶＤＩＶ２をコンパレータ７の反転入力端子に供給する。

コンパレータ７は、分圧ＶＤＩＶ２と第２基準電圧ＶＲＥＦ２との比較結果を示す比較信号Ｓ２を生成し、出力端子Ｔ４を介して電圧監視回路１’の外部に出力する。分圧ＶＤＩＶ２が第２基準電圧ＶＲＥＦ２より小さい場合、比較信号Ｓ２はハイレベルの信号になる。一方、分圧ＶＤＩＶ２が第２基準電圧ＶＲＥＦ２より大きい場合、比較信号Ｓ２はローレベルの信号になる。分圧ＶＤＩＶ２と第２基準電圧ＶＲＥＦ２とが等しい場合、比較信号Ｓ２はハイレベルの信号、ローレベルの信号のいずれであってもよい。

ここで、抵抗Ｒ１の抵抗値をｒ１とし、抵抗Ｒ２Ａ及びＲ２Ｂの合成抵抗の抵抗値をｒ２とし、抵抗Ｒ２Ｂの抵抗値をｒ２ｂとし、帰還抵抗４の抵抗値をｒ４とし、帰還抵抗５の抵抗値をｒ５とすると、分圧ＶＤＩＶ２と第２基準電圧ＶＲＥＦ２とが等しければ、下記式（６）が成立する。
ＶＤＩＶ２＝ＶＲＥＦ２
ＭＶ×ｒ２ｂ／（ｒ１＋ｒ２）＝ＶＲＥＦ１×（ｒ４＋ｒ５）／ｒ５
ＭＶ＝ＶＲＥＦ１×（ｒ１＋ｒ２）×（ｒ４＋ｒ５）／（ｒ２ｂ×ｒ５） …（６）

電圧監視回路１’は、監視対象電圧ＭＶと過電圧検知用の判定電圧（ＶＲＥＦ１×（ｒ１＋ｒ２）×（ｒ４＋ｒ５）／（ｒ２ｂ×ｒ５））との大小関係を監視し、監視結果を出力端子Ｔ４から出力する回路である。具体的には、電圧監視回路１’は、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ４から出力する。

抵抗Ｒ１、Ｒ２Ａ、及びＲ２Ｂがいわゆる外付け抵抗であるので、電圧監視回路１’では抵抗Ｒ１の抵抗値ｒ１、抵抗Ｒ２Ａ及びＲ２Ｂの合成抵抗の抵抗値ｒ２、並びに抵抗Ｒ２Ｂの抵抗値ｒ２ｂの選定により過電圧検知用の判定電圧を調整することができる。したがって、電圧監視回路１’によると、減電圧検知用の判定電圧及び過電圧検知用の判定電圧の両方に関して、第１基準電圧ＶＲＥＦ１のばらつきが判定電圧に影響を及ぼすことを抑制でき且つ判定電圧を任意に設定できる。

ここで、電圧監視回路１’との比較のために、図２３に示す従来の電圧監視回路１１’について説明する。図２３に示す従来の電圧監視回路１１’は、図２１に示す従来の電圧監視回路１１に抵抗１６及び１７と、コンパレータ１８と、入力端子Ｔ１３と、出力端子Ｔ１４と、を追加した構成である。

電圧監視回路１１’は、監視対象電圧ＭＶの減電圧を検知すると、ローレベルの信号を出力端子Ｔ１２から出力し、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ１４から出力する。監視対象電圧ＭＶの減電圧に関する検知は図２１に示す従来の電圧監視回路１１と同様であるため、説明を省略する。以下、監視対象電圧ＭＶの過電圧に関する検知について説明する。

監視対象電圧ＭＶが入力端子Ｔ１３に印加される。抵抗１６及び１７によって構成される分圧回路は、監視対象電圧ＭＶを分圧ＶＤＩＶ１２に変換し、分圧ＶＤＩＶ１２をコンパレータ１８の反転入力端子に供給する。抵抗１６及び１７によって構成される分圧回路は、抵抗１２及び１３によって構成される分圧回路と同じ構成であるが、トリミングの実施状況が抵抗１２及び１３によって構成される分圧回路とは異なっている。その結果、分圧ＶＤＩＶ１２は分圧ＶＤＩＶ１１より小さい。

ここで、抵抗１６の抵抗値をｒ１６とし、抵抗１７の抵抗値をｒ１７とすると、分圧ＶＤＩＶ１２と基準電圧ＶＲＥＦ１１とが等しければ、下記式（７）が成立する。
ＶＤＩＶ１２＝ＶＲＥＦ１１
ＭＶ×ｒ１６／（ｒ１６＋ｒ１７）＝ＶＲＥＦ１１
ＭＶ＝ＶＲＥＦ１１×（ｒ１６＋ｒ１７）／ｒ１７ …（７）

電圧監視回路１１’は、監視対象電圧ＭＶと過電圧検知用の判定電圧（ＶＲＥＦ１１×（ｒ１６＋ｒ１７）／ｒ１７）との大小関係を監視し、監視結果を出力端子Ｔ１４から出力する回路である。具体的には、電圧監視回路１１’は、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ１４から出力する。

電圧監視回路１１’において、例えば、抵抗１２及び１３によって構成される分圧回路の面積が電圧監視回路１１’の総面積の３０％であり、抵抗１６及び１７によって構成される分圧回路の面積が電圧監視回路１１’の総面積の３０％であり、分圧回路以外の部分の面積が電圧監視回路１１’の総面積の４０％である場合、図５に示す電圧監視回路１’の総面積は、図２３に示す電圧監視回路１１’ の総面積に対して３０％減少する。すなわち、第２実施形態は、第１実施形態では得られなかった従来の電圧監視回路に対する面積削減効果も得ることができる。

図６は、電圧監視回路１’を搭載する１チップの半導体集積回路装置の上面模式図である。なお、図６において図５と同一の部分には同一の符号を付す。

電圧監視回路１’を搭載する１チップの半導体集積回路装置は、矩形形状のチップ１００を備える。チップ１００は、第１辺１０１、第２辺１０２、第３辺１０３、及び第４辺１０４を備える。第１辺１０１と第３辺１０３とは互いに対向する辺であり、第２辺１０２と第４辺１０４とは互いに対向する辺である。

帰還抵抗４及び５は、チップ１００の端部を避けて配置される。換言すると、帰還抵抗４及び５は、トリミングで調整した帰還電圧ＶＦＢ１の値が応力によって設計値からずれることを抑制するために、チップ１００の中央部に配置される。帰還抵抗４及び５にかかる応力を極力小さくする観点から、図６に示すようにチップ１００の矩形形状の中心Ｃ１が帰還抵抗４及び５の配置位置に含まれることが好ましい。

帰還抵抗４及び５をチップ１００の中央部に配置するために、図６に示す配置例では、コンパレータ６及び７並びに出力端子Ｔ２及びＴ４が帰還抵抗４及び５よりも第１辺１０１に近い位置に配置される。

帰還抵抗４及び５をチップ１００の中央部に配置するために、図６に示す配置例では、入力端子Ｔ３及び出力端子Ｔ４が帰還抵抗４及び５よりも第２辺１０２に近い位置に配置される。

帰還抵抗４及び５をチップ１００の中央部に配置するために、図６に示す配置例では、基準電圧生成回路２、リニア電源回路３、並びに入力端子Ｔ１及びＴ３が帰還抵抗４及び５よりも第３辺１０３に近い位置に配置される。

帰還抵抗４及び５をチップ１００の中央部に配置するために、図６に示す配置例では、入力端子Ｔ１及び出力端子Ｔ２が帰還抵抗４及び５よりも第４辺１０４に近い位置に配置される。

また、図６に示す配置例では、基準電圧生成回路２及びリニア電源回路３が入力端子Ｔ１及びＴ３よりも帰還抵抗４及び５に近い位置に配置される。これにより、基準電圧生成回路２、リニア電源回路３、並びに帰還抵抗４及び５によって構成される回路ブロック内の配線を短くすることができる。

また、図６に示す配置例では、第２辺１０２及び第４辺１０４に平行な方向において、入力端子Ｔ１及びＴ３と出力端子Ｔ２及びＴ４との間に、基準電圧生成回路２、リニア電源回路３、帰還抵抗４及び５、並びにコンパレータ６及び７が配置される。これにより、入力端子Ｔ１及びＴ３と基準電圧生成回路２、リニア電源回路３、帰還抵抗４及び５、並びにコンパレータ６及び７によって構成される回路ブロックとの間の配線を短くでき、基準電圧生成回路２、リニア電源回路３、帰還抵抗４及び５、並びにコンパレータ６及び７によって構成される回路ブロックと出力端子Ｔ２及びＴ４との配線を短くできる。

また、図６に示す配置例では、第２辺１０２及び第４辺１０４に平行な方向において、基準電圧生成回路２、リニア電源回路３、並び帰還抵抗４及び５と出力端子Ｔ２及びＴ４との間に、コンパレータ６及び７が配置される。これにより、コンパレータ６の出力端と出力端子Ｔ２とを近づけて配置することができ、コンパレータ７の出力端と出力端子Ｔ４とを近づけて配置することができるので、コンパレータ６の出力端と出力端子Ｔ２との間の配線及びコンパレータ７の出力端と出力端子Ｔ４との間の配線を短くすることができる。

＜ヒステリシスに関する考察＞
図７は、判定電圧にヒステリシスが付与されていない場合の出力挙動を示す図である。なお、本図上段には監視対象電圧ＭＶが描写されており、本図下段には電圧監視回路１の出力信号ＯＵＴ（先出の比較信号Ｓ１がこれに相当）が描写されている。

本図で示すように、判定電圧Ｖｔｈ（例えば、図１に即して述べれば、Ｖｔｈ＝｛（ｒ１＋ｒ２）／ｒ２｝・｛（ｒ４＋ｒ５）／ｒ５｝・ＶＲＥＦ１）にヒステリシスが付与されていない場合、監視対象電圧ＭＶが判定電圧Ｖｔｈ付近で上下すると、出力信号ＯＵＴにチャタリングが生じてしまい、出力信号ＯＵＴの入力を受け付ける後段回路の動作（例えばリセット動作）に支障を生じるおそれがある。

以下では、出力信号ＯＵＴのチャタリングを解消することのできる種々の実施形態を提案する。

＜第３実施形態＞
図８は、第３実施形態に係る電圧監視回路の構成を示す図である。なお、本実施形態に係る電圧監視回路１ａは、先出の第１実施形態（図１）を基本としつつ、比較信号Ｓ１のチャタリングを解消するための手段として、帰還抵抗８と、ＮＭＯＳＦＥＴ９と、インバータ１０と、をさらに有する。

帰還抵抗８は、帰還抵抗５と基準電位端（ＧＮＤ）との間に接続されている。

ＮＭＯＳＦＥＴ９は、帰還抵抗８に対して並列に接続されている。より具体的に述べると、ＮＭＯＳＦＥＴ９のドレインは、帰還抵抗５及び８相互間の接続ノードに接続されている。ＮＭＯＳＦＥＴ９のソースは、基準電位端（ＧＮＤ）に接続されている。ＮＭＯＳＦＥＴ９のゲートは、インバータ１０の出力端（＝反転比較信号Ｓ１Ｂの印加端）に接続されている。ＮＭＯＳＦＥＴ９は、反転比較信号Ｓ１Ｂがハイレベルであるときにオンして、反転比較信号Ｓ１Ｂがローレベルであるときにオフする。

インバータ１０は、比較信号Ｓ１の論理レベルを反転させて反転比較信号Ｓ１Ｂを生成する。すなわち、反転比較信号Ｓ１Ｂは、比較信号Ｓ１がハイレベルであるときにローレベルとなり、比較信号Ｓ１がローレベルであるときにハイレベルとなる。

まず、比較信号Ｓ１がハイレベルである場合（＝減電圧が検出されていない場合）を考える。この場合、Ｓ１Ｂ＝Ｌとなるので、ＮＭＯＳＦＥＴ９がオフする。その結果、第２基準電圧ＶＲＥＦ２を分圧して帰還電圧ＶＦＢ１を生成する抵抗ラダーに帰還抵抗８が組み込まれる。従って、帰還抵抗８の抵抗値をｒ８とすると、第２基準電圧ＶＲＥＦ２は、ＶＲＥＦ２＝｛（ｒ４＋ｒ５＋ｒ８）／（ｒ５＋ｒ８）｝・ＶＲＥＦ１となる。また、このとき、電圧監視回路１ａの判定電圧Ｖｔｈ（＝減電圧検出用の下側判定電圧ＶｔｈＬ）は、ＶｔｈＬ＝｛（ｒ１＋ｒ２）／ｒ２｝・｛（ｒ４＋ｒ５＋ｒ８）／（ｒ５＋ｒ８）｝・ＶＲＥＦ１となる。

次に、比較信号Ｓ１がローレベルの場合（＝減電圧が検出されている場合）を考える。この場合、Ｓ１Ｂ＝Ｈとなるので、ＮＭＯＳＦＥＴ９がオンする。その結果、上記の抵抗ラダーから帰還抵抗８が切り離される。従って、第２基準電圧ＶＲＥＦ２は、ＶＲＥＦ２＝｛（ｒ４＋ｒ５）／ｒ５｝・ＶＲＥＦ１となる。また、このとき、電圧監視回路１ａの判定電圧Ｖｔｈ（＝減電圧解除用の上側判定電圧ＶｔｈＨ）は、ＶｔｈＨ＝｛（ｒ１＋ｒ２）／ｒ２｝・｛（ｒ４＋ｒ５）／ｒ５｝・ＶＲＥＦ１となる。

このように、電圧監視回路１ａの判定電圧Ｖｔｈは、比較信号Ｓ１の論理レベルに応じて下側判定電圧ＶｔｈＬと上側判定電圧ＶｔｈＨ（ただしＶｔｈＬ＜ＶｔｈＨ）のいずれかに切り替わる。すなわち、電圧監視回路１ａの判定電圧Ｖｔｈには、ヒステリシスＶｈｙｓ（＝ＶｔｈＨ－ＶｔｈＬ）が付与されている。

図９は、判定電圧にヒステリシスが付与されている場合の出力挙動を示す図である。なお、本図上段には監視対象電圧ＭＶ（実線）及び判定電圧Ｖｔｈ（破線）が描写されており、本図下段には電圧監視回路１ａの出力信号ＯＵＴ（先の比較信号Ｓ１がこれに相当）が描写されている。

時刻ｔ１以前には、出力信号ＯＵＴがハイレベル（＝減電圧未検出時の論理レベル）である。このとき、判定電圧Ｖｔｈは、下側判定電圧ＶｔｈＬとなっている。

時刻ｔ１において、監視対象電圧ＭＶが下側判定電圧ＶｔｈＬを下回ると、出力信号ＯＵＴがハイレベルからローレベル（＝減電圧検出時の論理レベル）に切り替わる。このとき、判定電圧Ｖｔｈは、下側判定電圧ＶｔｈＬから上側判定電圧ＶｔｈＨに切り替わる。従って、本図で示したように、時刻ｔ１以降、監視対象電圧ＭＶが下側判定電圧ＶｔｈＬ付近で上下しても、出力信号ＯＵＴにチャタリングが生じるおそれはない（出力信号ＯＵＴの細破線枠を参照）。

一方、時刻ｔ２において、監視対象電圧ＭＶが上側判定電圧ＶｔｈＨを上回ると、出力信号ＯＵＴがローレベルからハイレベルに切り替わる。このとき、判定電圧Ｖｔｈは、上側判定電圧ＶｔｈＨから下側判定電圧ＶｔｈＬに切り替わる。従って、本図では明示していないが、仮に、時刻ｔ２以降、監視対象電圧ＭＶが上側判定電圧ＶｔｈＨ付近で上下しても、出力信号ＯＵＴにチャタリングが生じるおそれはない。

このように、本実施形態に係る電圧監視回路１ａであれば、第２基準電圧ＶＲＥＦ２を分圧して帰還電圧ＶＦＢ１を生成する帰還抵抗（抵抗ラダー）の分圧比が比較信号Ｓ１に応じて切り替えられる。その結果、電圧監視回路１ａの判定電圧Ｖｔｈに任意のヒステリシスＶｈｙｓを付与することができるので、出力信号ＯＵＴ（＝比較信号Ｓ１）のチャタリングを解消することが可能となる。

なお、改めて図示はしないが、先出の図３及び図４で示した変形例を基本としつつ、本実施形態と同様の構成を採用することにより、電圧監視回路１の判定電圧にヒステリシスを付与しても構わない。

＜第４実施形態＞
図１０は、第４実施形態に係る電圧監視回路の構成を示す図である。なお、本実施形態に係る電圧監視回路１ｂは、先出の第２実施形態（図５）を基本としつつ、比較信号Ｓ１及びＳ２のチャタリングを解消するための手段として、帰還抵抗８ａ及び８ｂと、ＮＭＯＳＦＥＴ９ａ及び９ｂと、インバータ１０と、をさらに有する。

帰還抵抗８ａ及び８ｂは、先出の帰還抵抗５と基準電位端（ＧＮＤ）との間に挿入される形で互いに直列接続されている。

ＮＭＯＳＦＥＴ９ａは、帰還抵抗８ａ及び８ｂに対して並列に接続されている。具体的に述べると、ＮＭＯＳＦＥＴ９ａのドレインは、帰還抵抗５及び８ａ相互間の接続ノードに接続されている。ＮＭＯＳＦＥＴ９ａのソースは、基準電位端（ＧＮＤ）に接続されている。ＮＭＯＳＦＥＴ９ａのゲートは、インバータ１０の出力端（＝反転比較信号Ｓ１Ｂの印加端）に接続されている。ＮＭＯＳＦＥＴ９ａは、反転比較信号Ｓ１Ｂがハイレベルであるときにオンして、反転比較信号Ｓ１Ｂがローレベルであるときにオフする。

ＮＭＯＳＦＥＴ９ｂは、帰還抵抗８ｂに対して並列に接続されている。具体的に述べると、ＮＭＯＳＦＥＴ９ｂのドレインは、帰還抵抗８ａ及び８ｂ相互間の接続ノードに接続されている。ＮＭＯＳＦＥＴ９ｂのソースは、基準電位端（ＧＮＤ）に接続されている。ＮＭＯＳＦＥＴ９ｂのゲートは、コンパレータ７の出力端（＝比較信号Ｓ２の印加端）に接続されている。ＮＭＯＳＦＥＴ９ａは、比較信号Ｓ２がハイレベルであるときにオンして、比較信号Ｓ２がローレベルであるときにオフする。

まず、比較信号Ｓ１及びＳ２双方がハイレベルである場合（＝減電圧も過電圧も検出されていない場合）を考える。この場合、Ｓ１Ｂ＝Ｌ、Ｓ２＝Ｈとなるので、ＮＭＯＳＦＥＴ９ａがオフしてＮＭＯＳＦＥＴ９ｂがオンする。その結果、第２基準電圧ＶＲＥＦ２を分圧して帰還電圧ＶＦＢ１を生成する抵抗ラダーには、帰還抵抗８ａ及び８ｂのうち、帰還抵抗８ａだけが組み込まれる。従って、帰還抵抗８ａの抵抗値をｒ８ａとすると、第２基準電圧ＶＲＥＦ２は、中間値ＶＲＥＦ２Ｍ（＝｛（ｒ４＋ｒ５＋ｒ８ａ）／（ｒ５＋ｒ８ａ）｝・ＶＲＥＦ１）となる。

次に、比較信号Ｓ１がローレベルであり、比較信号Ｓ２がハイレベルである場合（＝減電圧が検出されている場合）を考える。この場合、Ｓ１Ｂ＝Ｓ２＝Ｈとなるので、ＮＭＯＳＦＥＴ９ａ及び９ｂがいずれもオンする。その結果、上記の抵抗ラダーから帰還抵抗８ａ及び８ｂの双方が切り離される。従って、第２基準電圧ＶＲＥＦ２は、上側値ＶＲＥＦ２Ｈ（＝｛（ｒ４＋ｒ５）／ｒ５｝・ＶＲＥＦ１）となる。

次に、比較信号Ｓ１がハイレベルであり、比較信号Ｓ２がローレベルである場合（＝過電圧が検出されている場合）を考える。この場合、Ｓ１Ｂ＝Ｓ２＝Ｌとなるので、ＮＭＯＳＦＥＴ９ａ及び９ｂがいずれもオフする。その結果、上記の抵抗ラダーに帰還抵抗８ａ及び８ｂの双方が組み込まれる。従って、帰還抵抗８ａ及び８ｂの抵抗値をそれぞれｒ８ａ及びｒ８ｂとすると、第２基準電圧ＶＲＥＦ２は、下側値ＶＲＥＦ２Ｌ（＝｛（ｒ４＋ｒ５＋ｒ８ａ＋ｒ８ｂ）／（ｒ５＋ｒ８ａ＋ｒ８ｂ）｝・ＶＲＥＦ１）となる。

このように、第２基準電圧ＶＲＥＦ２は、比較信号Ｓ１及びＳ２それぞれの論理レベルに応じて、下側値ＶＲＥＦ２Ｌ、中間値ＶＲＥＦ２Ｍ、及び、上側値ＶＲＥＦ２Ｈ（ただし、ＶＲＥＦ２Ｌ＜ＶＲＥＦ２Ｍ＜ＶＲＥＦ２Ｈ）のいずれかに切り替わる。言い換えると、第２基準電圧ＶＲＥＦ２には、減電圧検出／解除用のヒステリシスＶｈｙｓ１（＝ＶＲＥＦ２Ｈ－ＶＲＥＦ２Ｍ）、及び、過電圧検出／解除用のヒステリシスＶｈｙｓ２（＝ＶＲＥＦ２Ｍ－ＶＲＥＦ２Ｌ）がそれぞれ付与されている。

図１１は、第４実施形態における減電検出及び過電検出の正常動作を示す図である。なお、本図上段には、監視対象電圧ＭＶの分圧ＶＤＩＶ１（実線）及び分圧ＶＤＩＶ２（小破線）、並びに、第２基準電圧ＶＲＥＦ２（大破線）が描写されている。一方、本図下段には、比較信号Ｓ１及びＳ２が描写されている。

時刻ｔ１１以前には、監視対象電圧ＭＶに減電圧も過電圧も生じておらず、比較信号Ｓ１及びＳ２がいずれもハイレベルとなっている。このとき、第２基準電圧ＶＲＥＦ２は、中間値ＶＲＥＦ２Ｍとなる。なお、このような定常状態では、本図で示すように、ＶＤＩＶ２＜ＶＲＥＦ２Ｍ＜ＶＤＩＶ１が成立する。

時刻ｔ１１において、監視対象電圧ＭＶが減電圧状態となり、分圧ＶＤＩＶ１が第２基準電圧ＶＲＥＦ２（＝ＶＲＥＦ２Ｍ）を下回ると、比較信号Ｓ１がハイレベルからローレベル（＝減電圧検出時の論理レベル）に切り替わる。このとき、第２基準電圧ＶＲＥＦ２は、中間値ＶＲＥＦ２Ｍから上側値ＶＲＥＦ２Ｈに切り替わる。従って、分圧ＶＤＩＶ１が中間値ＶＲＥＦ２Ｍ付近で上下しても、比較信号Ｓ１にチャタリングが生じるおそれはない。なお、監視対象電圧ＭＶが減電圧状態になると、分圧ＶＤＩＶ２も低下する。ただし、分圧ＶＤＩＶ２は、時刻ｔ１１以前から、第２基準電圧ＶＲＥＦ２よりも低いので、比較信号Ｓ２はハイレベルに維持されたままとなる。

時刻ｔ１２において、監視対象電圧ＭＶが減電圧状態から復帰し、分圧ＶＤＩＶ１が第２基準電圧ＶＲＥＦ２（＝ＶＲＥＦ２Ｈ）を上回ると、比較信号Ｓ１がローレベルからハイレベルに切り替わる。このとき、第２基準電圧ＶＲＥＦ２は、上側値ＶＲＥＦ２Ｈから中間値ＶＲＥＦ２Ｍに切り替わる。従って、分圧ＶＤＩＶ１が上側値ＶＲＥＦ２Ｈ付近で上下しても、比較信号Ｓ１にチャタリングが生じるおそれはない。なお、監視対象電圧ＭＶが減電圧状態から復帰すると、分圧ＶＤＩＶ２も上昇する。ただし、分圧ＶＤＩＶ２が第２基準電圧ＶＲＥＦ２（＝ＶＲＥＦ２Ｍ）を上回らない限り、比較信号Ｓ２はハイレベルに維持されたままとなる。

時刻ｔ１３において、監視対象電圧ＭＶが過電圧状態となり、分圧ＶＤＩＶ２が第２基準電圧ＶＲＥＦ２（＝ＶＲＥＦ２Ｍ）を上回ると、比較信号Ｓ２がハイレベルからローレベル（＝過電圧検出時の論理レベル）に切り替わる。このとき、第２基準電圧ＶＲＥＦ２は、中間値ＶＲＥＦ２Ｍから下側値ＶＲＥＦ２Ｌに切り替わる。従って、分圧ＶＤＩＶ２が中間値ＶＲＥＦ２Ｍ付近で上下しても、比較信号Ｓ２にチャタリングが生じるおそれはない。なお、監視対象電圧ＭＶが過電圧状態になると、分圧ＶＤＩＶ１も上昇する。ただし、分圧ＶＤＩＶ１は、時刻ｔ１３以前から、第２基準電圧ＶＲＥＦ２よりも高いので、比較信号Ｓ１はハイレベルに維持されたままとなる。

時刻ｔ１４において、監視対象電圧ＭＶが過電圧状態から復帰し、分圧ＶＤＩＶ２が第２基準電圧ＶＲＥＦ２（＝ＶＲＥＦ２Ｌ）を下回ると、比較信号Ｓ２がローレベルからハイレベルに切り替わる。このとき、第２基準電圧ＶＲＥＦ２は、下側値ＶＲＥＦ２Ｌから中間値ＶＲＥＦ２Ｍに切り替わる。従って、分圧ＶＤＩＶ２が下側値ＶＲＥＦ２Ｌ付近で上下しても、比較信号Ｓ２にチャタリングが生じるおそれはない。なお、監視対象電圧ＭＶが過電圧状態から復帰すると、分圧ＶＤＩＶ１も低下する。ただし、分圧ＶＤＩＶ１が第２基準電圧ＶＲＥＦ２（＝ＶＲＥＦ２Ｍ）を下回らない限り、比較信号Ｓ１はハイレベルに維持されたままとなる。

このように、本実施形態に係る電圧監視回路１ｂであれば、第２基準電圧ＶＲＥＦ２を分圧して帰還電圧ＶＦＢ１を生成する帰還抵抗（抵抗ラダー）の分圧比が比較信号Ｓ１及びＳ２に応じて切り替えられる。その結果、第２基準電圧ＶＲＥＦ２（延いては、電圧監視回路１ｂの判定電圧）に任意のヒステリシスを付与することができるので、比較信号Ｓ１及びＳ２それぞれのチャタリングを解消することが可能となる。

＜第４実施形態の問題点＞
図１２は、第４実施形態の変形例を説明するための図である。本図では、入力端子Ｔ１及びＴ３に監視対象電圧ＭＶの分圧ＶＤＩＶ１及びＶＤＩＶ２ではなく、それぞれ独立したセンス電圧ＳＥＮＳＥ１及びＳＥＮＳＥ２が個別に入力されている。すなわち、本変形例の電圧監視回路１ｂでは、センス電圧ＳＥＮＳＥ１の減電圧検出処理と、センス電圧ＳＥＮＳＥ２の過電圧検出処理が実施される。

なお、先出の分圧ＶＤＩＶ１及びＶＤＩＶ２は、いずれも監視対象電圧ＭＶの分圧である。従って、監視対象電圧ＭＶが上昇するときには、分圧ＶＤＩＶ１及びＶＤＩＶ２がいずれも上昇し、逆に、監視対象電圧ＭＶが低下するときには、分圧ＶＤＩＶ１及びＶＤＩＶ２がいずれも低下する。

一方、センス電圧ＳＥＮＳＥ１及びＳＥＮＳＥ２は、それぞれが互いに独立した監視対象電圧に相当する。そのため、センス電圧ＳＥＮＳＥ１及びＳＥＮＳＥ２の一方が低下しているときに、他方が上昇することもあり得る。

このように、センス電圧ＳＥＮＳＥ１及びＳＥＮＳＥ２の個別入力を受け付ける場合、第４実施形態に係る電圧監視回路１ｂでは、比較信号Ｓ１及びＳ２の誤検出を生じるおそれがある。以下、図面を参照しながら詳細に説明する。

図１３は、第４実施形態の変形例（図１２）において、比較信号Ｓ１及びＳ２の誤検出が生じる様子を示す図である。なお、本図上段には、センス電圧ＳＥＮＳＥ１（実線）及びセンス電圧ＳＥＮＳＥ２（小破線）、並びに、第２基準電圧ＶＲＥＦ２（大破線）が描写されている。一方、本図下段には、比較信号Ｓ１及びＳ２が描写されている。

時刻ｔ２１以前には、センス電圧ＳＥＮＳＥ１の減電圧もセンス電圧ＳＥＮＳＥ２の過電圧も検出されておらず、比較信号Ｓ１及びＳ２がいずれもハイレベルとなっている。このとき、第２基準電圧ＶＲＥＦ２は、中間値ＶＲＥＦ２Ｍとなる。なお、このような定常状態では、本図で示すように、ＳＥＮＳＥ２＜ＶＲＥＦ２Ｍ＜ＳＥＮＳＥ１が成立する。

時刻ｔ２１において、センス電圧ＳＥＮＳＥ１が減電圧状態となり、センス電圧ＳＥＮＳＥ１が第２基準電圧ＶＲＥＦ２（＝ＶＲＥＦ２Ｍ）を下回ると、比較信号Ｓ１がハイレベルからローレベル（＝減電圧検出時の論理レベル）に切り替わる。このとき、第２基準電圧ＶＲＥＦ２は、中間値ＶＲＥＦ２Ｍから上側値ＶＲＥＦ２Ｈに切り替わる。従って、センス電圧ＳＥＮＳＥ１が中間値ＶＲＥＦ２Ｍ付近で上下しても、比較信号Ｓ１にチャタリングが生じるおそれはない。ただし、第２基準電圧ＶＲＥＦ２が中間値ＶＲＥＦ２Ｍから上側値ＶＲＥＦ２Ｈに引き上げられている状態では、センス電圧ＳＥＮＳＥ２の過電圧検出に支障を生じるおそれがある。

本図に即して具体的に述べると、センス電圧ＳＥＮＳＥ２は、センス電圧ＳＥＮＳＥ１の減電圧と無関係に上昇し、時刻ｔ２２において、中間値ＶＲＥＦ２Ｍを上回っている。本来ならばこの時点で比較信号Ｓ２がハイレベルからローレベルに切り替わるべきであるが、第２基準電圧ＶＲＥＦ２が上側値ＶＲＥＦ２Ｈに引き上げられていることから、比較信号Ｓ２はローレベルに切り替わることなく、ハイレベルに維持されている（比較信号Ｓ２の破線挙動を参照）。

なお、本図では、センス電圧ＳＥＮＳＥ１の減電圧検出時における第２基準電圧ＶＲＥＦ２のヒステリシス付与（ＶＲＥＦ２Ｍ→ＶＲＥＦ２Ｈ）により、センス電圧ＳＥＮＳＥ２の過電圧検出に支障を生じる例を挙げたが、これとは逆に、センス電圧ＳＥＮＳＥ２の過電圧検出における第２基準電圧ＶＲＥＦ２のヒステリシス付与（ＶＲＥＦ２Ｍ→ＶＲＥＦ２Ｌ）により、センス電圧ＳＥＮＳＥ１の減電圧検出に支障を生じる場合もあり得る。

以下では、センス電圧ＳＥＮＳＥ１及びＳＥＮＳＥ２の個別入力を受け付ける場合であっても、比較信号Ｓ１及びＳ２の誤検出を生じることのない第５実施形態を提案する。

＜第５実施形態＞
図１４は、第５実施形態に係る電圧監視回路の構成を示す図である。なお、本実施形態に係る電圧監視回路１ｃは、先出の第２実施形態（図５）を基本としつつ、比較信号Ｓ１及びＳ２のチャタリングを解消するための手段として、帰還抵抗８ｃ及び８ｄと、インバータ１０ａ及び１０ｂと、スイッチＳＷ１～ＳＷ４と、をさらに有する。

帰還抵抗８ｃ及び８ｄは、先出の帰還抵抗４と第２基準電圧ＶＲＥＦ２の印加端との間に挿入される形で互いに直列接続されている。

なお、帰還抵抗４、５、８ｃ及び８ｄから成る抵抗ラダーにより、第２基準電圧ＶＲＥＦ２から複数の分圧（ＶＲＥＦ２ａ、ＶＲＥＦ２ｂ、ＶＦＢ１）が生成され、その一つが帰還電圧ＶＦＢ１としてリニア電源回路３に負帰還される。また、上記の各電圧間には、ＶＦＢ１＜ＶＲＥＦ２ｂ＜ＶＲＥＦ２ａ＜ＶＲＥＦ２という関係が成立している。

インバータ１０ａは、比較信号Ｓ１の論理レベルを反転させて反転比較信号Ｓ１Ｂを生成する。すなわち、反転比較信号Ｓ１Ｂは、比較信号Ｓ１がハイレベルであるときにローレベルとなり、比較信号Ｓ１がローレベルであるときにハイレベルとなる。

インバータ１０ｂは、比較信号Ｓ２の論理レベルを反転させて反転比較信号Ｓ２Ｂを生成する。すなわち、反転比較信号Ｓ２Ｂは、比較信号Ｓ２がハイレベルであるときにローレベルとなり、比較信号Ｓ２がローレベルであるときにハイレベルとなる。

スイッチＳＷ１は、リニア電源回路３の出力端（＝第２基準電圧ＶＲＥＦ２の印加端）とコンパレータ６の反転入力端（＝第３基準電圧ＶＲＥＦ３の印加端）との間に接続されている。スイッチＳＷ１は、Ｓ１Ｂ＝Ｈ（Ｓ１＝Ｌ）であるときにオンして、Ｓ１Ｂ＝Ｌ（Ｓ１＝Ｈ）であるときにオフする。

スイッチＳＷ２は、帰還抵抗８ｃ及び８ｄ相互間の接続ノード（＝分圧ＶＲＥＦ２ａの印加端）とコンパレータ６の反転入力端（＝第３基準電圧ＶＲＥＦ３の印加端）との間に接続されている。スイッチＳＷ２は、Ｓ１＝Ｈであるときにオンして、Ｓ１＝Ｌであるときにオフする。

スイッチＳＷ３は、帰還抵抗８ｃ及び８ｄ相互間の接続ノード（＝分圧ＶＲＥＦ２ａの印加端）とコンパレータ７の非反転入力端（＝第４基準電圧ＶＲＥＦ４の印加端）との間に接続されている。スイッチＳＷ３は、Ｓ２＝Ｈであるときにオンして、Ｓ２＝Ｌであるときにオフする。

スイッチＳＷ４は、帰還抵抗８ｄ及び４相互間の接続ノード（＝分圧ＶＲＥＦ２ｂの印加端）とコンパレータ７の非反転入力端（＝第４基準電圧ＶＲＥＦ４の印加端）との間に接続されている。スイッチＳＷ４は、Ｓ２Ｂ＝Ｈ（Ｓ２＝Ｌ）であるときにオンして、Ｓ２Ｂ＝Ｌ（Ｓ２＝Ｈ）であるときにオフする。

コンパレータ６は、非反転入力端（＋）に入力される入力電圧Ｖ１（＝分圧ＶＤＩＶ１またはセンス電圧ＳＥＮＳＥ１）と、反転入力端（－）に入力される第３基準電圧ＶＲＥＦ３（＝第２基準電圧ＶＲＥＦ２または分圧ＶＲＥＦ２ａ）とを比較して、比較信号Ｓ１を生成する。比較信号Ｓ１は、Ｖ１＞ＶＲＥＦ３であるときにハイレベルとなり、Ｖ１＜ＶＲＥＦ３であるときにローレベルとなる。

コンパレータ７は、反転入力端（－）に入力される入力電圧Ｖ２（＝分圧ＶＤＩＶ２またはセンス電圧ＳＥＮＳＥ２）と、非反転入力端（＋）に入力される第４基準電圧ＶＲＥＦ４（＝分圧ＶＲＥＦ２ａまたは分圧ＶＲＥＦ２ｂ）とを比較して、比較信号Ｓ２を生成する。比較信号Ｓ２は、Ｖ２＞ＶＲＥＦ４であるときにローレベルとなり、Ｖ２＜ＶＲＥＦ４であるときにハイレベルとなる。

図１５は、スイッチＳＷ１及びＳＷ２による第３基準電圧ＶＲＥＦ３の切替制御を説明するための図である。

比較信号Ｓ１がローレベルであるときには、スイッチＳＷ１がオンしてスイッチＳＷ２がオフする。この場合には、第３基準電圧ＶＲＥＦ３として、第２基準電圧ＶＲＥＦ２が選択された状態となる。

一方、比較信号Ｓ１がハイレベルであるときには、スイッチＳＷ１がオフしてスイッチＳＷ２がオンする。この場合には、第３基準電圧ＶＲＥＦ３として、分圧ＶＲＥＦ２ａが選択された状態となる。

このように、スイッチＳＷ１及びＳＷ２は、第２基準電圧ＶＲＥＦ２及びその分圧ＶＲＥＦ２ａを第３基準電圧ＶＲＥＦ３の切替候補とし、比較信号Ｓ１に応じて第３基準電圧ＶＲＥＦ３を切り替える第１選択部として機能する。

なお、第３基準電圧ＶＲＥＦ３の切替候補は、上記に限定されるものではなく、必要なヒステリシスが付くように、第２基準電圧ＶＲＥＦ２及び複数の分圧のうち、いずれか２つを任意に選べばよい。

図１６は、スイッチＳＷ３及びＳＷ４による第４基準電圧ＶＲＥＦ４の切替制御を説明するための図である。

比較信号Ｓ２がローレベルであるときには、スイッチＳＷ３がオフしてスイッチＳＷ４がオンする。この場合には、第４基準電圧ＶＲＥＦ４として、分圧ＶＲＥＦ２ｂが選択された状態となる。

一方、比較信号Ｓ２がハイレベルであるときには、スイッチＳＷ３がオンしてスイッチＳＷ４がオフする。この場合には、第４基準電圧ＶＲＥＦ４として、分圧ＶＲＥＦ２ａが選択された状態となる。

このように、スイッチＳＷ３及びＳＷ４は、分圧ＶＲＥＦ２ａ及びＶＲＥＦ２ｂを第４基準電圧ＶＲＥＦ４の切替候補とし、比較信号Ｓ２に応じて第４基準電圧ＶＲＥＦ４を切り替える第２選択部として機能する。

なお、第４基準電圧ＶＲＥＦ４の切替候補は、上記に限定されるものではなく、必要なヒステリシスが付くように、第２基準電圧ＶＲＥＦ２及び複数の分圧のうち、いずれか２つを任意に選べばよい。

図１７は、第５実施形態における減電検出及び過電検出の正常動作を示す図であり、上から順に、センス電圧ＳＥＮＳＥ１（実線）及び第３基準電圧ＶＲＥＦ３（破線）並びに比較信号Ｓ１と、センス電圧ＳＥＮＳＥ２（実線）及び第４基準電圧ＶＲＥＦ４（破線）並びに比較信号Ｓ２が描写されている。

時刻ｔ３１以前には、センス電圧ＳＥＮＳＥ１の減電圧もセンス電圧ＳＥＮＳＥ２の過電圧も検出されておらず、比較信号Ｓ１及びＳ２がいずれもハイレベルとなっている。従って、ＶＲＥＦ３＝ＶＲＥＦ４＝ＶＲＥＦ２ａとなる。なお、このような定常状態では、本図で示すように、ＳＥＮＳＥ２＜ＶＲＥＦ３＝ＶＲＥＦ４＜ＳＥＮＳＥ１が成立する。

時刻ｔ３１において、センス電圧ＳＥＮＳＥ１が減電圧状態となり、ＳＥＮＳＥ１＜ＶＲＥＦ３（＝ＶＲＥＦ２ａ）になると、比較信号Ｓ１がハイレベルからローレベル（＝減電圧検出時の論理レベル）に切り替わる。このとき、第３基準電圧ＶＲＥＦ３は、分圧ＶＲＥＦ２ａから第２基準電圧ＶＲＥＦ２に切り替わる。従って、センス電圧ＳＥＮＳＥ１が分圧ＶＲＥＦ２ａ付近で上下しても、比較信号Ｓ１にチャタリングが生じるおそれはない。これに対して、第４基準電圧ＶＲＥＦ４は、比較信号Ｓ２がハイレベルである限り、分圧ＶＲＥＦ２ａに維持されたままとなる。従って、センス電圧ＳＥＮＳＥ２の過電圧検出に支障が生じることはない。

時刻ｔ３２において、センス電圧ＳＥＮＳＥ２が過電圧状態となり、ＳＥＮＳＥ２＞ＶＲＥＦ４（＝ＶＲＥＦ２ａ）になると、比較信号Ｓ２がハイレベルからローレベル（＝過電圧検出時の論理レベル）に切り替わる。このとき、第４基準電圧ＶＲＥＦ４は、分圧ＶＲＥＦ２ａから分圧ＶＲＥＦ２ｂに切り替わる。従って、センス電圧ＳＥＮＳＥ２が分圧ＶＲＥＦ２ａ付近で上下しても、比較信号Ｓ２にチャタリングが生じるおそれはない。これに対して、第３基準電圧ＶＲＥＦ３は、比較信号Ｓ１がローレベルである限り、第２基準電圧ＶＲＥＦ２に維持されたままとなる。従って、センス電圧ＳＥＮＳＥ１の減電圧復帰に支障が生じることはない。

時刻ｔ３３において、センス電圧ＳＥＮＳＥ１が減電圧状態から復帰し、ＳＥＮＳＥ１＞ＶＲＥＦ３（＝ＶＲＥＦ２）になると、比較信号Ｓ１がローレベルからハイレベルに切り替わる。このとき、第３基準電圧ＶＲＥＦ３は、第２基準電圧ＶＲＥＦ２から分圧ＶＲＥＦ２ａに切り替わる。従って、センス電圧ＳＥＮＳＥ１が第２基準電圧ＶＲＥＦ２付近で上下しても、比較信号Ｓ１にチャタリングが生じるおそれはない。一方、第４基準電圧ＶＲＥＦ４は、比較信号Ｓ２がローレベルである限り、分圧ＶＲＥＦ２ｂに維持されたままとなる。従って、センス電圧ＳＥＮＳＥ２の過電圧復帰に支障が生じることはない。

時刻ｔ３４において、センス電圧ＳＥＮＳＥ２が過電圧状態から復帰し、ＳＥＮＳＥ２＜ＶＲＥＦ４（＝ＶＲＥＦ２ｂ）になると、比較信号Ｓ２がローレベルからハイレベルに切り替わる。このとき、第４基準電圧ＶＲＥＦ４は、分圧ＶＲＥＦ２ｂから分圧ＶＲＥＦ２ａに切り替わる。従って、センス電圧ＳＥＮＳＥ２が分圧ＶＲＥＦ２ｂ付近で上下しても、比較信号Ｓ２にチャタリングが生じるおそれはない。一方、第３基準電圧ＶＲＥＦ３は、比較信号Ｓ１がハイレベルである限り、分圧ＶＲＥＦ２ａに維持されたままとなる。従って、センス電圧ＳＥＮＳＥ１の減電圧検出に支障が生じることはない。

このように、本実施形態に係る電圧監視回路１ｃであれば、減電監視用の第３基準電圧ＶＲＥＦ３と過電監視用の第４基準電圧ＶＲＥＦ４が互いに独立しており、かつ、それぞれに任意のヒステリシスが付与されている。従って、センス電圧ＳＥＮＳＥ１及びＳＥＮＳＥ２の個別入力を受け付ける場合であっても、比較信号Ｓ１及びＳ２の誤検出を生じるおそれがなくなる。

なお、本図では、センス電圧ＳＥＮＳＥ１及びＳＥＮＳＥ２の個別入力を受け付ける場合を例示したが、監視対象電圧ＭＶに応じた分圧ＶＤＩＶ１及びＶＤＩＶ２の入力を受け付ける場合においても、比較信号Ｓ１及びＳ２の誤検出を生じるおそれがないことは言うまでもない。

＜第６実施形態＞
図１８は、第６実施形態に係る電圧監視回路の構成を示す図である。なお、本実施形態に係る電圧監視回路１ｄは、先出の第５実施形態（図１４）を基本としつつ、基準電圧生成回路２及びリニア電源回路３が持つ負の温度特性をキャンセルするための創意工夫が凝らされている。

本図に即して述べると、第２基準電圧ＶＲＥＦ２の印加端と帰還電圧ＶＦＢ１の印加端との間に直列接続された帰還抵抗４、８ｃ及び８ｄ（＝第１帰還抵抗に相当）のうち、スイッチＳＷ１～ＳＷ４いずれの接続ノード（＝第１選択部及び第２選択部それぞれの選択ノードに相当）よりも低電位側に設けられた帰還抵抗４は、これを除く帰還抵抗８ｃ及び８ｄ、並びに、帰還電圧ＶＦＢ１の印加端と基準電位端（ＧＮＤ）との間に接続された帰還抵抗５（＝第２帰還抵抗に相当）と傾きの異なる温度特性を持つ。

より具体的に述べると、帰還抵抗４だけが正の温度特性を持つ第１抵抗素子（例えば、拡散抵抗（Ｐウェル抵抗））とされており、これを除く帰還抵抗５、８ｃ及び８ｄがいずれも負の温度特性を持つ第２抵抗素子（例えばポリ抵抗）とされている。

帰還抵抗４、８ｃ及び８ｄの合成抵抗値をＲ１１とし、帰還抵抗５の抵抗値をＲ１２とすると、第２基準電圧ＶＲＥＦ２は、ＶＲＥＦ２＝ＶＲＥＦ１×｛（Ｒ１１／Ｒ１２）＋１｝という数式で表される。

ここで、第１基準電圧ＶＲＥＦ１は、負の温度特性を持つ。従って、正の温度特性を持つ帰還抵抗４と、負の温度特性を持つ帰還抵抗５、８ｃ及び８ｄを組み合わせて使用し、抵抗比（Ｒ１１／Ｒ１２）の温度特性を適宜調整することにより、基準電圧生成回路２及びリニア電源回路３が持つ負の温度特性をキャンセルして、第２基準電圧ＶＲＥＦ２の温度特性をフラットに近付けることが可能となる。

＜用途＞
上記した電圧監視回路１及び１’並びに電圧監視回路１ａ～１ｄは、例えばリセット回路として好適に用いることができる。例えば、図１９に示す制御装置は、制御対象を制御する制御回路ＣＮＴ１と、監視対象電圧に基づき制御回路ＣＮＴ１をリセットする電圧監視回路１’と、を備える。電圧監視回路１’の出力端子Ｔ２及びＴ４は制御回路ＣＮＴ１のリセット端子Ｔ５に接続される。抵抗Ｒ３の一端が制御回路ＣＮＴ１のリセット端子Ｔ５に接続され、抵抗Ｒ３の他端が制御回路ＣＮＴ１の電源端子Ｔ６に接続される。そして、電源電圧ＶＤＤが電源端子Ｔ６に印加される。電圧監視回路１’は監視対象電圧ＭＶが減電圧又は過電圧であることを検知すると、制御回路ＣＮＴ１のリセット端子Ｔ５にローレベルの信号（リセット信号）を出力する。制御回路ＣＮＴ１は、リセット端子Ｔ５にローレベルの信号（リセット信号）が供給されている間、リセット状態を維持する。制御回路ＣＮＴ１としては、例えば、組み込みコンピューティング・モジュール、ＤＳＰ（digital signal processor）、マイクロコントローラ、マイクロプロセッサ、ＦＰＧＡ（field-programmable gate array）、ＡＳＩＣ（application specific integrated circuit）等を用いることができる。

また、上記した電圧監視回路１及び１’並びに電圧監視回路１ａ～１ｄは、例えば、図２０で示す車両Ｘ１０に搭載され、車両Ｘ１０の電気系統の各電圧のいずれかを監視する回路として好適に用いることができる。

＜総括＞
以下では、本明細書中に開示されている種々の実施形態について、総括的に述べる。

例えば、本明細書中に開示されている電圧監視回路は、監視対象電圧又は前記監視対象電圧の分圧が印加される入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧に応じた第２基準電圧を生成するリニア電源回路と、前記第２基準電圧の分圧を生成し、前記第２基準電圧の分圧を前記リニア電源回路に負帰還する帰還抵抗と、前記第２基準電圧と前記入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧とを比較する比較部と、を備える構成（第１の構成）である。

上記第１の構成の電圧監視回路において、前記入力端子が第１入力端子であり、前記比較部が第１比較部であり、前記第１入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧と値が異なる前記監視対象電圧の分圧が印加される第２入力端子と、前記第２基準電圧と前記第２入力端子に印加される前記監視対象電圧の分圧とを比較する第２比較部と、を備える構成（第２の構成）にしてもよい。

上記第１または第２の構成の電圧監視回路において、前記基準電圧生成回路は、デプレション型電界効果トランジスタと、エンハンスメント型電界効果トランジスタと、を備える構成（第３の構成）にしてもよい。

上記第１～第３いずれかの構成の電圧監視回路において、前記帰還抵抗は、多結晶シリコン膜によって構成される構成（第４の構成）にしてもよい。

上記第１～第４いずれかの構成の電圧監視回路において、前記電圧監視回路は１チップの半導体集積回路装置に搭載され、前記電圧監視回路は前記比較部での比較結果を出力する出力端子を備え、前記チップは、第１辺、第２辺、第３辺、及び第４辺を有する矩形形状であり、前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第１辺に近い位置に配置され、前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第２辺に近い位置に配置され、前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第３辺に近い位置に配置され、前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第４辺に近い位置に配置される構成（第５の構成）にしてもよい。

上記第５の構成の電圧監視回路において、前記矩形形状の中心が前記帰還抵抗の配置位置に含まれる構成（第６の構成）にしてもよい。

上記第１～第６いずれかの構成の電圧監視回路において、前記基準電圧生成回路及び前記リニア電源回路は前記入力端子よりも前記帰還抵抗に近い位置に配置される構成（第７の構成）にしてもよい。

本明細書中に開示されている制御装置は、制御対象を制御する制御回路と、前記監視対象電圧に基づき前記制御回路をリセットする上記第１～第７いずれかの構成の電圧監視回路と、を備える構成（第８の構成）である。

本明細書中に開示されている車両は、上記第１～第７いずれかの構成の電圧監視回路を備える構成（第９の構成）である。

また、例えば、本明細書中に開示されている電圧監視回路は、第１入力電圧が印加される第１入力端子と、第２入力電圧が印加される第２入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧に応じた第２基準電圧を生成するリニア電源回路と、前記第２基準電圧から複数の分圧を生成していずれかを帰還電圧として前記リニア電源回路に負帰還する帰還抵抗と、前記第１入力電圧と第３基準電圧とを比較して第１比較信号を生成する第１比較部と、前記第２入力電圧と第４基準電圧とを比較して第２比較信号を生成する第２比較部と、前記第２基準電圧及び前記複数の分圧のうち、いずれか２つを前記第３基準電圧の切替候補とし、前記第１比較信号に応じて前記第３基準電圧を切り替える第１選択部と、前記第２基準電圧及び前記複数の分圧のうち、いずれか２つを前記第４基準電圧の切替候補とし、前記第２比較信号に応じて前記第４基準電圧を切り替える第２選択部と、を備える構成（第１０の構成）とされている。

上記第１０の構成から成る電圧監視回路において、前記帰還抵抗は、トリミングにより抵抗値を調整することのできる抵抗素子を含む構成（第１１の構成）にするとよい。

上記第１０または第１１の構成から成る電圧監視回路において、前記帰還抵抗は、前記第２基準電圧の印加端と前記帰還電圧の印加端との間に直列接続された複数の第１帰還抵抗と、前記帰還電圧の印加端と基準電位端との間に接続された第２帰還抵抗と、を含む構成（第１２の構成）にするとよい。

上記第１２の構成から成る電圧監視回路において、前記複数の第１帰還抵抗のうち、前記第１選択部及び前記第２選択部いずれの選択ノードよりも低電位側に設けられた第１抵抗素子は、これを除く前記複数の第１帰還抵抗及び前記第２帰還抵抗としてそれぞれ用いられる第２抵抗素子と異なる温度特性を持つ構成（第１３の構成）にするとよい。

上記した第１３の構成から成る電圧監視回路において、前記基準電圧生成回路及び前記リニア電源回路は、負の温度特性を持ち、前記第１抵抗素子は、正の温度特性を持つ拡散抵抗であり、前記第２抵抗素子は、負の温度特性を持つポリ抵抗である構成（第１４の構成）にするとよい。

上記第１０～第１４いずれかの構成から成る電圧監視回路において、前記第１入力電圧は、監視対象電圧またはその第１分圧であり、前記第２入力電圧は、前記第１入力電圧と異なる値を持つ前記監視対象電圧の第２分圧である構成（第１５の構成）にするとよい。

また、例えば、本明細書中に開示されている電圧監視回路は、入力電圧として監視対象電圧またはその分圧が印加される入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧に応じた第２基準電圧を生成するリニア電源回路と、前記第２基準電圧の分圧を生成して前記リニア電源回路に負帰還する帰還抵抗と、前記入力電圧と前記第２基準電圧とを比較する比較部と、を備え、前記帰還抵抗の分圧比が前記比較部の出力に応じて切り替えられる構成（第１６の構成）とされている。

また、例えば、本明細書中に開示されている電圧監視回路は、第１入力電圧として監視対象電圧またはその第１分圧が印加される第１入力端子と、第２入力電圧として前記第１入力電圧と値が異なる前記監視対象電圧の第２分圧が印加される第２入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧に応じた第２基準電圧を生成するリニア電源回路と、前記第２基準電圧の分圧を生成して前記リニア電源回路に負帰還する帰還抵抗と、前記第１入力電圧と前記第２基準電圧とを比較する第１比較部と、前記第２入力電圧と前記第２基準電圧とを比較する第２比較部と、を備え、前記帰還抵抗の分圧比が前記第１比較部及び前記第２比較部それぞれの出力に応じて切り替えられる構成（第１７の構成）とされている。

また、例えば、本明細書中に開示されている制御装置は、制御対象を制御する制御回路と、上記第１５～第１７いずれかの構成から成り前記監視対象電圧に基づき前記制御回路をリセットする電圧監視回路と、を備える構成（第１８の構成）とされている。

また、例えば、本明細書中に開示されている車両は、上記第１０～第１７いずれかの構成から成る電圧監視回路を備える構成（第１９の構成）とされている。

＜留意点＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１、１’、１ａ、１ｂ、１ｃ、１ｄ電圧監視回路
２基準電圧生成回路
２Ａデプレション型ＭＯＳＦＥＴ
２Ｂエンハンスメント型ＭＯＳＦＥＴ
３リニア電源回路
４、５帰還抵抗
６、７コンパレータ（比較部）
８、８ａ、８ｂ、８ｃ、８ｄ帰還抵抗
９、９ａ、９ｂＮＭＯＳＦＥＴ
１０、１０ａ、１０ｂインバータ
１００チップ
１０１～１０４第１辺～第４辺
ＣＮＴ１制御回路
Ｒ１、Ｒ２、Ｒ２Ａ、Ｒ２Ｂ抵抗
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４スイッチ
Ｔ１、Ｔ３入力端子
Ｔ２、Ｔ４出力端子
Ｘ１０車両

Claims

第１入力電圧が印加される第１入力端子と、
第２入力電圧が印加される第２入力端子と、
第１基準電圧を生成する基準電圧生成回路と、
前記第１基準電圧に応じた第２基準電圧を生成するリニア電源回路と、
前記第２基準電圧から複数の分圧を生成していずれかを帰還電圧として前記リニア電源回路に負帰還する帰還抵抗と、
前記第１入力電圧と第３基準電圧とを比較して第１比較信号を生成する第１比較部と、
前記第２入力電圧と第４基準電圧とを比較して第２比較信号を生成する第２比較部と、
前記第２基準電圧及び前記複数の分圧のうち、いずれか２つを前記第３基準電圧の切替候補とし、前記第１比較信号に応じて前記第３基準電圧を切り替える第１選択部と、
前記第２基準電圧及び前記複数の分圧のうち、いずれか２つを前記第４基準電圧の切替候補とし、前記第２比較信号に応じて前記第４基準電圧を切り替える第２選択部と、
を備える、電圧監視回路。
前記帰還抵抗は、トリミングにより抵抗値を調整することのできる抵抗素子を含む、請求項１に記載の電圧監視回路。
前記帰還抵抗は、前記第２基準電圧の印加端と前記帰還電圧の印加端との間に直列接続された複数の第１帰還抵抗と、前記帰還電圧の印加端と基準電位端との間に接続された第２帰還抵抗と、を含む、請求項１または２に記載の電圧監視回路。
前記複数の第１帰還抵抗のうち、前記第１選択部及び前記第２選択部いずれの選択ノードよりも低電位側に設けられた第１抵抗素子は、これを除く前記複数の第１帰還抵抗及び前記第２帰還抵抗としてそれぞれ用いられる第２抵抗素子と異なる温度特性を持つ、請求項３に記載の電圧監視回路。
前記基準電圧生成回路及び前記リニア電源回路は、負の温度特性を持ち、
前記第１抵抗素子は、正の温度特性を持ち、
前記第２抵抗素子は、負の温度特性を持つ、
請求項４に記載の電圧監視回路。
前記第１入力電圧は、監視対象電圧またはその第１分圧であり、前記第２入力電圧は、前記第１入力電圧と異なる値を持つ前記監視対象電圧の第２分圧である、請求項１～５のいずれか一項に記載の電圧監視回路。
制御対象を制御する制御回路と、
前記監視対象電圧に基づき前記制御回路をリセットする請求項６に記載の電圧監視回路と、
を備える、制御装置。
請求項１～６のいずれか一項に記載の電圧監視回路を備える、車両。