JP7298679B2 - 炭化珪素半導体装置 - Google Patents

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Description

本開示は、炭化珪素半導体装置に関する。
本出願は、2019年3月12日出願の日本出願第2019-045171号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
MOSFET(metal-oxide-semiconductor field-effect transistor)等の炭化珪素半導体装置は、通常、半導体チップと電極端子とが接続されている状態でモールド樹脂等により固められている。半導体チップに用いられる半導体材料としては、シリコンが一般的であるが、耐圧の向上のため、Si(シリコン)よりもバンドギャップの広いSiC(炭化珪素)等を用い、厚さ方向に電流の流れる構造の縦型トランジスタがある。
日本国特開2005-129886号公報 日本国特開2012-028674号公報
本開示の炭化珪素半導体装置は、第1主面と、第1主面とは反対側に第2主面を有する金属板と、金属板の第1主面の一部に設けられた絶縁膜と、絶縁膜の上に設けられた第1の導電層と、第1面に第1の電極及び第2の電極を有する。また、第1面とは反対側の第2面に第3の電極を有する炭化珪素半導体チップと、を有する。更に、炭化珪素半導体チップの第1面と金属板の第1主面とが対向して、第1の電極と第1の導電層とは第1の接合材により接合されており、第2の電極と金属板の第1主面とは第2の接合材により接合されている。
図1は半導体チップの第1面の平面図である。 図2は半導体チップの第2面の平面図である。 図3は炭化珪素半導体装置の断面構造図である。 図4は本開示の一態様に係る炭化珪素半導体装置の構造の上面図である。 図5は本開示の一態様に係る炭化珪素半導体装置の構造の斜視図である。 図6は本開示の一態様に係る炭化珪素半導体装置の構造の断面図である。 図7は本開示の一態様に係る炭化珪素半導体装置の製造工程の説明図(1)である。 図8は本開示の一態様に係る炭化珪素半導体装置の製造工程の説明図(2)である。 図9は本開示の一態様に係る炭化珪素半導体装置の製造工程の説明図(3)である。 図10は本開示の一態様に係る炭化珪素半導体装置の製造工程の説明図(4)である。 図11は本開示の一態様に係る炭化珪素半導体装置の製造工程の説明図(5)である。 図12は本開示の一態様に係る炭化珪素半導体装置の製造工程の説明図(6)である。 図13は本開示の一態様に係る炭化珪素半導体装置の斜視図(1)である。 図14は本開示の一態様に係る炭化珪素半導体装置の斜視図(2)である。
[本開示が解決しようとする課題]
従来のSiCを用いた縦型トランジスタにすることにより、耐圧が向上し、大電流を流すことが可能となるが、半導体チップに大電流が流れると、発熱するため、効率よく放熱することが必要となる。
よって、SiCを用いた縦型トランジスタにおいて、効率よく放熱することのできる構造の炭化珪素半導体装置が求められている。
[本開示の効果]
本開示によれば、SiCを用いた縦型トランジスタにおいて、効率よく放熱できる構造の炭化珪素半導体装置を提供できる。
実施するための形態について、以下に説明する。
[本開示の実施形態の説明]
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
〔1〕 本開示の一態様に係る炭化珪素半導体装置は、第1主面と、前記第1主面とは反対側に第2主面を有する金属板と、前記金属板の前記第1主面の一部に設けられた絶縁膜と、前記絶縁膜の上に設けられた第1の導電層と、第1面に第1の電極及び第2の電極を有し、前記第1面とは反対側の第2面に第3の電極を有する炭化珪素半導体チップと、を有し、前記炭化珪素半導体チップの前記第1面と前記金属板の前記第1主面とが対向して、前記第1の電極と前記第1の導電層とは第1の接合材により接合されており、前記第2の電極と前記金属板の前記第1主面とは第2の接合材により接合されている。
炭化珪素を用いた縦型トランジスタでは、大電流を流すことが可能である。しかしながら、縦型トランジスタが形成されている半導体チップに大電流を流すと発熱し、効率よく放熱することができないと、半導体チップの温度が上昇するため、特性が低下してしまう。一般的な炭化珪素を用いた縦型トランジスタでは、リードフレームに半導体チップのドレイン電極が接合されており、リードフレームの反対側の面には、絶縁シートを介し、ヒートシンクが接続されている。このような構造の場合、絶縁シートの熱伝導率は極めて低いことから、半導体チップにおいて生じた熱をヒートシンクに効率よく伝えることができないため、放熱が効率よくなされない。
このため、本願発明者は、縦型トランジスタにおいて生じた熱を効率よくヒートシンクに伝える方法について検討を行った。この結果、半導体チップのソース電極が形成されている面をリードフレームに直接接続することにより、リードフレームの反対側の面に、絶縁シート等を設けることなく、ヒートシンクを接続することができることを見出した。これにより、半導体チップとヒートシンクとの間の熱抵抗を低くし、半導体チップにおいて生じた熱を効率よくヒートシンクに伝え、放熱することが可能となる。
〔2〕 前記炭化珪素半導体チップの前記第3の電極の上に、第3の接合材により接合された第2の導電層を有してもよい。この場合、第2の導電層に電極端子を接続できる。
〔3〕 前記第1の電極は、ゲート電極であり、前記第2の電極は、ソース電極であり、前記第3の電極は、ドレイン電極であり、前記ゲート電極と、ゲート電極端子とは、ボンディングワイヤにより接続されており、前記ソース電極と、ソース電極端子とは、ボンディングワイヤにより接続されており、前記ドレイン電極と、ドレイン電極端子とは、ボンディングワイヤにより接続されていてもよい。この場合、例えば電界効果トランジスタを構成できる。
〔4〕 前記第1の電極は、ゲート電極であり、前記第2の電極は、エミッタ電極であり、前記第3の電極は、コレクタ電極であり、前記ゲート電極と、ゲート電極端子とは、ボンディングワイヤにより接続されており、前記エミッタ電極と、エミッタ電極端子とは、ボンディングワイヤにより接続されており、前記コレクタ電極と、コレクタ電極端子とは、ボンディングワイヤにより接続されていてもよい。この場合、例えば絶縁ゲートバイポーラトランジスタ(insulated gate bipolar transistor:IGBT)を構成できる。
〔5〕 前記第1の電極は、ゲート電極であり、前記第2の電極は、ソース電極であり、前記第3の電極は、ドレイン電極であり、前記ゲート電極と、ゲート電極端子とは、ボンディングワイヤにより接続されており、前記ソース電極と、ソース電極端子とは、ボンディングワイヤにより接続されており、前記第2の導電層と、ドレイン電極端子とは、ボンディングワイヤにより接続されていてもよい。この場合、例えば電界効果トランジスタを構成できる。
〔6〕 前記第1の電極は、ゲート電極であり、前記第2の電極は、エミッタ電極であり、前記第3の電極は、コレクタ電極であり、前記ゲート電極と、ゲート電極端子とは、ボンディングワイヤにより接続されており、前記エミッタ電極と、エミッタ電極端子とは、ボンディングワイヤにより接続されており、前記第2の導電層と、コレクタ電極端子とは、ボンディングワイヤにより接続されていてもよい。この場合、例えばIGBTを構成できる。
〔7〕 前記金属板は、熱伝導率が10W/m・K以上であり、線膨張係数は17.0ppm/K以下であり、体積抵抗率1μΩ・m以下であってもよい。この場合、熱抵抗を低くしやすく、剥離を生じにくくしやすい。
〔8〕 前記絶縁膜の膜厚は、10μm以上、40μm以下であってもよい。この場合、絶縁性を確保しながら、第1主面との間の段差を小さくしやすい。
〔9〕 前記第1の導電層の膜厚は、5μm以上、20μm以下であってもよい。この場合、導電性を確保しながら、第1主面との間の段差を小さくしやすい。
〔10〕 前記第1の接合材及び前記第2の接合材は、銅または銀を含んでもよい。この場合、熱抵抗を更に低くしやすい。
〔11〕 前記金属板の前記第2主面には、ヒートシンクが接続されていてもよい。この場合、放熱性を更に向上できる。
〔12〕 本開示の他の一態様に係る炭化珪素半導体装置は、第1主面と、前記第1主面とは反対側に第2主面を有する金属板と、前記金属板の前記第1主面の一部に設けられた絶縁膜と、前記絶縁膜の上に設けられた第1の導電層と、第1面に第1の電極及び第2の電極を有し、前記第1面とは反対側の第2面に第3の電極を有する炭化珪素半導体チップと、前記炭化珪素半導体チップの前記第3の電極の上に、第3の接合材により接合された第2の導電層と、を有し、前記炭化珪素半導体チップの前記第1面と前記金属板の前記第1主面とが対向して、前記第1の電極と前記第1の導電層とは第1の接合材により接合されており、前記第2の電極と前記金属板の前記第1主面とは第2の接合材により接合されており、前記金属板は、熱伝導率が10W/m・K以上であり、線膨張係数は17.0ppm/K以下であり、体積抵抗率1μΩ・m以下であり、前記絶縁膜の膜厚は、10μm以上、40μm以下であり、前記第1の導電層の膜厚は、5μm以上、20μm以下であり、前記第1の接合材及び前記第2の接合材は、銅または銀を含む。
[本開示の実施形態の詳細]
以下、本開示の一実施形態(以下「本実施形態」と記す)について詳細に説明するが、本実施形態はこれらに限定されるものではない。また、図面における長さや大きさ等は、説明のための便宜上、実際のものとは異なる場合がある。
本実施形態で用いられる半導体チップは、SiC基板に縦型トランジスタが形成されている構造のものである。具体的には、図1に示されるように、炭化珪素半導体チップ10の一方の面となる第1面10aには、ゲート電極11及びソース電極12が形成されており、第1面10aとは反対の他方の面となる第2面10bには、ドレイン電極13が形成されている。本願においては、ゲート電極11を第1の電極と記載し、ソース電極12を第2の電極と記載し、ドレイン電極13を第3の電極と記載する場合がある。
次に、リードフレームの一部となる金属板の上に、炭化珪素半導体チップ10のドレイン電極13側を搭載した構造の炭化珪素半導体装置について、図3に基づき説明する。
図3に示される構造の炭化珪素半導体装置は、リードフレームの一部である金属板20の一方の面となる第1主面20aに、炭化珪素半導体チップ10のドレイン電極13が、Sn-Cuハンダ等の接合材31により接合されている。また、金属板20の第1主面20aとは反対の他方の面となる第2主面20bには、絶縁シート40を介し、ヒートシンク50が取り付けられている。
炭化珪素半導体チップ10は、SiCの縦型トランジスタであるため、高耐圧であって、大電流を流すことが可能であるが、炭化珪素半導体チップ10に大電流が流れると発熱する。半導体デバイスは、温度により特性が変化することから、炭化珪素半導体チップ10が高温になることは好ましくない。このため、図3に示されるように、金属板20の側に放熱のためヒートシンク50が設けられている。しかしながら、ドレイン電極13には高電圧が印加されるため、Al(アルミニウム)やCu(銅)等により形成されているヒートシンク50を金属板20に直接接続すると、ヒートシンク50も高電圧となってしまう。このため、金属板20の第2主面20bとヒートシンク50との間に絶縁シート40を設け、金属板20とヒートシンク50との間の絶縁がとられている。
しかしながら、金属板20とヒートシンク50との間に、絶縁シート40を設けた場合、絶縁シート40を形成している絶縁体は、極めて熱伝導率が低いことから、炭化珪素半導体チップ10において発生した熱を効率よくヒートシンク50に伝えることができない。即ち、炭化珪素半導体チップ10において発生した熱は、金属板20に伝導するが、金属板20とヒートシンク50との間に設けられた絶縁シート40は熱抵抗が高く、熱伝導が妨げられる。よって、炭化珪素半導体チップ10が高温となってしまう。
このため、絶縁シート40の厚さを薄くして、熱抵抗を減らす方法が考えられる。しかしながら、ドレイン電極13に印加される電圧は高電圧であるため、絶縁シート40の厚さを薄くしすぎると、高電圧が印加された際に破壊される場合がある。よって、絶縁シート40は、所定の厚さ以上の厚さが必要であることから、絶縁シート40の厚さを薄くすることには限界がある。
また、他には、金属板20の第2主面20bに面積の大きな熱拡散板を設け、熱拡散板、絶縁シート40を介し、ヒートシンク50に熱を伝える方法が考えられる。しかしながら、この場合には、熱拡散板の大きさに対応して、絶縁シート40やヒートシンク50を大きくする必要があるため、炭化珪素半導体装置が大型化してしまう。
(炭化珪素半導体装置)
次に、本実施形態における炭化珪素半導体装置について、図4~図6に基づき説明する。図4は、本実施形態における炭化珪素半導体装置の上面図であり、図5は斜視図であり、図6は要部の断面図である。
本実施形態における炭化珪素半導体装置は、炭化珪素半導体チップ10のゲート電極11及びソース電極12が形成されている第1面10a側が、リードフレームの一部となる金属板120の一方の面となる第1主面120aに、接合材により接合されている。また、金属板120の第1主面120aとは反対側の他方の面となる第2主面120bには、ヒートシンク50が接続されている。従って、炭化珪素半導体チップ10とヒートシンク50との間には絶縁シート等の熱伝導を遮る部材は設けられていないため、炭化珪素半導体チップ10において発生した熱を金属板120を介しヒートシンク50に効率よく伝導させることができる。
本実施の形態においては、金属板120は、熱伝導率が10W/m・K以上であり、線膨張係数は17.0ppm/K以下であり、体積抵抗率1μΩ・m以下であることが好ましい。熱伝導率は150W/m・K以上であることがより好ましい。線膨張係数は7.5ppm/K以下であることがより好ましい。体積抵抗率は5.7×10-8Ω・m以下であることがより好ましい。炭化珪素半導体チップ10とヒートシンク50との間の熱抵抗を低くするためには、金属板120の熱伝導率は高い方が好ましい。また、金属板120の線膨張係数と炭化珪素半導体チップ10を形成しているSiCの熱膨張係数4.0ppm/Kとの差が大きいと、金属板120と炭化珪素半導体チップ10との間で剥離等が生じる場合がある。よって、金属板120の線膨張係数は、炭化珪素半導体チップ10を形成しているSiCの熱膨張係数4.0ppm/Kに近い値であることが好ましい。また、金属板120は、炭化珪素半導体チップ10のソース電極12と接続され、ソース配線の一部となるため、低抵抗、即ち、体積抵抗率が低い方が好ましい。
具体的には、本実施形態における炭化珪素半導体装置は、金属板120の第1主面120aの炭化珪素半導体チップ10のゲート電極11と接続される領域には、絶縁膜121が設けられており、絶縁膜121の上には、第1の導電層122が形成されている。金属板120は、銅、鉄ニッケル(Fe-Ni)合金、銅タングステン合金(Cu-W合金)、モリブデン、銅/鉄ニッケル合金/銅が厚み方向に積層された積層材等により形成されており、導電性を有している。絶縁膜121は、絶縁体材料、例えば、ポリイミド等により形成されており、第1の導電層122は、Cu等の導電材料により形成されている。
本実施形態においては、炭化珪素半導体チップ10の第1面10aと、金属板120の第1主面120aとが対向して接合されている。即ち、ゲート電極11は、金属板120に設けられた第1の導電層122に、第1の接合材131により接合されており、炭化珪素半導体チップ10のソース電極12は、金属板120の第1主面120aに、第2の接合材132により接合されている。
炭化珪素半導体チップ10の第2面10bのドレイン電極13は、第3の接合材133により、第2の導電層160が接合されている。第2の導電層160は、Cu等により形成されており、例えば、厚さが50μm~100μmの金属膜であってもよく、厚さが約1.5mmの金属板であってもよい。第2の導電層160は、炭化珪素半導体チップ10のドレイン電極13の厚さが薄いと、面内方向における抵抗が高くなることから、面内方向における抵抗を低くするために設けられている。従って、炭化珪素半導体チップ10のドレイン電極13が厚く、面内方向における抵抗が十分低い場合には、第2の導電層160を設ける必要はなく、炭化珪素半導体チップ10のドレイン電極13に直接ボンディングワイヤ183を接続してもよい。第1の接合材131、第2の接合材132、第3の接合材133は、Sn-Cuハンダ等により形成されているが、熱伝導率の高いCuを含む銅焼結接合材や、Ag(銀)を含む銀焼結接合材を用いることにより、より一層熱抵抗を低くすることができる。
本実施の形態においては、第1の導電層122は、ゲート電極端子171とボンディングワイヤ181により接続されている。金属板120の第1主面120aは、ソース電極端子172とボンディングワイヤ182により接続されている。第2の導電層160は、ドレイン電極端子173とボンディングワイヤ183により接続されている。
炭化珪素半導体チップ10においては、ドレイン電極13に印加される電圧と比べて、ソース電極12に印加される電圧は、ゲート電極11に印加される電圧に比較的近い電圧である。従って、金属板120の第1主面120aに形成される絶縁膜121の膜厚を薄くすることが可能であり、膜厚は、10μm以上、40μm以下が好ましい。また、第1の導電層122の膜厚は、5μm以上、20μm以下が好ましい。絶縁膜121及び第1の導電層122は薄い方が、金属板120の第1主面120aとの段差が小さくなるため、炭化珪素半導体チップ10の第1面10aと第1の接合材131及び第2の接合材132により接合する際に接合がしやすくなる。一方、絶縁膜121の膜厚が薄すぎると絶縁性が低下する。また、第1の導電層122が薄すぎると導電性が低下する。従って、絶縁膜121及び第1の導電層122の膜厚は、上記範囲であることが好ましい。
ところで、炭化珪素半導体チップ10の第1面10aに形成されるゲート電極11の面積は、ソース電極12の面積と比べて極めて小さい。これは、ソース電極12は電流を流すため、面積が広い方が好ましいが、ゲート電極11は制御のための電極であるため、面積が狭くても特性上問題が生じることはないからである。
本実施形態においては、炭化珪素半導体チップ10において生じた熱は、ソース電極12及び第2の接合材132を介し、金属板120に伝導し、更に、金属板120の第2主面120bに接続されているヒートシンク50に伝導し放熱される。よって、炭化珪素半導体チップ10とヒートシンク50との間には、熱伝導の障害となる絶縁シート等が存在していないため、効率よくヒートシンク50に熱を伝えて、放熱することができる。
(炭化珪素半導体装置の製造方法)
次に、本実施形態における炭化珪素半導体装置の製造方法について、図7~図14に基づき説明する。
最初に、図7及び図8に示されるように、金属板120、ゲート電極端子171、ソース電極端子172、ドレイン電極端子173が形成されているリードフレームを用意する。リードフレームは、Cu等により形成されている金属板を打ち抜き加工することにより形成されており、金属板120、ゲート電極端子171、ソース電極端子172、ドレイン電極端子173は、不図示のリードフレームの枠に接続されている。リードフレームの枠は半導体装置の製造工程の最後で切り取られるため、製造される半導体装置には枠が残ることはないことから、本実施形態における説明では、便宜上、リードフレームの枠を省略して説明する。尚、図7は、金属板120、ゲート電極端子171、ソース電極端子172、ドレイン電極端子173の上面図であり、図8は斜視図である。この後の工程の説明では、斜視図に基づき説明する。
次に、図9に示されるように、金属板120の第1主面120aの炭化珪素半導体チップ10のゲート電極11と接続される領域を含む領域に絶縁膜121を形成し、更に、絶縁膜121の上に第1の導電層122を形成する。絶縁膜121は、膜厚が約30μmのポリイミド等により形成し、第1の導電層122は、膜厚が5μm~20μmのCu膜により形成する。
次に、図10に示されるように、金属板120の第1主面120aと炭化珪素半導体チップ10の第1面10aとを対向させ、第1の接合材131及び第2の接合材132により接合する。具体的には、金属板120の第1主面120aに形成されている第1の導電層122と炭化珪素半導体チップ10の第1面10aのゲート電極11とを第1の接合材131により接合する。同時に、金属板120の第1主面120aと炭化珪素半導体チップ10の第1面10aのソース電極12とを第2の接合材132により接合する。
具体的には、第1の接合材131及び第2の接合材132を形成するための接合材を第1の導電層122及び金属板120に供給し、この接合材の上に炭化珪素半導体チップ10を載置し、加熱して接合材を溶融させる。これにより、溶融した接合材が流動し、第2の接合材132よりも第1の接合材131が薄くなり、この後、凝固させる。尚、絶縁膜121が露出しているゲート電極11とソース電極12との間の長さよりも、第1の接合材131及び第2の接合材132の厚さは十分薄く、溶融した状態の接合材は、絶縁膜121の上ではじかれる。よって、第1の接合材131と第2の接合材132とは分離して形成される。
次に、図11に示されるように、炭化珪素半導体チップ10の第2面10bのドレイン電極13に、第2の導電層160を第3の接合材133により接合する。
次に、図12に示されるように、ワイヤボンディングにより、ゲート電極端子171、ソース電極端子172、ドレイン電極端子173を接続する。具体的には、金属板120の第1主面120aに形成された第1の導電層122とゲート電極端子171とをボンディングワイヤ181により接続する。炭化珪素半導体チップ10のゲート電極11は、第1の接合材131により第1の導電層122と接続されているため、ボンディングワイヤ181の接続により、炭化珪素半導体チップ10のゲート電極11とゲート電極端子171とが電気的に接続される。
同様に、金属板120の第1主面120aとソース電極端子172とをボンディングワイヤ182により接続する。炭化珪素半導体チップ10のソース電極12は、第2の接合材132により金属板120の第1主面120aと接続されているため、ボンディングワイヤ182の接続により、炭化珪素半導体チップ10のソース電極12とソース電極端子172とが電気的に接続される。
同様に、炭化珪素半導体チップ10の第2面10bの上の第2の導電層160とドレイン電極端子173とをボンディングワイヤ183により接続する。炭化珪素半導体チップ10のドレイン電極13は、第3の接合材133により第2の導電層160と接続されているため、ボンディングワイヤ183の接続により、炭化珪素半導体チップ10のドレイン電極13とドレイン電極端子173とが電気的に接続される。
次に、図13及び図14に示されるように、金属板120の第1主面120a、炭化珪素半導体チップ10、ゲート電極端子171の一部、ソース電極端子172の一部、ドレイン電極端子173の一部をトランスファモールド成形しモールド樹脂190により固める。これにより、金属板120の第1主面120a、炭化珪素半導体チップ10、ゲート電極端子171の一部、ソース電極端子172の一部、ドレイン電極端子173の一部がモールド樹脂190により覆われる。金属板120の第2主面120bは、モールド樹脂190により覆われることはなく、露出させる。これは、金属板120の第2主面120bを不図示のヒートシンクに接触させて放熱するためである。尚、図13は、金属板120の第1主面120a側の斜視図であり、図14は、第2主面120b側の斜視図である。
以上の工程により、本実施形態における炭化珪素半導体装置を製造することができる。
(シミュレーション)
次に、図3に示される炭化珪素半導体装置と、本実施形態における炭化珪素半導体装置とにおける放熱の効果を説明するために行ったシミュレーションについて説明する。シミュレーションでは、接合材となるSn-Cuハンダの熱伝導率を63W/m・Kとし、金属板20の熱伝導率を398W/m・Kとし、絶縁シート40の熱伝導率を12W/m・Kとした。これらの値より、炭化珪素半導体チップ10とヒートシンク50との間の熱抵抗を算出した。
表1は、図3に示される構造の炭化珪素半導体装置をモデルとしてシミュレーションを行った結果である。炭化珪素半導体チップ10は一辺の長さが6mmの略正方形とした。接合材31となるSn-Cuハンダは、炭化珪素半導体チップ10の第2面10bの全面で接しているものとし、一辺の長さが6mmの略正方形で、厚さを0.1mmとした。金属板20は一辺の長さが12mmの略正方形で、厚さを1.5mmとし、絶縁シート40は一辺の長さが12mmの略正方形で、厚さを2.0mmとした。この結果、接合材31の熱抵抗は0.044K/W、金属板20の熱抵抗は0.026K/W、絶縁シート40の熱抵抗は1.157K/Wとなるため、炭化珪素半導体チップ10とヒートシンク50との間の熱抵抗は1.228K/Wとなる。これら接合材31、金属板20及び絶縁シート40の熱抵抗の値は小数第4位を四捨五入して得られる値である。四捨五入をしていない熱抵抗の値の和をとり、その小数第4位を四捨五入すると、1.228K/Wが得られる。
Figure 0007298679000001
表2は、図6に示される本実施形態の炭化珪素半導体装置をモデルとしてシミュレーションを行った結果である。炭化珪素半導体チップ10は一辺の長さが6mmの略正方形とした。第2の接合材132となるSn-Cuハンダは、炭化珪素半導体チップ10の第2面10bの3/4の面積で接しているものとし、厚さを0.1mmとした。金属板20は一辺の長さが12mmの略正方形で、厚さを1.5mmとした。この結果、第2の接合材132の熱抵抗は0.059K/Wとなり、金属板20の熱抵抗は0.026K/Wであるため、炭化珪素半導体チップ10とヒートシンク50との間の熱抵抗は0.085K/Wとなる。この値は、図3に示される構造の炭化珪素半導体装置における熱抵抗の約7%であり、熱伝導性を約14倍向上させることができる。尚、図3に示される炭化珪素半導体装置において、金属板20の第2主面20bに熱拡散板を用いて、同様の放熱をしようとした場合には、金属板20に対し約50倍の面積の熱拡散板を設けることが必要となり、半導体装置が大型化してしまう。
Figure 0007298679000002
表3は、図6に示される本実施形態の炭化珪素半導体装置をモデルとしてシミュレーションを行った結果であり、第2の接合材132にCu焼結接合材を用いた場合である。接合材となるCu焼結接合材の熱伝導率を300W/m・Kとし、厚さを0.05mmとしたこと以外は、表2の場合と同じである。この結果、第2の接合材132の熱抵抗は0.006K/Wとなり、金属板20の熱抵抗は0.026K/Wであるため、炭化珪素半導体チップ10とヒートシンク50との間の熱抵抗は0.032K/Wとなる。この値は、図3に示される構造の炭化珪素半導体装置における熱抵抗の約2.6%であり、熱伝導性を約38倍向上させることができる。
Figure 0007298679000003
尚、上記のおける説明では、炭化珪素半導体チップ10をMOSFETとし、ゲート電極11、ソース電極12、ドレイン電極13が形成されているものについて説明したが、炭化珪素半導体チップ10は、SiCにより形成された他の形式のトランジスタであってもよい。例えばIGBT(Insulated Gate Bipolar Transistor)の場合、炭化珪素半導体チップ10の第1の電極がゲート電極となり、第2の電極がエミッタ電極となり、第3の電極がコレクタ電極となる。また、ゲート電極端子171がゲート電極端子となり、ソース電極端子172がエミッタ電極端子となり、ドレイン電極端子173がコレクタ電極端子となる。
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
10 炭化珪素半導体チップ
10a 第1面
10b 第2面
11 ゲート電極(第1の電極)
12 ソース電極(第2の電極)
13 ドレイン電極(第3の電極)
20 金属板
20a 第1主面
20b 第2主面
31 接合材
40 絶縁シート
50 ヒートシンク
120 金属板
120a 第1主面
120b 第2主面
121 絶縁膜
122 第1の導電層
131 第1の接合材
132 第2の接合材
133 第3の接合材
160 第2の導電層
171 ゲート電極端子
172 ソース電極端子
173 ドレイン電極端子
181 ボンディングワイヤ
182 ボンディングワイヤ
183 ボンディングワイヤ
190 モールド樹脂

Claims (12)

  1. 第1主面と、前記第1主面とは反対側に第2主面を有する金属板と、
    前記金属板の前記第1主面の一部に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた第1の導電層と、
    第1面に第1の電極及び第2の電極を有し、前記第1面とは反対側の第2面に第3の電極を有する炭化珪素半導体チップと、
    を有し、
    前記炭化珪素半導体チップの前記第1面と前記金属板の前記第1主面とが対向して、前記第1の電極と前記第1の導電層とは第1の接合材により接合されており、前記第2の電極と前記金属板の前記第1主面とは第2の接合材により接合されている炭化珪素半導体装置。
  2. 前記炭化珪素半導体チップの前記第3の電極の上に、第3の接合材により接合された第2の導電層を有する請求項1に記載の炭化珪素半導体装置。
  3. 前記第1の電極は、ゲート電極であり、
    前記第2の電極は、ソース電極であり、
    前記第3の電極は、ドレイン電極であり、
    前記ゲート電極と、ゲート電極端子とは、ボンディングワイヤにより接続されており、
    前記ソース電極と、ソース電極端子とは、ボンディングワイヤにより接続されており、
    前記ドレイン電極と、ドレイン電極端子とは、ボンディングワイヤにより接続されている請求項1に記載の炭化珪素半導体装置。
  4. 前記第1の電極は、ゲート電極であり、
    前記第2の電極は、エミッタ電極であり、
    前記第3の電極は、コレクタ電極であり、
    前記ゲート電極と、ゲート電極端子とは、ボンディングワイヤにより接続されており、
    前記エミッタ電極と、エミッタ電極端子とは、ボンディングワイヤにより接続されており、
    前記コレクタ電極と、コレクタ電極端子とは、ボンディングワイヤにより接続されている請求項1に記載の炭化珪素半導体装置。
  5. 前記第1の電極は、ゲート電極であり、
    前記第2の電極は、ソース電極であり、
    前記第3の電極は、ドレイン電極であり、
    前記ゲート電極と、ゲート電極端子とは、ボンディングワイヤにより接続されており、
    前記ソース電極と、ソース電極端子とは、ボンディングワイヤにより接続されており、
    前記第2の導電層と、ドレイン電極端子とは、ボンディングワイヤにより接続されている請求項2に記載の炭化珪素半導体装置。
  6. 前記第1の電極は、ゲート電極であり、
    前記第2の電極は、エミッタ電極であり、
    前記第3の電極は、コレクタ電極であり、
    前記ゲート電極と、ゲート電極端子とは、ボンディングワイヤにより接続されており、
    前記エミッタ電極と、エミッタ電極端子とは、ボンディングワイヤにより接続されており、
    前記第2の導電層と、コレクタ電極端子とは、ボンディングワイヤにより接続されている請求項2に記載の炭化珪素半導体装置。
  7. 前記金属板は、熱伝導率が10W/m・K以上であり、線膨張係数は17.0ppm/K以下であり、体積抵抗率1μΩ・m以下である請求項1から請求項6のいずれか一項に記載の炭化珪素半導体装置。
  8. 前記絶縁膜の膜厚は、10μm以上、40μm以下である請求項1から請求項7のいずれか一項に記載の炭化珪素半導体装置。
  9. 前記第1の導電層の膜厚は、5μm以上、20μm以下である請求項1から請求項8のいずれか一項に記載の炭化珪素半導体装置。
  10. 前記第1の接合材及び前記第2の接合材は、銅または銀を含む請求項1から請求項9のいずれか一項に記載の炭化珪素半導体装置。
  11. 前記金属板の前記第2主面には、ヒートシンクが接続されている請求項1から請求項10のいずれか一項に記載の炭化珪素半導体装置。
  12. 第1主面と、前記第1主面とは反対側に第2主面を有する金属板と、
    前記金属板の前記第1主面の一部に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた第1の導電層と、
    第1面に第1の電極及び第2の電極を有し、前記第1面とは反対側の第2面に第3の電極を有する炭化珪素半導体チップと、
    前記炭化珪素半導体チップの前記第3の電極の上に、第3の接合材により接合された第2の導電層と、
    を有し、
    前記炭化珪素半導体チップの前記第1面と前記金属板の前記第1主面とが対向して、前記第1の電極と前記第1の導電層とは第1の接合材により接合されており、前記第2の電極と前記金属板の前記第1主面とは第2の接合材により接合されており、
    前記金属板は、熱伝導率が10W/m・K以上であり、線膨張係数は17.0ppm/K以下であり、体積抵抗率1μΩ・m以下であり、
    前記絶縁膜の膜厚は、10μm以上、40μm以下であり、
    前記第1の導電層の膜厚は、5μm以上、20μm以下であり、
    前記第1の接合材及び前記第2の接合材は、銅または銀を含む炭化珪素半導体装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179735A (ja) 2004-12-24 2006-07-06 Renesas Technology Corp 半導体装置およびその製造方法
WO2013061392A1 (ja) 2011-10-24 2013-05-02 トヨタ自動車株式会社 半導体モジュール

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4228926B2 (ja) 2003-10-03 2009-02-25 富士電機デバイステクノロジー株式会社 半導体装置
JP5542567B2 (ja) 2010-07-27 2014-07-09 三菱電機株式会社 半導体装置
US9673163B2 (en) 2011-10-18 2017-06-06 Rohm Co., Ltd. Semiconductor device with flip chip structure and fabrication method of the semiconductor device
JP6488938B2 (ja) 2015-08-04 2019-03-27 株式会社デンソー 電子装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179735A (ja) 2004-12-24 2006-07-06 Renesas Technology Corp 半導体装置およびその製造方法
WO2013061392A1 (ja) 2011-10-24 2013-05-02 トヨタ自動車株式会社 半導体モジュール

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