JP7294912B2 - コントロールシステム - Google Patents

Description

本発明は、概して、設備や機械システムの動作をシーケンスプログラムによって制御するプログラマブルコントローラ（ＰＬＣ）のようなコントロールシステムに関し、特に、演算モジュールとサブ演算モジュール間でのデータ転送の改良に関する。

特許文献１（特開２００４－３６２３２７号公報）には、「プラントの監視制御設備における監視用パーソナルコンピュータと制御用ＰＬＣをネットワークで接続した分散型監視制御システムにおいて、監視用汎用パーソナルコンピュータに制御用汎用ＰＬＣの情報管理ファイルを設け、前記制御用汎用ＰＬＣに、この制御用汎用ＰＬＣの情報自動掃出ツールを設けて、前記汎用パーソナルコンピュータに入力された情報と前記汎用制御用ＰＬＣのプロセス情報を汎用ソフトウェアで統合管理することを特徴とする分散型監視制御システム。」が開示されている（請求項１参照）。

特許文献２（特開２００６－１７８８１８号公報）には、「リアルタイムＯＳと、メモリと、ラダー言語プログラムをモーション制御周期に同期させて実行する実行手段と、前記ラダー言語プログラムとＣ言語プログラムの両方が動作するマイクロプロセッサとを備えたモーションコントローラにおいて、エンジニアリングツールのプロジェクト設定ファイルに従ってロードされた前記Ｃ言語プログラムがタスク型プロジェクトであれば前記リアルタイムＯＳのタスクとして動作させ、前記Ｃ言語プログラムが関数型プロジェクトであれば他のタスクから関数としてコール可能な状態で前記メモリに格納することを特徴とするモーションコントローラ。」が開示されている（請求項１参照）。

特許文献３（特開２０１７－２７５３９号公報）には、「ＣＰＵモジュールと、１以上のＩＯモジュールと、前記両モジュールをつなぐ外部バスとを備え、前記ＣＰＵモジュールは、前記ＩＯモジュール個々のアドレス空間の任意アドレスを指定し、前記ＩＯモジュールは、指定された前記任意アドレスから当該アドレスをインクリメントまたはデクリメントして当該ＩＯモジュール内の連続したアドレス空間に対してＩＯ処理を実行することを特徴とするプログラマブルコントローラ。」が開示されている（請求項１参照）。

特開２００４－３６２３２７号公報 特開２００６－１７８８１８号公報 特開２０１７－２７５３９号公報

特許文献１には、「しかしながら、従来の分散型監視制御システム４１は、オペレータズテーション５０ａ～５０ｎ、ディジタル制御装置６０ａ～６０ｎ、伝送路５２ａ～５２ｎ、基幹伝送路４２、伝送路６１ａ～６１ｎ等が分散型監視制御システムメーカ毎の専用機器であり、高価かつ、他メーカー製品と互換性がないため、拡張性が劣り、また、近年のパソコン等汎用機器の性能向上に伴い、能力的にも専用機器を凌ぐものもあるにもかかわらず、汎用機器が使用されていない。」と記載されている（０００４段落参照）。

分散型監視制御システムメーカ毎の専用機器はプログラマブルロジックコントローラであり、このような装置構成とする背景には、プログラマブルロジックコントローラはＩ／Ｏユニット等の制御を行うものであり、工場内の生産や搬送等に用いられる装置に接続されるため、制御に遅延が生じると工場内の装置等の動作が不安定になったり、予期しない動作が生じたりする場合がある。そのため、従来のプログラマブルロジックコントローラは、複雑な処理をさせないようになっていた。特許文献１に開示される発明も同様に複雑な処理をさせないようにし、監視用汎用パーソナルコンピュータに制御用汎用プログラマブルロジックコントローラの情報管理ファイルを設けることで、プログラマブルロジックコントローラの制御に影響を与えないようにすることが開示されている。

したがって、特許文献１は、プログラマブルロジックコントローラ内で、情報処理を行うことは考慮されていない。

特許文献２の課題の欄には、「ラダー言語アプリケーションプログラムとＣ言語アプリケーションプログラムが異なるマイクロプロセッサ上で動作するため、ラダー言語アプリケーションからＣ言語アプリケーションプログラムを関数としてコールすることができないという問題もあった。」と記載されている。

すなわち、特許文献２は、同一のマイクロプロセッサ上で、ラダー言語アプリケーションプログラムがＣ言語アプリケーションプログラムを関数としてコールすることを目的としている。

特許文献３には、ＣＰＵモジュールとＩＯモジュール間とで、連続したアドレス空間に対して高速連続アクセスを行う方法が開示されている。但し、アクセス時では、ＣＰＵモジュールのような演算モジュールとＩＯモジュールのようなサブ演算モジュールは１対１の関係であることが前提になっている。なぜなら、演算モジュールとサブ演算モジュールは外部バスにつながっており、一般に、バスでは、１：１通信が前提となるからである。一方、演算モジュールとサブ演算モジュールを有するコントロールシステム（例えば、産業用コントローラ）は、通常、制御対象装置が存在する工場のような現場に設置されるが、エッジコンピューティングの適用またはその他の理由から、コントロールシステムがセンサまたはその他のデバイスから取得したデータをネットワークを介してクラウドシステムのようなリモートのシステムに送信することに代えて、コントロールシステムが当該データを処理することが望ましいケースがあり得る。例えば、コントロールシステムが行う制御では、制御対象装置の状態を読み込みまたは書き込み（取得または更新）をするスキャン動作をスキャンタイム内で行う必要があるという高いリアルタイム性が求められることから、コントロールシステムにおいてデータ処理がされることが望ましいケースがあり得る。このようなケースにおいては、演算モジュールと複数のサブ演算モジュール間での同時データ転送が実現されると、コントロールシステムにおけるデータ処理の高速化が期待される。

本発明は以上の点を考慮してなされたもので、演算モジュールと２以上のサブ演算モジュールとの間のデータ転送を同時に行うことを目的とする。

コントロールシステムは、演算モジュールと、演算モジュールが接続される接続部と複数のサブ演算モジュールがそれぞれ接続される複数の接続部である複数のサブ接続部とに関連付けられたバスとを備える。演算モジュールにおいて、バスの空間が、２以上のサブ接続部にそれぞれ対応した２以上の空間である２以上の個別空間と、２以上のサブ接続部に共通の空間である共通空間とを含む。２以上のサブ接続部に２以上のサブ演算モジュールが接続されている場合、演算モジュールは、いずれかのサブ演算モジュールとの間でデータ転送を行うことであるシングルアクセスを当該サブ演算モジュールに対応した個別空間を用いて行うことと、２以上のサブ演算モジュールとの間で同時にデータ転送を行うことであるブロードキャストアクセスを共通空間を用いて行うこととを選択的に行う。

本発明によれば、演算モジュールと２以上のサブ演算モジュールとの間のデータ転送を同時に行うことが可能となる。

図１は、本発明の実施例に係るプログラマブルコントローラの構成図である。 図２は、サブＣＰＵモジュールが備えるＢＵＳコントローラの内部ブロックの構成図である。 図３は、通常のＩＯモジュールに対するライトアクセス時のタイムチャートである。 図４は、通常のＩＯモジュールに対するリードアクセス時のタイムチャートである。 図５は、サブＣＰＵモジュールに対するライト時の高速連続アクセスのタイムチャートである。 図６は、サブＣＰＵモジュールに対するリード時の高速連続アクセスのタイムチャートである。 図７は、プログラマブルコントローラ（ＰＬＣ）の動作を示すフローチャートである。 図８は、ＣＰＵモジュールの外部バス空間のアドレスマップとスロット選択信号との関係を表すイメージ図である。 図９は、図８に示す関係の一変形例を表すイメージ図である。

以下に、本発明の実施例について、図を参照しながら説明する。

図１は、本発明の実施例に係るＰＬＣの構成図である。

このＰＬＣは、ＣＰＵスロットと２以上のサブＣＰＵスロットを有する。ＣＰＵスロットにはＣＰＵモジュール１が実装され、サブＣＰＵスロットにはサブＣＰＵモジュール２が実装される。

ＣＰＵモジュール１は、シーケンスプログラムの演算を行うＭＰＵ（MicroProcessor Unit）１１、パソコン等の周辺機器と通信するための通信ポート１２、シーケンスプログラムやシステムプログラムを格納するためのＲＯＭ（Read Only Memory）１３、シーケンスプログラムの演算に使用するデータを格納するＲＡＭ（Random Access Memory）１４、該ＲＡＭ１４と外部バス３（バスの一例）に接続されるサブＣＰＵモジュールとのデータ転送（例えば、ＤＭＡ（Direct Memory Access））を行うＤＭＡＣ（DMA Controller）１５、外部バス３とのインタフェースでありアドレス出力部およびデータ入出力部を持つＢＵＳコントローラＭ１６（Ｍは「マスタ」を表す）、から構成される。また、ＣＰＵモジュール１は、後述するサブＣＰＵモジュール２に対する高速連続アクセスのために、連続アクセス数をカウントするカウンタを備える。このカウンタは、ハード的にまたはソフト的に構成することができるものである。そのため、図１のＣＰＵモジュール１内には図示をしていない。ＭＰＵ１１が、演算部の一例である。ＲＯＭ１３およびＲＡＭ１４のうちの少なくとも一つが、メモリ部の一例である。

ＣＰＵモジュール１は、サブＣＰＵスロット＃０、サブＣＰＵスロット＃１、・・・サブＣＰＵスロット＃ｎに、どのようなサブＣＰＵモジュール２が接続されているのか、あらかじめ把握する必要がある。そこで、サブＣＰＵモジュール２が、ステータス情報として、入出力タイプやデータサイズといった情報を例えばＲＯＭに保持しており、ステータス情報をＣＰＵモジュール１に外部バス３経由で送信する。このステータス情報が、高速連続アクセスに対応可能か否かの情報を含む。これにより、ＣＰＵモジュール１から、高速連続アクセス対応可能なサブＣＰＵモジュール２がどのサブＣＰＵスロットに実装されているか判断可能となる。なお、ステータス情報は、ブロードキャストに対応可能か否かの情報を含み、ＣＰＵモジュール１から、ブロードキャスト対応可能なサブＣＰＵモジュール２がどのサブＣＰＵスロットに実装されているか判断可能でよい。

デジタル信号やアナログ信号用のＩＯモジュール（入力モジュールや出力モジュール）や通信モジュールといったモジュールが、サブＣＰＵモジュール２の一例である。このサブＣＰＵモジュール２は、モジュール内部に例えば２ポートＲＡＭ２１を備え、ＣＰＵモジュール１とサブＣＰＵモジュール２と間で、データが、この２ポートＲＡＭ２１を介して転送される。その際のＣＰＵモジュール１側からのアクセス時に、サブＣＰＵモジュール２は、外部バス３を介して取得したアドレスにより内部の２ポートＲＡＭ２１にアクセスするか、または、そのアドレスに対してＣＰＵモジュール１から送られる連続アクセス数分のインクリメントまたはデクリメントしたアドレスを送出して内部の２ポートＲＡＭ２１にアクセスする。このアクセスを可能にするために、サブＣＰＵモジュール２は、ＢＵＳコントローラＳ２２（Ｓは「スレーブ」を表す）を備える。アドレスは番地ともいう。また、サブＣＰＵモジュール２は、ＲＡＭ２１の他に、ＭＰＵおよびＲＯＭも有する。サブＣＰＵモジュール２のＭＰＵが、サブ演算部の一例である。サブＣＰＵモジュール２ＲＯＭおよびＲＡＭ２１のうちの少なくとも一つが、サブメモリ部の一例である。

外部バス３は、ＣＰＵモジュール１およびサブＣＰＵスロット＃０～＃ｎに接続された各種サブＣＰＵモジュール２をつなぎ、アドレス、データおよび制御情報をやり取りする。本実施例では、外部バス３は、アドレスとデータで共用するマルチプレクスバスである。なお、図１で、外部バス３を構成する信号線の内、後述するモード信号（ｍｏｄｅ＿ｎ）およびストローブ信号（ｓｔｒｏｂｅ＿ｎ）のための信号線を分離した形で示している。また、外部バス３は、バックプレーンのようなベースボードに含まれていてよい。この場合、ＣＰＵモジュール１やサブＣＰＵモジュール２を外部バス３に接続することは、ＣＰＵモジュール１やサブＣＰＵモジュール２をベースボードに接続することでよい。外部バス３には、ＣＰＵモジュール１が接続される接続部（例えばポート）と、複数のサブＣＰＵモジュール２がそれぞれ接続される複数の接続部である複数のサブ接続部（例えばポート）とが関連付けられている。結果として、接続部にＣＰＵモジュール１が接続されたり、サブ接続部にサブＣＰＵモジュール２が接続されたりすれば、外部バス３に、ＣＰＵモジュール１やサブＣＰＵモジュール２が電気的に接続される。複数のサブ接続部の全部または一部である２以上のサブ接続部にそれぞれ２以上のサブＣＰＵモジュール２が接続される。各接続部は、スロットを含む要素であってよい。

本発明は、外部バスをこのマルチプレクスバスに限定するものではなく、セパレート型のバス形態であってもよい。ただし、マルチプレクスバスは、セパレート型のバスと比べ必要となる信号線を減らしピン数を低減することができる。

図２は、サブＣＰＵモジュール２が備えるＢＵＳコントローラＳ２２の内部ブロックの構成図である。

外部バス３とのインタフェースであるＢＵＳコントローラＳ２２は、アドレスを記憶するフリップフロップ（ＦＦ）３１、このフリップフロップ（ＦＦ）が出力するアドレスをインクリメントまたはデクリメントする増減カウンタ３２およびアドレス選択用のセレクタ３３から構成される。外部バス３は、マルチプレクスバスであることから、この外部バス３からの入力データの内、データについてはそのまま２ポートＲＡＭの方へ送り、アドレスについてはセレクタ３３へ送られる。なお、図２では、モード信号（ｍｏｄｅ＿ｎ）およびストローブ信号（ｓｔｒｏｂｅ＿ｎ）のための信号線は省略されている。

フリップフロップ（ＦＦ）３１は、その入力として、ＣＰＵモジュール１から外部バス３を介して入力されるアドレス、またはフリップフロップ（ＦＦ）３１自身が記憶しているアドレスを増減カウンタ３２によりインクリメントまたはデクリメントしたアドレスをセレクタ３３により選択する。すなわち、フリップフロップ（ＦＦ）３１は、通常アクセス時には、外部バス３からのアドレスが選択されて記憶および／または出力することとなり、高速連続アクセス時には、上記インクリメントまたはデクリメントしたアドレスが選択されて順次記憶および／または出力することとなる。このセレクタ３３による選択には、後述するモード信号（ｍｏｄｅ＿ｎ）が使用される。また、増減カウンタ３２がインクリメントするかデクリメントするかには、後述するモード信号（ｍｏｄｅ＿ｎ）およびストローブ信号（ｓｔｒｏｂｅ＿ｎ）が使用される。

ＣＰＵモジュール１と各サブＣＰＵモジュール２との間では、当該サブＣＰＵモジュール２が高速連続アクセスの対応が可能か否かに応じて、データアクセス（データ転送）が異なる。データアクセスの違いを、タイムチャートを使って説明する。

先ず、図３および図４は、ＣＰＵモジュール１が通常のサブＣＰＵモジュール（高速連続アクセスの対応が不可のサブＣＰＵモジュール）に対するリフレッシュ処理を行う場合のタイムチャート（通常アクセス（通常のＩ／Ｏアクセス）が行われる場合のタイムチャート）である。図３がライト時のタイムチャートであり、図４がリード時のタイムチャートである。

外部バス３は、アドレスとデータで共用するマルチプレクスバスであり、やり取りを行う信号は、各スロットの選択信号（ｃｓ＿ｎ）、アドレスストローブ信号（ａｓ＿ｎ）、データストローブ信号（ｗｒ＿ｎ／ｒｄ＿ｎ）および１６ビットのアドレス／データ信号（ａｄ［１５：０］）から構成される。外部バス３は、これらの信号がそれぞれ流れる複数の信号線を含む。例えば、外部バス３は、選択信号（ｃｓ＿ｎ）が流れる信号線を含む。

例えば、３２点（ビット）の出力モジュールに対するリフレッシュ処理は、図３に示すライトアクセスを２回行うことになる。また、８チャネルのアナログ入力モジュールに対するリフレッシュ処理は、１チャネルが１６ビットであることから、図４に示すリードアクセスを８回行うことになる。

次に、図５および図６は、ＣＰＵモジュール１とサブＣＰＵモジュール２との間で高速連続アクセスを行う場合のタイムチャートである。図５がライト時のタイムチャートであり、図６がリード時のタイムチャートである。

ＣＰＵモジュール１は、サブＣＰＵモジュール２に対して、アクセスするアドレス空間のアドレス（ＡＤＲ）を指定する（任意アドレスの指定）と共に、通常アクセスか高速連続アクセスかを識別するためのモード信号（ｍｏｄｅ＿ｎ）をアドレス出力と同じタイミングで出力する。サブＣＰＵモジュール２側は、アドレスストローブ信号（ａｓ＿ｎ）の立ち上がり時に、モード信号（ｍｏｄｅ＿ｎ）のレベルによって、通常アクセスまたは高速連続アクセスのどちらでＣＰＵモジュール１がアクセスしているのか判断する（図５および図６では、モード信号（ｍｏｄｅ＿ｎ）のＬレベルの時が高速連続アクセスである）。

高速連続アクセスのデータサイクル時には、ストローブ信号（ｓｔｒｏｂｅ＿ｎ）のレベル変化に応じて通信モジュール内部のアドレスが更新される。すなわち、ストローブ信号（ｓｔｒｏｂｅ＿ｎ）のレベルの変化開始時点（ＬレベルからＨレベルへの立ち上がり時）のモード信号（ｍｏｄｅ＿ｎ）のレベルにより、インクリメントまたはデクリメントが選択される（図５および図６では、ストローブ信号（ｓｔｒｏｂｅ＿ｎ）のＬレベルからＨレベル変化開始時に、モード信号（ｍｏｄｅ＿ｎ）が、Ｌレベルであればインクリメント、Ｈレベルであればデクリメント）。

そして、ＣＰＵモジュール１は、高速連続アクセスに係る連続アクセス数（連続するアドレス空間）を指定する。ＣＰＵモジュール１は、内部に設けたカウンタを用いて、サブＣＰＵモジュール２に対して、連続したアドレス空間に対応する連続アクセス数分パルス化したストローブ信号（ｓｔｒｏｂｅ＿ｎ）を送信する。サブＣＰＵモジュール２が備えるＢＵＳコントローラＳ２２の増減カウンタ３２は、このパルス化したストローブ信号を受けて、指定された任意アドレスからこの連続アクセス数分インクリメントまたはデクリメントすることになる。

また、ＣＰＵモジュール１に代えて、高速連続アクセスに対応していないＣＰＵモジュールが採用され、且つ、サブＣＰＵモジュールとして、高速連続アクセスに対応可能なサブＣＰＵモジュールが採用された場合でも、通常アクセスに必要な制御信号（ｃｓ＿ｎ、ａｓ＿ｎ、ｗｒ＿ｎおよびｒｄ＿ｎ）の出力方法は互換性があるので、ＣＰＵモジュールとサブＣＰＵモジュール間で通常アクセスは可能である。

本実施例では、サブＣＰＵモジュール２は、内部に２ポートＲＡＭを備えているが、２ポートＲＡＭに代えて、１ポートＲＡＭと１ポートＲＡＭに対して付加された調停回路（アービタ）を備えてもよい。

図７は、ＰＬＣの動作を示すフローチャートである。ＰＬＣは、通常、データの入力に係る入力リフレッシュ、入力データに基づくシーケンス演算および演算結果に伴うデータの出力に係る出力リフレッシュの一連の処理フローを、電源オフのような停止操作が発生するまでの間、サイクリックに実行する。そして、ＩＯリフレッシュ（入力リフレッシュ＋出力リフレッシュ）およびシーケンス演算の実行による一連のサイクリック処理に掛かる時間を「スキャンタイム」と呼んでいる。そうすると、シーケンス演算の実行時間が一定であれば、スキャンタイムはＩＯリフレッシュに掛かる時間に左右されることになる。

次に、上記フローチャートに従い、高速連続アクセスの有無によりどの程度サイクリックな演算性能、すなわちスキャンタイムに差異がでるのかを説明する。ここで、ＰＬＣの構成例としては、図１に示す通り、サブＣＰＵスロット＃０およびサブＣＰＵスロット＃１に、８，１９２ワードのデータを扱うサブＣＰＵモジュール２が実装されていて、サブＣＰＵスロット＃２に、１ワードのデータを扱う入力モジュールとしてのサブＣＰＵモジュール２が実装されていて、サブＣＰＵスロット＃３に、１ワードのデータを扱う出力モジュールとしてのサブＣＰＵモジュール２が実装されているものとする。また、ＩＯアクセスの単位時間を“１μｓｅｃ”として、図７のフローチャートが示す、一連のサイクリック処理に掛かるスキャンタイムを算出する。また、以下の説明では、サブＣＰＵスロット＃ｘに実装されたサブＣＰＵモジュール２を「サブＣＰＵモジュール＃ｘ」と称することがある。

図３および図４に示すサブＣＰＵモジュール（高速連続アクセスに対応不可のサブＣＰＵモジュール）に対するアクセスが行われた場合を想定する。サブＣＰＵモジュール＃０および＃１の各々は最大で８，１９２ワードのデータを扱うことから、入力リフレッシュおよび出力リフレッシュを通常アクセスで行うと、ＩＯリフレッシュは、最大で“１６，３８４μｓｅｃ”（約１６ｍｓｅｃ）の時間を要することとなる。また、シーケンス演算に要する時間は、ユーザが作成するシーケンスプログラムの容量に依存するところ、通常の目安として“１ｍｓｅｃ（＝１，０００μｓｅｃ）”である。そうすると、スキャンタイムは、最大“１７，３８４μｓｅｃ”で、１７ｍｓｅｃ程度となる。

一方、サブＣＰＵモジュール２に対するＩＯリフレッシュを、図５および図６に示す高速連続アクセスで行う場合、サブＣＰＵモジュール２内部ではアドレスを更新するだけの処理となる。そうすると、ＣＰＵモジュール１から順次アドレスを取得するよりも高速にアドレス更新が可能である。サブＣＰＵモジュール２内部でのアドレス更新時間は、通常１２０ｎｓｅｃ程度であるので、“０．１μｓｅｃ”とすると、サブＣＰＵモジュール２のＩＯリフレッシュに要する時間は、最大“８１９μｓｅｃ”程度と捉えることができる。これに、サブＣＰＵモジュール＃２（入力モジュール）およびサブＣＰＵモジュール＃３（出力モジュール）としての通常のＩＯアクセス分（２μｓｅｃ）を加えて、ＩＯリフレッシュとしては、最大“１,６４０μｓｅｃ”となる。更に、シーケンス演算時間（１ｍｓｅｃ）を加えたスキャンタイムは、最大“２，６４０μｓｅｃ”となる。すなわち、上記の通常のＩＯアクセスの場合のスキャンタイムと比べて約６．６倍の性能アップとなることが判る。

データ通信の際には、番地の指定を１度行い、指定された番地にデータ通信を行った後には、指定番地以降または以前の番地に対して、リードまたはライトの順次データ通信ができるため、この順次データ通信を行う際に、番地の指定を行わなくてよいこととなる。これにより、番地指定の通信に要する時間を減らすことが可能となる。つまり、一のサブＣＰＵモジュールが通信を開始する際に、データ通信を行う前にデータ通信をする番地の指定を行った後は、一と他のサブＣＰＵモジュールは、それぞれ順次データ通信することを設定またはその情報を有しているため、データ通信を繰り返し行うこととなる。例えば、指定番地ｎを指定する通信を行い、指定番地ｎのデータ通信後には、番地ｎ＋１、ｎ＋２・・・またはｎ－１、ｎ－２・・・に対しては、番地を指定する通信が不要となるため、全体のデータ通信速度を向上させることが可能となる。なお、便宜上ｎ＋１，ｎ＋２・・・等と記載したが、データ通信するバス数等に応じて指定番地以降または以前の番地は適宜変更されるため、一般化すると順次データ通信が行われる番地は、ｎ＋ｍ、ｎ＋２ｍとなる。

以上、図１～図７を参照した説明によれば、本実施例においては、ＣＰＵモジュール１のＩＯリフレッシュ処理において、連続したエリア（アドレス空間）に対するアクセスを上記の高速連続アクセスとすることにより、処理を高速化することが可能となる。すなわち、連続したアドレス空間に対するＣＰＵモジュール１からのバスアクセスを１回の任意アドレスの指定出力後に、テータストローブ信号をアクセスサイズ分トグルすることによりリードまたはライトが可能となり、高速にデータ転送が行える。また、データ転送を高速に行うことで、ＣＰＵモジュール１での演算周期が速くなり、外部機器に対する制御を高速に処理実行することが可能となる。

以上、図１～図７を参照した説明を、例えば下記のように総括することができる。

コントロールシステム（例えば、ＰＬＣ）が、演算モジュール（例えば、ＣＰＵモジュール１）と、１以上のサブ演算モジュール（例えば、１以上のサブＣＰＵモジュール２）と、それらのモジュールをつなぐバス（例えば、外部バス３）とを備える。演算モジュールは、サブ演算モジュール個々のアドレス空間の任意のアドレスまたはサブ演算モジュール内の連続したアドレス空間に対応する連続アクセス数を指定する。サブ演算モジュールは、指定された任意のアドレスから当該アドレスを連続アクセス数分のインクリメントまたはデクリメントして当該サブ演算モジュール内の連続したアドレス空間に対してＩＯ処理を実行する。バスには、連続したアドレス空間に対するＩＯ処理の実行とアドレスのインクリメントまたはデクリメントとを指定するモード信号を通信する第１の信号線、および、アドレスをインクリメントまたはデクリメントする更新タイミングを規定するストローブ信号を通信する第２の信号線、が付設される。

アドレスをインクリメントまたはデクリメントする更新タイミングは、ストローブ信号のレベル変化時でよい。

サブ演算モジュールは、ストローブ信号として連続アクセス数分のパルス化した信号を出力してよい。

本実施例では、通常アクセスおよび高速連続アクセスのいずれも、外部バス３経由のシングルアクセス（ＣＰＵモジュール１とサブＣＰＵモジュール２間の１：１でのデータ転送）であることもあれば、外部バス３経由のブロードキャストアクセス（ＣＰＵモジュール１とＣＰＵモジュール２間での１：多での同時データ転送）であることもある。外部バス３経由でのブロードキャストアクセスは、以下のようにして実現される。

図８は、ＣＰＵモジュール１の外部バス空間のアドレスマップとスロット選択信号（ｃｓ＿ｎ）との関係を表すイメージ図である。

外部バス空間８００のアドレスマップが、ＢＵＳコントローラＭ１６によりＣＰＵモジュール１のＭＰＵ１１に提供される。外部バス空間８００は、上述したアドレス空間の一部でよい。アドレスマップによれば、外部バス空間８００は、複数のサブＣＰＵスロットにそれぞれマッピングされている複数の個別ＩＯ空間８０１と、全サブＣＰＵスロットにマッピングされている共通ＩＯ空間８０２とを含む。個別ＩＯ空間８０１には、該当の１つの選択信号（例えば、当該選択信号をアサートするセレクタ８０３）が関連付けられており）、共通ＩＯ空間８０２には、全選択信号（例えば、全選択信号をそれぞれ選択するための全セレクタ８０３）が関連付けられている。選択信号の関連付けは、選択信号線の関連付けに相当する。

通常、サブＣＰＵスロット＃ｎに実装されるサブＣＰＵモジュール＃ｎに対してＣＰＵモジュール１がアクセスする場合、サブＣＰＵスロット＃ｎ（サブＣＰＵモジュール＃ｎ）を選択する選択信号（ｃｓ＿ｎ）をアサートすることで、サブＣＰＵモジュール＃ｎを選択する。これにより、いずれのサブＣＰＵモジュール２が任意のサブＣＰＵスロットに実装された場合でもＣＰＵモジュール１側からサブＣＰＵモジュール２へアクセス可能となる。これはＣＰＵモジュール１側にて図８に示すアドレスマップに従い、アドレスをデコードすることで各サブＣＰＵスロット用の個別に準備されるモジュール選択信号のうち、１つのサブＣＰＵスロットを選択することで実施できる。

具体的には、例えば、ＣＰＵモジュール１のＭＰＵ１１は、サブＣＰＵモジュール＃１との間でシングルアクセスを行う場合、個別ＩＯ空間８０１－１に対してＩＯを行う。結果として、サブＣＰＵスロット＃１を選択する選択信号（ｃｓ＿ｎ）がアサートされ、ＣＰＵモジュール１とサブＣＰＵモジュール＃１間のシングルアクセスとして、図３～図６のいずれかに従うアクセスが行われる。より具体的には、例えば、ＣＰＵモジュール１は高速連続アクセスを行うサブＣＰＵモジュール＃０を個別に指定する場合においては、ＩＯ空間８０１－０にアクセスすることで、その対象となるスロット＃０のｃｓ＿ｎのみ出力される。

また、例えば、ＣＰＵモジュール１のＭＰＵ１１は、実装されている全サブＣＰＵモジュール２との間でブロードキャストアクセスを行う場合、共通ＩＯ空間８０２に対してＩＯを行う。結果として、全選択信号がアサートされ、ＣＰＵモジュール１と実装されている全サブＣＰＵモジュール２間でのブロードキャストアクセスとして、同時に、ＣＰＵモジュール１と実装されている各サブＣＰＵモジュール２間で図３～図６のいずれかに従うアクセスが行われる。つまり、全ｃｓ＿ｎが同時に出力され、全サブＣＰＵモジュール２に同時にＣＰＵモジュール１からデータを転送することが可能である。例えば、ＣＰＵモジュール１の他に、高速連続アクセス可能なサブＣＰＵモジュール＃０および＃１のみが実装されている場合、ＣＰＵモジュール１は、共通ＩＯ空間８０２（ブロードキャスト用ＩＯ空間）を通じて、サブＣＰＵモジュール＃０および＃１に対し同時に高速連続アクセスを行うことができる。このため、最大“２，６４２μｓｅｃ”のスキャン時間は８１９少ない最大“１，８２３μｓｅｃ”まで高速化可能となる。なお、「同時」とは、データ転送の開始および終了の少なくとも一つが同時であることでもよいし、データ転送の開始および終了の少なくとも一つが異なっていても全サブＣＰＵモジュール２に対するデータ転送が並行して行われることでよい。

以上のようにして、外部バス３経由のデータ転送においてブロードキャストアクセスが実現される。

以上のように、本実施例においては、ＣＰＵモジュールのＩＯリフレッシュ処理において、連続したエリア（アドレス空間）に対するアクセスを上記の高速連続アクセスとすることにより、大幅に処理時間を高速化することが可能となり、更に複数のモジュールに対して同時にデータ転送が行えるため、モーション制御等に代表される同期システムの構築に容易に対応可能となる。例えば、実装されている全サブＣＰＵモジュール２に対して同時に高速連続アクセスに従うライトが行われることで、実装されている全サブＣＰＵモジュール２に共通のデータ（例えば、１以上のセンサからのデータ）が同時にライトされ、全サブＣＰＵモジュール２が並行して当該データを処理する（例えば分析する）ことができる。

なお、図９に例示するように、個別ＩＯ空間８０１は、通常アクセス用の空間８０１ａと高速連続アクセス用の区間８０１ｂとに区切られていてもよい。共通ＩＯ空間８０２も、通常アクセス用の空間８０２ａと高速連続アクセス用の区間８０２ｂとに区切られていてもよい。この場合、下記のうちの少なくとも一つが行われてよい。
・ＣＰＵモジュール１が、サブＣＰＵモジュール＃ｎとの間で通常アクセスを行う場合、サブＣＰＵモジュール＃ｎに対応した個別ＩＯ空間８０１のうちの空間８０１ａにアクセスする。
・ＣＰＵモジュール１が、サブＣＰＵモジュール＃ｎとの間で高速連続アクセスを行う場合、サブＣＰＵモジュール＃ｎに対応した個別ＩＯ空間８０１のうちの空間８０１ｂにアクセスする。
・ＣＰＵモジュール１が、全サブＣＰＵモジュール２との間で同時に通常アクセスを行う場合（例えば、全サブＣＰＵモジュール２のうちの少なくとも一つが高速連続アクセス対応不可のモジュールの場合）、共通ＩＯ空間８０１のうちの空間８０２ａにアクセスする。
・ＣＰＵモジュール１が、全サブＣＰＵモジュール２との間で同時に高速連続アクセスを行う場合、共通ＩＯ空間８０１のうちの空間８０２ｂにアクセスする。

外部バス３に２以上のサブＣＰＵモジュール２が接続されていることをＣＰＵモジュール１が特定した場合、ＣＰＵモジュール１は、シングルアクセスとするかブロードキャストアクセスとするかを選択し、選択したアクセスを行う。例えば、ＣＰＵモジュール１は、アクセス対象のデータが、一つのサブＣＰＵモジュール２との間でのみの対象か、或いは、実装されている全てのサブＣＰＵモジュール２に共通の対象かを判断し、前者の場合にシングルアクセスを選択し、後者の場合にブロードキャストアクセスを選択してよい。なお、当該後者の場合、下記のうちの少なくとも一つが行われてよい。
・ＣＰＵモジュール１は、１つでもブロードキャスト対応不可のサブＣＰＵモジュール２があれば、シングルアクセスを選択し、全てのサブＣＰＵモジュールがブロードキャスト対応可能であれば、ブロードキャストアクセスを選択する。
・ＣＰＵモジュール１は、１つでも高速連続アクセス不可のサブＣＰＵモジュール２があれば、全サブＣＰＵモジュール２に対するブロードキャストアクセスとしての通常アクセスを選択し、全てのサブＣＰＵモジュールが高速連続アクセス対応可能であれば、全サブＣＰＵモジュール２に対するブロードキャストアクセスとしての高速連続アクセスを選択してよい。

また、本実施例では、次の構成が採用されてよい。すなわち、ＣＰＵモジュール１は、１以上の制御対象装置に接続された１以上のＩ／Ｏポート（例えば通信ポート）の少なくとも１つのＩ／Ｏポートにアクセスすることにより当該Ｉ／Ｏポートに接続された制御対象装置の動作を制御するサブＣＰＵモジュール２（例えばＩ／Ｏモジュール）に外部バス３を介して接続され制御対象装置の情報を演算するＭＰＵ１１とＭＰＵ１１の演算結果を記憶するＲＡＭ１４とを有する。外部バス３に接続されるサブＣＰＵモジュール２は、制御対象装置の情報を演算するＭＰＵ（サブ演算部の一例）と当該ＭＰＵの演算結果を記憶するＲＡＭ２１（サブメモリ部の一例）とを有する。２以上のサブＣＰＵモジュールは外部バス３に接続され得る。ＣＰＵモジュール１は、接続された（実装された）全てのサブＣＰＵモジュール２を特定する。各サブＣＰＵモジュール２は、ＲＡＭ２１の指定されたアドレスから次または前のアドレスへ向かって順次にデータの読み込みまたは書き込みを行う（例えばＤＭＡにより行う）第一の通信モード（例えば、シングルアクセス用のモード）を有する。ＣＰＵモジュール１に加えてサブＣＰＵモジュール２も、図８または図９に例示のアドレスマップを有してよい。言い換えれば、ＣＰＵモジュール１とサブＣＰＵモジュール２の各々に、当該サブＣＰＵモジュール２に対する個別のデータが書き込まれる個別領域と、全サブＣＰＵモジュール２に対する共通のデータが書き込まれる共通領域とが、論理アドレス空間として存在してよい。論理アドレス空間は、ＲＡＭ１４または２１に基づく空間でよい。２以上のサブＣＰＵモジュール２の各々は、共通のデータを格納する領域（例えば、共通ＩＯ空間８０２）を読み込みまたは書き込みのためにＲＡＭ２１の指定されたアドレスの情報を読み込みまたは書き込みを行う第二の通信モード（例えば、ブロードキャストアクセス用のモード）を有している。

１…ＣＰＵモジュール、２…サブＣＰＵモジュール、３…外部バス、
１１…ＭＰＵ、１２…通信ポート、１３…ＲＯＭ、１４…ＲＡＭ、１５…ＤＭＡＣ、
１６…ＢＵＳコントローラＭ、２１…２ポートＲＡＭ、２２…ＢＵＳコントローラＳ、
３１…フリップフロップ（ＦＦ）、３２…増減カウンタ、３３…セレクタ

Claims (2)

1. 演算モジュールと、
   前記演算モジュールが接続される接続部と複数のサブ演算モジュールがそれぞれ接続される複数の接続部である複数のサブ接続部とに関連付けられたバスと
   を備え、
   前記演算モジュールにおいて、前記バスの空間が、前記複数のサブ接続部の全部または一部である２以上のサブ接続部にそれぞれ対応した２以上の空間である２以上の個別空間と、前記２以上のサブ接続部に共通の空間である共通空間とを含み、
   前記２以上のサブ接続部に２以上のサブ演算モジュールが接続されている場合、前記演算モジュールは、いずれかのサブ演算モジュールとの間でデータ転送を行うことであるシングルアクセスを当該サブ演算モジュールに対応した個別空間を用いて行うことと、前記２以上のサブ演算モジュールとの間で同時にデータ転送を行うことであるブロードキャストアクセスを前記共通空間を用いて行うこととを選択的に行い、
   前記演算モジュールは、
   転送対象のデータがいずれかのサブ演算モジュールに対するデータである場合、当該サブ演算モジュールに対するシングルアクセスを選択し、
   転送対象のデータが前記２以上のサブ演算モジュールに共通のデータである場合、ブロードキャストアクセスを選択し、
   転送対象のデータが前記２以上のサブ演算モジュールに共通のデータである場合、前記演算モジュールは、
   前記２以上のサブ演算モジュールに高速連続アクセス不可のサブ演算モジュールが１つでもあれば、前記ブロードキャストアクセスとしての通常アクセスを選択し、
   前記２以上のサブ演算モジュールのいずれも高速連続アクセス可能であれば、前記ブロードキャストアクセスとしての高速連続アクセスを選択する、
   コントロールシステム。
2. 前記演算モジュールは、サブ演算モジュール個々のアドレス空間の任意のアドレスまたはサブ演算モジュール内の連続したアドレス空間に対応する連続アクセス数を指定するようになっており、
   各サブ演算モジュールは、指定された任意のアドレスから当該アドレスを連続アクセス数分のインクリメントまたはデクリメントして当該サブ演算モジュール内の連続したアドレス空間に対してＩＯ処理を実行するようになっており、
   前記バスには、連続したアドレス空間に対するＩＯ処理の実行とアドレスのインクリメントまたはデクリメントとを指定するモード信号を通信する第１の信号線、アドレスをインクリメントまたはデクリメントする更新タイミングを規定するストローブ信号を通信する第２の信号線、および、通常アクセスと高速連続アクセスの選択タイミングを規定するアドレスストローブ信号を通信する第３の信号線が付設されており、
   前記演算モジュールは、前記第１の信号線ないし前記第３の信号線を用いて、通常アクセスと高速連続アクセスのいずれかを選択する、
   請求項１に記載のコントロールシステム。
   

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