JP7290797B2 - 制御装置 - Google Patents

Description

本発明は制御装置に関し、例えば、パワーコンディショナの出力電力の力率を制御する制御装置に適用して好適なものである。

近年、太陽光発電システムにより得られた直流の発電電力をパワーコンディショナによりＲ相、Ｓ相及びＴ相の３相の交流電力に変換し、これを電力系統に出力するようにして売電する電力取引が広く行われている。

このような電力取引では、パワーコンディショナから電力系統に出力される交流電力の力率を系統連系規程で定められた所定範囲内に収め又は一定の値に収束させる必要があり、そのためにはパワーコンディショナが交流電力を出力する電力系統の交流波形の電圧及び電流のゼロクロス点を精度良く検出することが必要となる。

従来、交流波形のゼロクロス点を検出する検出方式としては、回路などのハードウェアでセロクロス点を検出するハードウェア方式と、電流／電圧の交流波形をコンピュータに入力し、ソフトウェアによりゼロクロス点を検出するソフトウェア方式とがある。

この場合、ハードウェア方式はソフトウェア方式よりも精度が高く、例えば、ハードウェア方式では交流波形のゼロクロス点を10〔μsec〕以下の誤差範囲で検出できるのに対して、ソフトウェア方式ではデータの取込み周期が20〔kHz〕の場合には誤差範囲が500〔μsec〕となる。つまりソフトウェア方式の場合、電力系統の周波数が例えば50〔Hz〕の場合には、2.5〔％〕の誤差が発生することとなる。

特開2013-021792

ところで、パワーコンディショナに許容されるゼロクロス点の検出方式は国ごとに異なる。このため、例えば、パワーコンディショナのゼロクロス点の検出方式としてソフトウェア方式が認められた国に合わせて製造されたパワーコンディショナ（つまりソフトウェア方式でゼロクロス点を検出するパワーコンディショナ）を、かかる検出方式としてハードウェア方式が要求される国では利用できないという問題があった。

本発明は以上の点を考慮してなされたもので、ゼロクロス点をソフトウェア方式で検出するパワーコンディショナであっても、ハードウェア方式でのゼロクロス点の検出を要求する国の系統連系規程に対応させ得る制御装置を提案しようとするものである。

かかる課題を解決するため本発明においては、直流電力を交流電力に変換して系統に出力するパワーコンディショナを制御する制御装置において、前記系統の各相の系統電圧をそれぞれ降圧する降圧部と、前記降圧部により降圧された各前記相の系統電圧のパルス信号である電圧パルス信号を生成する電圧パルス信号生成部と、前記系統の各前記相の系統電流のパルス信号である電流パルス信号を生成する電流パルス信号生成部と、前記系統の各前記相の前記電圧パルス信号及び前記電流パルス信号に基づいて各前記相の系統電圧及び系統電流のゼロクロス点の時間情報を出力するゼロクロス点検出部と、前記ゼロクロス点検出部から与えられる前記系統の各前記相の前記系統電圧及び前記系統電流の前記ゼロクロス点の時間情報に基づいて、前記パワーコンディショナが前記系統に出力する前記交流電力の有効電力の値及び無効電力の値をそれぞれ算出し、前記パワーコンディショナが前記系統に出力する前記交流電力の前記有効電力及び前記無効電力の各値がそれぞれ算出した前記値となるように前記パワーコンディショナを制御する演算部とを設けるようにした。

本発明によれば、パワーコンディショナがソフトウェア方式で系統電力のゼロクロス点を検出するタイプのものであっても系統電力のゼロクロス点の検出方式としてハードウェア方式を要求する国の系統連系規程に対応させることができる。

本実施の形態によるパワーコンディショナシステムの構成を一部回路構成で示すブロック図である。 時間誤差の説明に供する図である。 パワーコンディショナ制御処理の処理手順を示すフローチャートである。

以下図面について、本発明の一実施の形態を詳述する。

（１）本実施の形態によるパワーコンディショナシステムの構成
図１において、１は全体として本実施の形態によるパワーコンディショナシステムを示す。このパワーコンディショナシステム１は、電力系統のゼロクロス点をソフトウェア方式で検出する汎用のパワーコンディショナ２にゼロクロス検出ボード３が接続されて構成される。

パワーコンディショナ２は、太陽光発電システムや蓄電池などの電源デバイス４から出力される直流電力をＲ相、Ｓ相及びＴ相の交流電力にそれぞれ変換し、かかる変換により得られたＲ相、Ｓ相及びＴ相の各交流電力をそれぞれパワーコンディショナ２及び分電盤５間を接続するＲ相、Ｓ相又はＴ相の各電力線６Ｒ，６Ｓ，６Ｔ（電力系統）に出力する。

ゼロクロス検出ボード３は、第１～第３のパルストランス１０Ｒ，１０Ｓ，１０Ｔ、第１～第３の差動アンプ１１Ｒ，１１Ｓ，１１Ｔ、第１～第３の電圧用コンパレータ１２ＲＶ，１２ＳＶ，１２ＴＶ及び第１～第３の電流用コンパレータ１２ＲＡ，１２ＳＡ，１２ＴＡと、第１～第３の電圧用オペアンプ１３ＲＶ，１３ＳＶ，１３ＴＶ及び第１～第３の電流用オペアンプ１３ＲＡ，１３ＳＡ，１３ＴＡと、ＦＰＧＡ（Field-Programmable Gate Array）回路１４及びＣＰＵ（Central Processing Unit）１５とを備えて構成される。

この場合、第１のパルストランス１０Ｒには、Ｒ相及びＳ相の各電力線６Ｒ，６ＳからＲ相及びＳ相の電力系統の交流電圧（以下、電力系統の交流電圧を系統電圧呼ぶ）がコネクタ１６を介して印加される。そして第１のパルストランス１０Ｒは、これらＲ相及びＳ相の電力系統の系統電圧をそれぞれ例えば２〔Ｖ〕程度にまで降圧して第１の差動アンプ１１Ｒに出力する。

第１の差動アンプ１１Ｒは、降圧されたＲ相及びＳ相の各系統電圧の差分を増幅し、これをＲ－Ｓ系統電圧として第１の電圧用コンパレータ１２ＲＶに出力する。また第１の電圧用コンパレータ１２ＲＶは、Ｒ－Ｓ系統電圧及びアース電圧（０〔Ｖ〕）を比較することにより、Ｒ－Ｓ系統電圧が０〔Ｖ〕よりも高い期間だけ論理「１」レベルに立ち上がるＲ－Ｓパルス信号を生成し、生成したＲ－Ｓパルス信号をＦＰＧＡ回路１４に出力する。

同様に、第２のパルストランス１０Ｓには、Ｓ相及びＴ相の各電力線６Ｓ，６ＴからＳ相及びＴ相の系統電圧がコネクタ１６を介して印加される。そして第２のパルストランス１０Ｓは、これらＳ相及びＴ相の系統電圧をそれぞれ例えば２〔Ｖ〕程度にまで降圧して第２の差動アンプ１１Ｓに出力する。

第２の差動アンプ１１Ｓは、降圧されたＳ相及びＴ相の各系統電圧の差分を増幅し、これをＳ－Ｔ系統電圧として第２の電圧用コンパレータ１２ＳＶに出力する。また第２の電圧用コンパレータ１２ＳＶは、Ｓ－Ｔ系統電圧及びアース電圧を比較することにより、Ｓ－Ｔ系統電圧が０〔Ｖ〕よりも高い期間だけ論理「１」レベルに立ち上がるＳ－Ｔパルス信号を生成し、生成したＳ－Ｔパルス信号をＦＰＧＡ回路１４に出力する。

さらに第３のパルストランス１０Ｔには、Ｔ相及びＲ相の各電力線６Ｔ，６ＲからＴ相及びＲ相の系統電圧がコネクタ１６を介して印加される。そして第３のパルストランス１０Ｔは、これらＴ相及びＲ相の系統電圧をそれぞれ例えば２〔Ｖ〕程度にまで降圧して第３の差動アンプ１１Ｔに出力する。

第３の差動アンプ１１Ｔは、降圧されたＴ相及びＲ相の各系統電圧の差分を増幅し、これをＴ－Ｒ系統電圧として第３の電圧用コンパレータ１２ＴＶに出力する。また第３の電圧用コンパレータ１２ＴＶは、Ｔ－Ｒ系統電圧及びアース電圧を比較することにより、Ｔ－Ｒ系統電圧が０〔Ｖ〕よりも高い期間だけ論理「１」レベルに立ち上がるＴ－Ｒパルス信号を生成し、生成したＴ－Ｒパルス信号をＦＰＧＡ回路１４に出力する。

このとき第１～第３の電流用コンパレータ１２ＲＡ，１２ＳＡ，１２ＴＡには、パワーコンディショナ２及び分電盤５間のＲ相、Ｓ相及びＴ相の各電力線６Ｒ，６Ｓ，６Ｔにそれぞれ設けられた各計器用変成器（ＣＴ：Current Transformer）１７Ｒ，１７Ｓ，１７Ｔにより低電圧・小電流に変換された、これら各電力線６Ｒ，６Ｓ，６Ｔを流れる電力系統の交流電流（以下、これらを系統電流と呼ぶ）がコネクタ１８を介してＲ相変成電流、Ｓ相変成電流又はＴ相変成電流としてそれぞれ与えられる。

そして第１～第３の電流用コンパレータ１２ＲＡ，１２ＳＡ，１２ＴＡは、与えられたＲ相変成電流、Ｓ相変成電流又はＴ相変成電流を０〔Ａ〕と比較することにより、そのＲ相変成電流、Ｓ相変成電流又はＴ相変成電流が０〔Ａ〕よりも高い期間に論理「１」レベルに立ち上がるＲ相系統電流パルス信号、Ｓ相系統電流パルス信号又はＴ相系統電流パルス信号をそれぞれ生成し、生成したＲ相系統電流パルス信号、Ｓ相系統電流パルス信号又はＴ相系統電流パルス信号をＦＰＧＡ回路１４に出力する。

ＦＰＧＡ回路１４は、入力されたＲ－Ｓパルス信号、Ｓ－Ｔパルス信号及びＴ－Ｒパルス信号と、Ｒ相系統電流パルス信号、Ｓ相系統電流パルス信号及びＴ相系統電流パルス信号とをそれぞれ時間情報に変換し、これら時間情報をそれぞれＲ－Ｓ時間信号、Ｓ－Ｔ時間信号及びＴ－Ｒ時間信号、並びに、Ｒ相系統電流時間信号、Ｓ相系統電流時間信号及びＴ相系統電流時間信号としてアドレスバス１９を介してＣＰＵ１５に出力する。

実際上、ＦＰＧＡ回路１４は、Ｒ－Ｓパルス信号、Ｓ－Ｔパルス信号及びＴ－Ｒパルス信号、並びに、Ｒ相系統電流パルス信号、Ｓ相系統電流パルス信号及びＴ相系統電流パルス信号をそれぞれ時間情報に変換するための手段として１～数１０〔MHz〕の周期でカウントアップするカウンタ回路１４Ａを備えている。

そしてＦＰＧＡ回路１４は、第１～第３の電圧用コンパレータ１２ＲＶ，１２ＳＶ，１２ＴＶからそれぞれ与えられるＲ－Ｓパルス信号、Ｓ－Ｔパルス信号及びＴ－Ｒパルス信号の信号波形をそれぞれ監視し、これらＲ－Ｓパルス信号、Ｓ－Ｔパルス信号及びＴ－Ｒパルス信号の立上りエッジ及び立下りエッジ（それぞれ系統電圧のＲ相、Ｓ相又はＴ相のゼロクロス点に相当）を検出するごとに、そのときのカウンタ回路１４Ａのカウンタ値を取得する。またＦＰＧＡ回路１４は、取得したこれらのカウント値をアドレスバス１９を介して上述のＲ－Ｓ時間信号、Ｓ－Ｔ時間信号又はＴ－Ｒ時間信号としてＣＰＵ１５に出力する。

同様に、ＦＰＧＡ回路１４は、第１～第３の電流用コンパレータ１２ＲＡ，１２ＳＡ，１２ＴＡからそれぞれ与えられるＲ相系統電流パルス信号、Ｓ相系統電流パルス信号及びＴ相系統電流パルス信号の信号波形をそれぞれ監視し、これらＲ相系統電流パルス信号、Ｓ相系統電流パルス信号及びＴ相系統電流パルス信号の立上りエッジ及び立下りエッジ（それぞれ系統電流のＲ相、Ｓ相又はＴ相のゼロクロス点に相当）を検出するごとに、そのときのカウンタ回路１４Ａのカウンタ値を取得する。またＦＰＧＡ回路１４は、取得したこれらのカウント値をそれぞれアドレスバス１９を介して上述のＲ相系統電流時間信号、Ｓ相系統電流時間信号又はＴ相系統電流時間信号としてＣＰＵ１５に出力する。

ＣＰＵ１５は、ＦＰＧＡ回路１４からＲ－Ｓ時間信号として順次与えられるＲ相及びＳ相の系統電圧の差分電圧がゼロクロスするタイミングで順次取得されたカウンタ回路１４Ａのカウンタ値（以下、これを電圧ゼロクロスカウント値と呼ぶ）と、ＦＰＧＡ回路１４からＲ相系統電流時間信号として順次与えられるＲ相の系統電流がゼロクロスするタイミングで順次取得されたカウンタ回路１４Ａのカウント値（以下、これを電流ゼロクロスカウント値と呼ぶ）とに基づいて、図２に示すように、Ｒ相の系統電圧及び系統電流の誤差時間ΔＴを算出し、算出した誤差時間ΔＴに基づいてＲ相の系統電圧及び系統電流間の位相差を算出する。

具体的に、ＣＰＵ１５は、上述の電圧ゼロクロスカウント値と、これに対応する上述の電流ゼロクロスカウント値との差分にかかるカウンタ回路１４Ａのカウントアップ周期を乗算するようにしてＲ相の系統電圧及び系統電流間の誤差時間ΔＴを算出する。またＣＰＵ１５は、算出した誤差時間ΔＴを利用して、次式

によりＲ相の系統電圧及び系統電流間の位相差θ_Ｒを算出する。従って、例えば電力系統の周波数が50（Hz）、誤差時間が１〔ms〕であった場合、このときのＲ相の系統電圧及び系統電流間の位相差θ_Ｒは、次式

のように18〔°〕と算出される。

またＣＰＵ１５は、これと同様にして、Ｓ相の系統電圧及び系統電流間の位相差θ_Ｓと、Ｔ相の系統電圧及び系統電流間の位相差θ_Ｔとをそれぞれ算出する。

さらにＣＰＵ１５は、上述のようにして計測したＲ相、Ｓ相及びＴ相の系統電圧及び系統電流の各計測値と、上述のようにして算出したＲ相、Ｓ相及びＴ相の系統電圧及び系統電流の位相差θ_Ｒ，θ_Ｓ及びθ_Ｔと、予め系統連系規程で定められた皮相電力の設定値（以下、これを設定皮相電力と呼ぶ）とに基づいて、パワーコンディショナ２が電力系統（電力線６Ｒ，６Ｓ，６Ｔ）それぞれに出力すべきＲ相、Ｓ相及びＴ相の有効電力及び無効電力をそれぞれ算出する。

具体的に、ＣＰＵ１５は、Ｒ相、Ｓ相及びＴ相ごとに、かかる有効電力を次式

によりそれぞれ算出し、かかる無効電力を次式

によりそれぞれ算出する。なお（３）式及び（４）式において、「設定皮相電力」は、系統連系規定により定められたパワーコンディショナ２が出力する交流電力の力率から算出される皮相電力の値であり「θ」は、Ｒ相の有効電力を求める場合にはθ_Ｒ、Ｓ相の有効電力を求める場合にはθ_Ｓ、Ｔ相の有効電力を求める場合にはθ_Ｔである。

従って、例えば、設定皮相電力が6000〔ＶＡ〕で、ある相（Ｒ相、Ｓ相又はＴ相）の電圧及び電流間の位相差が18〔°〕であった場合、その相の有効電力は次式

のように5706〔Ｗ〕と算出され、無効電力は次式

のように1854〔Var〕と算出されることになる。

一方、ＣＰＵ１５には、第１～第３の差動アンプ１１Ｒ，１１Ｓ，１１Ｔからそれぞれ出力されたＲ－Ｓ系統電圧、Ｓ－Ｔ系統電圧及びＴ－Ｒ系統電圧がそれぞれ第１～第３の電圧用オペアンプ１３ＲＶ，１３ＳＶ，１３ＴＶを介して与えられ、各計器用変成器１７Ｒ，１７Ｓ，１７Ｔからそれぞれ出力された上述のＲ相変成電流、Ｓ相変成電流及びＴ相変成電流がそれぞれ第１～第３の電流用オペアンプ１３ＲＡ，１３ＳＡ，１３ＴＡを介して与えられる。

そしてＣＰＵ１５は、第１～第３の電圧用オペアンプ１３ＲＶ，１３ＳＶ，１３ＴＶを介して与えられたＲ－Ｓ系統電圧、Ｓ－Ｔ系統電圧及びＴ－Ｒ系統電圧に基づいてＲ相、Ｓ相及びＴ相の各系統電圧の電圧値をそれぞれ計測すると共に、第１～第３の電流用オペアンプ１３ＲＡ，１３ＳＡ，１３ＴＡを介して与えられたＲ相変成電流、Ｓ相変成電流及びＴ相変成電流に基づいてＲ相、Ｓ相及びＴ相の各系統電流の電流値をそれぞれ計測する。

そして、ＣＰＵ１５は、かかる計測により得られたＲ相、Ｓ相及びＴ相の各系統電圧の電圧値と、Ｒ相、Ｓ相及びＴ相の各系統電流の電流値とに基づいて、パワーコンディショナ２から電力系統に出力された交流電力の現在の有効電力及び無効電力の値がパワーコンディショナ２に指示した値となっていないものの、これら有効電力及び無効電力の値が系統連結規定により定められた範囲内にある場合に、上述のようにして算出したＲ相、Ｓ相及びＴ相ごとの有効電力及び無効電力の各値を、それぞれその相の新たな有効電力及び無効電力の目標値として通信路２０を介してパワーコンディショナ２に送信する。

かくして、このときパワーコンディショナ２は、ゼロクロス検出ボード３から有効電力指令値及び無効電力指令値が与えられた場合には、出力電力の有効電力及び無効電力の値が指定された値となるように電源デバイス４の出力電力をＲ相、Ｓ相及びＴ相の交流電力に変換してこれらをそれぞれＲ相、Ｓ相及びＴ相の電力線６Ｒ，６Ｓ，６Ｔに出力する。

（２）パワーコンディショナ制御処理
図３は、上述のようなゼロクロス検出ボード３によるパワーコンディショナ２の制御処理（以下、これをパワーコンディショナ制御処理と呼ぶ）の流れを示すフローチャートである。ゼロクロス検出ボード３では、電源が投入されると、この図３に示すパワーコンディショナ制御処理が開始される。

そして、まず、ＦＰＧＡ回路１４がＲ－Ｓパルス信号、Ｓ－Ｔパルス信号及びＴ－Ｒパルス信号の波形と、Ｒ相系統電流パルス信号、Ｓ相系統電流パルス信号及びＴ相系統電流パルス信号の波形とをそれぞれ監視し、いずれかの波形で立上りエッジ及び立下りエッジ（つまり系統電圧や系統電流のゼロクロス点）を検出するのを待ち受ける（Ｓ１）。

そして、やがてＦＰＧＡ回路１４がいずれかの波形で立上りエッジ又は立下りエッジを検出すると、これが時間情報に変換されてＣＰＵ１５に通知され、ＣＰＵ１５がこの通知に基づいてパワーコンディショナ２から出力すべき交流電力の有効電力及び無効電力の目標値を、上述の（１）式、（３）式及び（４）式を利用して上述のように算出する（Ｓ２）。

続いて、ＣＰＵ１５が、第１～第３の電圧用オペアンプ１３ＲＶ，１３ＳＶ，１３ＴＶを介して与えられるＲ－Ｓ系統電圧、Ｓ－Ｔ系統電圧及びＴ－Ｒ系統電圧に基づいてＲ相、Ｓ相及びＴ相の各系統電圧の電圧値をそれぞれ計測すると共に、第１～第３の電流用オペアンプ１３ＲＡ，１３ＳＡ，１３ＴＡを介して与えられたＲ相変成電流、Ｓ相変成電流及びＴ相変成電流に基づいてＲ相、Ｓ相及びＴ相の各系統電流の電流値をそれぞれ計測し、計測結果に基づいて、Ｒ相、Ｓ相及びＴ相の系統電力の有効電力及び無効電力がそれぞれパワーコンディショナ２に通知した目標値となっているか否かを判断する（Ｓ３）。

そして、この判断で肯定結果が得られた場合、ＣＰＵ１５は、ステップＳ２で算出した有効電力及び無効電力の値をパワーコンディショナ２に送信することなく、破棄する。これにより、この場合には、パワーコンディショナ２による電源デバイス４から出力される直流電力のＲ相、Ｓ相及びＴ相の交流電力への変換及びこれら交流電力の電力系統への出力が現状を維持したまま継続される。

これに対して、ステップＳ３の判断で否定結果が得られた場合、ＣＰＵ１５は、上述のＲ－Ｓ系統電圧、Ｓ－Ｔ系統電圧及びＴ－Ｒ系統電圧と、上述のＲ相変成電流、Ｓ相変成電流及びＴ相変成電流とに基づいて、パワーコンディショナ２から電力系統に出力された交流電力の有効電力及び無効電力の値が系統連系規定により定められた範囲内にあるか否かを判断する（Ｓ４）。

そしてＣＰＵ１５は、この判断で肯定結果が得られた場合、ステップＳ２で算出した有効電力及び無効電力の各値をそれぞれ通信路２０を介してパワーコンディショナ２に通知する（Ｓ５）。これによりパワーコンディショナ２において、電力系統に出力するＲ相、Ｓ相及びＴ相の交流電力の有効電力値及び無効電力値がそれぞれゼロクロス検出ボード３から通知されたかかる有効電力及び無効電力の各値となるように制御が行われる。

これに対して、ステップＳ４の判断で否定結果が得られた場合、ＣＰＵ１５は、動作（電力系統への交流電力の出力）を直ちに停止すべき旨の系統異常停止指令フラグと、直ちに動作を停止すべき理由を表す異常検知詳細情報とをパワーコンディショナ２に送信する（Ｓ６）。これによりパワーコンディショナ２の動作が停止され、異常検知詳細情報が図示しない上位のコントローラに送信される。そして、この場合には、このパワーコンディショナ制御処理が終了する。

（３）本実施の形態の効果
以上のように本実施の形態のパワーコンディショナシステムでは、ゼロクロス検出ボードによりハードウェア方式で系統電力（系統電圧及び系統電流）のゼロクロス点を検出するため、例えばパワーコンディショナがソフトウェア方式で系統電力のゼロクロス点を検出するタイプのものであっても、系統電力のゼロクロス点の検出方式としてハードウェア方式を要求する国の系統連系規程に対応させることができる。

また、本実施の形態のゼロクロス検出ボードを利用することによって、メーカはパワーコンディショナのタイプとして系統電力のゼロクロス点の検出方式がソフトウェア方式のものだけを製造すればよいため、パワーコンディショナの量産化によるシステム全体としてのコストダウンを図ることができる。

さらに、パワーコンディショナがソフトウェア方式により系統電力のゼロクロス点を検出するタイプのものであっても、本実施の形態によるゼロクロス検出ボードを接続することによってハードウェア方式により系統電力のゼロクロス点を正確に検出できるため、系統波形に正確に追従させた制御が可能となり、パワーコンディショナ２から電力系統に出力される交流電力の力率を系統連系規程で規定された値に精度よく近づけることができる。

（４）他の実施の形態
なお上述の実施の形態においては、パワーコンディショナ２として電力系統のゼロクロス点をソフトウェア方式で検出する汎用のパワーコンディショナを適用するようにした場合について述べたが、本発明はこれに限らず、かかるパワーコンディショナ２として電力系統のゼロクロス点をハードウェア方式で検出するパワーコンディショナを適用することもできる。

また上述の実施の形態においては、系統の各相の系統電圧をそれぞれ降圧する降圧部としてパルストランス１０Ｒ，１０Ｓ，１０Ｔを適用するようにした場合について述べたが、本発明はこれに限らず、この他種々の電子部品を広く適用することができる。

さらに上述の実施の形態においては、パルストランス１０Ｒ，１０Ｓ，１０Ｔにより降圧された各相の系統電圧のパルス信号である電圧パルス信号（Ｒ－Ｓパルス信号、Ｓ－Ｔパルス信号及びＲ－Ｔパルス信号）を生成する電圧パルス信号生成部として第１～第３の電圧用コンパレータ１２ＲＶ，１２ＳＶ，１２ＴＶを適用するようにした場合について述べたが、本発明はこれに限らず、かかる電圧パルス信号を生成する電圧パルス信号生成部としては、この他種々の電子部品を広く適用することができる。

さらに上述の実施の形態においては、系統の各相の系統電流のパルス信号である電流パルス信号（Ｒ相系統電流パルス信号、Ｓ相系統電流パルス信号又はＴ相系統電流パルス信号）を生成する電流パルス信号生成部として第１～第３の電流用コンパレータ１２ＲＡ，１２ＳＡ，１２ＴＡを適用するようにした場合について述べたが、本発明はこれに限らず、かかる電流パルス信号を生成する電流パルス信号生成部としては、この他種々の電子部品を広く適用することができる。

さらに上述の実施の形態においては、系統の各相の電圧パルス信号（Ｒ－Ｓパルス信号、Ｓ－Ｔパルス信号及びＲ－Ｔパルス信号）及び電流パルス信号（Ｒ相系統電流パルス信号、Ｓ相系統電流パルス信号又はＴ相系統電流パルス信号）に基づいて各相の系統電圧及び系統電流のゼロクロス点の時間情報を出力するゼロクロス点検出部としてＦＰＧＡ回路１４を適用するようにした場合について述べたが、本発明はこれに限らず、かかるゼロクロス点検出部としては、この他種々の電子部品を広く適用することができる。

さらに上述の実施の形態においては、ＦＰＧＡ回路１４から与えられる電力系統の各相の系統電圧及び系統電流のゼロクロス点の時間情報に基づいて、パワーコンディショナ２が電力系統に出力する交流電力の有効電力の値及び無効電力の値をそれぞれ算出し、パワーコンディショナ２が電力系統に出力する交流電力の有効電力及び無効電力の各記電力量がそれぞれ算出した値となるようにパワーコンディショナ２を制御する演算部としてＣＰＵ１５を適用するようにした場合について述べたが、本発明はこれに限らず、ＣＰＵ１５以外の種々の演算回路を広く適用することができる。

本発明はパワーコンディショナを制御するための種々の構成の制御装置に広く適用することができる。

１……パワーコンディショナシステム、２……パワーコンディショナ、３……ゼロクロス検出ボード、４……電源デバイス、５……分電盤、６Ｒ，６Ｓ，６Ｔ……電力線、１０Ｒ，１０Ｓ，１０Ｔ……パルストランス、１１Ｒ，１１Ｓ，１１Ｔ……差動アンプ、１２ＲＡ，１２ＳＡ，１２ＴＡ……電流用コンパレータ、１２ＲＶ，１２ＳＶ，１２ＴＶ……電圧用コンパレータ、１３ＲＡ，１３ＳＡ，１３ＴＡ……電流用オペアンプ、１３ＲＶ，１３ＳＶ，１３ＴＶ……電圧用オペアンプ、１４……ＦＰＧＡ回路、１４Ａ……カウンタ回路、１５……ＣＰＵ。

Claims (4)

1. 直流電力を交流電力に変換して系統に出力するパワーコンディショナを制御する制御装置において、
   前記系統の各相の系統電圧をそれぞれ降圧する降圧部と、
   前記降圧部により降圧された各前記相の系統電圧のパルス信号である電圧パルス信号を生成する電圧パルス信号生成部と、
   前記系統の各前記相の系統電流のパルス信号である電流パルス信号を生成する電流パルス信号生成部と、
   前記系統の各前記相の前記電圧パルス信号及び前記電流パルス信号に基づいて各前記相の系統電圧及び系統電流のゼロクロス点の時間情報を出力するゼロクロス点検出部と、
   前記ゼロクロス点検出部から与えられる前記系統の各前記相の前記系統電圧及び前記系統電流の前記ゼロクロス点の時間情報に基づいて、前記パワーコンディショナが前記系統に出力する前記交流電力の有効電力の値及び無効電力の値をそれぞれ算出し、前記パワーコンディショナが前記系統に出力する前記交流電力の前記有効電力及び前記無効電力の各値がそれぞれ算出した前記値となるように前記パワーコンディショナを制御する演算部と
   を備えることを特徴とする制御装置。
2. 前記演算部は、
   前記ゼロクロス点検出部から与えられる前記系統の各前記相の前記電圧パルス信号及び前記電流パルス信号と、予め系統連系規程で定められた前記パワーコンディショナから出力される前記交流電力の力率に基づき算出される当該交流電力の皮相電力とに基づいて、前記パワーコンディショナが前記系統の各前記相にそれぞれ出力すべき前記交流電力の有効電力及び無効電力の値をそれぞれ算出し、
   算出した前記有効電力及び前記無効電力の各前記値を、前記交流電力の前記有効電力及び前記無効電力の目標値として前記パワーコンディショナに送信する
   ことを特徴とする請求項１に記載の制御装置。
3. 前記演算部は、
   前記系統の前記系統電圧及び前記交流電力をそれぞれ計測し、前記パワーコンディショナから出力される前記交流電力の前記有効電力及び前記無効電力の各値が当該パワーコンディショナに与えた前記目標値となっておらず、かつ当該有効電力及び当該無効電力の値が規格範囲内である場合に、算出した前記有効電力及び前記無効電力の各前記値を、前記交流電力の前記有効電力及び前記無効電力の目標値として前記パワーコンディショナに送信する
   ことを特徴とする請求項２に記載の制御装置。
4. 前記演算部は、
   前記系統の前記系統電圧及び前記交流電力をそれぞれ計測し、前記パワーコンディショナから出力される前記交流電力の前記有効電力及び前記無効電力の各前記値が当該パワーコンディショナに与えた前記目標値となっておらず、かつ当該有効電力及び当該無効電力の値が規格範囲内である場合には、前記パワーコンディショナに動作を停止させる
   ことを特徴とする請求項３に記載の制御装置。

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