(第1の実施形態)
図1は、本発明の第1の実施形態による撮像装置100の構成例を示す図である。撮像装置100は、撮像素子101と、AFE(アナログフロントエンド)102と、TG(タイミングジェネレータ)103と、フォーカルプレーンシャッタ104と、第3のレンズ群105と、第2のレンズ群106と、第1のレンズ群107とを有する。また、撮像装置100は、CPU(中央演算処理装置)108と、表示部109と、操作部110と、RAM(ランダムアクセスメモリ)111と、ROM(リードオンリメモリ)112と、画像処理部113と、記録媒体114とを有する。また、撮像装置100は、AF(オートフォーカス)演算部115と、フォーカス駆動回路116と、絞り駆動回路117と、フォーカスアクチュエータ118と、絞りアクチュエータ119と、絞り120とを有する。
第1のレンズ群107と第2のレンズ群106と第3のレンズ群105は、撮像光学系(結像光学系)であり、撮像素子101上に光学像を結像させる。第1のレンズ群107は、撮像光学系の前端側(被写体側)に配置され、レンズ鏡筒にて光軸方向に進退可能に支持される。絞り120は、その開口径を調節することにより、撮影時の光量調節を行う。第2のレンズ群106は、絞り120と一体となって光軸方向に進退する。第2のレンズ群106は、第1のレンズ群107の進退動作との連動により、変倍機能(ズーム機能)を有する。第3のレンズ群105は、光軸方向に進退して焦点調節を行うフォーカスレンズ群である。
フォーカルプレーンシャッタ104は、静止画像撮影時に露光秒時を調節する。フォーカルプレーンシャッタ104は、撮像素子101の露光秒時を調節することができる。なお、撮像素子101は、電子シャッタ機能を有し、制御パルスで露光秒時を調節してもよい。
撮像素子101は、光学像を電気信号に変換し、静止画像および動画像を撮像し、アナログ画像信号を出力する。撮像素子101は、読み出す画像の解像度を可変にすることができる。撮像素子101は、一部の画素のみの電荷を読み出す低解像度の画素間引き駆動と、画素の電荷を加算することにより画素数を減少させる低解像度の画素加算駆動と、全画素を読み出す高解像度の読み出し駆動とが可能である。撮像素子101は、低解像度で読み出す場合には、読み出しに要する時間が短くて済むため、次の画像の読み出しタイミングを早くする、すなわちフレームレートを高くすることができる。
AFE102は、撮像素子101が出力するアナログ画像信号に対して、ゲイン調整や、所定の量子化ビットに対応したデジタル信号への変換を行い、画像データをCPU108に出力する。TG103は、撮像素子101およびAFE102の駆動タイミングを制御する。TG103は、CPU108からの制御信号に従い、駆動信号を生成して撮像素子101に出力する。なお、AFE102およびTG103は、撮像素子101の内部に設けてもよい。
CPU108は、撮像装置100を統括的に制御する。CPU108は、フォーカス駆動回路116および絞り駆動回路117を制御する。CPU108は、AF演算部115の焦点検出結果(検出情報)に基づいて、フォーカス駆動回路116を制御し、フォーカス駆動回路116は、フォーカスアクチュエータ118を駆動する。これにより、第3のレンズ群105が光軸方向に進退して焦点調節動作が行われる。また、CPU108は、絞り駆動回路117を制御し、絞り駆動回路117は、絞りアクチュエータ119を駆動し、絞り120の開口径を制御する。
CPU108には、表示部109~AF演算部115が接続されている。操作部110は、シャッタスイッチ釦および動画像撮影スイッチ釦を有し、撮影者による撮影指示や撮影条件等の設定操作に応じて、CPU108に対して操作信号を出力する。表示部109は、撮影済みの静止画像や動画像(ライブビュー画像)、メニュー等の表示を行う。表示部109は、撮像装置(カメラ)100の本体部背面のTFT(薄膜トランジスタ)液晶ディスプレイやファインダなどを含む。
RAM111は、AFE102が出力する画像データや、画像処理部113が処理した画像データを記憶する。また、RAM111は、画像処理部113が処理した画像データを記憶するための画像データ記憶部と、CPU108のワークメモリとして機能を併せ持つ。なお、RAM111は、アクセス速度が十分なレベルのメモリであれば、他のメモリでもよい。ROM112は、CPU108が解釈して実行するプログラムを格納し、フラッシュROM等のメモリデバイスが使用される。
画像処理部113は、AFE102が出力する画像データの補正や圧縮等の処理を行う。記録媒体114は、静止画像データおよび動画像データを記録するための、着脱可能な記録媒体である。記録媒体114は、例えばフラッシュメモリであり、データ書き込み可能な不揮発性メモリや、ハードディスク等でもよい。また、記録媒体114は、ケースに内蔵した形態でもよい。
図2は、図1の撮像素子101の構成の一例を示す図である。撮像素子101は、画素部200と、読み出し回路201と、水平走査回路202と、垂直走査回路203と、出力アンプ204とを有する。
画素部200は、行列状に配置された複数の画素205を有する。複数の画素205は、R、Gr、Gb、またはBの画素を有する。Rの画素205は、赤色のカラーフィルタが設けられた画素である。GrおよびGbの画素205は、緑色のカラーフィルタが設けられた画素である。Bの画素205は、青色のカラーフィルタが設けられた画素である。複数の列出力線206は、それぞれ、各列の画素205に共通に接続される。
垂直走査回路203は、複数の画素205の行を選択する。読み出し回路201は、列出力線206を介して、垂直走査回路203により選択された行の画素205の信号を読み出す。水平走査回路202は、読み出し回路201により読み出された行の画素の信号のうちの列を順に選択する。出力アンプ204は、水平走査回路202の選択に応じて、読み出し回路201により読み出された行の画素の信号を順に出力する。
CPU108は、水平同期信号をTG103に出力する。TG103は、水平同期信号に基づいて、読み出しパルスを撮像素子101に出力する。垂直走査回路203は、読み出しパルスを基に、画素205の行を選択する。読み出し回路201は、列毎のアンプとメモリを含み、選択行の画素信号をアンプを介してメモリに格納する。読み出し回路201内のメモリは、1行分の画素信号を格納する。水平走査回路202は、読み出し回路201内のメモリに格納されている1行分の画素信号を列方向に順に選択する。読み出し回路201は、水平走査回路202の選択に応じて、1行分の画素信号を出力アンプ204を介して順次出力する。撮像素子101は、この動作を行数分繰り返し、全ての行の画素信号を外部に出力する。
図3は、図2の画素205の構成例を示す回路図である。画素205は、フォトダイオード(PD)300と、転送ゲート301と、フローティングディフュージョン部(FD部)302と、増幅MOSトランジスタ303と、リセットスイッチ304と、画素選択スイッチ305とを有する。図2の垂直走査回路203は、転送制御信号txと、リセット制御信号resと、選択制御信号selを、画素205に行単位で出力する。
PD300は、入射した光を電荷に変換(光電変換)し、変換した電荷を蓄積する光電変換部である。転送ゲート301は、転送制御信号txがハイレベルになると、オン(導通状態)になり、PD300により変換された電荷をFD部302に転送する。FD部302は、増幅MOSトランジスタ303のゲートに接続され、電荷を蓄積する。増幅MOSトランジスタ303は、FD部302に蓄積されている電荷量に応じた電圧を出力する。
リセットスイッチ304は、FD部302やPD300の電荷をリセットするためのスイッチである。リセットスイッチ304は、リセット制御信号resがハイレベルになると、オン(導通状態)になり、FD部302をリセットする。また、転送制御信号txおよびリセット制御信号resが同時にハイレベルになると、転送ゲート301およびリセットスイッチ304は、両方オンし、PD300をリセットする。
画素選択スイッチ305は、選択制御信号selがハイレベルになると、オン(導通状態)になり、増幅MOSトランジスタ303と図2の列出力線206とを接続する。これにより、増幅MOSトランジスタ303は、FD部302の電荷量に応じた画素信号(電圧)を列出力線206に出力する。
なお、画素205は、1個のPD300に限定されず、2以上(例えば2個、4個など)のPDを有していてもよい。画素205は、複数のPDが上下方向または左右方向に配置されていてもよい。
図4は、ライブビュー表示中の静止画像撮影時の撮像装置100の制御方法を示すフローチャートである。図5は、ライブビュー表示中の静止画像撮影時の撮像装置100の読み出しタイミングを説明する図である。なお、図5は、縦軸が撮像素子101の垂直方向の位置を示し、横軸が時間軸を示す。表示画像フレームnは、第nフレームを表す。表示画像フレームn~n+7は、各表示画像フレームを例示する。図5に示す期間502の長さは、撮像素子101のPD300の電荷蓄積期間を示す。この電荷蓄積期間は、静止画像の撮影設定によって決定される。
図6に示すように、撮像素子101は、レジスタセット600と、レジスタセット601と、セレクタ602とを有する。レジスタセット600は、ライブビュー撮影用の設定値群を記憶する。レジスタセット601は、静止画像撮影用の設定値群を記憶する。TG103は、レジスタ制御信号reg_selを出力する。セレクタ602は、レジスタ制御信号reg_selが0である場合には、レジスタセット600に記憶されているライブビュー撮影用の設定値群を設定値群reg_outとして出力する。また、セレクタ602は、レジスタ制御信号reg_selが1である場合には、レジスタセット601に記憶されている静止画像撮影用の設定値群を設定値群reg_outとして出力する。撮像素子101は、設定値群reg_outに応じて、ライブビュー画像信号または静止画像信号を生成する。
まず、ステップS400では、CPU108は、操作部110に含まれるライブビュー撮影スイッチ釦が押下されるまで、待機状態となる。CPU108は、撮影者の操作によりライブビュー撮影スイッチ釦が押下されると、ステップS401に進む。
ステップS401では、撮像素子101とAFE102とTG103には電源が投入され、CPU108は、ライブビュー撮影モードの設定を行う。
ステップS402では、CPU108は、フレーム毎に、撮像素子101の出力信号を基に、画像処理部113に対して、ライブビュー撮影モード時のダークシェーディング補正動作に関する補正値を設定する。
ステップS403では、CPU108は、水平同期信号をTG103に出力する。TG103は、水平同期信号に基づいて、撮像素子101に読み出しパルスを出力する。撮像素子101は、フレーム毎に、読み出しパルスを基に、所定のフレームレートで画像信号を読み出し、ライブビュー(動画像)の画像信号を出力する。
時刻T0~T9では、TG103は、レジスタ制御信号reg_selを0に設定する。セレクタ602は、レジスタ制御信号reg_selが0であるので、レジスタセット600に記憶されているライブビュー撮影用の設定値群を設定値群reg_outとして出力する。撮像素子101は、設定値群reg_outに応じて、ライブビュー画像信号を生成する。
時刻T0では、リセットスイッチ304は、行毎に、順に、転送ゲート301を介して、PD300に蓄積されている電荷をリセットし、タイミング501により、PD300の電荷蓄積期間502を開始させる。すると、PD300は、光を電荷に変換し、その変換した電荷の蓄積を開始する。タイミング501は、電荷蓄積期間502の開始時刻である。
時刻T1~T2では、転送ゲート301は、垂直同期信号に同期して、行毎に、順に、タイミング500により、PD300に蓄積されている電荷をFD部302に転送する。タイミング500は、電荷蓄積期間502の終了時刻である。転送期間503は、先頭行の画素205の転送時刻T1から最終行の画素205の転送時刻T2までの期間である。なお、ライブビュー画像および静止画像の電荷蓄積および電荷転送は、スリットローリング動作による電子シャッタ機能を使用して行う例を説明するが、これに限定されない。
撮像素子101は、ライブビューの画像信号を出力し、AFE102は、ライブビューの画像信号を基にライブビューの画像データを出力する。CPU108は、その画像データをRAM111に書き込み、RAM111に書き込まれた画像データを画像処理部113に出力する。
ステップS404では、画像処理部113は、ライブビューの画像データの補正を行う。CPU108は、RAM111に格納されている行列状の画素205の画像データを上の行から順に、画像処理部113に出力する。画像処理部113は、ステップS402で設定された補正値を用いて、入力の画像データに対して、行毎のダークシェーディング補正を行う。その後、画像処理部113は、画像データに対して、圧縮処理等を行い、ライブビューフレームの動画像データを生成する。CPU108は、画像処理部113により生成されたライブビューフレームの動画像データを表示部109に出力する。表示部109は、表示同期信号に同期して、そのライブビューフレームの動画像データに従って、ライブビュー画像を表示する(ライブビュー表示)。
このとき、時刻T1で転送される画像は、第n+1フレーム(表示画像フレームn+1)の画像に対応する。撮像素子101は、表示部109に表示させるために、撮像素子101の全画素205の信号を読み出すのではなく、一部の画素205の信号のみを読み出す、あるいは画素205の信号の加算を行って表示用の低解像度の画像の読み出しを行う。このとき、撮像素子101は、ライブビュー表示用の転送期間503と、後述する静止画像用の転送期間507とが等しくなるように、時刻T2で転送を終了させる。
次に、リセットスイッチ304は、時刻T0と同様に、転送ゲート301を介して、PD300のリセットを行う。時刻T3では、転送ゲート301は、時刻T1と同様に、PD300に蓄積されている電荷をFD部302に転送する。表示部109は、上記と同様に、第n+2フレーム(表示画像フレームn+2)のライブビュー画像を表示する。
次に、リセットスイッチ304は、時刻T0と同様に、転送ゲート301を介して、PD300のリセットを行う。時刻T4では、転送ゲート301は、時刻T1と同様に、PD300に蓄積されている電荷をFD部302に転送する。表示部109は、上記と同様に、第n+3フレーム(表示画像フレームn+3)のライブビュー画像を表示する。
次に、リセットスイッチ304は、時刻T0と同様に、転送ゲート301を介して、PD300のリセットを行う。時刻T6では、転送ゲート301は、時刻T1と同様に、PD300に蓄積されている電荷をFD部302に転送する。表示部109は、上記と同様に、第n+4フレーム(表示画像フレームn+4)のライブビュー画像を表示する。
ステップS405では、CPU108は、ライブビュー撮影スイッチ釦が再度押下されたか否かを判定する。CPU108は、ライブビュー撮影スイッチ釦が押下されていない場合には、ステップS406に進み、ライブビュー撮影スイッチ釦が押下された場合には、図4のライブビュー撮影動作およびライブビュー表示を終了する。
ステップS406では、CPU108は、操作部110に含まれるシャッタスイッチ釦(静止画像撮影スイッチ釦)が押下されたか否かを判定する。CPU108は、シャッタスイッチ釦が押下されていない場合には、ステップS402に戻り、上記のライブビュー撮影動作を継続する。また、CPU108は、シャッタスイッチ釦が押下された場合には、ステップS407に進む。図5の時刻T5は、シャッタスイッチ釦が押下された時刻である。
ステップS407では、CPU108は、撮像素子101のライブビュー撮影モードから静止画像撮影モードへと切り替える。時刻T5でシャッタスイッチ釦が押下されると、時刻T6の転送からの全行の転送が終了した後、時刻T8では、TG103は、レジスタ制御信号reg_selを0から1に変更する。時刻T9では、セレクタ602は、垂直同期信号に同期して、レジスタ制御信号reg_selが1であるので、レジスタセット601に記憶されている静止画像撮影用の設定値群を設定値群reg_outとして出力する。セレクタ602は、垂直同期信号に同期して、切り替えを行うため、時刻T9で切り替えが行われる。
時刻T9までは、レジスタセット600のライブビュー撮影用の設定値群が有効である。時刻T9からは、レジスタセット601の静止画像撮影用の設定値群が有効である。図5では、レジスタセット600および601のうちの無効になっているレジスタセットの期間をハッチングで示している。
ステップS408では、CPU108は、静止画像撮影モードの設定を行う。撮像素子101は、設定値群reg_outに応じて、静止画像撮影設定を行う。
ステップS409では、CPU108は、撮像素子101の出力信号を基に、画像処理部113に対して、静止画像撮影モード時のダークシェーディング補正動作に関する補正値を設定する。
ステップS410では、CPU108は、TG103に水平同期信号を出力する。TG103は、水平同期信号を基に撮像素子101に読み出しパルスを出力する。撮像素子101は、読み出しパルスを基に静止画像信号を読み出す。AFE102は、静止画像信号を基に静止画像データを生成する。
時刻T7では、リセットスイッチ304は、時刻T0と同様に、行毎に、順に、転送ゲート301を介して、PD300に蓄積されている電荷をリセットし、タイミング505により、PD300の電荷蓄積期間506を開始させる。すると、PD300は、光を電荷に変換し、その変換した電荷の蓄積を開始する。タイミング505は、電荷蓄積期間506の開始時刻である。なお、撮像素子101は、全行の画素205のPD300を同時にリセットしてもよい。電荷蓄積期間506は、表示画像の連続性と一貫性を保つため、静止画像の撮影設定によって決定され、ライブビュー撮影の電荷蓄積期間502と同じであることが好ましい。
時刻T9~T10では、転送ゲート301は、垂直同期信号に同期して、行毎に、順に、タイミング504により、PD300に蓄積されている電荷をFD部302に転送する。タイミング504は、電荷蓄積期間506の終了時刻である。転送期間507は、先頭行の画素205の転送時刻T9から最終行の画素205の転送時刻T10までの期間であり、ライブビュー撮影の転送期間503と同じである。
撮像素子101は、FD部302に転送された電荷量に応じた静止画像信号を出力する。AFE102は、静止画像信号を基に静止画像データを生成する。CPU108は、その静止画像データをRAM111に書き込む。
ステップS411では、CPU108は、RAM111に書き込まれた静止画像データを上の行から順に読み出し、その読み出した静止画像データを画像処理部113に出力する。画像処理部113は、ステップS409で設定された補正値を用いて、入力の静止画像データに対して、行毎のダークシェーディング補正を行う。その後、画像処理部113は、補正された静止画像データに対して、圧縮処理等を行い、ライブビューの動画像フレームの動画像データと静止画像フレームの静止画像データをそれぞれ生成する。表示部109は、ライブビューの動画像データを第n+5フレーム(表示画像フレームn+5)のライブビュー画像として表示する。また、CPU108は、静止画像フレームの静止画像データを記録媒体114に記録する。
このとき、ライブビュー撮影の転送期間503の長さと、静止画像撮影の転送期間507の長さが同じである。そのため、画像処理部113は、ライブビュー撮影モードと静止画像撮影モードとで、連続的に、ライブビューの動画像データを生成することができる。第n+4フレーム(表示画像フレームn+4)は、ライブビュー画像データから生成される。第n+5フレーム(表示画像フレームn+5)は、静止画像データから生成される。第n+4フレームと第n+5フレームは、表示が途切れるブラックアウトフレームを挟むことなく、同じ画像が表示され続けるフリーズ状態がなく、正常なライブビュー表示が可能となる。
ステップS412では、CPU108は、静止画像撮影の終了処理を行う。ステップS413では、CPU108は、撮像素子101の静止画像撮影モードからライブビュー撮影モードへと切り替え、ステップS401に戻る。
時刻T10の後、時刻T11では、TG103は、レジスタ制御信号reg_selを1から0に変更する。時刻T12では、セレクタ602は、垂直同期信号に同期して、レジスタ制御信号reg_selが0であるので、レジスタセット600に記憶されているライブビュー撮影用の設定値群を設定値群reg_outとして出力する。セレクタ602は、垂直同期信号に同期して、切り替えを行うため、時刻T12で切り替えが行われる。時刻T9~T12では、レジスタセット601の静止画像撮影用の設定値群が有効である。時刻T12からは、レジスタセット600のライブビュー撮影用の設定値群が有効である。
時刻T10の後、リセットスイッチ304は、時刻T0と同様に、転送ゲート301を介して、PD300のリセットを行う。時刻T12では、転送ゲート301は、時刻T1と同様に、PD300に蓄積されている電荷をFD部302に転送する。表示部109は、上記と同様に、第n+6フレーム(表示画像フレームn+6)のライブビュー画像を表示する。このときの電荷蓄積期間508は、電荷蓄積期間502および506に対して同じであることが好ましいが、同じでなくてもよい。
次に、リセットスイッチ304は、時刻T0と同様に、転送ゲート301を介して、PD300のリセットを行う。時刻T13では、転送ゲート301は、時刻T1と同様に、PD300に蓄積されている電荷をFD部302に転送する。表示部109は、上記と同様に、第n+7フレーム(表示画像フレームn+7)のライブビュー画像を表示する。
次に、リセットスイッチ304は、時刻T0と同様に、転送ゲート301を介して、PD300のリセットを行う。時刻T14では、転送ゲート301は、時刻T1と同様に、PD300に蓄積されている電荷をFD部302に転送する。表示部109は、上記と同様に、第n+8フレーム(表示画像フレームn+8)のライブビュー画像を表示する。
次に、ライブビュー画像の転送期間503と静止画像の転送期間507を同じにするための動作について、図7および図8を用いて説明する。図7は、静止画像撮影時の各行の転送ゲート301の転送を説明するための図である。図8は、ライブビュー撮影時の各行の転送ゲート301の転送を説明するための図である。
撮像素子101は、ベイヤ配列のCMOSセンサである。図7の静止画像撮影では、撮像素子101は、水平同期信号期間H0で、垂直方向Y0かつ水平方向X0~Xiの行の画素205のPD300の電荷を転送ゲート301によりFD部302に転送する。期間700は、垂直方向Y0かつ水平方向X0~Xiの行のPD300の電荷の転送期間である。垂直方向Y1、Y2、…、Yiの行のPD300の転送期間も、転送期間700と同じである。撮像素子101は、垂直方向Y0~Yjの全行のPD300の電荷転送を行い、水平同期信号期間Hjが終了した時点で1フレームの電荷転送を完了する。期間701は、静止画像の1フレームの転送期間となる。期間702は、現フレームの転送完了から次フレームの転送開始までのブランク期間(垂直ブランク期間)である。
図8のライブビュー撮影では、ハッチングがない画素は、撮像素子101の一部の行の画素であり、ライブビュー表示用の画素を示す。ハッチングがある画素は、撮像素子101の上記の一部の行とは異なる行の画素であり、ライブビュー表示しない画素であり、補正値生成用の画素を示す。表示部109は、全画素205のうちの垂直方向に対して3行に1行の割合の行の画素の低解像度で、ライブビュー表示を行う。図7の静止画像撮影と同様に、撮像素子101は、水平同期信号期間U0で、ライブビュー表示用信号として、垂直方向Y0かつ水平方向X0~Xiの行のPD300の電荷を転送ゲート301によりFD部302に転送する。期間800は、垂直方向Y0かつ水平方向X0~Xiの行のPD300の電荷の転送期間であり、図7の期間700と同じである。
次に、撮像素子101は、水平同期信号期間U1で、補正値生成用信号として、垂直方向Y1かつ水平方向X0~Xiの行のPD300の電荷を転送ゲート301によりFD部302に転送する。
次に、撮像素子101は、水平同期信号期間U2で、補正値生成用信号として、垂直方向Y2かつ水平方向X0~Xiの行のPD300の電荷を転送ゲート301によりFD部302に転送する。
次に、撮像素子101は、水平同期信号期間U3で、ライブビュー表示用信号として、垂直方向Y3かつ水平方向X0~Xiの行のPD300の電荷を転送ゲート301によりFD部302に転送する。
撮像素子101は、垂直方向Y0~Yjの全行のPD300の電荷転送を行い、水平同期信号期間Ujが終了した時点で1フレームの電荷転送を完了する。期間800は、ライブビュー撮影モードにおいて、水平同期信号HDの間隔であり、各行の画像信号を読み出す間隔である。図7の期間700は、静止画像撮影モードにおいて、水平同期信号HDの間隔であり、各行の画像信号を読み出す間隔である。期間800と期間700は、同じである。
期間801は、水平同期信号期間U1と水平同期信号期間U2の合計期間であり、ライブビュー表示に使用しない画素の電荷を補正値生成用信号として転送する期間である。期間802は、ライブビュー撮影の1フレームの転送期間となる。期間803は、現フレームの転送完了から次フレームの転送開始までのブランク期間(垂直ブランク期間)である。図7の転送期間701と図8の転送期間802は、同じ長さである。画像処理部113は、補正値生成用信号に基づく補正値を用いて補正を行う。
図9は、静止画像撮影における撮像素子101の制御方法の一例を示すタイミングチャートである。撮像素子101は、CPU108の制御下で、TG103により制御される。
時刻t0では、垂直走査回路203は、転送制御信号tx(0)~tx(3)をアクティブとする。時刻t1では、垂直走査回路203は、転送制御信号tx(0)~tx(3)をネゲートとする。すると、時刻t0~t1の全画素リセット期間では、全画素205において、転送ゲート301は、PD300に蓄積されている電荷をFD部302に転送する。これにより、全画素205で、PD300がリセットされ、同時に電荷の蓄積を開始する。
時刻t1~t2内のあるタイミングにおいて、撮像素子101の外部の機構(図示せず)は、撮像素子101への入射光を遮断する。時刻t1から入射光が遮断されるまでの期間(電荷蓄積期間)では、全画素205のPD300は、光を電荷に変換し、電荷を蓄積する。なお、全画素205が同時に電荷の蓄積を開始しているが、これに限定されない。また、PD300のリセットは、行毎にタイミングを異ならせるようにしてもよい。
時刻t2~t3では、CPU108は、1行の期間を示す水平同期信号HDをアサートする。時刻t4では、垂直走査回路203は、選択制御信号sel(0)をアクティブにする。すると、第Y0行目の画素205において、画素選択スイッチ305は、増幅MOSトランジスタ303を列出力線206に接続する。
時刻t5~t6では、垂直走査回路203は、リセット制御信号res(0)をアクティブにする。すると、第Y0行目の画素205において、リセットスイッチ304は、FD部302に蓄積されている電荷をリセットする。第Y0行目の画素205は、リセット直後の信号レベル(ダークレベル)の信号を列出力線206に出力する。
時刻t7~t8では、垂直走査回路203は、転送制御信号tx(0)をアクティブにする。すると、第Y0行目の画素205において、転送ゲート301は、PD300に蓄積されている電荷をFD部302に転送する。第Y0行目の画素205は、FD部302に蓄積されている電荷量に応じた画素信号を列出力線206に出力する。列出力線206では、転送された電荷量の分だけ、リセットレベルから電位が変動して信号レベルが確定する。
時刻t9では、垂直走査回路203は、選択制御信号sel(0)をネゲートする。第Y0行目の画素205では、画素選択スイッチ305は、増幅MOSトランジスタ303を列出力線206から切断する。撮像素子101は、第Y0行目の画素信号を出力する。
時刻t10から、撮像素子101は、次の第Y1行目の画素205の処理を開始する。時刻t2~t10は、図7に示す期間700に対応する。
時刻t10~t11では、時刻t2~t10と同様に、選択制御信号sel(1)、リセット制御信号res(1)および転送制御信号tx(1)がアクティブになる。これによって、第Y1行目の画素205は、列出力線206に画素信号を出力する。
時刻t11~t12では、時刻t2~t10と同様に、選択制御信号sel(2)、リセット制御信号res(2)および転送制御信号tx(2)がアクティブになる。これによって、第Y2行目の画素205は、列出力線206に画素信号を出力する。
時刻t12~t13では、時刻t2~t10と同様に、選択制御信号sel(3)、リセット制御信号res(3)および転送制御信号tx(3)がアクティブになる。これによって、第Y3行目の画素205は、列出力線206に画素信号を出力する。このようにして、静止画像撮影において、撮像素子101は、全行の画素信号を出力する。
ライブビュー撮影では、撮像素子101は、図9に示した静止画像撮影の処理と同様の処理を行う。撮像素子101は、時刻t2~t10では、ライブビュー表示用の画素信号を出力し、時刻t10~t12では、補正値生成用の画素信号を出力する。補正値生成用の画素は、撮像素子101において、ライブビュー表示に使用しない有効画素領域の画素、画素部200の上部の遮光された遮光領域(オプティカルブラック領域、OB領域)の画素、またはPD300を有さない画素である。ライブビュー表示用の画素は、撮像素子101の遮光されていないPD300を有する画素である。このとき、ライブビュー表示に使用しない有効画素領域の画素信号は、画素205から出力される光信号(S信号)とノイズ信号(N信号)の差分信号(図28(b))でもよく、あるいは光信号を含まないノイズ信号同士の差分信号(図28(a))でもよい。
上記の動作により、静止画像撮影時とライブビュー撮影時では、出力する画素数を同じにし、静止画像の転送期間507とライブビュー画像の転送期間503が同じになる。これにより、ライブビュー画像のリセットタイミング501および転送タイミング500と、静止画像のリセットタイミング505および転送タイミング504に制約がなくなる。そのため、静止画像撮影の前後において、表示部109は、ブラックアウトなしでライブビュー画像を表示することができる。
図10は、画像処理部113が有する補正回路1005の構成例を示す図である。補正回路1005は、RAM1000と、カウンタ1001と、位相制御部1002と、メモリコントローラ1003と、補正部1004とを有する。
図2の読み出し回路201は、各列の画素信号を記憶するメモリを有し、各列のメモリの不均一性、または、各列のメモリから出力線を介して信号が出力されるまでの距離に応じて、水平方向のダークシェーディングを有する画素信号を出力する。
RAM1000は、読み出し回路201のダークシェーディングを補正するために、複数の画素205の列毎の補正値aを記憶する。補正値aは、読み出し回路201の各列のメモリ毎の補正値である。補正値aは、水平画素数分の補正値を有し、RAM1000の各アドレスに格納される。
図7に示す静止画像の転送期間700と、図8に示すライブビュー画像の転送期間800は同じである。そのため、補正回路1005は、1種類の補正値aで静止画像とライブビュー画像の補正が可能であり、静止画像用とライブビュー画像用の2種類の補正値が不要であり、補正値の記憶領域を削減することができる。
カウンタ1001は、入力される画像データから水平方向(行方向)または垂直方向(列方向)の画素数をカウントし、垂直カウンタ値を出力する。位相制御部1002は、カウンタ1001からの垂直カウンタ値とCPU108によって設定される設定値Pとに基づき、行毎の位相コードを生成する。位相コードは、設定値Pの周期で繰り返される。また、位相制御部1002は、CPU108によって、アドレスオフセットが設定され、生成した位相コード毎に出力するアドレスオフセットを設定する。位相制御部1002は、メモリコントローラ1003に対して、位相コードに対応したアドレスオフセットを行毎に出力する。
メモリコントローラ1003は、カウンタを有し、入力される画像データの行毎に0~(n-1)のカウンタ値をインクリメントする。ここで、nは水平画素数である。メモリコントローラ1003は、インクリメントされるカウンタ値と位相制御部1002から入力されるアドレスオフセット値とを加算し、アドレスとしてRAM1000へ出力する。RAM1000は、メモリコントローラ1003から入力されるアドレスに格納している補正値を補正部1004に出力する。補正部1004は、入力される画像データに対応する補正値で、列毎の画素信号のダークシェーディング補正を行う。なお、補正部1004は、ゲイン補正等の他の補正も可能である。
図4のステップS401では、TG103は、レジスタ制御信号reg_selを0に設定する。セレクタ602は、レジスタ制御信号reg_selが0であるので、レジスタセット600に記憶されているライブビュー撮影用の設定値群を設定値群reg_outとして出力する。撮像素子101は、設定値群reg_outに応じて、ライブビュー画像信号を生成する。
ステップS402では、CPU108は、前フレームの図8のハッチングがある補正値生成用の画素205の信号を基に、ダークシェーディング補正の補正値aを生成し、その生成した補正値aをRAM1000に書き込む。
ステップS403では、撮像素子101は、図8に示すように、ハッチングがないライブビュー表示用の画素205の信号と、ハッチングがある補正値生成用の画素205の信号とを含むライブビュー画像信号を読み出す。
ステップS404では、補正部1004は、RAM1000に記憶されている前フレームの補正値生成用の画素205の信号に基づく補正値aを用いて、現フレームの画像データを補正する。表示部109は、CPU108の制御の下、その補正されたライブビュー表示用の画素205の信号を表示する。すなわち、表示部109は、図8のハッチングがないライブビュー表示用の画素205の信号に対応するライブビュー画像を表示する。表示部109は、全画素205のうちの垂直方向に対して3行に1行の割合の行の画素の低解像度で、ライブビュー表示を行う。
ステップS407では、TG103は、レジスタ制御信号reg_selを0から1に変更する。セレクタ602は、垂直同期信号に同期して、レジスタ制御信号reg_selが1であるので、レジスタセット601に記憶されている静止画像撮影用の設定値群を設定値群reg_outとして出力する。
ステップS408では、撮像素子101は、設定値群reg_outに応じて、静止画像撮影設定を行う。撮像素子101は、設定値群reg_outに応じて、静止画像信号を生成する。
ステップS409では、CPU108は、前フレームの図8のハッチングがある補正値生成用の画素205の信号を基に、ダークシェーディング補正の補正値aを生成し、その生成した補正値aをRAM1000に書き込む。
ステップS410では、撮像素子101は、図7に示すように、静止画像信号を読み出す。
ステップS411では、補正部1004は、RAM1000に記憶されている前フレームの補正値生成用の画素205の信号に基づく補正値aを用いて、静止画像の画像データを補正する。その後、画像処理部113は、補正された静止画像データを基に、ライブビューフレームの画像データと静止画像フレームの画像データをそれぞれ生成する。CPU108は、静止画像フレームの画像データを記録媒体114に記録する。また、表示部109は、ライブビューフレームの画像データをライブビュー画像として表示する。ライブビュー画像は、ステップS404のライブビュー画像と同様の画像である。
なお、図8のライブビュー撮影では、垂直方向の3行に1行の画素信号をライブビュー表示用の画素信号としたが、他の行の割合でもよい。また、撮像素子101は、補正値生成用の行において、一部の行の画素信号を補正値生成用の画素信号として出力し、他の行の画素信号を出力しないようにしてもよい。その場合、上記の他の行の期間では、読み出し回路201に含まれる電流源やオペアンプ等の回路の消費電力を抑える構成としてもよい。
以上のように、撮像装置100は、ライブビュー撮影中においても、撮像素子101のダークシェーディングが適切に補正された状態で、フレームレートを落とすことなく、ライブビュー表示を継続させながら、静止画像撮影も同時に行うことができる。撮像装置100は、撮像素子101がグローバルシャッタ機能を有さなくても、撮像素子101のダークシェーディングを適切に補正し、ライブビュー表示を中断することなく、静止画像を撮影することができる。
(第2の実施形態)
第1の実施形態では、ライブビュー撮影時に、ライブビュー表示に使用する画素と、補正値生成用の画素の信号を順次出力する場合について説明した。第2の実施形態では、ライブビュー撮影時に、ライブビュー表示に使用する画素信号の出力前に補正値生成用の画素信号を出力する例を説明する。
図11は、本発明の第2の実施形態によるライブビュー撮影時の各行の転送ゲート301の転送を説明するための図である。なお、静止画像撮影時の各行の転送ゲート301の転送は、第1の実施形態と同じである。
図11のライブビュー撮影では、図8と同様に、ハッチングがない画素は、ライブビュー表示する画素を示し、ハッチングがある画素は、ライブビュー表示しない画素を示す。表示部109は、全画素205のうちの垂直方向に対して3行に1行の割合の行の画素の低解像度で、ライブビュー表示を行う。
撮像素子101は、水平同期信号期間U0で、補正値生成用信号として、垂直方向Y1かつ水平方向X0~Xiの行のPD300の電荷を転送ゲート301によりFD部302に転送する。期間1100は、垂直方向Y1かつ水平方向X0~Xiの行のPD300の電荷の転送期間であり、図7の期間700と同じである。
次に、撮像素子101は、水平同期信号期間U1で、補正値生成用信号として、垂直方向Y2かつ水平方向X0~Xiの行のPD300の電荷を転送ゲート301によりFD部302に転送する。
次に、撮像素子101は、水平同期信号期間U2およびU3で、補正値生成用信号として、垂直方向Y4およびY5の行のPD300の電荷を転送ゲート301によりFD部302に転送する。
次に、撮像素子101は、水平同期信号期間U4およびU5で、補正値生成用信号として、垂直方向Y7およびY8の行のPD300の電荷を転送ゲート301によりFD部302に転送する。
以上のように、撮像装置100は、水平同期信号期間U0~Ukで、補正値生成用の行のPD300の電荷を転送ゲート301によりFD部302に転送する。期間1101は、補正値生成用の全行のPD300の電荷の転送期間である。
次に、撮像素子101は、水平同期信号期間Unで、ライブビュー表示用信号として、垂直方向Y0かつ水平方向X0~Xiの行のPD300の電荷を転送ゲート301によりFD部302に転送する。期間1102は、垂直方向Y0かつ水平方向X0~Xiの行のPD300の電荷の転送期間であり、図7の期間700と同じである。
次に、撮像素子101は、水平同期信号期間Un+1で、ライブビュー表示用信号として、垂直方向Y3かつ水平方向X0~Xiの行のPD300の電荷を転送ゲート301によりFD部302に転送する。
次に、撮像素子101は、水平同期信号期間Un+2で、ライブビュー表示用信号として、垂直方向Y6かつ水平方向X0~Xiの行のPD300の電荷を転送ゲート301によりFD部302に転送する。
以上のように、撮像装置100は、水平同期信号期間Un~Ujで、ライブビュー表示用の行のPD300の電荷を転送ゲート301によりFD部302に転送する。期間1103は、ライブビュー撮影の1フレームの転送期間である。期間1104は、現フレームの転送完了から次フレームの転送開始までのブランク期間(垂直ブランク期間)である。
期間1103は、図7の期間701および図5の期間503と同じである。すなわち、静止画像の1フレームの転送期間701とライブビュー画像の1フレームの転送期間1103は同じである。
図12は、ライブビュー撮影における撮像素子101の制御方法を示すタイミングチャートである。時刻t0~t1では、垂直走査回路203は、転送制御信号tx(0)~tx(3)をアクティブにする。すると、全画素205において、転送ゲート301は、PD300からFD部302へ電荷を転送する。これにより、全画素205で、PD300がリセットされ、同時に電荷の蓄積を開始する。
時刻t1~t2内のあるタイミングにおいて、撮像素子101の外部の機構(図示せず)は、撮像素子101への入射光を遮断する。時刻t1から入射光が遮断されるまでの期間(電荷蓄積期間)では、全画素205のフォトダイオード300は、光を電荷に変換し、電荷を蓄積する。
時刻t2~t3では、CPU108は、1行の期間を示す水平同期信号HDをアサートする。時刻t4では、垂直走査回路203は、選択制御信号sel(1)をアクティブにする。すると、第Y1行目の画素205において、画素選択スイッチ305は、増幅MOSトランジスタ303を列出力線206に接続する。
時刻t5~t6では、垂直走査回路203は、リセット制御信号res(1)をアクティブにする。すると、第Y1行目の画素205において、リセットスイッチ304は、FD部302に蓄積されている電荷をリセットする。
時刻t7~t8では、垂直走査回路203は、転送制御信号tx(1)をアクティブにする。すると、第Y1行目の画素205において、転送ゲート301は、PD300に蓄積されている電荷をFD部302に転送する。第Y1行目の画素205は、FD部302に蓄積されている電荷量に応じた画素信号を列出力線206に出力する。
時刻t9では、垂直走査回路203は、選択制御信号sel(1)をネゲートする。撮像素子101は、第Y1行目の画素信号を出力する。
時刻t10~t11では、時刻t2~t10と同様に、選択制御信号sel(2)、リセット制御信号res(2)および転送制御信号tx(2)がアクティブになる。これによって、第Y2行目の画素205は、列出力線206に画素信号を出力する。上記と同様に、補正値生成用の全行の画素は、列出力線206に画素信号を出力する。
その後、時刻t12~t13では、時刻t2~t10と同様に、選択制御信号sel(0)、リセット制御信号res(0)および転送制御信号tx(0)がアクティブになる。これによって、第Y0行目の画素205は、列出力線206に画素信号を出力する。
時刻t13~t14では、時刻t2~t10と同様に、選択制御信号sel(3)、リセット制御信号res(3)および転送制御信号tx(3)がアクティブになる。これによって、第Y3行目の画素205は、列出力線206に画素信号を出力する。上記と同様に、ライブビュー表示用の全行の画素は、列出力線206に画素信号を出力する。
図10の補正回路1005は、第1の実施形態と同様の補正を行う。撮像素子101は、補正値生成用の画素205の信号を出力し、その後、ライブビュー表示用の画素205の信号を出力する。これにより、補正回路1005は、現フレームの補正値生成用の画素信号を基に、現フレームの画像のダークシェーディング補正が可能となる。すなわち、補正回路1005は、現フレームの補正値生成用の画素信号を基に、次フレーム以降の画像だけでなく、現フレームの画像のダークシェーディング補正が可能となる。撮像装置100は、撮像素子101のダークシェーディングを適切に補正した状態で、ライブビュー表示を適切に継続させながら、静止画像撮影を同時に行うことができる。また、本実施形態は、第1の実施形態と同様の効果を得ることができる。
(第3の実施形態)
図13は、本発明の第3の実施形態による撮像素子101の構成例を示す図である。第1および第2の実施形態では、図2に示すように、撮像素子101は、各列に単一の列出力線206を設ける。第3の実施形態では、図13に示すように、撮像素子101は、各列に複数の列出力線206aおよび206bを設ける。以下、図13が図2と異なる点を説明する。
画素205の各列には、2本の列出力線206aおよび206bが設けられる。奇数列では、列出力線206aには、奇数行のRの画素205が接続され、列出力線206bには、偶数行のGbの画素205が接続される。偶数列では、列出力線206aには、奇数行のGrの画素205が接続され、列出力線206bには、偶数行のBの画素205が接続される。
例えば、1列目では、Rの画素205は、列出力線206aに接続され、Gbの画素Gbは、列出力線206bに接続される。2列目では、Grの画素205は、列出力線206aに接続され、Bの画素205は、列出力線206bに接続される。
1行目の画素205は、列出力線206aに信号を出力し、それと同時に、2行目の画素205は、列出力線206bに信号を出力することができる。読み出し回路201は、複数の行の画素205の信号を複数の列出力線206aおよび206bを介して同時に読み出すことができる。また、奇数列では、複数のRの画素205は、同時に列出力線206aに信号を出力することにより信号を加算し、複数のGbの画素205は、同時に列出力線206bに信号を出力することにより信号を加算することができる。また、偶数列では、複数のGrの画素205は、同時に列出力線206aに信号を出力することにより信号を加算し、複数のBの画素205は、同時に列出力線206bに信号を出力することにより信号を加算することができる。
図14は、静止画像撮影時の各行の転送ゲート301の転送を説明するための図である。静止画像撮影時には、撮像素子101は、加算なしで、全画素205の信号を出力する。
撮像素子101は、垂直方向Y0およびY1かつ水平方向X0~Xiの2行の画素205のPD300の電荷をリセットスイッチ304により同時にリセットする。そして、撮像素子101は、水平同期信号期間H0で、垂直方向Y0およびY1かつ水平方向X0~Xiの2行の画素205のPD300の電荷を転送ゲート301によりFD部302に同時に転送する。垂直方向Y0およびY1の画素205では、Rの画素205は列出力線206aに信号を出力し、Gbの画素205は列出力線206bに信号を出力し、Grの画素205は列出力線206aに信号を出力し、Bの画素205は列出力線206bに信号を出力する。期間1400は、垂直方向Y0およびY1かつ水平方向X0~Xiの2行のPD300の電荷の転送期間である。
撮像素子101は、垂直方向Y2およびY3かつ水平方向X0~Xiの2行の画素205のPD300の電荷をリセットスイッチ304により同時にリセットする。そして、撮像素子101は、水平同期信号期間H1で、垂直方向Y2およびY3かつ水平方向X0~Xiの2行の画素205のPD300の電荷を転送ゲート301によりFD部302に同時に転送する。垂直方向Y2およびY3の画素205では、Rの画素205は列出力線206aに信号を出力し、Gbの画素205は列出力線206bに信号を出力し、Grの画素205は列出力線206aに信号を出力し、Bの画素205は列出力線206bに信号を出力する。垂直方向Y2およびY3かつ水平方向X0~Xiの2行のPD300の電荷の転送期間は、上記の期間1400と同じである。
以下、同様に、撮像素子101は、2行単位で、PD300の電荷のリセットと転送を行う。撮像素子101は、垂直方向Y0~Yjの全行のPD300の電荷転送を行い、水平同期信号期間Hjが終了した時点で1フレームの電荷転送を完了する。期間1401は、静止画像の1フレームの転送期間となる。期間1402は、現フレームの転送完了から次フレームの転送開始までのブランク期間(垂直ブランク期間)である。
図15は、ライブビュー撮影時の各行の転送ゲート301の転送を説明するための図である。ハッチングがない画素は、ライブビュー表示する画素を示す。ハッチングがある画素は、ライブビュー表示しない画素であり、補正値生成用の画素を示す。表示部109は、全画素205のうちの垂直方向に対して4行に2行の割合の行の画素の低解像度で、ライブビュー表示を行う。
図14の静止画像撮影と同様に、撮像素子101は、垂直方向Y0およびY1かつ水平方向X0~Xiの2行の画素205のPD300の電荷をリセットスイッチ304により同時にリセットする。そして、撮像素子101は、水平同期信号期間U0で、ライブビュー表示用信号として、垂直方向Y0およびY1かつ水平方向X0~Xiの2行のPD300の電荷を転送ゲート301によりFD部302に同時に転送する。垂直方向Y0およびY1の画素205では、Rの画素205は列出力線206aに信号を出力し、Gbの画素205は列出力線206bに信号を出力し、Grの画素205は列出力線206aに信号を出力し、Bの画素205は列出力線206bに信号を出力する。期間1500は、垂直方向Y0およびY1かつ水平方向X0~Xiの2行のPD300の電荷の転送期間であり、図14の期間1400と同じである。
撮像素子101は、垂直方向Y2およびY3かつ水平方向X0~Xiの2行の画素205のPD300の電荷をリセットスイッチ304により同時にリセットする。そして、撮像素子101は、水平同期信号期間U1で、補正値生成用信号として、垂直方向Y2およびY3かつ水平方向X0~Xiの2行のPD300の電荷を転送ゲート301によりFD部302に同時に転送する。垂直方向Y2およびY3の画素205では、Rの画素205は列出力線206aに信号を出力し、Gbの画素205は列出力線206bに信号を出力し、Grの画素205は列出力線206aに信号を出力し、Bの画素205は列出力線206bに信号を出力する。期間1501は、垂直方向Y2およびY3かつ水平方向X0~Xiの2行のPD300の電荷の転送期間であり、期間1500と同じである。
以下、同様に、撮像素子101は、ライブビュー表示用の2行の画素205のPD300の電荷のリセットと転送と、補正値生成用の2行の画素205のPD300の電荷のリセットと転送とを交互に繰り返す。
撮像素子101は、垂直方向Y0~Yjの全行のPD300の電荷転送を行い、水平同期信号期間Ujが終了した時点で1フレームの電荷転送を完了する。期間1502は、ライブビュー撮影の1フレームの転送期間であり、図14の期間1401と同じである。期間1503は、現フレームの転送完了から次フレームの転送開始までのブランク期間(垂直ブランク期間)である。静止画像の1フレームの転送期間1401とライブビュー画像の1フレームの転送期間1502は同じである。
図16は、静止画像撮影における撮像素子101の制御方法の一例を示すタイミングチャートである。ライブビュー撮影の動作タイミングは、静止画像撮影との動作タイミングと同様である。
時刻t0~t1では、垂直走査回路203は、転送制御信号tx(0)~tx(7)をアクティブとする。すると、全画素205において、転送ゲート301は、PD300に蓄積されている電荷をFD部302に転送する。これにより、全画素205で、PD300がリセットされ、同時に電荷の蓄積を開始する。
時刻t1~t2内のあるタイミングにおいて、撮像素子101の外部の機構(図示せず)は、撮像素子101への入射光を遮断する。時刻t1から入射光が遮断されるまでの期間(電荷蓄積期間)では、全画素205のフォトダイオード300は、光を電荷に変換し、電荷を蓄積する。
時刻t2~t3では、CPU108は、水平同期信号HDをアサートする。時刻t4では、垂直走査回路203は、選択制御信号sel(0)およびsel(1)をアクティブにする。すると、第Y0行目および第Y1行目の画素205において、画素選択スイッチ305は、増幅MOSトランジスタ303を列出力線206aおよび206bにそれぞれ接続する。
時刻t5~t6では、垂直走査回路203は、リセット制御信号res(0)およびres(1)をアクティブにする。すると、第Y0行目および第Y1行目の画素205において、リセットスイッチ304は、FD部302に蓄積されている電荷をリセットする。第Y0行目および第Y1行目の画素205は、リセット直後の信号レベル(ダークレベル)の信号を列出力線206aおよび206bにそれぞれ出力する。
時刻t7~t8では、垂直走査回路203は、転送制御信号tx(0)およびtx(1)をアクティブにする。すると、第Y0行目および第Y1行目の画素205において、転送ゲート301は、PD300に蓄積されている電荷をFD部302に転送する。第Y0行目および第Y1行目の画素205は、FD部302に蓄積されている電荷量に応じた画素信号を列出力線206aおよび206bにそれぞれ出力する。列出力線206aおよび206bでは、転送された電荷量の分だけ、リセットレベルから電位が変動して信号レベルが確定する。
時刻t9では、垂直走査回路203は、選択制御信号sel(0)およびsel(1)をネゲートする。第Y0行目および第Y1行目の画素205では、画素選択スイッチ305は、増幅MOSトランジスタ303を列出力線206aおよび206bから切断する。撮像素子101は、第Y0行目および第Y1行目の画素信号を出力する。
時刻t10から、撮像素子101は、次の第Y2行目および第Y3行目の画素205の処理を開始する。時刻t2~t10は、図14の期間1400に対応する。
時刻t10~t11では、時刻t2~t10と同様に、選択制御信号sel(2),sel(3)、リセット制御信号res(2),res(3)、および転送制御信号tx(2),tx(3)がアクティブになる。これによって、第Y2行目および第Y3行目の画素205は、列出力線206aおよび206bに画素信号を出力する。
時刻t11~t12では、時刻t2~t10と同様に、選択制御信号sel(4),sel(5)、リセット制御信号res(4),res(5)、および転送制御信号tx(4),tx(5)がアクティブになる。これによって、第Y4行目および第Y5行目の画素205は、列出力線206aおよび206bに画素信号を出力する。
時刻t12~t13では、時刻t2~t10と同様に、選択制御信号sel(6),sel(7)、リセット制御信号res(6),res(7)、および転送制御信号tx(6),tx(7)がアクティブになる。これによって、第Y6行目および第Y7行目の画素205は、列出力線206aおよび206bに画素信号を出力する。このようにして、撮像素子101は、全行の画素信号を出力する。
以上のように、撮像素子101は、各列に2本の列出力線206aおよび206bを有する。この場合でも、撮像素子101は、静止画像撮影時の転送期間1401とライブビュー撮影時の転送期間1502を同じにすることができる。これにより、ライブビュー画像のリセットタイミング501および転送タイミング500と、静止画像のリセットタイミング505および転送タイミング504に制約がなくなる。そのため、静止画像撮影の前後において、表示部109は、ブラックアウトなしでライブビュー画像を表示することができる。
図17は、画像処理部113が有する補正回路1005の構成例を示す図である。補正回路1005は、RAM1000と、カウンタ1001と、位相制御部1002と、メモリコントローラ1003と、補正部1004とを有する。以下、図17の補正回路1005が図10の補正回路1005と異なる点を説明する。
図13の読み出し回路201は、各列の列出力線206aおよび206bの画素信号を記憶するメモリを有する。読み出し回路201は、各列の列出力線206aおよび206bのメモリの不均一性、または各列の列出力線206aおよび206bのメモリから出力線を介して信号が出力されるまでの距離に応じて、水平方向のダークシェーディングを有する画像信号を出力する。
RAM1000は、読み出し回路201のダークシェーディングを補正するために、複数の列出力線206aおよび206bの数の補正値aおよび補正値bを記憶する。補正値aは、読み出し回路201の各列の列出力線206aのメモリ毎の補正値である。補正値aは、水平画素数分の補正値を有し、RAM1000の各アドレスに格納される。補正値bは、読み出し回路201の各列の列出力線206bのメモリ毎の補正値である。補正値bは、水平画素数分の補正値を有し、RAM1000の各アドレスに格納される。
図18は、補正回路1005の動作を説明するための図である。カウンタ1001は、入力される画像データから水平方向(行方向)または垂直方向(列方向)の画素数をカウントし、行番号を示す垂直カウンタ値を出力する。位相制御部1002は、カウンタ1001からの垂直カウンタ値とCPU108によって設定される設定値P(=2)とに基づき、行毎の位相コードP1およびP2を生成する。位相コードP1およびP2は、設定値Pの周期で繰り返される。また、位相制御部1002は、CPU108によって、アドレスオフセットA1およびA2が設定され、生成した位相コードP1およびP2毎に出力するアドレスオフセットA1およびA2を設定する。位相制御部1002は、メモリコントローラ1003に対して、位相コードP1およびP2に対応したアドレスオフセットA1およびA2を行毎に出力する。
例えば、設定値Pは2である。位相制御部1002は、カウンタ1001からの垂直カウンタ値に基づき、行毎に位相コードP1およびP2を交互に生成する。位相制御部1002は、位相コードがP1の場合に、アドレスオフセットA1を出力し、位相コードがP2の場合に、アドレスオフセットA2を出力する。
メモリコントローラ1003は、カウンタを有し、入力される画像データの行毎に0~(n-1)のカウンタ値をインクリメントする。ここで、nは水平画素数である。メモリコントローラ1003は、インクリメントされるカウンタ値と位相制御部1002から入力されるアドレスオフセット値とを加算し、アドレスとしてRAM1000へ出力する。RAM1000は、メモリコントローラ1003から入力されるアドレスに格納している補正値を補正部1004に出力する。補正部1004は、入力される画像データに対応する補正値で、列毎の画素信号のダークシェーディング補正を行う。なお、補正部1004は、ゲイン補正等の他の補正も可能である。
なお、本実施形態では、各列の2本の列出力線206aおよび206bを設ける例を説明したが、3本以上の列出力線を設け、列出力線毎に補正値を記憶するようにしてもよい。また、本実施形態は、第2の実施形態と同様に、補正値生成用の画素信号をライブビュー表示用の画素信号の前に出力するようにしてもよい。本実施形態は、第1および第2の実施形態と同様の効果を得ることができる。
(第4の実施形態)
図19は、本発明の第4の実施形態による画素部200の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。画素部200は、2次元の画像データを出力するため、行列状に配置された複数の画素205を有し、位相差検出が可能である。複数の画素205の各々は、マイクロレンズ1900と、2個のPD300a及び300bとを有する。
1個のマイクロレンズ1900に対し、複数のPD300aおよび300bが設けられる。PD300aおよび300bは、それぞれ、光を電荷に変換する光電変換部である。2個のPD300aおよび300bに対して1個のマイクロレンズ1900が被写体側に配置される。画素部200では、水平方向にn個の画素205が配置され、垂直方向にm個の画素205が配置される。画素205は、垂直走査回路203の制御の下、PD300aに蓄積された電荷とPD300bに蓄積された電荷を加算して信号を出力することができる。また、画素205は、PD300aに蓄積された電荷に基づく信号、または、PD300bに蓄積された電荷に基づく信号を出力することができる。
PD300aとPD300bには、後述のように、位相差を持った異なる像の光がそれぞれ入射する。PD300aはA像用フォトダイオードであり、PD300bはB像用フォトダイオードである。なお、1つのマイクロレンズ1900に対して3個以上のPD(例えば4個、9個など)を設けてもよい。つまり、1つのマイクロレンズ1900に対して複数のPDを上下方向または左右方向に設けてもよい。
図20(a)および(b)は、撮像素子101におけるピント状態と位相差との関係を示す図である。画素部200では、1つのマイクロレンズ1900に対してPD300aおよびPD300bが配置される。撮影レンズ2000は、図1に示す第1のレンズ群107、第2のレンズ群106および第3のレンズ群105を併せて1つのレンズとして表現した撮像光学系である。被写体2001からの光は、光軸2002を中心として、撮影レンズ2000の各領域を通過して、撮像素子101に結像する。ここでは、射出瞳と撮影レンズ2000の中心を同一としている。撮影レンズ2000の各領域は、異なる方向から光が通過する。
撮影レンズ2000をPD300aから見た場合とPD300bから見た場合とで、撮影レンズ2000の瞳が対称に分割されたことと等価である。言い換えれば、撮影レンズ2000からの光束は、2つの光束ΦLaおよびΦLbとして、瞳分割される。光束ΦLaは、PD300aに入射する。光束ΦLbは、PD300bに入射する。
被写体2001上の特定点からの光束ΦLaは、PD300aに対応する分割瞳を通ってPD300aに入射する。また、被写体2001上の特定点からの光束ΦLbは、PD300bに対応する分割瞳を通ってPD300bに入射する。瞳分割された2つの光束ΦLaおよびΦLbは、被写体2001上の同一点から撮影レンズ2000を通過して入射される。
このため、被写体2001にピントが合った状態では、図20(a)に示すように、光束ΦLaおよびΦLbが同一のマイクロレンズ1900を通過して、撮像素子101上に到達する。したがって、PD300aとPD300bからそれぞれ得られる信号の位相は互いに一致する。
これに対し、図20(b)に示すように、光軸2002の方向に距離Yだけピントがずれている状態では、光束ΦLaおよびΦLbがマイクロレンズ1900へ入射する入射角の変化分だけ、光束ΦLaおよびΦLbの到達位置が互いにずれる。したがって、PD300aとPD300bからそれぞれ得られる信号には、位相差が生じる。A像は、PD300aにより変換される電荷に基づく信号により構成される画像である。B像は、PD300aにより変換される電荷に基づく信号により構成される画像である。この場合、A像とB像は、互いに位相差を持つ。撮像素子101は、A像の信号とB像の信号を出力する。AF演算部115は、A像の信号とB像の信号を基に、AF動作のための位相差を検出する。
図21(a)は、図20(a)で説明したように、被写体2001にピントが合っている場合のA像データおよびB像データを例示する。横軸は、画素位置を表し、縦軸はデータ値を表す。図21(a)に示すように、被写体2001にピントが合っている場合、A像データとB像データは一致する。
図21(b)は、図20(b)で説明したように、被写体2001にピントが合っていない場合のA像データおよびB像データを例示する。この場合、A像データとB像データは位相差を持ち、画素位置にずれ量Xが生じる。AF演算部115は、動画像フレーム毎のずれ量Xを算出することにより、ピントずれ量、即ち図20(b)における距離Yを算出する。AF演算部115は、算出した距離Yを、CPU108を介して、フォーカス駆動回路116に出力する。フォーカス駆動回路116は、フォーカスアクチュエータ118を駆動することにより、AF動作を行い、被写体2001にピントを合わせる。
図22は、画素205の構成例を示す回路図である。複数の画素205の各々は、PD300a,300bと、転送ゲート301a,301bと、FD部302と、増幅MOSトランジスタ303と、リセットスイッチ304と、画素選択スイッチ305とを有する。図2の垂直走査回路203は、転送制御信号txa,txbと、リセット制御信号resと、選択制御信号selを、画素205に行単位で出力する。
PD300aおよび300bは、入射した光を電荷に変換(光電変換)し、変換した電荷を蓄積する光電変換部である。転送ゲート301aは、転送制御信号txaがハイレベルになると、オン(導通状態)になり、PD300aにより変換された電荷をFD部302に転送する。転送ゲート301bは、転送制御信号txbがハイレベルになると、オン(導通状態)になり、PD300bにより変換された電荷をFD部302に転送する。増幅MOSトランジスタ303は、FD部302に蓄積されている電荷量に応じた電圧を出力する。
リセットスイッチ304は、FD部302やPD300a,300bの電荷をリセットするためのスイッチである。リセットスイッチ304は、リセット制御信号resがハイレベルになると、オン(導通状態)になり、FD部302をリセットする。また、転送制御信号txaおよびリセット制御信号resが同時にハイレベルになると、転送ゲート301aおよびリセットスイッチ304は、両方オンし、PD300aをリセットする。また、転送制御信号txbおよびリセット制御信号resが同時にハイレベルになると、転送ゲート301bおよびリセットスイッチ304は、両方オンし、PD300bをリセットする。
画素選択スイッチ305は、選択制御信号selがハイレベルになると、オン(導通状態)になり、増幅MOSトランジスタ303と図2の列出力線206とを接続する。これにより、増幅MOSトランジスタ303は、FD部302の電荷量に応じた画素信号(電圧)を列出力線206に出力する。
図23は、静止画像撮影における撮像素子101の制御方法の一例を示すタイミングチャートである。ライブビュー撮影における撮像素子101の制御も、静止画像撮影における撮像素子101の制御と同様である。
時刻t0~t1では、垂直走査回路203は、転送制御信号txa(0)~txa(3)およびtxb(0)~txb(3)をアクティブとする。すると、全画素205において、転送ゲート301aおよび301bは、PD300aおよび300bに蓄積されている電荷をFD部302に転送する。これにより、全画素205で、PD300aおよび300bがリセットされ、同時に電荷の蓄積を開始する。
時刻t1~t2内のあるタイミングにおいて、撮像素子101の外部の機構(図示せず)は、撮像素子101への入射光を遮断する。時刻t1から入射光が遮断されるまでの期間(電荷蓄積期間)では、全画素205のフォトダイオード300aおよび300bは、光を電荷に変換し、電荷を蓄積する。
時刻t2~t3では、CPU108は、水平同期信号HDをアサートする。時刻t4では、垂直走査回路203は、選択制御信号sel(0)をアクティブにする。すると、第Y0行目の画素205において、画素選択スイッチ305は、増幅MOSトランジスタ303を列出力線206に接続する。
時刻t5~t6では、垂直走査回路203は、リセット制御信号res(0)をアクティブにする。すると、第Y0行目の画素205において、リセットスイッチ304は、FD部302に蓄積されている電荷をリセットする。第Y0行目の画素205は、リセット直後の信号レベル(ダークレベル)の信号を列出力線206に出力する。
時刻t7~t8では、垂直走査回路203は、転送制御信号txa(0)をアクティブにする。すると、第Y0行目の画素205において、転送ゲート301aは、PD300aにより変換された電荷をFD部302に転送する。第Y0行目の画素205は、FD部302に蓄積されている電荷量に応じたA像の信号を列出力線206に出力する。撮像素子101は、A像の信号を出力する。
時刻t9~t10では、垂直走査回路203は、転送制御信号txa(0)およびtxb(0)をアクティブにする。すると、第Y0行目の画素205において、転送ゲート301aおよび301bは、PD300aおよび300bにより変換された電荷をFD部302に転送する。第Y0行目の画素205は、FD部302に蓄積されている電荷量に応じたA+B像の信号を列出力線206に出力する。撮像素子101は、A+B像の信号を出力する。なお、AF演算部115は、A像の信号とA+B像の信号を基に、B像の信号を得ることができる。
時刻t11では、垂直走査回路203は、選択制御信号sel(0)をネゲートする。第Y0行目の画素205では、画素選択スイッチ305は、増幅MOSトランジスタ303を列出力線206から切断する。
時刻t12から、撮像素子101は、次の第Y1行目の画素205の処理を開始する。時刻t2~t12は、図7に示す期間700に対応する。
時刻t12~t13では、時刻t2~t12と同様に、選択制御信号sel(1)、リセット制御信号res(1)および転送制御信号txa(1),txb(1)がアクティブになる。これによって、第Y1行目の画素205は、列出力線206にA像の信号とA+B像の信号を出力する。
時刻t13~t14では、時刻t2~t12と同様に、選択制御信号sel(2)、リセット制御信号res(2)および転送制御信号txa(2),txb(2)がアクティブになる。これによって、第Y2行目の画素205は、列出力線206にA像の信号とA+B像の信号を出力する。
時刻t14~t15では、時刻t2~t12と同様に、選択制御信号sel(3)、リセット制御信号res(3)および転送制御信号txa(3),txb(3)がアクティブになる。これによって、第Y3行目の画素205は、列出力線206にA像の信号とA+B像の信号を出力する。このようにして、撮像素子101は、全行の画素信号を出力する。
本実施形態は、第1~第3の実施形態と同様の効果を得ることができる。また、本実施形態では、静止画像撮影時およびライブビュー撮影時のそれぞれで、A像の信号およびA+B像の信号を出力する例について説明したが、これに限定されない。静止画像撮影時またはライブビュー撮影時のいずれか一方のみA像の信号およびA+B像の信号を出力し、もう一方はA+B像の信号のみを出力してもよい。
また、本実施形態では、静止画像撮影時およびライブビュー撮影時のA像の信号の出力は、全行について行う例について説明したが、これに限定されない。静止画像撮影時およびライブビュー撮影時の両方、あるいはいずれか一方のみA像の信号の出力行を一部としてもよい。その場合、静止画像撮影時のA像の信号およびA+B像の信号の1フレームの期間とライブビュー撮影時のA像の信号およびA+B像の信号の1フレームの期間を一致させる。
以上のように、本実施形態では、撮像素子101は、AF動作に使用するA像とA+B像の信号の読み出しが可能である。撮像装置100は、撮像素子101のダークシェーディングを適切に補正した状態で、ライブビュー撮影中においてもフレームレートを落とすことなく、ライブビュー表示を継続させながら、静止画像撮影を同時に行うことができる。
(第5の実施形態)
図24は、本発明の第5の実施形態による撮像素子101の構成例を示す図である。画素部200は、行列状に配置された複数の画素205を有する。複数の画素205は、画素R1_1~Bm_n(m、nは任意の整数)で表される。Rは赤色、Gは緑色、Bは青色のカラーフィルタが画素205上に配置されることを意味する。また、R(G,B)i_jは、画素部200における第i行第j列の画素であることを示す。画素205は、図3の構成を有する。
垂直走査回路203は、信号res_1、tx_1、sel_1等を各画素205に供給する。信号res_1、tx_1、sel_1は、図3の信号端子res、tx、selに対応する。
1列目では、画素R1_1,R3_1,R5_1は、列出力線206aに接続され、画素G2_1,G4_1,G6_1は、列出力線206bに接続される。また、画素R7_1,R9_1,R11_1は、列出力線206cに接続され、画素G8_1,G10_1,G12_1は、列出力線206dに接続される。13行目以降の画素は、1~12行目の画素の接続パターンを繰り返す。また、奇数列目の画素は、1列目の画素の接続パターンと同じである。
2列目では、画素G1_2,G3_2,G5_2は、列出力線206aに接続され、画素B2_2,B4_2,B6_2は、列出力線206bに接続される。また、画素G7_2,G9_2,G11_2は、列出力線206cに接続され、画素B8_2,B10_2,B12_2は、列出力線206dに接続される。13行目以降の画素は、1~12行目の画素の接続パターンを繰り返す。また、偶数列目の画素は、2列目の画素の接続パターンと同じである。
列出力線206a~206dには、それぞれ、電流源2402a~2402dが接続されている。電流源2402a~2402dと画素205内の増幅MOSトランジスタ303は、ソースフォロア回路を構成する。
AD変換器2401aは、列出力線206aまたはクリップ回路2403aの信号をアナログからデジタルに変換する。AD変換器2401bは、列出力線206bまたはクリップ回路2403bの信号をアナログからデジタルに変換する。AD変換器2401cは、列出力線206cまたはクリップ回路2403cの信号をアナログからデジタルに変換する。AD変換器2401dは、列出力線206dまたはクリップ回路2403dの信号をアナログからデジタルに変換する。クリップ回路2403a~2403dは、それぞれ、AD変換器2401a~2401dの入力信号レベルを任意に設定することができる。本実施形態では、AD変換器2401a~2401dは、それぞれ、列出力線206a~206dの信号をアナログからデジタルに変換する。
メモリ2404aは、TG2407aが出力する書き込み信号memwrに従って、AD変換器2401aおよび2401cの出力データを保持する。メモリ2404bは、TG2407bが出力する書き込み信号memwrに従って、AD変換器2401bおよび2401dの出力データを保持する。
メモリ2404aは、水平走査回路202aの制御により、保持しているデータを出力部2405aおよび2406aに順次出力する。メモリ2404bは、水平走査回路202bの制御により、保持しているデータを出力部2405bおよび2406bに順次出力する。出力部2405a、2406a、2405b、2406bは、LVDS(Low Voltage Differential Signaling)等の伝送方式により、撮像素子101の外部へデータを出力する。
図25は、画像処理部113が有する補正回路2500の構成例を有する。補正回路2500は、補正値生成部2501と、補正値保持部2502と、補正部2503とを有する。補正値生成部2501は、撮像素子101から読み出された基準信号を用いて、補正値を生成する。基準信号は、画素部200の信号に基づく信号、またはクリップ回路2403a~2403dで設定されたレベルに基づく信号である。補正値保持部2502は、補正値生成部2501により生成された補正値を保持する。補正部2503は、補正値保持部2502に保持されている補正値を用いて、画像データの補正を行う。
図26は、撮像装置100の制御方法を説明するためのフローチャートである。図27は、撮像装置100の制御方法を説明するためのタイミングチャートである。図27において、水平同期信号は、n行(n=撮像素子101から画素信号を同時に読み出す行数)の読み出し単位を示すタイミング信号である。
ユーザが図1に示した操作部110の動画像撮影スイッチを押下すると、図27の時刻T0aでは、CPU108は、動画像撮影処理を開始する。ステップS2600では、CPU108は、動画像モードの設定を行い、動画像用の読み出し設定を行う。具体的には、CPU108は、撮像素子101に対して、動画像モードで駆動するための設定を行う。
次に、ステップS2601では、補正値生成部2501は、動画像モードの開始時に、撮像素子101から読み出された基準信号を基に動画像用の補正値を生成し、補正値保持部2502は、その補正値を保持する。図27の時刻T1aでは、撮像素子101は、動画像用の基準信号を読み出す。図27における時刻T1aからの1水平期間(水平同期信号の間隔)の画素駆動信号を図28(a)に示す。
図28(a)に示した時刻T1aは、図27に示した時刻T1aと同じである。図28(a)に示す時刻ta1では、垂直走査回路203は、信号sel_1/3/4/6/7/9/10/12をハイレベルにする。すると、1/3/4/6/7/9/10/12行目の画素205の画素選択スイッチ305がオンする。これにより、増幅MOSトランジスタ303と電流源2402a~2402dによって構成されるソースフォロア回路が動作状態となる。このとき、信号res_1/3/4/6/7/9/10/12はハイレベルになっており、1/3/4/6/7/9/10/12行目の画素205では、リセットスイッチ304がオンになり、FD部302がリセットされる。
次に、時刻ta2では、垂直走査回路203は、信号res_1/3/4/6/7/9/10/12をローレベルにネゲートする。1/3/4/6/7/9/10/12行目の画素205では、リセットスイッチ304がオフになり、FD部302のリセットが解除される。1、3行目の画素205は、列出力線206aに対して、FD部302のリセット解除に基づくN信号を出力し、N信号が混合される。4、6行目の画素205は、列出力線206bに対して、FD部302のリセット解除に基づくN信号を出力し、N信号が混合される。7、9行目の画素205は、列出力線206cに対して、FD部302のリセット解除に基づくN信号を出力し、N信号が混合される。10、12行目の画素205は、列出力線206dに対して、FD部302のリセット解除に基づくN信号を出力し、N信号が混合される。
次に、時刻ta3では、AD変換器2401aは、TG2407aの制御により、列出力線206aのN信号をアナログからデジタルに変換する。AD変換器2401bは、TG2407bの制御により、列出力線206bのN信号をアナログからデジタルに変換する。AD変換器2401cは、TG2407aの制御により、列出力線206cのN信号をアナログからデジタルに変換する。AD変換器2401dは、TG2407bの制御により、列出力線206dのN信号をアナログからデジタルに変換する。時刻ta4では、AD変換器2401a~2401dは、それぞれ、アナログデジタル変換された第1のN信号レベルを保持する。
次に、時刻ta5では、AD変換器2401aは、TG2407aの制御により、列出力線206aのN信号をアナログからデジタルに変換する。AD変換器2401bは、TG2407bの制御により、列出力線206bのN信号をアナログからデジタルに変換する。AD変換器2401cは、TG2407aの制御により、列出力線206cのN信号をアナログからデジタルに変換する。AD変換器2401dは、TG2407bの制御により、列出力線206dのN信号をアナログからデジタルに変換する。時刻ta6では、AD変換器2401a~2401dは、それぞれ、アナログデジタル変換された第2のN信号レベルを保持する。
次に、時刻ta7~ta8では、TG2407aおよび2407bは、書き込み信号memwrをハイレベルにする。メモリ2404aは、書き込み信号memwrがハイレベルになると、AD変換器2401aおよび2401cに保持される第2のN信号レベルから第1のN信号レベルを減算した基準信号を格納する。メモリ2404bは、書き込み信号memwrがハイレベルになると、AD変換器2401bおよび2401dに保持される第2のN信号レベルから第1のN信号レベルを減算した基準信号を格納する。基準信号は、第2のN信号レベルと第1のN信号レベルとの差である。
次に、時刻ta9では、垂直走査回路203は、信号res_1/3/4/6/7/9/10/12をハイレベルにする。同時に、メモリ2404aは、水平走査回路202aの制御により、格納している基準信号を、出力部2405aおよび2406aを介して、順に出力する。メモリ2404bは、水平走査回路202bの制御により、格納している基準信号を、出力部2405bおよび2406bを介して、順に出力する。
時刻ta10では、垂直走査回路203は、信号sel_1/3/4/6/7/9/10/12をローレベルにネゲートする。時刻ta11では、メモリ2404aおよび2404bは、すべての基準信号の出力を終了する。
撮像素子101は、前述した時刻ta1~時刻ta11の動作を、次の12行分(13行目~24行目)の画素205についても行い、以降、m行まで12行単位で同様に繰り返す。補正値生成部2501は、撮像素子101が出力する基準信号を基に動画像用の補正値を生成し、補正値保持部2502は、その補正値を保持する。
図26に戻り、次に、ステップS2602では、撮像素子101は、フレーム毎に、リセットスイッチ304により、動画像用の撮像素子101の画素205のリセットを行う。ステップS2602での撮像素子101の動作について、図27を用いて説明する。図27に示す期間T1内の時刻T1bでは、垂直走査回路203は、リセットスイッチ304により、動画像用の撮像素子101の画素205のリセット動作を12行単位で順次行う。
次に、ステップS2603では、撮像素子101は、フレーム毎に、動画像の画素205の画像信号の読み出しを行う。ステップS2603での撮像素子101の動作について、図28(b)を用いて説明する。図28(b)に示した時刻T2aは、図27に示した期間T2内の時刻T2aと同じである。図28(b)に示す時刻tb1では、垂直走査回路203は、信号sel_1/3/4/6/7/9/10/12をハイレベルにする。すると、1/3/4/6/7/9/10/12行目の画素205の画素選択スイッチ305がオンする。これにより、増幅MOSトランジスタ303と電流源2402a~2402dによって構成されるソースフォロア回路が動作状態となる。このとき、信号res_1/3/4/6/7/9/10/12はハイレベルになっており、1/3/4/6/7/9/10/12行目の画素205では、リセットスイッチ304がオンになり、FD部302がリセットされる。
次に、時刻tb2では、垂直走査回路203は、信号res_1/3/4/6/7/9/10/12をローレベルにネゲートする。1/3/4/6/7/9/10/12行目の画素205では、リセットスイッチ304がオフになり、FD部302のリセットが解除される。1、3行目の画素205は、列出力線206aに対して、FD部302のリセット解除に基づくN信号を出力し、N信号が混合される。4、6行目の画素205は、列出力線206bに対して、FD部302のリセット解除に基づくN信号を出力し、N信号が混合される。7、9行目の画素205は、列出力線206cに対して、FD部302のリセット解除に基づくN信号を出力し、N信号が混合される。10、12行目の画素205は、列出力線206dに対して、FD部302のリセット解除に基づくN信号を出力し、N信号が混合される。
次に、時刻tb3では、AD変換器2401aは、TG2407aの制御により、列出力線206aのN信号をアナログからデジタルに変換する。AD変換器2401bは、TG2407bの制御により、列出力線206bのN信号をアナログからデジタルに変換する。AD変換器2401cは、TG2407aの制御により、列出力線206cのN信号をアナログからデジタルに変換する。AD変換器2401dは、TG2407bの制御により、列出力線206dのN信号をアナログからデジタルに変換する。時刻tb4では、AD変換器2401a~2401dは、それぞれ、アナログデジタル変換されたN信号レベルを保持する。
次に、時刻tb5では、垂直走査回路203は、信号tx_1/3/4/6/7/9/10/12をハイレベルにする。すると、1/3/4/6/7/9/10/12行目の画素205では、転送ゲート301は、PD300により変換された電荷をFD部302に転送する。1、3行目の画素205は、列出力線206aに対して、PD300により変換された電荷量に基づくS信号を出力し、S信号が混合される。4、6行目の画素205は、列出力線206bに対して、PD300により変換された電荷量に基づくS信号を出力し、S信号が混合される。7、9行目の画素205は、列出力線206cに対して、PD300により変換された電荷量に基づくS信号を出力し、S信号が混合される。10、12行目の画素205は、列出力線206dに対して、PD300により変換された電荷量に基づくS信号を出力し、S信号が混合される。
次に、時刻tb6では、AD変換器2401aは、TG2407aの制御により、列出力線206aのS信号をアナログからデジタルに変換する。AD変換器2401bは、TG2407bの制御により、列出力線206bのS信号をアナログからデジタルに変換する。AD変換器2401cは、TG2407aの制御により、列出力線206cのS信号をアナログからデジタルに変換する。AD変換器2401dは、TG2407bの制御により、列出力線206dのS信号をアナログからデジタルに変換する。時刻tb7では、AD変換器2401a~2401dは、それぞれ、アナログデジタル変換されたS信号レベルを保持する。
次に、時刻tb8では、垂直走査回路203は、信号tx_1/3/4/6/7/9/10/12をローレベルにネゲートする。
次に、時刻tb9~tb10では、TG2407aおよび2407bは、書き込み信号memwrをハイレベルにする。メモリ2404aは、書き込み信号memwrがハイレベルになると、AD変換器2401aおよび2401cに保持されるS信号レベルからN信号レベルを減算した画像信号を格納する。メモリ2404bは、書き込み信号memwrがハイレベルになると、AD変換器2401bおよび2401dに保持されるS信号レベルからN信号レベルを減算した画像信号を格納する。画像信号は、S信号レベルとN信号レベルとの差である。
次に、時刻tb11では、垂直走査回路203は、信号res_1/3/4/6/7/9/10/12をハイレベルにする。同時に、メモリ2404aは、水平走査回路202aの制御により、格納している画像信号を、出力部2405aおよび2406aを介して、順に出力する。メモリ2404bは、水平走査回路202bの制御により、格納している画像信号を、出力部2405bおよび2406bを介して、順に出力する。
時刻ta12では、垂直走査回路203は、信号sel_1/3/4/6/7/9/10/12をローレベルにネゲートする。時刻ta13では、メモリ2404aおよび2404bは、すべての画像信号の出力を終了する。
撮像素子101は、前述した時刻tb1~時刻ta13の動作を、次の12行分(13行目~24行目)の画素205についても行い、以降、m行まで12行単位で同様に繰り返す。
図26に戻り、次に、ステップS2604では、補正回路2500は、画像データの補正を行う。AFE102は、撮像素子101が出力する画像信号を基に画像データを生成する。CPU108は、AFE102により生成された画像データをRAM111に書き込み、RAM111に書き込んだ画像データを上の行から順次、画像処理部113に出力する。補正部2503は、補正値保持部2502に保持された動画像用の補正値を使用して、入力された画像データを行毎に補正する。
次に、ステップS2605では、CPU108は、操作部110の静止画像撮影スイッチが押下されたか否かを判定する。CPU108は、静止画像撮影スイッチが押下されていない場合には、ステップS2613に進み、静止画像撮影スイッチが押下された場合には、ステップS2606に進む。
ステップS2613では、CPU108は、操作部110の動画像撮影スイッチが押下されているか否かを判定する。CPU108は、動画像撮影スイッチが押下されている場合には、撮影処理を終了し、動画像撮影スイッチが押下されていない場合には、ステップS2602に戻る。
図27には、ステップS2613からステップS2601に戻る例を示す。なお、図27では、撮像装置100は、ステップS2601で再び動画像用の補正値を取得しない例を示したが、再び動画像用の補正値を取得してもよい。図27の期間T3内の時刻T3aでは、垂直走査回路203は、リセットスイッチ304により、動画像用の撮像素子101の画素205のリセット動作を12行単位で順次行う。期間T4内の時刻T4aでは、撮像素子101は、動画像の画像信号の読み出しを開始する。
ステップS2606では、CPU108は、静止画像モードの設定を行い、静止画像用の読み出し設定を行う。具体的には、CPU108は、撮像素子101に対して、静止画像モードで駆動するための設定を行う。 図27の時刻T4bでは、静止画像撮影スイッチが押下され、CPU108は、ステップS2606に進む。
次に、ステップS2607では、補正値生成部2501は、静止画像モードの開始時に、撮像素子101から読み出された基準信号を基に、静止画像用の補正値を生成する。補正値保持部2502は、その補正値を保持する。ステップS2607での静止画像用の補正値生成動作について、図27を用いて説明する。図27に示す期間T5内の時刻T5aでは、撮像素子101は、静止画像用の画素205の4行単位の基準信号の読み出しを開始する。時刻T5aからは、撮像素子101は、1~4行目を読み出し、5~8行目を読み出し、9~12行目を読み出し、13~16行目を読み出し、17~20行目を読み出し、21~24行目を読み出し、同様に、最終行まで4行単位で読み出す。静止画像用の基準信号の読み出しについて、パルスの行数や1水平期間の長さは異なるものの、1水平期間の動作は図28(a)と同様である。補正値生成部2501は、撮像素子101から読み出された基準信号を基に、静止画像用の補正値を生成する。補正値保持部2502は、その補正値を保持する。
次に、ステップS2608では、撮像素子101は、リセットスイッチ304により、静止画像用の撮像素子101の画素205のリセットを行う。ステップS2608での撮像素子101の動作について、図27を用いて説明する。図27に示す期間T5内の時刻T5bにて、垂直走査回路203は、リセットスイッチ304により、撮像素子101の全行の画素205のリセット動作を4行単位で順次行う。
次に、ステップS2609では、撮像素子101は、静止画像の画素205の画像信号の読み出しを行う。ステップS2608での撮像素子101の動作について、図27を用いて説明する。図27に示す期間T6内の時刻T6aでは、撮像素子101は、時刻T5aと同様に、静止画像用の画素205の4行単位の画像信号の読み出しを開始する。撮像素子101は、垂直方向に加算せずに信号を読み出してもよいし、垂直方向に加算してもよいし、垂直間引きであってもよい。静止画像用の画像信号の読み出しについて、パルスの行数や1水平期間の長さは異なるものの、1水平期間の動作は図28(b)と同様である。AFE102は、撮像素子101が出力する画像信号を基に画像データを生成する。CPU108は、AFE102により生成された画像データをRAM111に書き込む。
次に、ステップS2610では、補正回路2500は、画像データの補正を行う。CPU108は、RAM111に書き込まれた画像データを上の行から順次、画像処理部113に出力する。補正部2503は、補正値保持部2502に保持された静止画像用の補正値を使用して、入力された画像データを行毎に補正する。
次に、ステップS2611では、CPU108は、操作部110の静止画像撮影スイッチが押下されたか否かを判定する。CPU108は、静止画像撮影スイッチが押下されていない場合には、ステップS2612に進み、静止画像撮影スイッチが押下された場合には、ステップS2608に戻る。
ステップS2612では、CPU108は、動画像撮影スイッチが押下されたか否かを判定する。CPU108は、動画像撮影スイッチが押下された場合には、撮影を終了し、動画像撮影スイッチが押下されていない場合には、ステップS2600に戻る。
図27には、ステップS2612からステップS2600に戻る例を示す。図27の期間T7内の時刻T7aでは、補正値生成部2501は、撮像素子101から読み出された基準信号を基に動画像用の補正値を生成し、補正値保持部2502は、その補正値を保持する。期間T7内の時刻T7bでは、撮像素子101は、リセットスイッチ304により、動画像用の撮像素子101の画素205のリセットを12行単位で順次行う。期間T8内の時刻T8aでは、CPU108は、動画像用の撮像素子101の読み出しを開始する。期間T9内の時刻T9aでは、撮像素子101は、リセットスイッチ304により、動画像用の撮像素子101の画素205のリセットを12行単位で順次行う。期間T10内の時刻T10aでは、CPU108は、動画像用の撮像素子101の読み出しを開始する。
ステップS2611において、CPU108は、操作部110の静止画像撮影スイッチが押下された場合には、ステップS2607以降の処理を行い、再び静止画像の撮影を行う。
以上のように、撮像素子101は、図27に示すように、動画像モードで読み出す画素205の行と、静止画像モードで読み出す画素205の行とが異なる。また、撮像素子101は、図27に示すように、動画像モードで同時に読み出す画素205の行数と、静止画像モードで同時に読み出す画素205の行数とが異なる。また、撮像素子101は、図27に示すように、動画像モードで各行の画像信号を読み出す間隔(水平同期信号の間隔)と、静止画像モードで各行の画像信号を読み出す間隔(水平同期信号信号の間隔)とが異なる。
本実施形態によれば、撮像装置100は、動画像用と静止画像用の行毎の補正値を、動画像と静止画像の読み出し前に生成することができる。また、基準信号の読み出し用に専用の画素を設ける必要がなく、動画像や静止画像で使用する画素を用いて基準信号を読み出すことができる。また、撮像装置100は、出荷前にダークシェーディングの補正値を記憶させておかずに、撮像素子101のダークシェーディングを適切にリアルタイムで補正することができる。
また、図27の期間T3と期間T9において、撮像素子101の読み出しが行われていない。そのため、電流源2402a~2404d、AD変換器2401a~2401d、メモリ2404a,2404b、水平走査回路202a,202b、出力部2405a,2406a,2405b,2406bの省電力制御を行うことができる。撮像素子101は、画素205のリセットを行い、画素205の読み出しを行っていない期間T3およびT9では、省電力制御を行う。
(第6の実施形態)
本発明の第6の実施形態について、第5の実施形態との差異を説明する。本実施形態の撮像装置100の構成は、図1と同様である。本実施形態の撮像素子101の構成は、図24と同様であり、本実施形態の画素205の構成は図3と同様である。本実施形態の補正回路2500の構成は、図25と同様である。本実施形態の撮像装置100の撮影動作は、図26と同様である。
図29は、本実施形態による撮像装置100の撮影動作を説明するためのタイミングチャートである。複数の画素205は、第1の領域の画素205と、第2の領域の画素205に分割される。第1の領域は、1~24行目の画素205の領域であり、第2の領域は、25~m行目の画素205の領域である。第1の領域は、遮光されている画素205の領域、またはPD300を有さない画素205の領域である。第2の領域は、遮光されていないPD300を有する画素205の領域である。
まず、時刻T0bでは、CPU108は、動画像の撮影処理を開始する。次に、期間T11内の時刻T11aでは、撮像素子101は、第1の領域の動画像用の基準信号の読み出しを開始する。時刻T11aでは、撮像素子101は、1/3/4/6/7/9/10/12行目の第1の領域の画素205の基準信号の読み出しと、13/15/16/18/19/21/22/24行目の第1の領域の画素205の基準信号の読み出しを繰り返し行う。なお、撮像素子101は、上記の繰り返しを行わなくてもよい。時刻T11aからの1水平期間の処理は、図28(a)の処理でもよいし、図28(b)の処理でもよい。補正値生成部2501は、撮像素子101が出力する第1の領域の基準信号を基に動画像用の補正値を生成する。補正値保持部2502は、その補正値を保持する。
次に、期間T11内のT11bでは、撮像素子101は、リセットスイッチ304により、動画像用の撮像素子101の第2の領域の画素205のリセットを12行単位で順次行う。次に、期間T12内のT12aでは、撮像素子101は、第2の領域の動画像の画像信号の読み出しを開始する。この読み出しは、図28(b)と同様の処理である。AFE102は、撮像素子101により生成された画像信号を基に画像データを生成する。補正部2503は、補正値保持部2502に保持された動画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
次に、期間T13内のT13aでは、撮像素子101は、時刻T11bと同様に、動画像用の撮像素子101の第2の領域の画素205のリセットを開始する。次に、期間T14内のT14aでは、撮像素子101は、時刻T12aと同様に、第2の領域の動画像の画像信号の読み出しを開始する。上記と同様に、補正部2503は、補正値保持部2502に保持された動画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
次に、期間T14内のT14bでは、静止画像撮影スイッチが押下される。次に、期間T15内の時刻T15aでは、撮像素子101は、静止画像用の第1の領域の画素205の4行単位の基準信号の読み出しを開始する。時刻T15aからは、撮像素子101は、1~4行目の読み出しと、5~8行目の読み出しと、9~12行目の読み出しと、13~16行目の読み出しと、17~20行目の読み出しと、21~24行目の読み出しを繰り返す。なお、撮像素子101は、上記の繰り返しを行わなくてもよい。時刻T15aからの1水平期間の処理は、図28(a)の処理であっても図28(b)の処理であってもよい。補正値生成部2501は、撮像素子101が出力する基準信号を基に静止画像用の補正値を生成する。補正値保持部2502は、その補正値を保持する。
次に、期間T15内のT15bでは、撮像素子101は、リセットスイッチ304により、静止画像用の撮像素子101の第2の領域の画素205のリセットを4行単位で順次行う。次に、期間T16内のT16aでは、撮像素子101は、静止画像用の第2の領域の画素205の4行単位の画像信号の読み出しを開始する。撮像素子101は、25~28行目を読み出し、29~32行目を読み出し、33~36行目を読み出し、37~40行目を読み出し、同様に、最終行まで4行単位で読み出す。静止画像用の画像信号の読み出しについて、パルスの行数や1水平期間の長さは異なるものの、1水平期間の動作は図28(b)と同様である。AFE102は、撮像素子101が出力する画像信号を基に画像データを生成する。上記と同様に、補正部2503は、補正値保持部2502に保持された静止画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
次に、期間T17内の時刻T17aでは、撮像素子101は、時刻T11aと同様に、動画像用の基準信号の読み出しを開始する。補正値生成部2501は、撮像素子101が出力する基準信号を基に動画像用の補正値を生成する。補正値保持部2502は、その補正値を保持する。
次に、期間T17内の時刻T17bでは、撮像素子101は、リセットスイッチ304により、動画像用の撮像素子101の第2の領域の画素205のリセットを12行単位で順次行う。次に、期間T18内の時刻T18aでは、撮像素子101は、時刻T12aと同様に、第2の領域の動画像の画像信号の読み出しを開始する。上記と同様に、補正部2503は、補正値保持部2502に保持された動画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
次に、期間T19内のT19aでは、撮像素子101は、時刻T13aと同様に、動画像用の撮像素子101の第2の領域の画素205のリセットを開始する。次に、期間T20内のT20aでは、撮像素子101は、時刻T14aと同様に、第2の領域の動画像の画像信号の読み出しを開始する。上記と同様に、補正部2503は、補正値保持部2502に保持された動画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
本実施形態によれば、第5の実施形態と同様に、撮像装置100は、動画像用と静止画像用の行毎の補正値を、動画像と静止画像の読み出し前に生成することができる。また、本実施形態によれば、第1の領域は、PDがない画素、またはPDはあるが遮光されている画素の領域であるので、正確な基準信号を得ることができる。
また、図29の期間T13と期間T19において、撮像素子101の読み出しが行われていない。そのため、電流源2402a~2404d、AD変換器2401a~2401d、メモリ2404a,2404b、水平走査回路202a,202b、出力部2405a,2406a,2405b,2406bの省電力制御を行うことができる。
(第7の実施形態)
本発明の第7の実施形態について、第5の実施形態との差異を説明する。本実施形態の撮像装置100の構成は、図1と同様である。本実施形態の撮像素子101の構成は、図24と同様である。ただし、AD変換器2401a~2401dは、基準信号の読み出しの際には、列出力線206a~206dの信号ではなく、クリップ回路2403a~2403dの信号を入力する。
本実施形態の画素205の構成は、図3と同様である。本実施形態の補正回路2500の構成は、図25と同様である。本実施形態の撮像装置100の撮影動作は、図26と同様である。
図30は、本実施形態による撮像装置100の撮影動作を説明するためのタイミングチャートである。まず、時刻T0cでは、CPU108は、動画像の撮影処理を開始する。
次に、期間T21内の時刻T21aでは、撮像素子101は、動画像用の基準信号の読み出しを開始する。図30における時刻T21aからの1水平期間の処理を図31に示す。なお、図31から始まる1水平期間において、AD変換器2401a~2401dは、列出力線206a~206dの信号ではなく、クリップ回路2403a~2403dの信号を入力する。
図31に示した時刻T21aは、図30に示した時刻T21aと同じである。時刻T21aから始まる1水平期間では、垂直走査回路203は、信号sel、res、txをローレベルにする。なお、信号sel,res,txをローレベルにする例を示したが、図28(a)に示した動作を行ってもよいし、図28(b)に示した動作を行ってもよい。
次に、時刻tc1では、各列のクリップ回路2403a~2403dは、各列の第1のクリップレベル(第1の基準レベル)を各列のAD変換器2401a~2401dに出力する。各列のAD変換器2401aおよび2401cは、TG2407aの制御により、各列のクリップ回路2403aおよび2403cから入力した各列の第1のクリップレベルをアナログからデジタルに変換する。各列のAD変換器2401bおよび2401dは、TG2407bの制御により、各列のクリップ回路2403bおよび2403dから入力した各列の第1のクリップレベルをアナログからデジタルに変換する。時刻tc2では、各列のAD変換器2401a~2401dは、それぞれ、アナログデジタル変換された各列の第1のクリップレベルを保持する。
次に、時刻tc3では、各列のクリップ回路2403a~2403dは、各列の第2のクリップレベル(第2の基準レベル)を各列のAD変換器2401a~2401dに出力する。各列のAD変換器2401aおよび2401cは、TG2407aの制御により、各列のクリップ回路2403aおよび2403cから入力した各列の第2のクリップレベルをアナログからデジタルに変換する。各列のAD変換器2401bおよび2401dは、TG2407bの制御により、各列のクリップ回路2403bおよび2403dから入力した各列の第2のクリップレベルをアナログからデジタルに変換する。時刻tc4では、各列のAD変換器2401a~2401dは、それぞれ、アナログデジタル変換された各列の第2のクリップレベルを保持する。
次に、時刻tc5~tc6では、TG2407aおよび2407bは、書き込み信号memwrをハイレベルにする。メモリ2404aは、書き込み信号memwrがハイレベルになると、各列のAD変換器2401aおよび2401cに保持される各列の第2のクリップレベルから各列の第1のクリップレベルを減算した基準信号を格納する。メモリ2404bは、書き込み信号memwrがハイレベルになると、各列のAD変換器2401bおよび2401dに保持される各列の第2のクリップレベルから各列の第1のクリップレベルを減算した基準信号を格納する。基準信号は、各列の第2のクリップレベルと各列の第1のクリップレベルとの差である。
次に、時刻tc7~tc8では、メモリ2404aは、水平走査回路202aの制御により、格納している基準信号を、出力部2405aおよび2406aを介して、順に出力する。メモリ2404bは、水平走査回路202bの制御により、格納している基準信号を、出力部2405bおよび2406bを介して、順に出力する。補正値生成部2501は、撮像素子101が出力する基準信号を基に動画像用の補正値を生成し、補正値保持部2502は、その補正値を保持する。
図30に戻り、期間T21内のT21bでは、垂直走査回路203は、リセットスイッチ304により、動画像用の撮像素子101の画素205のリセット動作を12行単位で順次行う。次に、期間T22内のT22aでは、撮像素子101は、図27の時刻T2aと同様に、動画像用の画像信号の読み出しを開始する。上記と同様に、補正部2503は、補正値保持部2502に保持された動画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
次に、期間T23内のT23aでは、垂直走査回路203は、リセットスイッチ304により、動画像用の撮像素子101の画素205のリセットを12行単位で順次行う。次に、期間T24内のT24aでは、撮像素子101は、時刻T22aと同様に、動画像用の画像信号の読み出しを開始する。上記と同様に、補正部2503は、補正値保持部2502に保持された動画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
次に、期間T24内のT24bでは、静止画像撮影スイッチが押下される。次に、期間T25内の時刻T25aでは、撮像素子101は、時刻T21aと同様に、クリップ回路2403a~2403dを用いて、静止画像用の基準信号の読み出しを開始する。図31において、各列のクリップ回路2403a~2403dは、時刻tc1では、各列の第3のクリップレベル(第3の基準レベル)を出力し、時刻tc3では、各列の第4のクリップレベル(第4の基準レベル)を出力する。補正値生成部2501は、撮像素子101が出力する基準信号を基に静止画像用の補正値を生成し、補正値保持部2502は、その補正値を保持する。
次に、期間T25内のT25bでは、垂直走査回路203は、リセットスイッチ304により、静止画像用の撮像素子101の画素205のリセットを4行単位で順次行う。次に、期間T26内のT26aでは、撮像素子101は、図27の時刻T6aと同様に、静止画像用の画素205の4行単位の画像信号の読み出しを開始する。上記と同様に、補正部2503は、補正値保持部2502に保持された静止画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
次に、期間T27内の時刻T27aでは、撮像素子101は、時刻T21aと同様に、クリップ回路2403a~2403dを用いて、動画像用の基準信号の読み出しを開始する。補正値生成部2501は、撮像素子101が出力する基準信号を基に動画像用の補正値を生成し、補正値保持部2502は、その補正値を保持する。
次に、期間T27内の時刻T27bでは、垂直走査回路203は、リセットスイッチ304により、動画像用の撮像素子101の画素205のリセットを12行単位で順次行う。次に、期間T28内の時刻T28aでは、撮像素子101は、時刻T22aと同様に、動画像用の画像信号の読み出しを開始する。上記と同様に、補正部2503は、補正値保持部2502に保持された動画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
次に、期間T29内のT29aでは、垂直走査回路203は、リセットスイッチ304により、動画像用の撮像素子101の画素205のリセットを12行単位で順次行う。次に、期間T30内のT30aでは、撮像素子101は、時刻T28aと同様に、動画像用の画像信号の読み出しを開始する。上記と同様に、補正部2503は、補正値保持部2502に保持された動画像用の補正値を使用して、AFE102により生成された画像データを行毎に補正する。
本実施形態によれば、第5の実施形態と同様に、撮像装置100は、動画像用と静止画像用の行毎の補正値を、動画像と静止画像の読み出し前に生成することができる。また、本実施形態によれば、基準信号の読み出しの際に、電流源2402a~2402dの省電力化を行うことができる。
また、図30の期間T23と期間T29において、撮像素子101の読み出しが行われていない。そのため、電流源2402a~2404d、AD変換器2401a~2401d、メモリ2404a,2404b、水平走査回路202a,202b、出力部2405a,2406a,2405b,2406bの省電力制御を行うことができる。
また、第5~第7の実施形態において、撮像装置100は、撮像素子101が形成される基板と、補正値生成部2501と補正部2503が形成される基板とが、独立した基板であってもよいし、積層構造であってもよい。
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。撮像装置100は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ、車載カメラ等に適用可能である。