JP7286028B2 - 集積化ゲート転流型サイリスタ（ｉｇｃｔ） - Google Patents

集積化ゲート転流型サイリスタ（ｉｇｃｔ） Download PDF

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Description

技術分野
本発明は、パワー半導体デバイスの分野に関する。特に、集積化ゲート転流型サイリスタ（ＩＧＣＴ）及び集積化ゲート転流型サイリスタ（ＩＧＣＴ）の製造方法に関する。
背景
集積化ゲート転流型サイリスタ（ＩＧＣＴ）は、サイリスタに似た導通、トランジスタに似たターンオフ、及び封止されたプレスパック設計により、多くの高電力用途に最適な装置として確立されている。
従来技術の集積化ゲート転流型サイリスタ（ＩＧＣＴ）構造は、図１に示されている。デバイス１は、第１主面２、例えばカソード面、及び、第１主面１とは反対側に位置している第２主面３、例えばアノード面を備える。それは、例えば異なる導電型の層を含む４層ｐｎｐｎ構造として構成されていてもよい。サイリスタの内部構造を規定する上記４層構造は、ゲート電極８を用いてターンオフされ得る。上記層は、第１主面２上のカソード電極９と、第２主面３上のアノード電極１０との間に以下のような順序で配置される：
・ｎドープされているカソード層４であって、中央領域が側縁部によって取り囲まれており、そのカソード層がカソード電極９に直接的に電気的接触しているカソード層４、
・ｐドープされたベース層５、
・（ｎ－）ドープされているドリフト層６であって、カソード層４よりも低いドーピング濃度を有しているドリフト層６、
・ｎドープされているバッファ層１３であって、ドリフト層６より高いドーピング濃度を有しているバッファ層１３、
・ｐドープされているアノード層７であって、アノード電極１０に電気的に接触しているアノード層７。
ゲート電極８は、第１主面２上においてカソード電極９の側方に配置され、ゲート電極８は、ベース層５と電気的に接触しているが、カソード電極９からは電気的に分離されている。
ターンオフの間、デバイスゲート電圧は負にバイアスされ、ほとんどのホールはゲート電極８に向かって引かれる。高電圧かつ高電流ターンオフスイッチングなどの高ストレスの間、デバイスはダイナミックアバランシェに入るが、その最大電界はカソード層４とベース層５との間の主なブロッキング接合部（blocking junction）の全体に沿って活性領域に一様に分布する。アバランシェにより生成されたホールは、（ｎ＋＋）カソード層４の直下に位置する領域を含むゲートターミナルに向かう経路をたどる。カソード層４の幅は、設計にもよるが、典型的には１００μｍよりも大きい。
ＥＰ２５１７２４９Ａ１は、カソード層の側縁とベース層との間の接合部における抵抗が低減されておりかつゲート電極から分離された低抵抗層を提供することによって、安全動作領域性能を向上させるためにターンオフ中のラッチアップ電流が高い集積化ゲート転流型電力サイリスタを開示している。
ＵＳ２０１８／０２０４９１３Ａ１は、カソード領域の側方に配置されベース層によってカソード領域から分離されたゲート電極をそれぞれ含む複数のゲート転流サイリスタセルを備える、平坦なゲート転流型サイリスタを開示している。ＩＧＣＴセルは、デバイスの中心周りに同心円状に配置されている。
ＪＰＨ０１－１０９８０７４Ａはゲート・ターンオフ・サイリスタ（ＧＴＯ）を開示しており、段差が設けられたＰａ層上に形成される分割エミッタ及びゲート電極２、並びにカソード電極を有する。さらに、ＰＢ層上にゲート電極を形成しかつＮ0層上にカソード電極を形成するために、絶縁膜４上に形成された窓明けが開示されている。ＳｉＯ2膜は、塗布被膜を形成するために窓明けが形成される部分に適用される。カソード電極板は、カソード電極上に配置され、圧接構造型のＧＴＯが完成する。前述のような構造を有するＧＴＯでは、カソード電極が不良の分割エミッタに対しても形成され、このカソード電極はカソード電極板とも接触するが、絶縁膜がソード電極（sword electrode）の直下に存在する。
一般的に、ＩＧＣＴデバイスは、デバイス面積が増加するとゲート回路における不可避的な全体の増加によりデバイス面積と最大制御可能電流との間に、線形関係を示さない。一般的な近似では、制御可能な電流はデバイスの直径またはデバイス面積の平方根に比例する。非常に大きなデバイス（直径が７０ｍｍを超える）の場合、この影響が動作を制限する可能性がある。他のほとんどのパラメータはデバイスの面積に比例して変化するためである。例えば、オン状態の損失及び熱抵抗は、いずれもデバイスの面積に比例して縮小し、電流の直線的な増加を促進する。
ＩＧＣＴセグメントのレイアウト設計が図２に示される。ゲートコンタクト（図示せず）はリング１０の外側に配置される。例えば葉巻形状であるＧＣＴセグメントのカソード電極は、同心円状に隣り合って配置され、ゲートメタライゼーションはセグメント間に分配される。この文脈において例示的に言及された葉巻形状は、円筒の２つの端面のそれぞれに先細りの端部片（tapered end pieces）を有する円筒形状であってもよい。
ＧＣＴセグメントはＩＧＣＴのサイリスタ部を表し、従ってそれは例えば図１に示されるＩＧＣＴに例示され、例えばｎ＋型である第１導電型のカソード領域（４）、例えばｐ型である第２導電型のベース層（５）、例えばｎ－型である第１導電型のドリフト層（６）、及び例えばｐ＋型である第２導電型のアノード層（７）を備えるｎｐｎｐ縦型構造を有する。上記セグメントは、例えばｐベース（p-base）であるサイリスタのベースに接続されたゲートメタルで囲まれており、ゲートメタルは、例えばｎ＋ドープされたカソードから、そうしなければ電子の放出を引き起こすであろう全電流のすべてをゲートが収集すると安全にオフになる。セグメントからゲートへの電流の経路を切り替えるために必要な時間は、セグメント電流、ゲート電圧、およびゲート回路インピーダンスに依存する。すでに述べたように、インピーダンスはレイアウトによってＧＣＴウエハ上で変化する。したがって、低インピーダンスのセグメント、例えばゲートコンタクトに近いセグメントは、ゲートコンタクトから遠く大きなインピーダンスを介して接続されているセグメントよりも速くオフになる。
このミスマッチは、デバイスのサイズが大きくなるにつれて大きくなり、大きなウエハの場合、制御可能な電流はどの程度の電力が変換され得るのかを制限するパラメータになる可能性がある。
デバイス面積に対するセグメント面積の比率は、「セグメント密度」と呼ばれる。デバイスの一部のみを観察すると、セグメント密度はより小さな部分のそれとしての定義も有している。したがって、セグメント密度は、デバイス表面上の位置の関数と見なすことができ、以下ではローカルセグメント密度と呼ぶ。
多くの電気的および物理的態様は、セグメント密度を最大化することによって恩恵を受ける。例えばウエハと、その隣り合う接点、例えばモリブデンディスク、との間の熱伝達のような態様である。
より低いオン電圧とより低い熱インピーダンスの重要性は、トリビアルである。これに対して、大きな接触力の重要性はそうではない。接触力を増大させると、乾燥界面の加圧接触方式において熱的および電気的インピーダンスが改善する（低下する）。さらに、システムは、長時間の稼働で潜在的な信頼性への脅威となるモーフィング接触面（腐食、摩耗、フレッチングなど）の影響を受けにくくなる。接触力の上限は、システム内の材料の降伏強度によって与えられる。接触力は、支持接触面積（supporting contact area）が最小であるカソードセグメントで、最大圧縮張力を引き起こす。歩留まりしきい値を超えると、セグメントメタライゼーションがクリープを起こし、デバイスが故障する可能性がある。銅の磁極片は柔らかいため、デバイス表面全体でローカルセグメント密度を一定に保つことが望ましい。したがって、最大化されたセグメント密度から利益を得ることに加えて、接触力には合理的で一定のローカルセグメント密度が必要である。同じ論理が、いくらか変わっているが、熱インピーダンスにも当てはまる。ローカルセグメント密度がデバイス表面で変化すると、局所的な熱インピーダンスも変化する。電力損失・散逸（power loss dissipation）がセグメント密度とは無関係であると仮定すると、変化するローカルセグメント密度は、ローカルセグメント密度が低い領域へのホットスポットの形成を促進する。このため、冷却も、デバイス全体でほぼ均一なローカルセグメント密度の恩恵を受ける。セグメント密度を上げると、セグメント間のゲートメタライゼーションに使用できる領域が減少する。ゲートメタライゼーションのための領域が小さくなると、ゲート回路のインピーダンスが増加し、最終的には電流制御性が低下するか、ゲートメタルの直接的な熱過負荷さえ引き起こす。これは、設計により最大化されたセグメント密度の欠点である。
発明を実施するための形態
以上に説明したように、セグメント密度は明らかにされたエンティティ間のトレードオフとなる。したがって、本発明の目的は、アプリケーションに最適化されたセグメントレイアウトを提供することにある。
この課題は、請求項１の半導体装置によって解決される。
集積化ゲート転流型サイリスタ（ＩＧＣＴ）は、第１主面と第１主面とは反対側の第２主面とを有する半導体ウエハ基板と、複数の第１型サイリスタセル及び第２型サイリスタセルとを備え、複数の第１型サイリスタセル及び第２型サイリスタセルの各々は、第１主面から第２主面に順に、（ａ）第１導電型のカソード領域、（ｂ）第１導電型とは異なる第２導電型のベース層、ここでカソード領域はベース層においてウェルとして形成されてベース層とカソード領域との間に第１のｐｎ接合を形成し、（ｃ）ベース層と第２のｐｎ接合を形成する第１導電型のドリフト層、及び（ｄ）ドリフト層によってベース層から分離されている第２導電型のアノード層を備える。複数の第１型サイリスタセル及び第２型サイリスタセルは、カソード領域の側方に配置され、ベース層とオーミック接触を形成するゲート電極、第１主面上に配置されているカソード電極、ここで、複数の第１型サイリスタセルのカソード電極は、カソード領域とオーミック接触を形成し、複数の第２型サイリスタセルのカソード電極は、カソード領域から絶縁されており、及び第２主面上に配置されておりアノード層とオーミック接触を形成するアノード電極を備え、複数の第１型サイリスタセル及び第２型サイリスタセルのカソード電極はセグメント化された環状のレイアウトで配置されており、セグメント化された環状のレイアウトは、セグメント化された環状のレイアウトの中心から直径が増加する複数の同心セグメントリングを備え、複数の第１型サイリスタセル及び第２型サイリスタセルのカソード電極は半径方向に配向されてセグメントリング内に環状に配置され、１つのセグメントリング内の第１型サイリスタセル及び第２型サイリスタセルの全体量の第２型サイリスタセルの予め定められた比率が０％より大きく７５％以下である。
別の集積化ゲート転流型サイリスタ（ＩＧＣＴ）では、同心セグメントリングの上記予め定められた比率は、直径の増加に伴って減少する。
別の集積化ゲート転流型サイリスタ（ＩＧＣＴ）では、同心セグメントリングの上記予め定められた比率は、直径の増加に伴って単調に減少する。
別の集積化ゲート転流型サイリスタ（ＩＧＣＴ）では、セグメント化された環状のレイアウトは少なくとも３つの同心セグメントリングを含み、上記予め定められた比率は、同心セグメントリング各々について等しくなく、最も内側と最も外側の同心セグメントリングの間のどこかに最大値を形成する。
別の集積化ゲート転流型サイリスタ（ＩＧＣＴ）では、同心セグメントリングのそれぞれ内の予め定められた比率は、周方向に均等に分配される。
別の集積化ゲート転流型サイリスタ（ＩＧＣＴ）では、ゲートコンタクトは、同心セグメントリングの半径方向外側に配置される。
別の集積化ゲート転流型サイリスタ（ＩＧＣＴ）では、ゲートコンタクトは、同心セグメントリングの中心に配置される。
別の集積化ゲート転流型サイリスタ（ＩＧＣＴ）では、ゲートコンタクトが同心セグメントリングの半径方向外側に配置され、上記予め定められた比率は、直径が最大量まで大きくなるにつれて同心セグメントリングに対して増加し、その後直径が大きくなるにつれて同心セグメントリングに対して減少する。
別の実施形態では、複数の第１型サイリスタセル及び第２型サイリスタセルのカソード電極は、円筒の２つの側面のそれぞれに先細りの端部片（tapered end pieces）を有する円筒形状を有している。
集積化ゲート転流型サイリスタ（ＩＧＣＴ）を製造する方法は、第１主面を有するウエハを提供すること、ウエハの第１主面上にゲート誘電体を形成すること、複数のゲート電極とベース層とのオーミック接触を形成しかつ複数の第１型サイリスタのカソード電極とカソード領域とのオーミック接触を形成するためにゲート誘電体を構造化すること、を備え、ここで、ゲート誘電体を構造化するステップは、マスク層を提供するステップ、マスク層を構造化するステップ、およびゲート誘電体をエッチングするステップを含み、第２型サイリスタセルのカソード電極は、第２型サイリスタセルのカソード電極用のゲート誘電体をエッチングせずに残すことによって得られる。
図面の簡単な説明
本発明の実施形態の主題は、添付の図面を参照して、以下の詳細な説明でより詳細に説明される。
従来技術による集積化ゲート転流型サイリスタ（ＩＧＣＴ）を示す図である。 本発明の一実施形態によるＩＧＣＴセグメントレイアウト設計を示す図である。 本発明の一実施形態によるＩＧＣＴの活性セグメントを示す図である。 本発明の一実施形態によるＩＧＣＴの非活性セグメントを示す図である。
図面にて使用される参照記号は、本明細書の最後にある参照記号のリストに要約されている。記載された実施形態は、例であり、本発明を限定するものではない。本発明は、特許請求の範囲によってのみ定義される。
実施の形態及び実施例の詳細な説明
図１は、４層構造（ｐｎｐｎまたはｎｐｎｐ）を備えた集積化ゲート転流型サイリスタ１（ＩＧＣＴ）の形式のパワー半導体デバイスの例を示す。ＩＧＣＴ１は、第１主面２と、第１主面２の反対側の第２主面３とを有する半導体ウエハを備える。ＩＧＣＴ１は、複数のサイリスタセルを備える。複数のサイリスタセルは、第１型および第２型のサイリスタセルを含む。複数の第１型サイリスタセル及び第２型サイリスタセルの各々は、第１主面２から第２主面３に順に、第１導電型、例えばｎ＋型、のカソード領域４、第１導電型とは異なる第２導電型、例えばｐ型、のベース層５、カソード領域４はベース層５においてウェルとして形成されてベース層５とカソード領域４との間に第１のｐｎ接合を形成し、ベース層５と第２のｐｎ接合を形成する第１導電型、例えばｎ－型、のドリフト層６、及び、ドリフト層６によってベース層５から分離されている第２導電型、例えばｐ＋型、のアノード層７を備える。複数の第１型サイリスタセル及び第２型サイリスタセルの各々は、カソード領域４の側方に配置され、ベース層５とオーミック接触を形成するゲート電極８と、第１主面２上に配置されているカソード電極９，１４とを備える。複数の第１型サイリスタセルのカソード電極９は、カソード領域４とオーミック接触を形成し、複数の第２型サイリスタセルのカソード電極１４は、カソード領域４から絶縁されている。ゲートコンタクトは、ゲート電極８と電気的に接触することができる。集積化ゲート転流型サイリスタ１（ＩＧＣＴ）は、第２主面３上に配置されており、アノード層７とオーミック接触を形成するアノード電極１０をさらに備える。図２に示されるように、複数の第１型サイリスタセル及び第２型サイリスタセルのカソード電極９，１４は、セグメント化された環状のレイアウトで配置されており、上記セグメント化された環状のレイアウトは、上記セグメント化された環状のレイアウトの中心から直径が増加する複数の同心セグメントリング１１を備え、複数の第１型サイリスタセル及び第２型サイリスタセルのカソード電極９は、半径方向に配向されてセグメントリング１１内に環状に配置されている。一実施形態では、カソード電極９は、円筒の２つの側面のそれぞれに先細りの端部片（tapered end pieces）を有する円筒形状であってもよい。ｉ）セグメント密度を最大化してオン状態電圧および熱インピーダンスを低下させることと、ｉｉ）ゲートメタライゼーションのための領域が小さくなることによるゲート回路インピーダンスの増加を回避することとの間の上記の所望のトレードオフを達成するために、本発明の実施形態は、ゲート回路の電流を局所的に軽減するために、セグメントを電気的に非活性化することを提案する。非活性化により、設計の熱的および接触力の利点が保持される。非活性化されたセグメントは、電流伝導に参加しない。その結果、電流は残りの活性セグメント間で共有され、これらの電流はいくらか増加する。ゲートコンタクトから遠く離れたセグメントが非活性化されると、その領域からの電流が低下し、ゲートコンタクトにより近い領域の電流が増加する。これにより、デバイスの低インピーダンス領域に高インピーダンス領域よりも多くの負荷がかかるため、制御可能な最大電流が増加し得る。上記残りのセグメントの電流密度が増加するため、オン状態電圧も増加する。ただし、ごく一部のセグメントのみが非活性化されている場合には、上記利点がオン状態の欠点を簡単に凌駕できる。したがって、セグメントの非活性化により、ＧＣＴ表面全体で均一な力が共有されるのと同様に、不均一な冷却によるホットスポットの形成を回避するより均一な局所セグメント密度がデバイス全体で得られ、電流制御性が向上し、オン状態電圧が増加する。
セグメントの非活性化は、非活性化率によって定義できる。１つのセグメントリング１１の非活性化率は、非活性なセグメントの数と１つのセグメントリング１１内のセグメントの総数との比率として定義される。非活性化率は、１つのセグメントリング内の第１型サイリスタセルおよび第２型サイリスタセルの総量に対する第２型サイリスタセルの予め定められた比率である。適切な非活性化率は、３：４（リング内のセグメントの２５％が活性）から０（リング内のすべてのセグメントが活性）の間に分布する。非活性化率の放射状分布は、リング数に伴うセグメント固有の比率の推移である。上記分布の最適な選択は、設計オプションによって異なる。一般に、ゲートコンタクトとセグメントリング１１との間の物理的な分離は、非活性化率を増加させる。したがって、本発明の一実施形態によれば、１つのセグメントリング内の第１型サイリスタセルおよび第２型サイリスタセル（非活性セル）の総量の第２型サイリスタセルの予め定められた比率について、この予め定められた比率は、０％より大きい（リング内のセグメントの０％よりも多くが非活性）、または７５％以下（リング内のセグメントの７５％以下が非活性）である。
すでに上述したように、別の実施形態では、第２型サイリスタセルの予め定められた比率は、図２の同心リング１から１０によって示されるように、直径の増加とともに同心セグメントリング１１に対して減少する。ただし、セグメントリングの面積及びセグメント密度は、いずれも非活性化の必要性を高める。前者は、セグメントリング面積の半径に対する２乗依存性（セグメントリング面積＝半径２・π）のため、さらにセグメントリングが面積の増加に伴って広がる傾向があるため、リング数とともに増加する。別の実施形態では、セグメント化された環状のレイアウトは、少なくとも３つの同心セグメントリング１１を含み、予め定められた比率は同心セグメントリング１１の各々について等しくなく、最も内側と最も外側の同心セグメントリング１１の間のどこかに最大値を形成する。別の実施形態では、同心セグメントリング１１のそれぞれ内の予め定められた比率は、円方向に均等に分配される。
別の実施形態では、ゲート電極に電気的に接触するゲートコンタクトは、同心セグメントリング１１の半径方向外側に配置される。
別の実施形態では、ゲート電極に電気的に接触するゲートコンタクトは、同心セグメントリングの中心に配置される。
別の実施形態では、ゲート電極と電気的に接触するゲートコンタクトが同心セグメントリング１１の半径方向外側に配置される場合、同心セグメントリング１１の上記予め定められた比率は、直径が最大量まで大きくなるにつれて同心セグメントリング１１に対して増加し、その後直径が大きくなるにつれて減少する。
別の実施形態では、複数の第１型サイリスタセル及び第２型サイリスタセルのカソード電極９は、円筒の２つの側面のそれぞれに先細りの端部片（tapered end pieces）を有する円筒形状を有している。
本発明の別の目的は、上述の集積化ゲート転流型サイリスタ（ＩＧＣＴ）を製造する方法を提供することである。ＩＧＣＴを製造する方法は、第１主面２を有するウエハを提供すること、ウエハの第１主面上にゲート誘電体１２を形成すること、複数のゲート電極８とベース層５とのオーミック接触を形成しかつカソード電極９とカソード領域４とのオーミック接触を形成するためにゲート誘電体１２を構造化すること、を備え、ここで、ゲート誘電体１２を構造化するステップは、マスク層を提供するステップ、マスク層を構造化するステップ、およびゲート誘電体１２を貫通させるエッチングを行うステップを含み、第２型サイリスタセルのカソード電極９は、第２型サイリスタセルのカソード電極９用のゲート誘電体１２をエッチングせずに残すことによって得られる。
例えば図３Ａおよび３Ｂから明らかなように、マスク層の設計に応じて、ゲート誘電体１２がエッチングされるかまたはエッチングされず、したがって、マスク層の設計に応じて、カソード電極９，１４は、カソード層４と接触するかまたはゲート誘電体１２によってカソード層４から絶縁される。
したがって、デバイスの所望のアプリケーションおよびそれに従ったマスク層の設計に応じて、カソード電極９，１４の予め定められた比率は、本発明の一実施形態による集積化ゲート転流型サイリスタ１を製造するための労力を増やすことなく決定され得る。
参照記号の一覧：
１ 集積化ゲート転流型サイリスタ（ＩＧＣＴ）、２ 第１主面、３ 第２主面、４ カソード領域、５ ベース層、６ ドリフト層、７ アノード層、８ ゲート電極、９，１４ カソード電極、１０ アノード電極、１１ 同心セグメントリング、１２ ゲート誘電体、１３ バッファ層。

Claims (6)

  1. 第１主面（２）及び前記第１主面（２）とは反対側の第２主面（３）を有する半導体基板と、
    複数の第１型サイリスタセル及び第２型サイリスタセルとを備え、前記複数の第１型サイリスタセル及び第２型サイリスタセルの各々は、前記第１主面（２）から前記第２主面（３）に順に、
    （ａ）第１導電型のカソード領域（４）、
    （ｂ）前記第１導電型とは異なる第２導電型のベース層（５）、ここで前記カソード領域（４）は前記ベース層（５）においてウェルとして形成されて前記ベース層（５）と前記カソード領域（４）との間に第１のｐｎ接合を形成し、
    （ｃ）前記ベース層（５）と第２のｐｎ接合を形成する前記第１導電型のドリフト層（６）、及び
    （ｄ）前記ドリフト層（６）によって前記ベース層（５）から分離されている前記第２導電型のアノード層（７）を備え、
    前記複数の第１型サイリスタセル及び第２型サイリスタセルは、
    前記カソード領域（４）の側方に配置され、前記ベース層（５）とオーミック接触を形成するゲート電極（８）、
    前記第１主面（２）上に配置されているカソード電極（９，１４）、及び
    前記第２主面（３）上に配置されており、前記アノード層（７）とオーミック接触を形成するアノード電極（１０）を備え、
    前記複数の第１型サイリスタセルの前記カソード電極（９）は、前記カソード領域（４）とオーミック接触を形成し、
    前記複数の第２型サイリスタセルの前記カソード電極（１４）は、前記カソード領域（４）から絶縁されており、
    前記複数の第１型サイリスタセル及び第２型サイリスタセルの前記カソード電極（９，１４）は、セグメント化された環状のレイアウトで配置されており、
    前記セグメント化された環状のレイアウトは、前記セグメント化された環状のレイアウトの中心から直径が増加する複数の同心セグメントリング（１１）を備え、
    前記複数の第１型サイリスタセル及び第２型サイリスタセルの前記カソード電極（９）は、放射状に配向されて前記同心セグメントリング（１１）内に環状に配置され、
    １つのセグメントリング内において第１型サイリスタセル及び第２型サイリスタセルの全体量に対する第２型サイリスタセルの予め定められた比率が０％より大きく７５％未満であり、セグメント化された環状のレイアウトは、リストのうちの一つに従って構成され、前記リストは、
    －前記同心セグメントリングに対して前記予め定められた比率は直径が大きくなるにつれて減少し、
    －前記同心セグメントリング（１１）に対して前記予め定められた比率は直径が大きくなるにつれて単調に減少し、
    －前記セグメント化された環状のレイアウトは、少なくとも３の同心セグメントリング（１１）を含み、前記予め定められた比率は、前記同心セグメントリング（１１）の各々について等しくなくかつ最も内側と最も外側の同心セグメントリング間のどこかに最大値を形成する、集積化ゲート転流型サイリスタ（ＩＧＣＴ）。
  2. 前記同心セグメントリング（１１）の各々の前記予め定められた比率は、周方向に均等に分配される、請求項１に記載の集積化ゲート転流型サイリスタ（ＩＧＣＴ）。
  3. 前記ゲート電極（８）と電気的に接触するゲートコンタクトは、前記同心セグメントリング（１１）の半径方向外側に配置される、請求項１又は２に記載の集積化ゲート転流型サイリスタ（ＩＧＣＴ）。
  4. 前記ゲート電極（８）と電気的に接触するゲートコンタクトは、前記同心セグメントリング（１１）の中心に配置される、請求項１又は２に記載の集積化ゲート転流型サイリスタ（ＩＧＣＴ）。
  5. 前記ゲート電極（８）と電気的に接触するゲートコンタクトは、前記同心セグメントリング（１１）の半径方向外側に配置され、前記同心セグメントリング（１１）の前記予め定められた比率は、直径の増加に伴って最大量まで増加し、その後直径の増加に伴って減少する、請求項１に記載の集積化ゲート転流型サイリスタ（ＩＧＣＴ）。
  6. 請求項１から５のいずれかに記載の集積化ゲート転流型サイリスタ（ＩＧＣＴ）を製造する方法であって、
    第１主面（２）を有するウエハを提供するステップと、
    前記ウエハの前記第１主面（２）上にゲート誘電体（１２）を形成するステップと、
    前記複数のゲート電極（８）と前記ベース層（５）とのオーミック接触を形成しかつ前記複数の第１型サイリスタセルの前記カソード電極（９）と前記カソード領域（４）とのオーミック接触を形成するために前記ゲート誘電体（１２）を構造化するステップとを備え、
    前記ゲート誘電体（１２）を構造化するステップは、
    マスク層を形成すること、
    前記マスク層を構造化すること、及び
    前記ゲート誘電体（１２）を貫通させるエッチングを行うこと、を備え、
    前記第２型サイリスタセルの前記カソード電極（９）が、前記第２型サイリスタセルの前記カソード電極（９）用のゲート誘電体（１２）をエッチングせずに残すことによって得られることを特徴とする、方法。
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