JP7283582B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体レーザなどの半導体装置の製造方法に関する。
通信容量の爆発的増大に伴い、従来は比較的長距離の通信において用いられてきた波長多重（Wavelength division multiplexing，ＷＤＭ）技術が、データセンタ内などの近距離通信においても求められている。近距離通信では、必要とされる光送受信機の数も膨大となるため、送受信機ひとつひとつのコストを下げなければならない。また、消費電力も極力小さく抑える必要がある。従って、小型・低消費電力な送受信機を安価に作製することが求められる。
小型・低消費電力という要求に応えるためには、個々のデバイスを集積するのではなく、各種の機能を有するデバイスの一括プロセスにより作製した光集積回路を用いることが望ましい。光集積回路の作製にあたっては、シリコン（Ｓｉ）の微細加工により細線光導波路やパッシブデバイスを作製する、シリコンフォトニクス技術が広く用いられている。シリコンのフォトニクス応用には、材料そのものが安価であることや、エレクトロニクス技術分野で培われた微細加工技術を転用できることなどのメリットがある。一方で、シリコンは、間接遷移材料であるため、高効率な発光デバイスはこれまで実現されていない。従って、高効率な発光を実現できる直接遷移材料とシリコンとの異種材料集積は必須となる。
小型・低消費電力かつ低コストといった上記の要求に応える異種材料集積デバイスとして、複数の薄い半導体層を積層した積層構造内に埋め込みヘテロ構造を形成した光デバイスが開発されている（非特許文献１、非特許文献２、非特許文献３、非特許文献４、非特許文献５参照）。埋め込みヘテロ構造とは、屈折率が高くバンドギャップの小さい半導体（活性層）を、相対的に屈折率が低くバンドギャップの大きい半導体により上下左右方向に挟み込む構造である。この構造により、半導体デバイスの各種の性能に大きく寄与する活性層への光閉じ込め係数を向上させることが可能となる。
こうした薄膜構造内に埋め込みヘテロ構造を有するデバイスでは、典型的に厚さ２５０ｎｍ～５００ｎｍ程度の半導体多層構造が用いられ、半導体活性層の体積を小さくすることで消費電力を低く抑える工夫が成されている点に特徴がある。また活性層には、キャリア結合効率に優れた多重量子井戸（ＭＱＷ）構造が採用されている。
デバイスへの電界印加、電流注入を行うためには、活性層左右の半導体層をｐ型、ｎ型とする横型ｐｉｎ構造が採用されている。この構造では、活性層下部に様々な材料を配置することが可能となり、シリコンフォトニクス技術により作製した光導波路、変調器、アレイ光導波路回折格子（ＡＷＧ）、光スイッチ、受光器等との集積による、光集積回路の作製が可能となる。
S. Matsuo et al., "Directly modulated buried heterostructure DFB laser on SiO2/Si substrate fabricated by regrowth of InP using bonded active layer", Optics Express, vol. 22, no. 10, pp. 12139-12147, 2014. T. Okamoto et al., "Optically Pumped Membrane BH-DFB Lasers for Low-Threshold and Single-Mode Operation", IEEE Journal of Selected Topics in Quantum Electronics, vol. 9, no. 5, pp. 1361-1366, 2003. S. Matsuo et al., "Room-temperature continuous-wave operation of lateral current injection wavelength-scale embedded active-region photonic-crystal laser", Optics Express, vol. 20, no. 4, pp. 3773-3780, 2012. S. Matsuo et al., "High-speed ultracompact buried heterostructure photonic-crystal laser with 13 fJ of energy consumed per bit transmitted", Nature Photonics, vol. 4, pp. 648-654, 2010. K. Hasebe et al., "High-Speed Modulation of Lateral p-i-n Diode Structure Electro-Absorption Modulator Integrated With DFB Laser", Journal of Lightwave Technology, vol. 33, no. 6, pp. 1235-1240, 2015. K. Kudo et al., "Densely Arrayed Eight-Wavelength Semiconductor Lasers Fabricated by Microarray Selective Epitaxy", IEEE Journal of Selected Topics in Quantum Electronics, vol. 5, no. 3, pp. 428-434, 1999. T. Sasaki et al., "Selective metalorganic vapor phase epitaxial growth of InGaAsP/InP layers with bandgap energy control in InGaAs/InGaAsP multiple-quantum well structures", Journal of Crystal Growth, vol. 132, pp. 435-443, 1993.
上述したような光集積回路によりＷＤＭ技術を実現するためには、各々が異なる波長で発光する複数のレーザ素子を、同一の基板上に作製する必要があり、各レーザ素子の間の波長の間隔、および各レーザ素子における発振波長を精密に制御することが求められる。例えば、「４００ＧＢＡＳＥ－ＦＲ４」（ＣＷＤＭ）の通信規格に適合させる場合、短波側のレーザ素子と長波側のレーザ素子に求められる発振波長は６０ｎｍ異なる。
また、それぞれのレーザ素子の発振波長の絶対値の要求精度は±６．５ｎｍである。「４００ＧＢＡＳＥ－ＦＲ８／ＬＲ８」（ＬＡＮ－ＷＤＭ）の場合、求められる発振波長範囲は３６ｎｍに緩和されるが、発振波長の要求精度は±１．０ｎｍまで厳しくなる。また、幅広い波長領域の全てにおいて、高効率かつ高速に動作することも求められる。
精密な発振波長制御を行う場合、一般に分布帰還型（ＤＦＢ）レーザが用いられる。ＤＦＢレーザにおいては、活性層の近傍に回折格子構造を形成し、この回折格子の格子間隔および等価屈折率によって決まる任意の単一モードでレーザが発振する。活性層が埋め込まれる半導体層を薄くした埋め込みヘテロ構造においては、等価屈折率が半導体層の厚みおよび層構造の形状によって大きく変化する。このため、精密な発振波長制御には、活性層が埋め込まれる半導体層の厚さを設計通りに制御すること、ならびに層構造を平坦に作製することが求められる。
他方、幅広い波長領域において高効率かつ高速な動作を得るためには、活性層の材料利得波長と発振波長の整合が求められる。
活性層として一般に用いられる量子井戸構造の室温におけるフォトルミネッセンススペクトルの半値全幅は、概ね３０～４０ｍｅＶ以下である。これを波長に換算すると、１３１０ｎｍ帯では半値全幅４０～５０ｎｍに相当する。このため、単一活性層材料を用いて動作波長の異なる複数の直接変調光源を作製する場合、その動作波長範囲が４０～５０ｎｍより十分狭くないと、発振波長において材料利得の小さい光源が含まれることとなり、全ての光源で一様に高効率・高速な直接変調動作が得られない。また、動作波長範囲が４０～５０ｎｍより遥かに広い場合においては、そもそも発振を得ることができない。
上述した「４００ＧＢＡＳＥ－ＦＲ４／ＦＲ８／ＬＲ８」を例に、３６ｎｍ、あるいは６０ｎｍ以上の範囲で、各々波長が異なる複数の活性層を得る方法としては、活性層の選択成長がある。選択成長の概要を図７に示す。半導体基板４０１の上に、ＩＩＩ－Ｖ族化合物半導体をＭＯＶＰＥ法により堆積して半導体層４０２を成長する場合、ホスフィン（ＰＨ3）などのＶ族ガス雰囲気下において、高温の半導体基板４０１の表面に向けてトリメチルインジウム（ＴＭＩｎ）などのＩＩＩ族有機金属を気相状態で与える。
この半導体層４０２の成長において、半導体基板４０１の上に、予め、ＳｉＯ2やＳｉＮなどから構成された選択成長マスク４０３を形成しておくと、選択成長マスク４０３が形成されていない半導体基板４０１の上に、選択的に半導体層４０２が形成される。よく知られているように、半導体基板４０１の表面に比べて選択成長マスク４０３の表面へは元素が付着し難い。このため、選択成長マスク４０３の表面近傍に供給されたＩＩＩ族元素４０４の多くは、選択成長マスク４０３の表面を半導体基板４０１の平面に対して水平方向へ移動（表面マイグレーション）し、選択成長マスク４０３が形成されていない半導体基板４０１の表面に選択的に結晶が成長する。
選択成長マスク４０３の表面に対して半導体基板４０１の表面へ元素が付着する確率（選択比）は１００～１０００倍程度と極めて大きい。このため、選択成長マスク４０３の上へ供給されたＩＩＩ族元素４０４の多くは、選択成長マスク４０３の表面には付着せず、半導体基板４０１の表面までマイグレーションして付着する。この表面マイグレーション長は、元素の種類によって異なる。これを利用して、選択マスクの幅および形状を変化させることで、同一のエピタキシャル成長の工程において、厚さおよび混晶組成の異なる複数の活性層を一括成長することが可能となる（非特許文献６、非特許文献７）。
例えば図８に示すように、半導体基板５０１の第１領域５５１に、第１選択成長マスク５０２ａを形成し、第２領域５５２に、第２選択成長マスク５０２ｂを形成する。第１選択成長マスク５０２ａと第２選択成長マスク５０２ｂは、各々マスク幅、またはマスク間の距離、またはその両方を変える。第２選択成長マスク５０２ｂのマスク幅を、第１選択成長マスク５０２ａのマスク幅より大きくする。ことにより、マスク幅の広い第２選択成長マスク５０２ｂにおいて、半導体層がより厚く成長する。または、第２選択成長マスク５０２ｂのマスク間距離を、第１選択成長マスク５０２ａのマスク間距離より小さくすることによっても、同様の効果を得ることができる。
この結果、同一の成長工程で、第１選択成長マスク５０２ａの開口に形成される第１半導体層５０３ａに対し、第２選択成長マスク５０２ｂの開口には、より厚い第２半導体層５０３ｂが形成される。また、第１半導体層５０３ａに埋め込まれて形成される活性層、および第２半導体層５０３ｂに埋め込まれて形成される活性層も、各々異なる厚さを有するものとなる。言い換えると、各々において、発振波長を異なるものとするために、上述したように、各々異なる厚さに形成する。
このように形成される埋め込みヘテロ構造のレーザ素子の作製について、図９Ａ～図９Ｃを参照して簡単に説明する。上述同様にすることで、図９Ａに示すように、半導体基板５０１の上の第１領域５５１に第１半導体層５０３ａを形成し、第２領域５５２に第２半導体層５０３ｂを形成する。
次に、第１半導体層５０３ａおよび第２半導体層５０３ｂを、第１マスク５０４ａ、第２マスク５０４ｂを用いて埋め込まれている活性層の選択エッチングなどによりパターニング（加工）し、図９Ｂに示すように、第１メサストライプ５０５ａ、および第２メサストライプ５０５ｂを形成する。
この後、第１メサストライプ５０５ａの側部、および第２メサストライプ５０５ｂの側部から、第１マスク５０４ａ、第２マスク５０４ｂを選択成長マスクとした再成長により、第１埋め込み層５０６ａ、第２埋め込み層５０６ｂを形成する。
ここで、第１メサストライプ５０５ａと、第２メサストライプ５０５ｂとは、各々高さが異なるため、上述した埋め込み構造の全てにおいて、上面を平坦に形成することができない。例えば、第１メサストライプ５０５ａの高さに合わせて再成長させると、第２メサストライプ５０５ｂに対しては、第２埋め込み層５０６ｂの厚さが十分ではないため、平坦に形成することができない。また、埋め込み層を形成する過程で得られる中間形状（断面形状）は、結晶成長の各種の条件に依存するため、中間形状を再現性良く制御することは極めて困難であり、従って平坦化されていない埋め込み構造の等価屈折率の制御も極めて困難である。
以上に説明したように、各々が異なる発振波長のレーザ素子を、同一の基板上に一括で作製する場合、全てのレーザ素子の上面を平坦に形成することが容易ではないという問題があった。このような状態では、各々のレーザ素子の発振波長の制御をすることが容易ではない。
本発明は、以上のような問題点を解消するためになされたものであり、各々が異なる発振波長のレーザ素子を、全てのレーザ素子の上面を平坦な状態で、同一の基板上に一括で作製することを目的とする。
本発明に係る半導体装置の製造方法は、基板の上に第１クラッド層を形成する第１工程と、第１クラッド層の上に第１半導体層を形成する第２工程と、第１半導体層の上の第１領域が開口する第１選択成長マスクを形成し、第１半導体層の上の第２領域が開口する第２選択成長マスクを形成する第３工程と、第１選択成長マスクを用いた選択成長により、第１領域に、第２半導体層、第１活性層、第３半導体層を積層し、第２選択成長マスクを用いた選択成長により、第２領域に、第４半導体層、第２活性層、第５半導体層を積層する第４工程と、第３半導体層の上に第３選択成長マスクを形成し、第５半導体層の上に第４選択成長マスクを形成する第５工程と、第３選択成長マスクを用いたエッチング処理により、第１活性層、第３半導体層を加工して、第１領域に、第１活性層、第２クラッド層が積層した第１リッジ構造を形成し、第４選択成長マスクを用いたエッチング処理により、第２活性層、第３半導体層を加工して、第２領域に、第２活性層、第３クラッド層が積層された第２リッジ構造を形成する第６工程と、第１選択成長マスクおよび第３選択成長マスクを用いた選択成長により、第１リッジ構造の側面を埋める第１埋め込み層を形成し、第２選択成長マスクおよび第４選択成長マスクを用いた選択成長により、第２リッジ構造の側面を埋める第２埋め込み層を形成する第７工程とを備え、第１選択成長マスクの開口方向の幅と、第２選択成長マスクの開口方向の幅とは、各々異なる寸法とされている、および、第１選択成長マスクの開口広さと、第２選択成長マスクの開口広さとは、各々異なる寸法とされているの少なくとも一方の状態とされている。
以上説明したように、本発明によれば、第１選択成長マスクの開口方向の幅と、第２選択成長マスクの開口方向の幅とを、各々異なる寸法としたので、各々が異なる発振波長のレーザ素子を、全てのレーザ素子の上面を平坦な状態で、同一の基板上に一括で作製することができる。
図１Ａは、本発明の実施の形態１に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図１Ｂは、本発明の実施の形態１に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図１Ｃは、本発明の実施の形態１に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図１Ｄは、ＭＱＷ活性層における井戸層への光閉じ込め係数の変化を計算した結果を示す特性図である。 図１Ｅは、本発明の実施の形態１に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図１Ｆは、本発明の実施の形態１に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図１Ｇは、本発明の実施の形態１に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図１Ｈは、本発明の実施の形態１に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図２Ａは、本発明の実施の形態２に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図２Ｂは、本発明の実施の形態２に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図２Ｃは、本発明の実施の形態２に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図２Ｄは、本発明の実施の形態２に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図２Ｅは、本発明の実施の形態２に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図２Ｆは、本発明の実施の形態２に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図２Ｇは、本発明の実施の形態２に係る半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図３Ａは、本発明の実施の形態２に係る他の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図３Ｂは、本発明の実施の形態２に係る他の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図３Ｃは、本発明の実施の形態２に係る他の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図３Ｄは、本発明の実施の形態２に係る他の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図３Ｅは、本発明の実施の形態２に係る他の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図３Ｆは、本発明の実施の形態２に係る他の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図３Ｇは、本発明の実施の形態２に係る他の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図３Ｈは、本発明の実施の形態２に係る他の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図４は、本発明の実施の形態に係る半導体装置の製造方法で作製される半導体装置の構成を示す断面図である。 図５は、本発明の実施の形態に係る半導体装置の製造方法で作製される半導体装置の構成を示す斜視図である。 図６は、活性層近傍のみが凸型状に厚くなったリブ構造により近似した形状について、基底モードのｎeqを計算した結果を示す特性図である。 図７は、選択成長の概要を説明するための説明図である。 図８は、従来の半導体装置の構成を示す構成図である。 図９Ａは、従来の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図９Ｂは、従来の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。 図９Ｃは、従来の半導体装置の製造方法を説明するための途中工程の半導体装置の構成を示す断面図である。
以下、本発明の実施の形態に係る半導体装置の製造方法について説明する。
［実施の形態１］
はじめに、本発明の実施の形態１に係る半導体装置の製造方法について、図１Ａ～図１Ｈを参照して説明する。
まず、図１Ａに示すように、基板１０１の上に第１クラッド層１０２を形成する（第１工程）。基板１０１は、例えば、Ｓｉ、ＳｉＯ2、Ａｌ2Ｏ3、ＩｎＰ、ＧａＡｓなどから構成することができる。第１クラッド層１０２は、この上に形成される半導体層に比べて屈折率が低く、かつ後述することにより作製するレーザの発振波長（例えば３００ｎｍ～１６５０ｎｍ）に対して透明な材料から構成する。この条件を満たす材料として、例えばＳｉＯ2、ＳｉＮ、ＳｉＣ、またはこれらを組み合わせた構成がある。
次いで、第１クラッド層１０２の上に第１半導体層１０３を形成する（第２工程）。第１半導体層１０３は、例えば、よく知られたウエハ接合技術を用い、他基板（不図示）に形成した第１半導体層１０３を第１クラッド層１０２に貼り合わせ、この後で、他基板を除去することで形成できる。また、第１半導体層１０３は、有機金属化学気相成長（ＭＯＶＰＥ）や分子線エピタキシー（ＭＢＥ）などの結晶成長により形成することもできる。
次に、図１Ｂに示すように、第１半導体層１０３の上の第１領域１５１が開口する第１選択成長マスク１０４ａを形成し、第１半導体層１０３の上の第２領域１５２が開口する第２選択成長マスク１０４ｂを形成する（第３工程）。
ここで、第１選択成長マスク１０４ａの開口方向の幅（マスク幅）と、第２選択成長マスク１０４ｂの開口方向の幅（マスク幅）とは、各々異なる寸法とされている。また、第１選択成長マスク１０４ａの開口広さと、第２選択成長マスク１０４ｂの開口広さとは、各々異なる寸法とされている。なお、マスク幅、および開口広さの両方が、各々異なる状態とすることもできる。図１Ｂに示す例では、第１選択成長マスク１０４ａの開口方向の幅が、第２選択成長マスク１０４ｂの開口方向の幅より小さい寸法とされている。
第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂは、ＳｉＯ2またはＳｉＮなどの無機絶縁材料から構成することができる。例えば、まず、スパッタ法などにより、第１半導体層１０３の上にＳｉＯ2を堆積して絶縁層を形成する。次いで、形成した絶縁層を、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂが形成できる。
次に、図１Ｃに示すように、第１選択成長マスク１０４ａを用いた選択成長により、第１領域１５１に、第２半導体層１０５ａ、第１活性層１０６ａ、第３半導体層１０７ａを、これらの順に積層する。また、同時に、第２選択成長マスク１０４ｂを用いた選択成長により、第２領域１５２に、第４半導体層１０５ｂ、第２活性層１０６ｂ、第５半導体層１０７ｂをこれらの順に積層する（第４工程）。
選択成長においては、例えば、ＭＯＶＰＥ、またはＭＢＥを用いてエピタキシャル成長させることで、上述した各層を形成する。選択成長においては、各選択成長マスクの上面近傍に供給されたＩＩＩ族元素などの原料が、選択成長マスクの上面を基板１０１の平面に対して水平方向へ移動し、選択成長マスクの開口に露出している第１半導体層１０３の表面に選択的に付着する。従って、選択成長マスクの材料は、半導体表面に比べて元素が付着し難ければ良い。
また、選択成長マスクの開口方向の幅が広いほど、また開口が狭いほど、選択成長に起因した結晶組成変化および成長レートの加速が顕著に生じる。従って、選択成長マスクの幅、または開口の広さ、またはこれらの双方を変化させることにより、同じ成長工程において、選択成長した後の半導体層の厚さを、両者で異なる状態とすることができる。この例では、第２半導体層１０５ａより第４半導体層１０５ｂの方が厚く形成される。また、第１活性層１０６ａより第２活性層１０６ｂの方が厚く形成される。また、第３半導体層１０７ａより第５半導体層１０７ｂの方が厚く形成される。
なお、選択成長マスクの開口方向の幅、および開口の広さに制限はないが、例えば、ＩＩＩ族元素の表面マイグレーション長と同程度以上とすることで顕著な効果が得られ、例えば５００ｎｍ～５００μｍ程度とすることができる。
ここで、第１活性層１０６ａ、第２活性層１０６ｂは、例えばＩｎＰ系の場合、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓＰまたはＩｎＧａＡｌＡｓからなる混晶を用いた多重量子井戸構造とすることができる。量子井戸構造とする場合、混晶組成変化による波長変化に加えて、量子井戸層の厚さの変化に起因する活性層の発光波長変化を用いることができる。この例では、第１活性層１０６ａと第２活性層１０６ｂとは、厚さが異なっており、両者の発光波長が異なるものとなる。
また、第１活性層１０６ａ、第２活性層１０６ｂを量子井戸構造とすることで、結晶欠陥を生じることなく井戸層に非常に大きな歪（１．５％程度）を印加することが可能となる。これにより、利得係数を大きくすることができるため、直接変調レーザの高効率化・高速動作に好適である。なお、多重量子井戸構造に限らず、第１活性層１０６ａ、第２活性層１０６ｂは、バルク構造とすることもできる。この場合においても、厚さの差に加え、バルク構造の第１活性層１０６ａ、第２活性層１０６ｂにおける混晶組成の変化により、異なる波長の発光を得ることができる。
また、第２半導体層１０５ａ、第１活性層１０６ａ、第３半導体層１０７ａの積層構造の総合厚さ、第４半導体層１０５ｂ、第２活性層１０６ｂ、第５半導体層１０７ｂの積層構造の総合厚さを、数百ｎｍ程度とすることで、第１活性層１０６ａ、第２活性層１０６ｂへの光閉じ込めを高めることができる。
例えば、厚さ約１００ｎｍの多重量子井戸構造（ＭＱＷ）活性層と、ＩｎＰからなる下層、上層を含むＩｎＰ系積層構造が、低屈折材料（ＳｉＯ2）による層で上下から挟まれた構成を考える。ＭＱＷ活性層の上下のＩｎＰ層の厚さを変えて総合厚さを変化させ、ＭＱＷ活性層における井戸層への光閉じ込め係数の変化を計算すると、図１Ｄに示すものとなる。ＭＱＷ活性層における井戸層への光閉じ込め係数は、ＩｎＰ系積層構造の総合厚さが１５０ｎｍ程度で最大となり、厚さ３０００～４０００ｎｍの一般的なレーザの光閉じ込め構造と比べて３倍程度高い。また、総合厚さが大きくなるにつれて光閉じ込め係数の厚さ依存性は小さくなり、光閉じ込め係数の観点からは、積層構造の総合厚さは、概ね５００ｎｍ程度以下に抑えることが効果的であることがわかる。
次に、図１Ｅに示すように、第３半導体層１０７ａの上に第３選択成長マスク１０８ａを形成し、第５半導体層１０７ｂの上に第４選択成長マスク１０８ｂを形成する（第５工程）。第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂは、ＳｉＯ2またはＳｉＮなどの無機絶縁材料から構成することができる。
例えば、まず、スパッタ法などにより、第３半導体層１０７ａ、第５半導体層１０７ｂ、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂが形成されている第１半導体層１０３の上に、ＳｉＮを堆積して絶縁層を形成する。次いで、形成した絶縁層を、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂが形成できる。
ここで、既に形成されている第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂと第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂとを、異なる材料から構成する場合、上述したパターニングにおけるエッチング処理では、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂはほとんどエッチングされない条件を用いる。
また、既に形成されている第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂと、第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂとを、同じ材料から構成する場合、上述したパターニングにおけるエッチング処理の時間を制御し、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂが残るようにする。
また、第２半導体層１０５ａ、第１活性層１０６ａ、第３半導体層１０７ａ、および第４半導体層１０５ｂ、第２活性層１０６ｂ、第５半導体層１０７ｂを形成した後、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂを一度除去する。
この後、第３半導体層１０７ａ、第５半導体層１０７ｂ、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂが形成されている第１半導体層１０３の上に、絶縁材料を堆積して絶縁層を形成する。次いで、形成した絶縁層を、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂを形成するとともに、再度、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂを形成することもできる。
次に、図１Ｆに示すように、第３選択成長マスク１０８ａを用いたエッチング処理により、第１活性層１０６ａ、第３半導体層１０７ａを加工して、第１領域１５１に、第１活性層１０６ａ、第２クラッド層１０７ｃが、これらの順に積層した第１リッジ構造を形成する（第６工程）。このとき、第１リッジ構造の側方の第２半導体層１０５ａが露出する状態とする。
また、同時に、第４選択成長マスク１０８ｂを用いたエッチング処理により、第２活性層１０６ｂ、第３半導体層１０７ａを加工して、第２領域１５２に、第２活性層１０６ｂ、第３クラッド層１０７ｄが、これらの順に積層された第２リッジ構造を形成する（第６工程）。このとき、第２リッジ構造の側方の第４半導体層１０５ｂが露出する状態とする。
上述した工程におけるエッチング処理は、ドライエッチング、またはウエットエッチング、またはこれらの組み合わせにより実施することができる。
次に、図１Ｇに示すように、第１選択成長マスク１０４ａおよび第３選択成長マスク１０８ａを用いた選択成長により、上述した第１リッジ構造の側面を埋める第１埋め込み層１０９ａを形成する（第７工程）。第１リッジ構造の側方の第２半導体層１０５ａの表面より再成長することで、第１埋め込み層１０９ａを形成する。
また、同時に、第２選択成長マスク１０４ｂおよび第４選択成長マスク１０８ｂを用いた選択成長により、上述した第２リッジ構造の側面を埋める第２埋め込み層１０９ｂを形成する（第７工程）。第２リッジ構造の側方の第４半導体層１０５ｂの表面より再成長することで、第２埋め込み層１０９ｂを形成する。
上述した第１埋め込み層１０９ａ、第２埋め込み層１０９ｂの形成（再成長）では、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂが存在している。前述したように、第１選択成長マスク１０４ａの開口方向の幅が、第２選択成長マスク１０４ｂの開口方向の幅より小さい寸法とされている。このため、同じ成長工程により、第１埋め込み層１０９ａより第２埋め込み層１０９ｂの方が、厚く形成される。
言い換えると、第１埋め込み層１０９ａは、第１活性層１０６ａ、第２クラッド層１０７ｃによる第１リッジ構造と同じ高さに形成するとともに、第２埋め込み層１０９ｂは、第２活性層１０６ｂ、第３クラッド層１０７ｄによる第２リッジ構造と同じ高さにすることができる。
これらの結果、第１埋め込み層１０９ａの上面と、第２クラッド層１０７ｃの上面とが、同一の平面を形成するような平坦な状態が得られる。また、第２埋め込み層１０９ｂの上面と、第３クラッド層１０７ｄの上面とが、同一の平面を形成するような平坦な状態が得られる。
この後、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂ、第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂを除去する（図１Ｈ）。
なお、選択成長マスクを用いた成長では、成長層の選択成長マスクの際が、他の領域に比べてわずかに厚くなる。このため、第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂを用いた第１埋め込み層１０９ａ、第２埋め込み層１０９ｂも、上面がわずかに平坦でない場合が発生する。このような場合、第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂを除去した後に、わずかに半導体を再成長することで、第１埋め込み層１０９ａ、第２埋め込み層１０９ｂの表面を更に平坦化することができる。
以上のように各選択マスクを除去した後、第１埋め込み層１０９ａおよび第２埋め込み層１０９ｂの各々において、ｐ型領域およびｎ型領域を形成する（第８工程）。また、第１埋め込み層１０９ａおよび第２埋め込み層１０９ｂの各々において、ｐ型領域およびｎ型領域の各々に接続する電極を形成する（第９工程）。これらのことにより、第１領域１５１、第２領域１５２の各々に、各々発振波長が異なるレーザ素子が形成される。
上述した実施の形態１によれば、基板１０１上に一括で作製した、第１埋め込み層１０９ａ、第２クラッド層１０７ｃの上面、および第２埋め込み層１０９ｂ、第３クラッド層１０７ｄの上面を、各々平坦に形成できる。
［実施の形態２］
次に、本発明の実施の形態２に係る半導体装置の製造方法について、図１Ａ，図１Ｂ，図２Ａ～図２Ｇを参照して説明する。
まず、図１Ａを用いて説明したように、基板１０１の上に第１クラッド層１０２を形成する（第１工程）。次いで、第１クラッド層１０２の上に第１半導体層１０３を形成する（第２工程）。なお、実施の形態２では、第１半導体層１０３の第１領域１５１の一部に、第１ｎ型層１３１ａを形成し、第１半導体層１０３の第２領域１５２の一部に、第２ｎ型層１３１ｂを形成する。ここで、第１ｎ型層１３１ａは、第１半導体層１０３の第１領域１５１の一端側から、後述するリッジ構造とした第１活性層１０６ａの下部の領域にかかるまで形成する。同様に、第２ｎ型層１３１ｂは、第１半導体層１０３の第２領域１５２の一端側から、後述するリッジ構造とした第２活性層１０６ｂの下部の領域にかかるまで形成する。
次に、図１Ｂを用いた説明と同様に、第１半導体層１０３の上の第１領域１５１が開口する第１選択成長マスク１０４ａを形成し、第１半導体層１０３の上の第２領域１５２が開口する第２選択成長マスク１０４ｂを形成する（第３工程）。これらは、前述した実施の形態１と同様である。
次に、図２Ａに示すように、第１選択成長マスク１０４ａを用いた選択成長により、第１領域１５１に、第２半導体層１０５ａを形成し、また、同時に、第２選択成長マスク１０４ｂを用いた選択成長により、第２領域１５２に、第４半導体層１０５ｂを形成する。
次に、例えば、レジストマスクおよびイオン注入法を用いた不純物の選択注入により、図２Ｂに示すように、第２半導体層１０５ａに、第１ｎ型領域１１５ａを形成し、第４半導体層１０５ｂに、第２ｎ型領域１１５ｂを形成する。ここで、第１ｎ型領域１１５ａは、第２半導体層１０５ａの一端側から、後述するリッジ構造とした第１活性層１０６ａの下部の領域にかかるまで形成する。同様に、第２ｎ型領域１１５ｂは、第４半導体層１０５ｂの一端側から、後述するリッジ構造とした第２活性層１０６ｂの下部の領域にかかるまで形成する。第１ｎ型領域１１５ａの下層には、第１ｎ型層１３１ａが接して形成され、第２ｎ型領域１１５ｂの下層には、第２ｎ型層１３１ｂが接して形成されている。
引き続き、第１選択成長マスク１０４ａを用いた選択成長により、第１領域１５１に、第１活性層１０６ａ、第３半導体層１０７ａを、これらの順に積層する。また、第２選択成長マスク１０４ｂを用いた選択成長により、第２活性層１０６ｂ、第５半導体層１０７ｂをこれらの順に積層する（図２Ｃ）。第１領域１５１には、第２半導体層１０５ａ、第１活性層１０６ａ、第３半導体層１０７ａが、これらの順に積層される。また第２領域１５２には、第４半導体層１０５ｂ、第２活性層１０６ｂ、第５半導体層１０７ｂがこれらの順に積層される。各半導体層の材料や成長条件は、前述した実施の形態１と同様である。
次に、図２Ｄに示すように、第３半導体層１０７ａの上に第３選択成長マスク１０８ａを形成し、第５半導体層１０７ｂの上に第４選択成長マスク１０８ｂを形成する。第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂは、前述した実施の形態１と同様である。
次に、図２Ｅに示すように、第３選択成長マスク１０８ａを用いたエッチング処理により、第１活性層１０６ａ、第３半導体層１０７ａを加工して、第１領域１５１に、第１活性層１０６ａ、第２クラッド層１０７ｃが、これらの順に積層した第１リッジ構造を形成する。このとき、第１リッジ構造の側方の第２半導体層１０５ａが露出する状態とする。第１活性層１０６ａの下部、および露出した第２半導体層１０５ａ一方の側は、第１ｎ型領域１１５ａとなる。
また、同時に、第４選択成長マスク１０８ｂを用いたエッチング処理により、第２活性層１０６ｂ、第３半導体層１０７ａを加工して、第２領域１５２に、第２活性層１０６ｂ、第３クラッド層１０７ｄが、これらの順に積層された第２リッジ構造を形成する。このとき、第２リッジ構造の側方の第４半導体層１０５ｂが露出する状態とする。第２活性層１０６ｂの下部、および露出した第４半導体層１０５ｂ一方の側は、第２ｎ型領域１１５ｂとなる。
次に、図２Ｆに示すように、第１選択成長マスク１０４ａおよび第３選択成長マスク１０８ａを用いた選択成長により、上述した第１リッジ構造の側面を埋める第１埋め込み層１０９ａを形成する。第１リッジ構造の側方の第２半導体層１０５ａの表面より再成長することで、絶縁構造の第１埋め込み層１０９ａを形成する。例えば、第１埋め込み層１０９ａは、ＦｅをドープしたＩｎＰから構成することができきる。また、第１埋め込み層１０９ａは、ｐ型の半導体層とｎ型の半導体層とを交互に積層したサイリスタ構造とすることもできる。
また、同時に、第２選択成長マスク１０４ｂおよび第４選択成長マスク１０８ｂを用いた選択成長により、上述した第２リッジ構造の側面を埋める第２埋め込み層１０９ｂを形成する。第２リッジ構造の側方の第４半導体層１０５ｂの表面より再成長することで、絶縁構造の第２埋め込み層１０９ｂを形成する。例えば、第２埋め込み層１０９ｂも、ＦｅをドープしたＩｎＰから構成することができきる。また、第２埋め込み層１０９ｂも、ｐ型の半導体層とｎ型の半導体層とを交互に積層したサイリスタ構造とすることもできる。
上述した埋め込み層の形成は、前述した実施の形態１と同様であり、第１埋め込み層１０９ａの上面と、第２クラッド層１０７ｃの上面とが、同一の平面を形成するような平坦な状態が得られる。また、第２埋め込み層１０９ｂの上面と、第３クラッド層１０７ｄの上面とが、同一の平面を形成するような平坦な状態が得られる。
この後、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂ、第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂを除去する。
次に、例えば、レジストマスクおよびイオン注入法を用いた不純物の選択注入により、第２クラッド層１０７ｃ、一部の第１埋め込み層１０９ａ、第３クラッド層１０７ｄ、および一部の第２埋め込み層１０９ｂに、ｐ型不純物を導入する。これらの不純物導入処理により、図２Ｇに示すように、第１活性層１０６ａの上に、第１ｐ型領域１１７ａを形成し、第２活性層１０６ｂの上に、第２ｐ型領域１１７ｂを形成する。
また、第１半導体層１０３を、第１領域１５１の第１半導体層１０３ａと、第２領域１５２の第１半導体層１０３ｂとに分離して素子分離を実現する。また、第１ｐ型領域１１７ａに接続する第１ｐ電極１１１ａを形成し、第２ｐ型領域１１７ｂに接続する第２ｐ電極１１１ｂを形成する。また、第１ｎ型領域１１５ａに電気的に接続する第１ｎ型電極１１２ａを、第１ｎ型層１３１ａの第１リッジ構造より延長している領域に形成する。同様に、第２ｎ型領域１１５ｂに電気的に接続する第２ｎ型電極１１２ｂを、第２ｎ型層１３１ｂの第２リッジ構造より延長している領域に形成する。また、第１埋め込み層１０９ａの上に、ＳｉＯ2やＳｉＮなどの絶縁材料からなる第１上部クラッド１１０ａ、第２上部クラッド１１０ｂを形成する。
これらのことにより、第１領域１５１、第２領域１５２の各々に、各々発振波長が異なるレーザ素子が形成される。また、各レーザ素子は、活性層の上下をｐ型領域およびｎ型領域で挾む、いわゆる縦型の電流注入構造（縦型ｐｉｎ構造）となる。
上述した実施の形態２においても、基板１０１上に一括で作製した、各レーザ素子の上面を、各々平坦に形成できる。
なお、上述した半導体装置は、以下に示すように製造することもできる。この製造奉納について、図１Ａ，図３Ａ～図３Ｇを参照して説明する。
まず、図１Ａに示すように、基板１０１の上に第１クラッド層１０２を形成する（第１工程）。次いで、第１クラッド層１０２の上に第１半導体層１０３を形成する（第２工程）。これらは、前述した実施の形態１と同様である。
次に、例えば、レジストマスクおよびイオン注入法を用いた不純物（例えばＳｉ）の選択注入により、図３Ａに示すように、第１半導体層１０３の第１領域１５１の一部に、第１ｎ型層１３１ａを形成し、第１半導体層１０３の第２領域１５２の一部に、第２ｎ型層１３１ｂを形成する。ここで、第１ｎ型層１３１ａは、第１半導体層１０３の第１領域１５１の一端側から、後述するリッジ構造とした第１活性層１０６ａの下部の領域にかかるまで形成する。同様に、第２ｎ型層１３１ｂは、第１半導体層１０３の第２領域１５２の一端側から、後述するリッジ構造とした第２活性層１０６ｂの下部の領域にかかるまで形成する。
次に、図３Ｂに示すように、第１半導体層１０３の上の第１領域１５１が開口する第１選択成長マスク１０４ａを形成し、第１半導体層１０３の上の第２領域１５２が開口する第２選択成長マスク１０４ｂを形成する（第３工程）。各選択成長マスクの形成は、前述した実施の形態１，２と同様である。
次に、図３Ｃに示すように、第１選択成長マスク１０４ａを用いた選択成長により、ｎ型の半導体からなる第１領域１５１に、ｎ型の半導体からなる第２半導体層１３２ａを形成する。また、同時に、第２選択成長マスク１０４ｂを用いた選択成長により、第２領域１５２に、ｎ型の半導体からなる第４半導体層１３２ｂを形成する。
引き続き、第１選択成長マスク１０４ａを用いた選択成長により、第１領域１５１に、第１活性層１０６ａ、ｐ型の半導体からなる第３半導体層１３３ａを、これらの順に積層する。また、第２選択成長マスク１０４ｂを用いた選択成長により、第２活性層１０６ｂ、ｐ型の半導体からなる第５半導体層１３３ｂをこれらの順に積層する（図３Ｃ）。第１領域１５１には、第２半導体層１３２ａ、第１活性層１０６ａ、第３半導体層１３３ａが、これらの順に積層される。また第２領域１５２には、第４半導体層１３２ｂ、第２活性層１０６ｂ、第５半導体層１３３ｂがこれらの順に積層される。各半導体層の材料や成長条件は、前述した実施の形態１，２と同様である。
次に、図３Ｄに示すように、第３半導体層１３３ａの上に第３選択成長マスク１０８ａを形成し、第５半導体層１３３ｂの上に第４選択成長マスク１０８ｂを形成する。第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂは、前述した実施の形態１，２と同様である。
次に、図３Ｅに示すように、第３選択成長マスク１０８ａを用いたエッチング処理により、第１活性層１０６ａ、第３半導体層１３３ａを加工して、第１領域１５１に、第１活性層１０６ａ、ｐ型の半導体からなる第２クラッド層１３３ｃが、これらの順に積層した第１リッジ構造を形成する。このとき、第１リッジ構造の側方の第２半導体層１３２ａが露出する状態とする。
また、同時に、第４選択成長マスク１０８ｂを用いたエッチング処理により、第２活性層１０６ｂ、第３半導体層１３３ａを加工して、第２領域１５２に、第２活性層１０６ｂ、ｐ型の半導体からなる第３クラッド層１３３ｄが、これらの順に積層された第２リッジ構造を形成する。このとき、第２リッジ構造の側方の第４半導体層１３２ｂが露出する状態とする。
次に、図３Ｆに示すように、第１選択成長マスク１０４ａおよび第３選択成長マスク１０８ａを用いた選択成長により、上述した第１リッジ構造の側面を埋める第１埋め込み層１０９ａを形成する。第１リッジ構造の側方の第２半導体層１３２ａの表面より再成長することで、第１埋め込み層１０９ａを形成する。
また、同時に、第２選択成長マスク１０４ｂおよび第４選択成長マスク１０８ｂを用いた選択成長により、上述した第２リッジ構造の側面を埋める第２埋め込み層１０９ｂを形成する。第２リッジ構造の側方の第４半導体層１３２ｂの表面より再成長することで、第２埋め込み層１０９ｂを形成する。
上述した埋め込み層の形成は、前述した実施の形態１と同様であり、第１埋め込み層１０９ａの上面と、第２クラッド層１３３ｃの上面とが、同一の平面を形成するような平坦な状態が得られる。また、第２埋め込み層１０９ｂの上面と、第３クラッド層１３３ｄの上面とが、同一の平面を形成するような平坦な状態が得られる。なお、第１埋め込み層１０９ａ、第２埋め込み層１０９ｂは、前述した実施の形態２と同様に、絶縁構造とする。
この後、第１選択成長マスク１０４ａ、第２選択成長マスク１０４ｂ、第３選択成長マスク１０８ａ、第４選択成長マスク１０８ｂを除去する。
次に、図３Ｇに示すように、第１活性層１０６ａ（第１埋め込み層１０９ａ）の上に、ｐ型の半導体からなる第１ｐ型半導体層１３４ａを形成し、ｐ型の半導体からなる第１コンタクト層１３５ａを順次に形成する。また、第２活性層１０６ｂ（第２埋め込み層１０９ｂ）の上に、ｐ型の半導体からなる第２ｐ型半導体層１３４ｂを形成し、ｐ型の半導体からなる第２コンタクト層１３５ｂを順次に形成する。第１ｐ型半導体層１３４ａ、第２ｐ型半導体層１３４ｂは、例えば、ｐ型のＩｎＧａＡｓから構成することができる。第１コンタクト層１３５ａ、第２コンタクト層１３５ｂは、より高濃度にｐ型としたＩｎＧａＡｓＰから構成することができる。
次に、第１半導体層１０３を、図３Ｈに示すように、第１領域１５１の第１半導体層１０３ａと、第２領域１５２の第１半導体層１０３ｂとに分離して素子分離を実現する。また、第１コンタクト層１３５ａに接続する第１ｐ電極１１１ａを形成し、第２コンタクト層１３５ｂに接続する第２ｐ電極１１１ｂを形成する。また、第１ｎ型領域１１５ａに電気的に接続する第１ｎ型電極１１２ａを、第１ｎ型層１３１ａの第１リッジ構造より延長している領域に形成する。同様に、第２ｎ型領域１１５ｂに電気的に接続する第２ｎ型電極１１２ｂを、第２ｎ型層１３１ｂの第２リッジ構造より延長している領域に形成する。
これらのことによっても、第１領域１５１、第２領域１５２の各々に、各々発振波長が異なるレーザ素子が形成される。また、各レーザ素子は、活性層の上下をｐ型領域（ｐ型層）およびｎ型領域で挾む、いわゆる縦型の電流注入構造（縦型ｐｉｎ構造）となる。
ところで、実施の形態に係る半導体装置の製造方法において、第１リッジ構造の下部および第２リッジ構造の下部の各々の位置において、第１クラッド層に埋め込まれたコアを形成することもできる（第１０工程）。例えば、図４に示すように、第１領域１５１において、第１活性層１０６ａの下の領域の第１クラッド層１０２に、例えば、シリコン、ＳｉＮ、ＳｉＯx、ＳｉＯnなどからなる第１コア１２１ａを形成する。また、第２領域１５２において、第２活性層１０６ｂの下の領域の第１クラッド層１０２に、例えば、シリコン、ＳｉＮ、ＳｉＯx、ＳｉＯnなどからなる第２コア１２１ｂを形成する。
なお、第１活性層１０６ａは、ｐ型とされた第１埋め込み層１１９ａと、ｎ型とされた第１埋め込み層１２９ａに挾まれるように埋め込まれている。また、第２活性層１０６ｂは、ｐ型とされた第２埋め込み層１１９ｂと、ｎ型とされた第２埋め込み層１２９ｂに挾まれるように埋め込まれている。また、第１埋め込み層１１９ａには、第１ｐ電極１１３ａが接続し、第１埋め込み層１２９ａには、第１ｎ電極１１４ａが接続している。また、第２埋め込み層１１９ｂには、第２ｐ電極１１３ｂが接続し、第２埋め込み層１２９ｂ比較して、抵抗は、第２ｎ電極１１４ｂが接続している。この場合、各レーザ素子は、活性層の左右をｐ型領域およびｎ型領域で挾む、いわゆる横型の電流注入構造（横型ｐｉｎ構造）となる。
ここで、第１コア１２１ａ、第２コア１２１ｂは、これらによる光導波路が、第１活性層１０６ａ、第２活性層１０６ｂによる導波モードに、光学的に結合可能な位置に配置する。このようにすることで、第１活性層１０６ａ、第２活性層１０６ｂによる導波モードが、第１コア１２１ａ、第２コア１２１ｂによる光導波路に結合し、この光導波路により発振光を取り出すことができる。なお、上述したようなコアによる光導波路構造は、活性層の上側に配置することも可能である。
ところで、上述したレーザ素子は、活性層の上部に回折格子が形成され、所定の波長の分布ブラッグ反射構造が共振器として設けられている、いわゆるＤＦＢ（Distributed Feedback）レーザとすることができる。例えば図５に示すように、基板２０１の上に、第１クラッド層２０２が形成され、第１領域２５１に、第１埋め込み層２０３ａ、第１活性層２０４ａが形成され、第２領域２５２に、第２埋め込み層２０３ｂ、第２活性層２０４ｂが形成されている。第１活性層２０４ａおよび第２活性層２０４ｂの各々は、同一の方向に、互いに平行に延在し、光導波路構造を構成している。
また、第１活性層２０４ａの上の第１埋め込み層２０３ａに、第１活性層２０４ａと同一の方向に延在する第１回折格子２０５ａが形成されている。また、第２活性層２０４ｂの上の第２埋め込み層２０３ｂに、第２活性層２０４ｂと同一の方向に延在する第２回折格子２０５ｂが形成されている。また、第１埋め込み層２０３ａの上には、第１回折格子２０５ａを挟んで、第１電極２０６ａが形成され、第２埋め込み層２０３ｂの上には、第２回折格子２０５ｂを挟んで、第２電極２０６ｂが形成されている。
上述したＤＦＢレーザでは、活性層に電流を注入すると、回折格子の格子間隔および埋め込みヘテロ構造の等価屈折率により決まる波長で発振が得られる。上述したように、それぞれの埋め込みヘテロ構造の上部は平坦な構造を有しているから、それぞれの等価屈折率を精度良く見積もることが可能となる。このため、適切な格子間隔の回折格子を形成することで、精度良く発振波長を制御することが可能となる。
回折格子は、半導体層（埋め込み層）のエッチングにより形成することができる。また、埋め込み層の上に、ＳｉＯ2、ＳｉＮなどの材料の層を形成し、この層に形成することもできる。また、回折格子は、図５に示すように、外部に露出する構成とすることもできる。この場合、周囲の空気がクラッドとして機能する。また、回折格子の上に、ＳｉＯ2などから構成されたクラッドを配置することもできる。
なお、回折格子を用いるＤＦＢ構造は、図２Ｇを用いて説明した縦型ｐｉｎ構造にも適用できることは、いうまでもなく、この場合であっても、上述道世に、精度良く発振波長を制御する効果を得ることができる。なお、回折格子による共振器構造の長さに制限はないが、一般的な半導体レーザの場合、概ね１０μｍ～２ｍｍ程度である。
以下、本発明を用いることによって得られる波長制御性について述べる。ＤＦＢレーザの発振波長は、「λ＝２ｎeqｄ」の式であらわされる。この式において、λは発振波長、ｎeqは等価屈折率、ｄは回折格子周期である。上記式より、発振波長は、等価屈折率に比例することがわかる。各々発振波長が異なる複数のＤＦＢレーザ素子を、前述した選択成長によって一括で作製する際、本発明を用いない場合の断面構造は、図９Ｃを用いて説明したように、上面が平坦とならない箇所が発生する。この状態を、活性層近傍のみが凸型状に厚くなったリブ構造により近似し、基底モードのｎeqを計算した結果を図６に示す。
なお、図６に結果を示す計算では、活性層の厚さを０．１５μｍ、活性層の断面視の幅を０．６μｍとしている。また、活性層が埋め込まれている埋め込み層の全体の厚さを０．２５μｍとしている。また、埋め込み層における、活性層の上部の厚さを、０．０５μｍとしている。また、活性層の屈折率を３．４０とし、埋め込み層（ＩｎＰ）の屈折率を３．１７とし、埋め込み層の上下を挟んで形成しているクラッド層（ＳｉＯ2）の屈折率を１．４７としている。
また、図６の横軸は、埋め込み層の活性層上部の領域の凸型状の端部と、活性層の端部との横方向の距離ｘ（μｍ）としている。また、図６の各グラフに付している数字は、凸型状の部分の厚さを示している。この例では、凸型状の部分の厚さを、５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍとした、６例について計算している。
波長多重レーザに対して許容される波長ゆらぎは、例えば上述した４００ＧＢＡＳＥ－ＦＲ４の場合で±６ｎｍ、４００ＧＢＡＳＥ－ＬＲ８／ＳＲ８の場合で±１ｎｍとなる。発振波長は規格によって異なるが、１３１０ｎｍ前後である。例えば、埋め込み活性層の端部において、凸状部分に厚さ変化が生じた場合（ｘ＝０）に着目すると、発振波長の精度は、±６ｎｍ、±１ｎｍを達成するために許容される、下部クラッド層と半導体層との界面を基準面とした際の表面平坦性は、それぞれ２５ｎｍ、５ｎｍ程度以下であることがわかる。活性層の端部から２００ｎｍ（ｘ＝０．２）まで範囲を拡大しても、発振波長精度±１ｎｍを達成するためには、凸状部分の表面には、１５～２０ｎｍ程度以下の表面平坦性が求められることがわかる。
なお、発振波長は、その他のプロセス上の誤差要因（活性層を構成する混晶の組成、半導体層の厚さ、活性層の幅など）によっても変化し、これらの分のマージンも確保する必要があるため、実際に要求される平坦性は、更に高いものとなる。各々発振波長が異なる複数のＤＦＢレーザ素子を、選択成長によって一括で作製する場合、活性層、活性層の下部の半導体層、活性層の上部の半導体層の全ての厚さが、選択成長に起因して異なる。このため、本発明を用いない場合、要求される発振波長制御性を達成することは困難である。
一方、本発明を用いる場合に得られる各素子の平坦性は、単一の活性層に対して適切な厚さの埋め込み成長を行う場合と同程度であると考えられ、非特許文献４では±５ｎｍ程度の平坦性が得られている。従って、４００ＧＢＡＳＥ－ＦＲ４や４００ＧＢＡＳＥ－ＬＲ８／ＳＲ８で要求されるような±６ｎｍないしは１ｎｍの絶対発振波長制御が、本発明により実現可能となる。
以上に説明したように、本発明によれば、第１選択成長マスクの開口方向の幅と、第２選択成長マスクの開口方向の幅とを、各々異なる寸法としたので、各々が異なる発振波長のレーザ素子を、全てのレーザ素子の上面を平坦な状態で、同一の基板上に一括で作製することができる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
１０１…基板、１０２…第１クラッド層、１０３…第１半導体層、１０４ａ…第１選択成長マスク、１０４ｂ…第２選択成長マスク、１０５ａ…第２半導体層、１０５ｂ…第４半導体層、１０６ａ…第１活性層、１０６ｂ…第２活性層、１０７ａ…第３半導体層、１０７ｂ…第５半導体層、１０７ｃ…第２クラッド層、１０７ｄ…第３クラッド層、１０８ａ…第３選択成長マスク、１０８ｂ…第４選択成長マスク、１０９ａ…第１埋め込み層、１０９ｂ…第２埋め込み層、１５１…第１領域、１５２…第２領域。

Claims (4)

  1. 基板の上に第１クラッド層を形成する第１工程と、
    前記第１クラッド層の上に第１半導体層を形成する第２工程と、
    前記第１半導体層の上の第１領域が開口する第１選択成長マスクを形成し、前記第１半導体層の上の第２領域が開口する第２選択成長マスクを形成する第３工程と、
    前記第１選択成長マスクを用いた選択成長により、前記第１領域に、第２半導体層、第１活性層、第３半導体層を積層し、前記第２選択成長マスクを用いた選択成長により、前記第２領域に、第４半導体層、第２活性層、第５半導体層を積層する第４工程と、
    前記第３半導体層の上に第３選択成長マスクを形成し、前記第５半導体層の上に第４選択成長マスクを形成する第５工程と、
    前記第３選択成長マスクを用いたエッチング処理により、前記第１活性層、前記第３半導体層を加工して、前記第１領域に、前記第１活性層、第２クラッド層が積層した第１リッジ構造を形成し、前記第４選択成長マスクを用いたエッチング処理により、前記第２活性層、前記第３半導体層を加工して、前記第２領域に、前記第２活性層、第３クラッド層が積層された第２リッジ構造を形成する第６工程と、
    前記第１選択成長マスクおよび前記第３選択成長マスクを用いた選択成長により、前記第１リッジ構造の側面を埋める第１埋め込み層を形成し、前記第２選択成長マスクおよび前記第４選択成長マスクを用いた選択成長により、前記第２リッジ構造の側面を埋める第２埋め込み層を形成する第７工程と
    を備え、
    前記第１選択成長マスクの開口方向の幅と、前記第２選択成長マスクの開口方向の幅とは、各々異なる寸法とされている、
    および、
    前記第１選択成長マスクの開口広さと、前記第２選択成長マスクの開口広さとは、各々異なる寸法とされている
    の少なくとも一方の状態とされていることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第６工程は、前記第１リッジ構造の側方の前記第２半導体層、および前記第２リッジ構造の側方の前記第４半導体層が露出する状態とし、
    前記第７工程は、前記第１リッジ構造の側方の前記第２半導体層の表面、および前記第２リッジ構造の側方の前記第４半導体層の表面より再成長することで、前記第１埋め込み層および前記第２埋め込み層を形成する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１または２記載の半導体装置の製造方法において、
    前記第１埋め込み層および前記第２埋め込み層の各々において、ｐ型領域およびｎ型領域を形成する第８工程と、
    前記第１埋め込み層および前記第２埋め込み層の各々において、前記ｐ型領域およびｎ型領域の各々に接続する電極を形成する第９工程と
    をさらに備えることを特徴とする半導体装置の製造方法。
  4. 請求項１～３のいずれか１項に記載の半導体装置の製造方法において、
    前記第１リッジ構造の下部および前記第２リッジ構造の下部の各々の位置において、前記第１クラッド層に埋め込まれたコアを形成する第１０工程をさらに備えることを特徴とする半導体装置の製造方法。
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