JP7257136B2 - 半導体装置及び負荷制御システム - Google Patents

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Description

本発明は、半導体装置及び負荷制御システムに関する。
図１５に本発明の関連技術に係る負荷駆動装置９００の全体構成を示す。負荷駆動装置９００では、商用交流電圧などの交流電圧をダイオード整流することで直流電圧ＶＤＣを生成する。そして、直流電圧ＶＤＣをモータ等の負荷９０１に与えることにより、負荷制御回路９０２による制御の下で負荷９０１を駆動する。直流電圧ＶＤＣの大きさは、負荷駆動装置９００への入力交流電圧の増減に応じて増減するが、直流電圧ＶＤＣの大きさに応じて負荷９０１の制御を変える必要があることも多い。例えば、負荷駆動装置９００が使用される地域によって交流電圧の実効値が１００Ｖとなったり２００Ｖとなったりするが、交流電圧の実効値が１００Ｖであるときと２００Ｖであるときとで、負荷９０１の制御に関して様々な変更が必要になることも多い。
そこで、負荷駆動装置９００では、直流電圧ＶＤＣの大きさを示す電圧情報を負荷制御回路９０２に与えて、その電圧情報に応じて負荷９０１の制御（例えばモータの回転数制御）を行うようにしている。
一方、図１６に示す負荷駆動装置９１０のように、トランスを用いて一次側と二次側を分離し、二次側で負荷９１１を駆動することも一般的に行われる（下記特許文献１参照）。
特開２００８-１７８２４１号公報
図１６の構成において、負荷９１１の駆動電圧は二次側電圧Ｖ２となるが、二次側電圧Ｖ２は入力交流電圧及び一次側電圧Ｖ１の増減に伴って増減する。このような構成においても、ダイオード整流を経た一次側電圧Ｖ１の情報を負荷９１１の制御に生かすことができれば有益であり、それを実現可能にするための装置の開発が望まれる。
本発明は、一次側電圧の情報伝達に寄与する半導体装置及び負荷制御システムを提供することを目的とする。
本発明に係る半導体装置は、一次側電圧から絶縁形式で二次側電圧を生成するシステムの一次側に配置される半導体装置であって、前記一次側電圧に基づく電圧情報を絶縁形式で二次側に伝達するための電圧情報信号を生成する信号生成回路を備えたことを特徴とする。
具体的には例えば、前記半導体装置において、前記信号生成回路は、前記一次側電圧を分圧して得られる入力電圧に基づき前記電圧情報信号を生成すると良い。
より具体的には例えば、前記半導体装置において、前記信号生成回路は、前記入力電圧を複数の基準電圧と比較する複数の比較器を有し、各比較器での比較結果に応じて前記電圧情報信号を生成して良い。
或いは具体的には例えば、前記半導体装置において、前記信号生成回路は、前記入力電圧に応じた電流を生成する電流生成回路を有し、前記電流の大きさに応じた信号を前記電圧情報信号として生成しても良い。
また例えば、前記半導体装置において、前記一次側電圧を分圧して前記入力電圧を得るための分圧抵抗部が設けられ、前記分圧抵抗部及び前記信号生成回路が単一の半導体基板に集積化して構成されると良い。
この際例えば、前記半導体装置において、前記半導体基板には、高耐圧領域と他領域とが形成されており、基板厚さ方向における耐圧は、前記高耐圧領域において前記他領域よりも高く、前記分圧抵抗部は、前記高耐圧領域上に形成されると良い。
更に例えば、前記半導体装置において、前記高耐圧領域は、ＬＤＭＯＳＦＥＴ領域であって良い。
更に例えば、前記半導体装置において、前記ＬＤＭＯＳＦＥＴ領域には、夫々に環形状を有する複数のドレイン領域と夫々に環形状を有する複数のソース領域とが形成され、前記ドレイン領域と前記ソース領域は同心にて交互に形成され、前記分圧抵抗部は、前記複数のドレイン領域の内、最内周のドレイン領域に囲まれたフィールド酸化膜上に形成されて良い。
また例えば、前記半導体装置において、前記半導体基板を収容する筐体から突出する複数の外部端子を備え、前記複数の外部端子は、前記一次側電圧の入力を受けるための第１外部端子と、前記第１外部端子とは異なる複数の第２外部端子と、を含み、前記複数の第２外部端子の内、前記第１外部端子に隣接する第２外部端子と前記第１外部端子との距離は、前記複数の第２外部端子の内、互いに隣接し合う２本の第２外部端子間の距離と比べて、大きいと良い。
また例えば、前記半導体装置において、前記半導体基板を収容する筐体から突出する複数の外部端子を備え、前記複数の外部端子は、前記一次側電圧の入力を受けるための第１外部端子と、前記第１外部端子とは異なる複数の第２外部端子と、を含み、前記第１外部端子は前記筐体の端部に配置されて良い。
また例えば、前記半導体装置において、前記信号生成回路は、前記一次側電圧に応じてパルス幅変調された信号又はパルス周波数変調された信号を、前記電圧情報信号として生成すると良い。
また例えば、前記半導体装置において、前記電圧情報はフォトカプラ又はトランスを用いて前記二次側に伝達されると良い。
本発明に係る負荷制御システムは、前記半導体装置と、前記二次側電圧に基づき駆動する負荷を制御する、前記二次側に配置された負荷制御回路と、を備え、前記負荷制御回路は、前記半導体装置から伝達された前記電圧情報に基づき前記負荷を制御することを特徴とする。
本発明によれば一次側電圧の情報伝達に寄与する半導体装置及び負荷制御システムを提供することが可能となる。
本発明の第１実施形態に係る負荷駆動装置の全体構成図である。 本発明の第１実施形態に係る一次側ＩＣの外観図である。 本発明の第１実施形態に係り、電圧情報の伝達に関わる２つの信号間の関係図である。 本発明の第１実施形態に係り、一次側ＩＣの概略的な内部構成図である。 本発明の第１実施形態に係り、一次側電圧と、ＰＷＭ信号として生成された電圧情報信号のデューティと、の関係図である。 本発明の第１実施形態に係り、一次側電圧と、ＰＦＭ信号として生成された電圧情報信号の周波数と、の関係図である。 本発明の第１実施形態に係り、負荷としてのモータの周辺回路図である。 本発明の第２実施形態に係り、信号生成回路の構成の例を示す図である。 本発明の第３実施形態に係り、信号生成回路の構成の例を示す図である。 本発明の第３実施形態に係り、図９の信号生成回路のタイミングチャートである。 本発明の第４実施形態に係り、一次側ＩＣにおける分圧抵抗部の形成領域を模式的に示す縦断面図である。 本発明の第４実施形態に係り、一次側ＩＣの構造例を示す縦断面図である。 本発明の第４実施形態に係り、一次側ＩＣの構造例を示す上面図である。 本発明の第５実施形態に係り、一次側ＩＣにおける外部端子の配列の例を示す図である。 本発明の関連技術に係る負荷制御装置の構成図である。 本発明の関連技術に係る他の負荷制御装置の構成図である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部材等の名称を省略又は略記することがある。例えば、後述の“１００”によって参照される一次側ＩＣは（図１参照）、一次側ＩＣ１００と表記されることもあるし、ＩＣ１００と略記されることもあり得るが、それらは全て同じものを指す。
まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。本実施形態において、ＩＣとは集積回路（Integrated Circuit）の略称である。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。周期的にレベルがローレベルとハイレベルとの間で切り替わる任意の信号又は電圧について、当該信号又は電圧の１周期分の区間の長さに対する、当該信号又は電圧のレベルがハイレベルとなる区間の長さの割合を、デューティと称する。ＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は本発明の第１実施形態に係る負荷駆動装置１の全体構成図である。負荷駆動装置１は、一次側に設けられた回路である一次側回路１０と、二次側に設けられた回路である二次側回路２０と、を備える。負荷駆動装置１において、一次側と二次側は互いに絶縁されている、換言すれば一次側回路１０と二次側回路２０は互いに絶縁されている。また、負荷駆動装置１は、一次側回路１０と二次側回路２０に亘って設けられるトランスＴＲ及びフォトカプラＰＣを備える。トランスＴＲは、一次側回路１０に配置された一次側巻線Ｗ１と、二次側回路２０に配置された二次側巻線Ｗ２と、を備える。トランスＴＲにおいて、一次側巻線Ｗ１と二次側巻線Ｗ２とは電気的に絶縁されつつ互いに逆極性にて磁気結合されている。フォトカプラＰＣは、一次側回路１０に配置された発光素子３１と、二次側回路２０に配置された受光素子３２と、を備える。
負荷駆動装置１では、トランスＴＲを用いて一次側電圧ＶＰから絶縁形式で二次側電圧ＶＳが生成される。一次側回路１０におけるグランドは“ＧＮＤ１”にて参照され、二次側回路２０におけるグランドは“ＧＮＤ２”にて参照される。一次側電圧ＶＰはグランドＧＮＤ１を基準とする電圧であり、二次側電圧ＶＳはグランドＧＮＤ２を基準とする電圧である。一次側回路１０及び二次側回路２０の夫々において、グランドは０Ｖ（ゼロボルト）の基準電位を有する導電部（所定電位点）を指す又は基準電位そのものを指す。但し、グランドＧＮＤ１とグランドＧＮＤ２は互いに絶縁されているため、互いに異なる電位を有し得る。
一次側回路１０について説明する。一次側回路１０には、フィルタ１１、整流回路１２、平滑コンデンサ１３、スイッチングトランジスタ１４、センス抵抗１５、一次側制御回路１６及び抵抗１８が設けられる。スイッチングトランジスタ１４はＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されている。
フィルタ１１は、負荷駆動装置１に入力された交流電圧ＶＡＣのノイズを除去する。交流電圧ＶＡＣは商用交流電圧であって良い。整流回路１２は、フィルタ１１を通じて供給された交流電圧ＶＡＣを全波整流するダイオードブリッジ回路である。平滑コンデンサ１３は整流回路１２により全波整流された電圧を平滑化することで一次側電圧ＶＰを生成する。平滑コンデンサ１３の両端間にグランドＧＮＤ１を基準として一次側電圧ＶＰが加わる。一次側電圧ＶＰは交流電圧ＶＡＣの実効値に応じた電圧値を有する正の直流電圧である。一次側電圧ＶＰは交流電圧ＶＡＣの周期にて若干脈動し得るが、ここでは当該脈動を無視する。
一次側巻線Ｗ１の一端に一次側電圧ＶＰが印加され、一次側巻線Ｗ１の他端はスイッチングトランジスタ１４のドレインに接続される。スイッチングトランジスタ１４のソースはセンス抵抗１５を介してグランドＧＮＤ１に接続される。センス抵抗１５での電圧降下を示す電圧信号が一次側制御回路１６に入力される。
一次側制御回路１６は、スイッチングトランジスタ１４のゲートに接続され、トランジスタ１４のゲートにパルス信号を供給してトランジスタ１４のゲート電圧を制御することで、トランジスタ１４をスイッチング駆動する。パルス信号は、信号レベルがローレベル及びハイレベル間で切り替わる矩形波状の信号である。トランジスタ１４のゲートにローレベル、ハイレベルの信号が供給されているとき、トランジスタ１４は、夫々、オフ状態、オン状態となる。トランジスタ１４の制御方式は特に限定されない。例えば、負荷駆動装置１において、二次側電圧ＶＳに応じたフィードバック信号が一次側制御回路１６に伝達されるように構成しておくことができる。この場合、一次側制御回路１６は、パルス幅変調を利用してフィードバック信号に応じたデューティを有するパルス信号をスイッチングトランジスタ１４のゲートに供給しても良いし、パルス周波数変調を利用してフィードバック信号に応じた周波数を有するパルス信号をスイッチングトランジスタ１４のゲートに供給しても良い。また例えば、一次側制御回路１６は、センス抵抗１５での電圧降下に応じて（即ちスイッチングトランジスタ１４に流れる電流に応じて）上記パルス信号のデューティを調節しても良い。
ここでは、一次側回路１０に一次側電源ＩＣ１７が設けられ、一次側電源ＩＣ１７内にトランジスタ１４、センス抵抗１５及び一次側制御回路１６が形成されているものとする。但し、トランジスタ１４及びセンス抵抗１５は、ディスクリート部品として、一次側電源ＩＣ１７の外部に設けられていても良い。一次側電源ＩＣ１７は、直流電圧である電源電圧ＶＣＣ１を元に駆動する。電源電圧ＶＣＣ１は、グランドＧＮＤ１を基準とする一次側での電源電圧である。トランスＴＲの一次側に補助巻線（不図示）が設けられていても良く、この場合、スイッチングトランジスタ１４がスイッチング駆動される際に補助巻線に生ずる誘起電圧を整流することで電源電圧ＶＣＣ１を生成しても良い。或いは、一次側電圧ＶＰを直流／直流変換することで電源電圧ＶＣＣ１を生成するＤＣ／ＤＣコンバータ（不図示）が一次側回路１０に設けられていても良い。
一次側回路１０には、更に一次側ＩＣ１００が設けられる。図２に一次側ＩＣ１００の外観の例を示す。一次側ＩＣ１００は、半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（半導体装置）であり、一次側ＩＣ１００を構成する各回路が半導体にて集積化されている。一次側ＩＣ１００としての電子部品の筐体には、ＩＣ１００の外部に対し筐体から露出した外部端子が複数設けられている。尚、図２に示される外部端子の数は例示に過ぎない。
一次側ＩＣ１００に設けられた複数の外部端子には、外部端子ＴＭ１～ＴＭ４が含まれる。外部端子ＴＭ１は一次側電圧ＶＰが加わる配線に接続されて一次側電圧ＶＰの入力を受ける。外部端子ＴＭ２はグランドＧＮＤ１に接続される。外部端子ＴＭ４は電源電圧ＶＣＣ１の入力を受ける。一次側ＩＣ１００は電源電圧ＶＣＣ１を元に駆動する。外部端子ＴＭ３からは、一次側電圧ＶＰに応じた電圧情報を示す電圧情報信号Ｓ１が出力される。フォトカプラＰＣの発光素子３１と抵抗１８との直列回路が外部端子ＴＭ３とグランドＧＮＤ１との間に配置され、当該直列回路に対して電圧情報信号Ｓ１が入力される。抵抗１８は発光素子３１への供給電流を調整するためのものである。抵抗１８は一次側回路１００内に設けられていても良い。一次側ＩＣ１００の内部構成及び動作の詳細については後述される。
二次側回路２０について説明する。二次側回路２０には、整流ダイオード２１、平滑コンデンサ２２、二次側電源回路２３、ＭＰＵ（Micro Processing Unit）２４、抵抗２５及び負荷ＬＤが設けられる。
トランスＴＲにおいて、二次側巻線Ｗ２の一端は整流ダイオード２１のアノードに接続され、二次側巻線Ｗ２の他端はグランドＧＮＤ２に接続される。整流ダイオード２１のカソードは平滑コンデンサ２２の一端に接続され、平滑コンデンサ２２の他端はグランドＧＮＤ２に接続される。このため、スイッチングトランジスタ１４がオンであるときに一次側電圧ＶＰに基づく電流が一次側巻線Ｗ１に流れて一次側巻線Ｗ１にエネルギが蓄積され、その後、スイッチングトランジスタ１４がオフとされると、蓄積されたエネルギが二次側巻線Ｗ２から整流ダイオード２１を通じて平滑コンデンサ２２に向けて出力される。この結果、平滑コンデンサ２２の両端間に二次側電圧ＶＳが生じる。二次側電圧ＶＳは、一次側電圧ＶＰと、一次側巻線Ｗ１の巻き数及び二次側巻線Ｗ２の巻き数の比と、に応じた電圧値を有する正の直流電圧である。二次側電圧ＶＳは若干脈動し得るが、ここでは当該脈動を無視する。一次側巻線Ｗ１の巻き数に対し二次側巻線Ｗ２の巻き数は少なく、よって、二次側電圧ＶＳは一次側電圧ＶＰよりも小さい（即ち二次側電圧ＶＳは一次側電圧ＶＰよりも低い電圧値を有する）。
二次側電源回路２３は、二次側電圧ＶＳから直流電圧ＶＣＣ２を生成するＤＣ／ＤＣコンバータである。直流電圧ＶＣＣ２は所定の正の直流電圧値（例えば５Ｖ）を有する。直流電圧ＶＣＣ２は、グランドＧＮＤ２を基準とした二次側での電源電圧として機能する。
ＭＰＵ２４は、電源電圧ＶＣＣ２を受ける端子とグランドＧＮＤ２に接続される端子とを備え、電源電圧ＶＣＣ２を元に駆動する。ＭＰＵ２４が実行する処理には負荷ＬＤの制御が含まれる。ＭＰＵ２４には電圧情報信号Ｓ１に基づく信号Ｓ２が入力される。信号Ｓ２はフォトカプラＰＣから提供される。具体的には例えば、フォトカプラＰＣの受光素子３２はフォトトランジスタから成り、フォトカプラＰＣの発光素子３１に入力される電圧情報信号Ｓ１に応じて、フォトトランジスタの電流が制御される。抵抗２５の一端に電圧ＶＣＣ２（又は二次側電源回路２３にて生成され得る他の直流電圧）が印加される。抵抗２５の他端とグランドＧＮＤ２との間に受光素子３２としてのフォトトランジスタが配置され、抵抗２５の他端と受光素子３２との接続ノードに信号Ｓ２が生じる。故に、図３に示す如く、電圧情報信号Ｓ１がハイレベルであるときには、発光素子３１が発光し、その結果、受光素子３２に電流が流れて信号Ｓ２がローレベルとなる。逆に、電圧情報信号Ｓ１がローレベルであるときには、発光素子３１が発光せず、その結果、受光素子３２に電流が流れないので信号Ｓ２がハイレベルとなる。
電圧情報信号Ｓ１は一次側電圧ＶＰに応じた電圧情報を含んでいるため、信号Ｓ２も一次側電圧ＶＰに応じた電圧情報を含む電圧情報信号となる。ＭＰＵ２４は信号Ｓ２に応じて負荷ＬＤを制御することができる。負荷ＬＤは、二次側電圧ＶＳが加わる配線とグランドＧＮＤ２との間に設けられ、二次側電圧ＶＳに基づき駆動する。
尚、ここでは、ダイオード整流方式（非同期整流方式）且つフライバック方式にて二次側電圧ＶＳを生成する例を挙げているが、負荷駆動装置１において、同期整流方式にて二次側電圧ＶＳを生成するようにしても良いし、フォワード方式にて二次側電圧ＶＳを生成するようにしても良い。
図４に一次側ＩＣ１００の概略構成を示す。一次側ＩＣ１００は、外部端子ＴＭ１及びＴＭ２間に設けられた分圧抵抗部１１０と、外部端子ＴＭ４及びＴＭ２に接続され、外部端子ＴＭ４に供給された電源電圧ＶＣＣ１を元に駆動する信号生成回路１２０と、を備える。分圧抵抗部１１０は分圧抵抗Ｒａ及びＲｂから成り、一次側電圧ＶＰを分圧することで電圧ＶＤを生成する。具体的には、分圧抵抗Ｒａの一端は一次側電圧ＶＰが加わる外部端子ＴＭ１に接続され、分圧抵抗Ｒｂの一端はグランドＧＮＤ１に接続された外部端子ＴＭ２に接続され、分圧抵抗Ｒａ及びＲｂの他端同士はノードＮＤ１にて共通接続される。このため、ノードＮＤ１には一次側電圧ＶＰの分圧に相当する電圧ＶＤが生じる。電圧ＶＤは信号生成回路１２０に入力される。
信号生成回路１２０は、入力電圧ＶＤに応じた電圧情報信号Ｓ１を生成して外部端子ＴＭ３から出力する。電圧情報信号Ｓ１は、入力電圧ＶＤの電圧値に依存する信号であり、従って一次側電圧ＶＰの電圧値を示す電圧情報（換言すれば入力電圧ＶＤの電圧値を示す電圧情報）を含んでいる。入力電圧ＶＤは一次側電圧ＶＰに比例するため、入力電圧ＶＤに応じて電圧情報信号Ｓ１を生成することと、一次側電圧ＶＰに応じて電圧情報信号Ｓ１を生成することは等価である。
信号生成回路１２０にて生成される電圧情報信号Ｓ１は、信号レベルがローレベル及びハイレベル間で切り替わる矩形波状の信号（即ちパルス信号）である。一次側電圧ＶＰの電圧値を示す電圧情報を電圧情報信号Ｓ１に含めることができる限り、電圧情報信号Ｓ１の変調方式は任意である。即ち例えば、信号生成回路１２０は、一次側電圧ＶＰに応じてパルス幅変調されたＰＷＭ信号を電圧情報信号Ｓ１として生成するようにしても良いし、一次側電圧ＶＰに応じてパルス周波数変調されたＰＦＭ信号を電圧情報信号Ｓ１として生成するようにしても良い。
図５（ａ）は、パルス幅変調を用いて電圧情報信号Ｓ１を生成する際の、電圧情報信号Ｓ１のデューティと一次側電圧ＶＰとの関係を表している。例えば、ＰＷＭ信号としての電圧情報信号Ｓ１のデューティは、一次側電圧ＶＰが１０Ｖ、２０Ｖ、３０Ｖであるとき、夫々、２５％、５０％、７５％に設定される（図５（ｂ）も参照）。勿論、これは数値の一例に過ぎず、想定される一次側電圧ＶＰの変動範囲に応じて、電圧情報信号Ｓ１のデューティと一次側電圧ＶＰとの関係を任意に設定できる。図５（ａ）及び（ｂ）の例では、一次側電圧ＶＰの増大に伴って電圧情報信号Ｓ１のデューティが増大しているが、一次側電圧ＶＰの増大に伴って電圧情報信号Ｓ１のデューティが減少する構成が採用されても良い。
図６（ａ）は、パルス周波数変調を用いて電圧情報信号Ｓ１を生成する際の、電圧情報信号Ｓ１の周波数と一次側電圧ＶＰとの関係を表している。例えば、ＰＦＭ信号としての電圧情報信号Ｓ１の周波数は、一次側電圧ＶＰが１０Ｖ、２０Ｖ、３０Ｖであるとき、夫々、１０Ｈｚ、５０Ｈｚ、９０Ｈｚに設定される（図６（ｂ）も参照）。勿論、これは数値の一例に過ぎず、想定される一次側電圧ＶＰの変動範囲に応じて、電圧情報信号Ｓ１の周波数と一次側電圧ＶＰとの関係を任意に設定できる。図６（ａ）及び（ｂ）の例では、一次側電圧ＶＰの増大に伴って電圧情報信号Ｓ１の周波数が増大しているが、一次側電圧ＶＰの増大に伴って電圧情報信号Ｓ１の周波数が減少する構成が採用されても良い。
電圧情報信号Ｓ１に含まれる電圧情報（即ち一次側電圧ＶＰの電圧値を示す電圧情報）は信号Ｓ２にも含まれることになり、ＭＰＵ２４は、信号Ｓ２に含まれる電圧情報を、負荷ＬＤの様々な制御に役立てることができる。
今、負荷ＬＤが直流モータであるモータ２６を含む場合を考える。そして、今、例として、図７に示す如く、二次側電圧ＶＳが加わる配線とグランドＧＮＤ２との間に、モータ２６と、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ２７とが、直列に配置される場合を考える。この場合、ＭＰＵ２４は、トランジスタ２７を交互にオン、オフとすることでモータ２６をパルス駆動することができ、トランジスタ２７のオンデューティを制御することでモータ２６の回転数を制御することができる。トランジスタ２７のオンデューティは、トランジスタ２７がオンとなる区間の長さとトランジスタ２７がオフとなる区間の長さの和に対する、トランジスタ２７がオンとなる区間の長さの割合を指す。
仮にトランジスタ２７のオンデューティが固定されていた場合、一次側電圧ＶＰの低下に伴って二次側電圧ＶＳが低下するとモータ２６の回転数も低下し、逆に、一次側電圧ＶＰの増加に伴って二次側電圧ＶＳが増加するとモータ２６の回転数も増加することになるが、ＭＰＵ２４は、信号Ｓ２に基づきモータ２６の回転数が一定に保たれるようモータ２６のパルス駆動を制御して良い。即ち、一次側電圧ＶＳが相対的に高いことを示す信号Ｓ２を受けた際にはトランジスタ２７のオンデューティを相対的に小さくし、一次側電圧ＶＳが相対的に低いことを示す信号Ｓ２を受けた際にはトランジスタ２７のオンデューティを相対的に大きくすれば良い。
ＭＰＵ２４に過電流保護機能が設けられていても良い。過電流保護機能では、モータ２６に流れる電流（以下、モータ電流と称する）が監視され、モータ電流の値が所定の過電流閾値以上であることが検知されたとき、即時、トランジスタ２７をオンからオフに切り替えることでモータ２６への電流供給を遮断する。モータ電流の監視は、トランジスタ２７のドレイン－ソース間電圧を監視することで実現されても良いし、モータ電流が流れる経路に挿入された抵抗での電圧降下を監視することで実現されても良い。
過電流閾値は一次側電圧ＶＰに依存して適切な値が変わり得る。典型的には例えば、負荷駆動装置１に入力される交流電圧ＶＡＣが商用交流電圧である場合、負荷駆動装置１が使用される地域によって交流電圧ＶＡＣの実効値が１００Ｖとなったり２００Ｖとなったりするが、交流電圧ＶＡＣの実効値が１００Ｖである場合と２００Ｖである場合とで適切な過電流閾値は異なる。これを考慮し、ＭＰＵ２４は、信号Ｓ２に基づき過電流閾値を可変設定するようにしても良い。即ち例えば、信号Ｓ２にて示される一次側電圧ＶＰの電圧値が所定値以上であるか否かに応じて、過電流閾値を互いに異なる第１閾値及び第２閾値間で切り替えるようにしても良い。
また、一次側電圧ＶＰが異常に高いことで二次側電圧ＶＳも異常に高くなる場合には、ＭＰＵ２４は、モータ２６を保護すべく、モータ２６の駆動を停止するようにしても良い。即ち例えば、一次側電圧ＶＰの電圧値が所定の上限電圧値以上であることが信号Ｓ２にて示されている場合、ＭＰＵ２４は、トランジスタ２７をオフに維持することでモータ２６の駆動を停止しても良い。
また、一次側電圧ＶＰが異常に低いことで二次側電圧ＶＳも異常に低くなる場合には、昇圧回路（不図示）を起動することでモータ２６の駆動電圧を確保するといったことも可能である。当該昇圧回路は、二次側回路２０に設けられ、ＭＰＵ２４の制御の下、二次側電圧ＶＳを昇圧して二次側電圧ＶＳよりも高い昇圧電圧を生成できる。原則として、昇圧回路は停止していて、昇圧回路の停止時には上述の如く二次側電圧ＶＳによりモータ２６が駆動されるが、一次側電圧ＶＰの電圧値が所定の下限電圧値以下であることが信号Ｓ２にて示されている場合、ＭＰＵ２４により昇圧回路が起動されて昇圧電圧にてモータ２６を駆動される構成が採用されても良い。当該昇圧回路も負荷ＬＤの一部であると考えても良い。
負荷ＬＤがモータ２６を含む場合を考えて、信号Ｓ２に基づく負荷ＬＤの制御について説明したが、二次側電圧ＶＳにて駆動する負荷ＬＤの種類は任意であり、二次側電圧ＶＳの高低に応じて制御を変更することが要求される様々な用途に本発明は利用可能である。例えば、加熱調理器の加熱を担う部品が負荷ＬＤに含まれている場合では、二次側電圧ＶＳの増減により調理温度が増減するため、信号Ｓ２に含まれる一次側電圧ＶＰの電圧情報に応じて加熱時間（料理の素材に熱を加える時間の長さ）を調整するといった利用方法も考えられる。また例えば、複数の機能の何れかを実現できるよう負荷ＬＤを構成しておき、信号Ｓ２に含まれる一次側電圧ＶＰの電圧情報に応じて、負荷ＬＤにて実際に実現される機能を切り替えるといった利用方法も考えられる。
負荷駆動装置１に入力される交流電圧ＶＡＣが商用交流電圧である場合、交流電圧ＶＡＣの実効値が目標値（例えば１００Ｖや２００Ｖ）近辺に精度良く保たれることもあるが、負荷駆動装置１が使用される地域によっては、商用交流電圧が安定しておらず、交流電圧ＶＡＣに大きな変動が生じることもある。交流電圧ＶＡＣの変動は一次側電圧ＶＰの変動をもたらす。また、交流電圧ＶＡＣの電力系統における電力消費が大きくなった場合などでは、交流電圧ＶＡＣが目標値よりも随分と低下するといったことも考えられる。更に、負荷駆動装置１に接続されて交流電圧ＶＡＣの入力を受けるコンセントの挿抜時には、安定状態と比べて一次側電圧ＶＰが相当に小さくなる。負荷駆動装置１は、これら様々な状況に対応しうる。
本実施形態に係る負荷駆動装置１によれば、一次側電圧ＶＰの電圧情報を二次側に伝達することができ、二次側回路２０にて、その電圧情報を様々に利用することができる。また、電圧情報信号Ｓ１を生成する信号生成回路１２０と分圧抵抗部１１０を含めてＩＣ化しているため、分圧抵抗をディスクリート部品として設ける構成との比較において、部品点数を少なくすることができ、結果、装置全体の故障率低減が期待される。
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態及び後述の第３～第６実施形態は第１実施形態を基礎とする実施形態であり、第２～第６実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２～第６実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３～第６実施形態についても同様）。矛盾の無い限り、第１～第６実施形態の内、任意の複数の実施形態を組み合わせても良い。
図８に、信号生成回路１２０の例としての信号生成回路１２０Ａの構成を示す。信号生成回路１２０Ａは、比較器１３１～１３４及びロジック回路１３５を備える。信号生成回路１２０Ａに対する入力電圧ＶＤは、比較器１３１～１３４の夫々の非反転入力端子に供給される。比較器１３１、１３２、１３３、１３４の反転入力端子には、夫々、所定の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３、ＶＲＥＦ４が印加される。各比較器からはローレベル又はハイレベルの信号が出力される。基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３及びＶＲＥＦ４は、電源電圧ＶＣＣ１を元に一次側ＩＣ１００内で生成される、グランドＧＮＤ１を基準とした正の直流電圧であり、“０＜ＶＲＥＦ１＜ＶＲＥＦ２＜ＶＲＥＦ３＜ＶＲＥＦ４”が成立する。例えば、基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３、ＶＲＥＦ４を、夫々、１Ｖ、２Ｖ、３Ｖ、４Ｖとすることができる。この場合において、分圧抵抗Ｒａ、Ｒｂの抵抗値が、夫々、９ＭΩ、１ＭΩであったとしたならば、一次側電圧ＶＰが比較器１３１、１３２、１３３、１３４にて１０Ｖ、２０Ｖ、３０Ｖ、４０Ｖと比較されることになる。
比較器１３１～１３４は入力電圧ＶＤと基準電圧ＶＲＥＦ１～ＶＲＥＦ４を比較して、比較結果を示す信号を出力する。具体的には、比較器１３１、１３２、１３３、１３４の出力信号は、
“ＶＤ＜ＶＲＥＦ１”の成立時において、全てローレベルとなり（これを第１出力パターンと称する）、
“ＶＲＥＦ１≦ＶＤ＜ＶＲＥＦ２”の成立時において、夫々、ハイレベル、ローレベル、ローレベル、ローレベルとなり（これを第２出力パターンと称する）、
“ＶＲＥＦ２≦ＶＤ＜ＶＲＥＦ３”の成立時において、夫々、ハイレベル、ハイレベル、ローレベル、ローレベルとなり（これを第３出力パターンと称する）、
“ＶＲＥＦ３≦ＶＤ＜ＶＲＥＦ４”の成立時において、夫々、ハイレベル、ハイレベル、ハイレベル、ローレベルとなり（これを第４出力パターンと称する）、
“ＶＲＥＦ４≦ＶＤ”の成立時において、全てハイレベルとなる（これを第５出力パターンと称する）。
ロジック回路１３５は、比較器１３１～１３４の出力信号に応じた電圧情報信号Ｓ１を生成して外部端子ＴＭ３から出力する。パルス幅変調を利用する場合には、比較器１３１～１３４の出力信号に応じて電圧情報信号Ｓ１のデューティを制御すれば良い（即ち、第１～第５出力パターン間で電圧情報信号Ｓ１のデューティを互いに異ならせれば良い）。パルス周波数変調を利用する場合には、比較器１３１～１３４の出力信号に応じて電圧情報信号Ｓ１の周波数を制御すれば良い（即ち、第１～第５出力パターン間で電圧情報信号Ｓ１の周波数を異ならせれば良い）。
図８の構成例では、信号生成回路１２０Ａに比較器を４つ設けることで一次側電圧ＶＰを５段階で検出しているが、信号生成回路１２０Ａに設けられる比較器の個数は任意であり、１つでも可能であるが、検出分解能を考慮すれば２以上であることが好ましい。また、入力電圧ＶＤが何れかの基準電圧付近にあるときに、ロジック回路１３５への入力信号が頻繁に変化するのを防止すべく、各比較器での電圧比較にヒステリシスを設けておいても良い。
＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。図９に、信号生成回路１２０の他の例としての信号生成回路１２０Ｂの構成を示す。信号生成回路１２０Ｂは、トランジスタ１５１～１５４、比較器１５５、ＲＳ型フリップフロップであるＦＦ１５６、オシレータ１５７、抵抗１５８～１６０及びコンデンサ１６１を備える。トランジスタ１５１及び１５４はＮチャネル型のＭＯＳＦＥＴとして構成され、トランジスタ１５２及び１５３はＰチャネル型のＭＯＳＦＥＴとして構成される。
トランジスタ１５１のゲートがノードＮＤ１に接続されることで、トランジスタ１５１のゲートに対し信号生成回路１２０Ｂへの入力電圧ＶＤが加わる。トランジスタ１５１のソースは抵抗１６０を介してグランドＧＮＤ１に接続される。トランジスタ１５１のドレインと、トランジスタ１５２のドレイン及びゲートと、トランジスタ１５３のゲートは互いに接続される。トランジスタ１５２のソースは抵抗１５８の一端に接続され、抵抗１５８の他端には電源電圧ＶＣＣ１が加わる。トランジスタ１５３のソースは抵抗１５９の一端に接続され、抵抗１５９の他端には電源電圧ＶＣＣ１が加わる。トランジスタ１５３及び１５４のドレイン同士はノード１６２に共通接続される。トランジスタ１５４のソースはグランドＧＮＤ１に接続される。ノード１６２とグランドＧＮＤ１との間にコンデンサ１６１が設けられる。グランドＧＮＤ１から見たノード１６２における電圧を記号“ＶＣ”によって参照する。電圧ＶＣはコンデンサ１６１の両端間電圧に等しい。
比較器１５５の非反転入力端子、反転入力端子には、夫々、電圧ＶＣ、所定の基準電圧ＶＲＥＦが供給される。基準電圧ＶＲＥＦは、電源電圧ＶＣＣ１を元に一次側ＩＣ１００内で生成される、グランドＧＮＤ１を基準とした正の直流電圧である。比較器１５５は電圧ＶＣ及びＶＲＥＦを比較して、電圧ＶＣが基準電圧ＶＲＥＦ以上であるときにハイレベルの信号を出力し、電圧ＶＣが基準電圧ＶＲＥＦ未満であるときにローレベルの信号を出力する。比較器１５５の出力信号は、ＦＦ１５６のリセット入力端子に供給される。ＦＦ１５６のセット入力端子にはオシレータ１５７からのクロック信号ＳＯＳＣが供給される。オシレータ１５７は、所定の周波数を有するクロック信号ＳＯＳＣを生成する。クロック信号ＳＯＳＣは信号レベルがローレベル及びハイレベル間で切り替わる矩形波状の信号であり、クロック信号ＳＯＳＣにおいて、信号レベルのローレベルからハイレベルの切り替わりが周期的に繰り返し生じる。
ＦＦ１５６は第１出力端子（Ｑ端子）及び第２出力端子（反転Ｑ端子）を有し、自身がラッチしている論理値（即ち保持している論理値）に応じた信号を、第１及び第２出力端子から出力する。ＦＦ１５６は、セット入力端子に対してハイレベルの信号が入力され且つリセット入力端子に対してローレベルの信号が入力されたとき“１”の論理値をラッチし、セット入力端子に対してローレベルの信号が入力され且つリセット入力端子に対してハイレベルの信号が入力されたとき“０”の論理値をラッチし、セット入力端子及びリセット入力端子への入力信号が共にローレベルであるときには現時点でラッチしている論理値を変化させない。信号生成回路１２０Ｂにおいて、セット入力端子及びリセット入力端子への入力信号が共にハイレベルとなることは無い。
ＦＦ１５６において、“０”の論理値がラッチされているとき、第１及び第２出力端子の出力信号は、夫々、ローレベル、ハイレベルとなり、“１”の論理値がラッチされているとき、第１及び第２出力端子の出力信号は、夫々、ハイレベル、ローレベルとなる。ＦＦ１５６の第１出力端子（Ｑ端子）における信号は電圧情報信号Ｓ１として外部端子ＴＭ３から出力される。ＦＦ１５６の第２出力端子（反転Ｑ端子）における信号はトランジスタ１５４のゲートに入力される。故に、ＦＦ１５６において、“０”、“１”の論理値がラッチされているとき、トランジスタ１５４は、夫々、オン状態、オフ状態となる。
また、トランジスタ１５２のドレイン及びソース間に流れる電流を電流Ｉ１と称し、トランジスタ１５３のドレイン及びソース間に流れる電流を電流Ｉ２と称する。トランジスタ１５２及び１５３にてカレントミラー回路が形成されているため、電流Ｉ２は電流Ｉ１に比例する。
図１０を参照して信号生成回路１２０Ｂの動作の流れを説明する。ＦＦ１５６にて“０”の論理値がラッチされているタイミングｔ０を起点にして考える。タイミングｔ０では、ＦＦ１５６の第１出力端子（Ｑ端子）からの出力信号（即ち電圧情報信号Ｓ１）はローレベルであり、トランジスタ１５４がオンとなっているので電圧ＶＣは０Ｖである。タイミングｔ０より後のタイミングｔ１において、クロック信号ＳＯＳＣがローレベルからハイレベルに切り替わると、ＦＦ１５６にて“１”の論理値がラッチされて、ＦＦ１５６の第１出力端子からの出力信号はローレベルからハイレベルに切り替わり且つＦＦ１５６の第２出力端子からの出力信号はハイレベルからローレベルに切り替わる。このためトランジスタ１５４がターンオフする。トランジスタ１５４がターンオフすると、電流Ｉ２によるコンデンサ１６１の充電が開始されてコンデンサ１６１の端子電圧である電圧ＶＣが上昇してゆく。タイミングｔ２にて電圧ＶＣが基準電圧ＶＲＥＦに達すると比較器１５５の出力信号がローレベルからハイレベルに切り替わるため、ＦＦ１５６にて“０”の論理値がラッチされる。ＦＦ１５６にて“０”の論理値がラッチされると、ＦＦ１５６の第１出力端子からの出力信号がハイレベルからローレベルに切り替わると共にＦＦ１５６の第２出力端子からの出力信号がローレベルからハイレベルに切り替わる。すると、トランジスタ１５４のターンオンを通じて電圧ＶＣが０Ｖに戻り、比較器１５５の出力信号もローレベルに戻る。以後、同様の動作が繰り返される。
図９の構成では、一次側電圧ＶＰに応じた電流Ｉ１及びＩ２を生成する電流生成回路がトランジスタ１５１～１５３及び抵抗１５８～１６０にて構成されている。一次側電圧ＶＰの増減に連動して電流Ｉ１及びＩ２も増減するため、一次側電圧ＶＰに応じてタイミングｔ１及びｔ２間の時間が変わる。一方で、クロック信号ＳＯＳＣにおいて、ローレベルからハイレベルへの切り替わりは一定周期で生じる。このため、一次側電圧ＶＰに応じてパルス幅変調された信号が電圧情報信号Ｓ１としてＦＦ１５６の第１出力端子から出力されることになり、その信号のデューティにて、一次側電圧ＶＰの電圧値が表現されることになる。
＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。一次側回路１０では外部端子ＴＭ１及びＴＭ２に比較的高い電圧が加わる。第４実施形態では、耐圧設計に注目した半導体基板の構造説明等を行う。
図１１は、一次側ＩＣ１００における分圧抵抗部１１０の形成領域を模式的に示す縦断面図である。図１１で示されるように、一次側ＩＣ１００は、分圧抵抗部２０１と信号生成部２０２を単一の半導体基板２００に集積化して成る。
分圧抵抗部２０１は上述の分圧抵抗部１１０に相当する。分圧抵抗部２０１の第１端には、外部端子ＴＭ１に接続されるメタル配線２０４がビアを介して接続されており、分圧抵抗部２０１の第２端には、外部端子ＴＭ２に接続されるメタル配線２０５がビアを介して接続されている。図１１には明示されていないが、分圧抵抗部２０１にはノードＮＤ１（図４参照）も設けられている。信号生成部２０２に上述の信号生成回路１２０（図４参照）が形成される。
ここで、分圧抵抗部２０１に対し、外部端子ＴＭ１及びＴＭ２間における比較的大きな電圧（即ち一次側電圧ＶＰ）が加わるため、高い耐圧を持つポリシリコン抵抗を用いて（例えば４００Ｖ以上の耐圧を持つポリシリコン抵抗を用いて）分圧抵抗部２０１を形成することが望ましい。
また、分圧抵抗部２０１の集積化に際しては、分圧抵抗部２０１を介する経路（横方向）の高耐圧化だけでなく、分圧抵抗部２０１と基板電位端との間（縦方向）の高耐圧化も必要となる（基板電位端にはグランドＧＮＤ１の電位が加わる）。そこで、半導体基板２００には、その他の領域よりも基板厚さ方向（縦方向）の耐圧が高い高耐圧領域２０３が形成されており、分圧抵抗部２０１は高耐圧領域２０３上に形成される。即ち、半導体基板２００には、高耐圧領域２０３と高耐圧領域２０３と異なる他領域が形成されているが、高耐圧領域２０３の基板厚さ方向における耐圧は、他領域の基板厚さ方向における耐圧よりも高く設計されており、高耐圧領域２０３上に分圧抵抗部２０１が配置される。このような構成とすることにより、分圧抵抗部２０１を高耐圧化することができるので、一次側ＩＣ１００にて、比較的大きな一次側電圧ＶＰを直接受けることが可能となる。尚、信号生成部２０２は高耐圧領域２０３上に設けられていない。基板厚さ方向は、半導体基板２００の厚さが定義される方向であって、半導体基板２００の表面及び裏面の法線に平行である。
高耐圧領域２０３としては、高耐圧化の実績が豊富なＬＤＭＯＳＦＥＴ（lateral double diffused metal oxide semiconductor field effect transistor）領域を流用することができる。
ＬＤＭＯＳＦＥＴ領域の構造について具体的に説明する。図１２及び図１３は、夫々、一次側ＩＣ１００の一構造例を示す縦断面図及び上面図である。図１２の縦断面図は、高耐圧領域２０３の中央部付近の縦断面図であって、図１３のα１－α２断面を模式的に示したものである。
図１２の一次側ＩＣ１００は、上述の半導体基板２００としてｐ型半導体基板３０１を有し、半導体基板３０１に高耐圧領域２０３がＬＤＭＯＳＦＥＴ領域として形成されている。より具体的に述べると、ｐ型半導体基板３０１には、高耐圧領域２０３の中央部において、低濃度ｎ型半導体領域３０２とこれを取り囲む高濃度ｐ型半導体領域３０３が形成されている。尚、高耐圧領域２０３における基板厚み方向の耐圧は、領域３０２の不純物濃度を下げることで又は領域３０２の厚みを増すことで高くなる。
低濃度ｎ型半導体領域３０２には、高濃度ｎ型半導体領域３０４が形成されており、高濃度ｐ型半導体領域３０３には、高濃度ｎ型半導体領域３０５が形成されている。これらの高濃度ｎ型半導体領域３０４及び３０５は、夫々、ＬＤＭＯＳＦＥＴのドレイン領域及びソース領域に相当する。ＬＤＭＯＳＦＥＴのドレイン領域及びソース領域は、夫々、記号“Ｄ”及び“Ｓ”にて表される。図１３に示されるように、高耐圧領域２０３には、その平面視において同心且つ環形状のドレイン領域（Ｄ）及びソース領域（Ｓ）が交互に複数形成されている。つまり、ＬＤＭＯＳＦＥＴ領域としての高耐圧領域２０３には、夫々に環形状を有する複数のドレイン領域（Ｄ）と夫々に環形状を有する複数のソース領域（Ｓ）とが形成され、且つ、複数のドレイン領域（Ｄ）及び複数のソース領域（Ｓ）は全て同心にて形成され（即ちそれら領域の中心は全て同じであり）、且つ、ドレイン領域（Ｄ）とソース領域（Ｓ）とが交互に形成される。高耐圧領域２０３が第１～第ｎドレイン領域を含み且つ第１～第ｎソース領域を含むと考えた場合、それらの中心から見て、第１ドレイン領域、第１ソース領域、第２ドレイン領域、第２ソース領域、・・・、第ｎドレイン領域、第ｎソース領域の順に配列されることになる（ｎは２以上の整数）。ｐ型半導体基板３０１の平面視において、第（ｉ＋１）ドレイン領域の外形内に第ｉドレイン領域の外形が収まり、且つ、第ｉソース領域の外形内に第ｉドレイン領域の外形が収まる（ｉは整数）。故に、第１ドレイン領域は、第１～第ｎドレイン領域の内の、最内周のドレイン領域に相当する。
また、低濃度ｎ型半導体領域３０２の外縁表層には、高濃度ｎ型半導体領域３０４を取り囲むようにフィールド酸化膜３０６が形成されている。また、ｐ型半導体基板３０１の表層には、高濃度ｎ型半導体領域３０５とフィールド酸化膜３０６との間に亘って、ゲート酸化膜３０７が形成されている。ゲート酸化膜３０７上には、ポリシリコンを素材とするゲート領域３０８（Ｇ）が形成されている。
フィールド酸化膜３０６上には、電界分布（即ち等電位線の間隔）を均等化して耐圧破壊を防止するための手段として、ポリシリコンを素材とするフィールドプレート３０９が形成されている。
フィールド酸化膜３０６の直下には、フィールド酸化膜３０６と低濃度ｎ型半導体領域３０２との間に寄生容量を形成するための手段として、低濃度ｐ型半導体領域３１０が形成されている。このような構成とすることにより、寄生容量の保持電圧分だけ、基板厚み方向の耐圧を高めることができる。
上述の如く、高耐圧領域２０３には複数のドレイン領域が同心にて形成されるが、図１２に示された高濃度ｎ型半導体領域３０４は、複数のドレイン領域の内の、最内周のドレイン領域（即ち上記の第１ドレイン領域）に相当する。その最内周のドレイン領域（図１２の高濃度ｎ型半導体領域３０４）に囲まれた低濃度ｎ型半導体領域３０２の中央部表層には、フィールド酸化膜３１１が形成されており、分圧抵抗部２０１は当該フィールド酸化膜３１１上に形成されている。分圧抵抗部２０１は、ゲート領域３０８やフィールドプレート３０９と同一のポリシリコン層を用いて形成すればよい。図１２の例では、分圧抵抗部２０１の両端部が夫々ビアを介して第１メタル層１Ｍに接続されており、さらには、第１メタル層１Ｍがビアを介して第２メタル層２Ｍに接続されている。但し、メタル層の積層数は、これに限定されるものではなく、１層のみであってもよいし３層以上であってもよい。
また、分圧抵抗部２０１は、図１３にて示されるように、複数本の単位抵抗２０１［１］～２０１［ｍ］を組み合わせて形成されると良い（ここでｍは２以上の整数）。例えば、単位抵抗１本当たりの抵抗値が１ＭΩである場合において、分圧抵抗部２０１の合成抵抗値（即ち分圧抵抗Ｒａ及びＲｂの抵抗値の合計）を１０ＭΩとしたければ、１０本の単位抵抗を直列に接続すれば良い。また、単位抵抗２０１［１］～２０１［ｍ］の接続形態（直列／並列）や単位抵抗２０１［１］～２０１［ｍ］内におけるノードＮＤ１の位置を任意に切り替え可能に構成しておけば、分圧抵抗部２０１での分圧比を容易に可変設定することが可能となる。また、外部端子ＴＭ１に接続されるべきパッド（不図示）は、フィールド酸化膜３１１上に位置する第２メタル層２Ｍに形成されると良い。
このように、ＬＤＭＯＳＦＥＴ領域を用いて高耐圧領域２０３を構成することで、分圧抵抗部２０１とｐ型半導体基板３０１との間の高耐圧化を実現することができる。
＜＜第５実施形態＞＞
本発明の第５実施形態を説明する。図１４に一次側ＩＣ１００における外部端子の配列の例を示す。一次側ＩＣ１００を構成する半導体基板及び半導体集積回路が樹脂にて構成された筐体（パッケージ）内に封入される。一次側ＩＣ１００の筐体は概略直方体形状を有し、当該筐体の第１面から第１方向に向けて外部端子ＰＩＮ１～ＰＩＮ４が突出して設けられ、当該筐体の第２面から第２方向に向けて外部端子ＰＩＮ５～ＰＩＮ７が突出して設けられる。第１面及び第２面は互いに対向する面であり、第２方向は第１方向とは逆の方向である。第１方向及び第２方向に直交する第３方向に沿って、外部端子ＰＩＮ１、ＰＩＮ２、ＰＩＮ３、ＰＩＮ４が、この順番で配列され、且つ、外部端子ＰＩＮ７、ＰＩＮ６、ＰＩＮ５が、この順番で配列される。第１面において外部端子ＰＩＮ１～ＰＩＮ４は等間隔で配置される。互いに隣接する外部端子ＰＩＮ１及びＰＩＮ２間の距離を“ｄＡ”にて表す。外部端子ＰＩＮ２及びＰＩＮ３間の距離も外部端子ＰＩＮ３及びＰＩＮ４間の距離も距離ｄＡと一致する。第２面では、外部端子ＰＩＮ５及びＰＩＮ６が互いに隣接し、外部端子ＰＩＮ６及びＰＩＮ７が互いに隣接する。外部端子ＰＩＮ５及びＰＩＮ６間の距離は距離ｄＡと等しいが、外部端子ＰＩＮ６及びＰＩＮ７間の距離ｄＢは距離ｄＡよりも大きい。
外部端子ＰＩＮ７は一次側電圧ＶＰが加わる外部端子ＴＭ１として用いられ（図１も参照）、外部端子ＰＩＮ３はグランドＧＮＤ１に接続される外部端子ＴＭ２として用いられ、外部端子ＰＩＮ１は電圧情報信号Ｓ１が出力される外部端子ＴＭ３として用いられ、外部端子ＰＩＮ４は電源電圧ＶＣＣ１が加わる外部端子ＴＭ４として用いられる。外部端子ＰＩＮ２、ＰＩＮ５及びＰＩＮ６は、一次側ＩＣ１００を構成する半導体集積回路の何れの箇所にも接続されない端子であっても良いが、外部端子ＰＩＮ２、ＰＩＮ５及びＰＩＮ６の何れか１以上に任意の機能を持たせても良い。
今、便宜上、一次側電圧ＶＰが加わる外部端子を第１外部端子と称し、それ以外の外部端子を第２外部端子と称すると、一次側ＩＣ１００の筐体には、第１外部端子と、複数の第２外部端子（図１４の例では６本の第２外部端子）とが設けられることになる。高電圧が印加される第１外部端子と、それに隣接する第２外部端子との絶縁性を確保するためには、それらの間に十分な沿面距離を確保すべきである。
これを考慮し、一次側ＩＣ１００において以下の第１配置条件を満たすと良い。第１配置条件は、「複数の第２外部端子の内、第１外部端子に隣接する第２外部端子と第１外部端子との距離ｄｂは、複数の第２外部端子の内、互いに隣接し合う２本の第２外部端子間の距離ｄａと比べて、大きい」という条件である。図１４の例では、距離ｄＡ、ｄＢが、夫々、距離ｄａ、ｄｂに相当する。図１４では、外部端子の本数が７本となっているが、一次側ＩＣ１００に設けられる外部端子の本数はこれに限定されず、外部端子の本数が幾つであっても、第１配置条件が満たされると良い。但し、必要な沿面距離を確保できるのであれば、距離ｄａと距離ｄｂは等しくても構わない（例えば、図１４の例において、第２面に４本の外部端子を距離ｄＡを隔てて等間隔で配置しても構わない）。
また、一次側ＩＣ１００において以下の第２配置条件を満たすと良い。第２配置条件は、「第１外部端子が、一次側ＩＣ１００の筐体の端部に設けられる」という条件である。即ち、第１外部端子と２以上の第２外部端子から成る外部端子列が筐体の所定面に配列される場合にあっては、その外部端子列の両端の何れか一方に第１外部端子を配置すると良い。これにより、必要な沿面距離を確保しやすくなる。図１４では、外部端子の本数が７本となっているが、一次側ＩＣ１００に設けられる外部端子の本数はこれに限定されず、外部端子の本数が幾つであっても第２配置条件が満たされると良い。但し、第２配置条件の充足は必須ではなく、例えば、図１４の外部端子ＰＩＮ６又はＰＩＮ２を図１の外部端子ＴＭ１として機能させることが有りえても良い。
＜＜第６実施形態＞＞
本発明の第６実施形態を説明する。第６実施形態では、上述の第１～第５実施形態の任意の何れかに適用可能な変形技術や応用技術等を説明する。
負荷駆動装置１では、一次側回路１０における信号Ｓ１を絶縁形式で信号Ｓ２として二次側回路２０に伝達するための絶縁型信号伝達部品としてフォトカプラＰＣを用いているが、フォトカプラＰＣの代わりにトランスを絶縁型信号伝達部品として用いても構わない。
図１の負荷駆動装置１（負荷駆動システム）は負荷制御システムを内包している。負荷制御システムは、半導体装置としての一次側ＩＣ１００と、一次側ＩＣ１００から絶縁型信号伝達部品を介して伝達された一次側電圧ＶＰの電圧情報に基づき負荷ＬＤを駆動及び制御する負荷制御回路と、を備える。負荷制御回路は、図１の構成ではＭＰＵ２４に相当する。負荷制御システムは、図１の負荷駆動装置１を構成する部品の内、一次側ＩＣ１００及びＭＰＵ２４以外の任意の部品（例えばトランスＴＲやフォトカプラＰＣ）を更に含んでいると考えても良い。
一次側電圧ＶＰに応じてパルス幅変調されたＰＷＭ信号又は一次側電圧ＶＰに応じてパルス周波数変調されたＰＦＭ信号を電圧情報信号Ｓ１として生成することを上述したが、電圧情報信号Ｓ１はＰＷＭ信号及びＰＦＭ信号の何れにも分類されない形態の信号（例えば、パルスの数にて電圧情報を示す信号や、パルス列の態様で電圧情報を示す信号）であっても構わない。
分圧抵抗部１１０は一次側ＩＣ１００の外部に設けられて一次側ＩＣ１００に対し外付け接続されるようにしても良い。
上述の主旨を損なわない形で、任意の信号又は電圧に関して、それらのハイレベルとローレベルの関係を逆にしても良い。また、上述の主旨を損なわない形で、ＦＥＴのチャネル型を任意に変更可能である。
上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
１ 負荷駆動装置
１０ 一次側回路
２０ 二次側回路
２４ 負荷制御回路
１００ 一次側ＩＣ（半導体装置）
１１０ 分圧抵抗部
１２０、１２０Ａ、１２０Ｂ 信号生成回路
ＬＤ 負荷
ＶＰ 一次側電圧
ＶＳ 二次側電圧
Ｓ１ 電圧情報信号

Claims (13)

  1. 一次側電圧から絶縁形式で二次側電圧を生成するシステムの一次側に配置される半導体装置であって、
    前記一次側電圧に基づく電圧情報を絶縁形式で二次側に伝達するための電圧情報信号を生成する信号生成回路を備え、
    前記信号生成回路は、前記一次側電圧に応じた電圧を受ける第１入力端子及び所定の基準電圧を受ける第２入力端子を有して前記一次側電圧に応じた電圧と前記基準電圧との比較結果を示す信号を出力する比較器を有し、前記比較器の出力信号を用いて前記電圧情報信号を生成する
    、半導体装置。
  2. 前記信号生成回路は、前記一次側電圧を分圧して得られる入力電圧に基づき前記電圧情報信号を生成する
    、請求項１に記載の半導体装置。
  3. 一次側電圧から絶縁形式で二次側電圧を生成するシステムの一次側に配置される半導体装置であって、
    前記一次側電圧に基づく電圧情報を絶縁形式で二次側に伝達するための電圧情報信号を生成する信号生成回路を備え、
    前記信号生成回路は、前記一次側電圧を分圧して得られる入力電圧に基づき前記電圧情報信号を生成し、
    前記信号生成回路は、前記入力電圧を複数の基準電圧と比較する複数の比較器を有し、各比較器での比較結果に応じて前記電圧情報信号を生成する
    、半導体装置。
  4. 前記信号生成回路は、前記入力電圧に応じた電流を生成する電流生成回路を有し、前記電流の大きさに応じた信号を前記電圧情報信号として生成する
    、請求項２に記載の半導体装置。
  5. 前記一次側電圧を分圧して前記入力電圧を得るための分圧抵抗部を更に備え、
    前記分圧抵抗部及び前記信号生成回路が単一の半導体基板に集積化して構成される
    、請求項２～４の何れかに記載の半導体装置。
  6. 前記半導体基板には、高耐圧領域と他領域とが形成されており、
    基板厚さ方向における耐圧は、前記高耐圧領域において前記他領域よりも高く、
    前記分圧抵抗部は、前記高耐圧領域上に形成される
    、請求項５に記載の半導体装置。
  7. 前記高耐圧領域は、ＬＤＭＯＳＦＥＴ領域である
    、請求項６に記載の半導体装置。
  8. 前記ＬＤＭＯＳＦＥＴ領域には、夫々に環形状を有する複数のドレイン領域と夫々に環形状を有する複数のソース領域とが形成され、前記ドレイン領域と前記ソース領域は同心にて交互に形成され、
    前記分圧抵抗部は、前記複数のドレイン領域の内、最内周のドレイン領域に囲まれたフィールド酸化膜上に形成される
    、請求項７に記載の半導体装置。
  9. 前記半導体基板を収容する筐体から突出する複数の外部端子を備え、
    前記複数の外部端子は、前記一次側電圧の入力を受けるための第１外部端子と、前記第１外部端子とは異なる複数の第２外部端子と、を含み、
    前記複数の第２外部端子の内、前記第１外部端子に隣接する第２外部端子と前記第１外部端子との距離は、前記複数の第２外部端子の内、互いに隣接し合う２本の第２外部端子間の距離と比べて、大きい
    、請求項５～８の何れかに記載の半導体装置。
  10. 前記半導体基板を収容する筐体から突出する複数の外部端子を備え、
    前記複数の外部端子は、前記一次側電圧の入力を受けるための第１外部端子と、前記第１外部端子とは異なる複数の第２外部端子と、を含み、
    前記第１外部端子は前記筐体の端部に配置される
    、請求項５～８の何れかに記載の半導体装置。
  11. 前記信号生成回路は、前記一次側電圧に応じてパルス幅変調された信号又はパルス周波数変調された信号を、前記電圧情報信号として生成する
    、請求項１～１０の何れかに記載の半導体装置。
  12. 前記電圧情報はフォトカプラ又はトランスを用いて前記二次側に伝達される
    、請求項１～１１の何れかに記載の半導体装置。
  13. 請求項１～１２の何れかに記載の半導体装置と、
    前記二次側電圧に基づき駆動する負荷を制御する、前記二次側に配置された負荷制御回路と、を備え、
    前記負荷制御回路は、前記半導体装置から伝達された前記電圧情報に基づき前記負荷を制御する
    、負荷制御システム。
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