JP2022099502A - スイッチング装置、絶縁型ｄｃ／ｄｃコンバータ及びａｃ／ｄｃコンバータ - Google Patents

スイッチング装置、絶縁型ｄｃ／ｄｃコンバータ及びａｃ／ｄｃコンバータ Download PDF

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Abstract

【課題】アバランシェ降伏を利用して安全にサージを吸収する。【解決手段】フライバック方式のＡＣ／ＤＣコンバータにおけるトランスの一次側巻線に対しトランジスタ（Ｍ１）が直列接続される。スイッチング制御信号（ＳＥＴ、ＲＳＴ）に基づき、トランジスタのゲートに対する駆動信号（ＤＲＶ）が生成される。駆動信号のレベルがハイレベル、ローレベルであるとき、夫々、トランジスタはオン状態、オフ状態となる。駆動信号のハイレベルからローレベルへの切り替わりタイミングに相当する基準タイミング（ＲＳＴのアップエッジタイミング）より所定の判定時間が経過したタイミングにおいてトランジスタのドレイン電流（ＩＤ）が所定の判定電流よりも高いとき、その後、所定の強制オフ時間分、スイッチング制御信号に依らず、トランジスタをオフ状態に維持する保護動作を実行する。【選択図】図７

Description

本開示は、スイッチング装置、絶縁型ＤＣ／ＤＣコンバータ及びＡＣ／ＤＣコンバータに関する。
フライバック方式のＡＣ／ＤＣコンバータ等においては、コイルに対しスイッチングトランジスタが直列接続され、スイッチングトランジスタが交互にオン、オフされる。このような構成において、スイッチングトランジスタがターンオフされる際、コイルの蓄積エネルギに基づく非常に高いサージ電圧がスイッチングトランジスタの端子（コイルに接続される側の端子であって、例えばドレイン）に加わることがある。
特開２０１３－０２７０９６号公報
上記サージ電圧に対しスイッチングトランジスタの耐圧を高める対応も可能であるが、耐圧の増大はコストアップに繋がる。そこで、アバランシェ降伏を利用してサージを吸収することが検討される。但し、アバランシェ降伏を不適切に発生させるとスイッチングトランジスタの破損等を招く。
本開示は、トランジスタの耐圧増大を必要せずにサージを適切に吸収可能なスイッチング装置、絶縁型ＤＣ／ＤＣコンバータ及びＡＣ／ＤＣコンバータを提供することを目的とする。
本開示に係るスイッチング装置は、コイルに直列接続され、ゲートの信号レベルが第１レベルであるときにオン状態となり且つゲートの信号レベルが第２レベルであるときにオフ状態となるトランジスタと、スイッチング制御信号を生成するスイッチング制御部と、前記スイッチング制御信号に基づき、前記トランジスタのゲートに前記第１レベル、前記第２レベルの駆動信号を交互に供給することで前記トランジスタをスイッチング駆動するスイッチング駆動部と、前記トランジスタに流れる電流が所定の判定電流より大きい特定状態を検出する特定状態検出部と、前記駆動信号のレベルの前記第１レベルから前記第２レベルへの切り替わりタイミングに相当する基準タイミングより所定の判定時間が経過したタイミングにおいて前記特定状態が検出されたとき、保護動作を実行する保護制御部と、を備え、前記保護制御部は、前記保護動作において、前記スイッチング駆動部を制御することで、前記スイッチング制御信号に依らず、所定の強制オフ時間分、前記トランジスタをオフ状態に維持させる構成（第１の構成）である。
上記第１の構成に係るスイッチング装置において、前記スイッチング制御信号は、前記駆動信号のレベルを前記第２レベルから前記第１レベルに切り替えることを指示するセット信号と、前記駆動信号のレベルを前記第１レベルから前記第２レベルに切り替えることを指示するリセット信号と、を含み、前記スイッチング制御部は、前記セット信号と前記リセット信号を交互に前記スイッチング駆動部に出力し、前記スイッチング駆動部は、前記保護動作が実行されていないとき、前記セット信号に応答して前記駆動信号のレベルを前記第２レベルから前記第１レベルに切り替え且つ前記リセット信号に応答して前記駆動信号のレベルを前記第１レベルから前記第２レベルに切り替え、前記保護動作が実行されているとき、前記保護制御部の制御の下、前記セット信号を受けても、前記駆動信号のレベルを前記第１レベルに切り替えずに前記第２レベルに維持する構成（第２の構成）であっても良い。
上記第２の構成に係るスイッチング装置において、前記保護制御部は、前記基準タイミングより前記判定時間の経過後に第１トリガを発生させる第１トリガ発生部と、前記第１トリガの発生タイミングにおいて前記特定状態が検出されているときに限り第２トリガを発生させる第２トリガ発生部と、前記第２トリガの発生タイミングから前記強制オフ時間が経過するまで所定の強制オフ信号を前記スイッチング駆動部に出力する強制オフ信号出力部と、を備え、前記スイッチング駆動部は、前記強制オフ信号を受けている期間、前記セット信号を受けても、前記駆動信号のレベルを前記第１レベルに切り替えずに前記第２レベルに維持する構成（第３の構成）であっても良い。
上記第２又は第３の構成に係るスイッチング装置において、前記基準タイミングは、前記スイッチング制御部からの前記リセット信号の出力タイミングと一致する構成（第４の構成）であっても良い。
上記第１～第３の構成の何れかに係るスイッチング装置において、前記基準タイミングは、前記駆動信号のレベルの前記第１レベルから前記第２レベルへの切り替わりタイミングと一致する構成（第５の構成）であっても良い。
上記第１～第５の構成の何れかに係るスイッチング装置において、前記トランジスタはＭＯＳＦＥＴであり、前記基準タイミングより前記判定時間が経過したタイミングにおいて前記特定状態が検出されたとき、前記保護制御部は、前記トランジスタにアバランシェ降伏による電流が流れたと推定して前記保護動作を実行する構成（第６の構成）であっても良い。
本開示に係る絶縁型ＤＣ／ＤＣコンバータは、互いに絶縁された一次側巻線及び二次側巻線を有する電力用トランスを用いて、一次側における一次側電圧から二次側における二次側電圧を生成する絶縁型ＤＣ／ＤＣコンバータであって、上記第１～第６の構成の何れかに係るスイッチング装置を備え、前記コイルは前記一次側巻線であり、前記トランジスタは前記一次側巻線に対して直列に接続される構成（第７の構成）である。
本開示に係るＡＣ／ＤＣコンバータは、交流電圧を全波整流する整流回路と、全波整流された電圧を平滑化することで直流電圧を生成する平滑コンデンサと、前記直流電圧としての一次側電圧から直流の二次側電圧を出力電圧として生成する、上記第７の構成に係る絶縁型ＤＣ／ＤＣコンバータと、を備えた構成（第８の構成）である。
本開示によれば、トランジスタの耐圧増大を必要せずにサージを適切に吸収可能なスイッチング装置、絶縁型ＤＣ／ＤＣコンバータ及びＡＣ／ＤＣコンバータを提供することが可能となる。
本開示の第１実施形態に係るＡＣ／ＤＣコンバータの全体構成を示す図である。 本開示の第１実施形態に係り、ＡＣ／ＤＣコンバータに含まれるＤＣ／ＤＣコンバータの構成図である。 本開示の第１実施形態に係り、ＡＣ／ＤＣコンバータの動作の流れを示す図である。 本開示の第１実施形態に係り、一次側制御回路の機能ブロック図である。 本開示の第１実施形態に係るスイッチング制御信号の波形図である。 本開示の第１実施形態に係る基本スイッチング動作の説明図である。 本開示の第１実施形態に係り、一次側制御回路の構成を示す図である。 本開示の第１実施形態に係り、保護制御部の動作を説明するための波形図である。 本開示の第１実施形態に係り、保護制御部の動作を説明するための波形図である。 本開示の第１実施形態に係り、保護動作が実行されるケースにおける各部の信号等の波形図である。 本開示の第１実施形態に係り、一次側制御回路の変形構成を示す図である。
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“Ｍ１”によって参照されるスイッチングトランジスタは（図２参照）、スイッチングトランジスタＭ１と表記されることもあるし、トランジスタＭ１と略記されることもあり得るが、それらは全て同じものを指す。
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジ（或いはライジングエッジ）と称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミング（或いはライジングエッジタイミング）と称する。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジ（或いはフォーリングエッジ）と称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミング（或いはフォーリングエッジタイミング）と称する。
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。
以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。また、任意のトランジスタについて、トランジスタがオン状態となっている期間をオン期間と称することがあり、トランジスタがオフ状態となっている期間をオフ期間と称することがある。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１は、第１実施形態に係るＡＣ／ＤＣコンバータ１の全体構成図である。ＡＣ／ＤＣコンバータ１は、フィルタ２と、整流回路３と、絶縁型ＤＣ／ＤＣコンバータ４であるＤＣ／ＤＣコンバータ４と、平滑コンデンサＣ１と、出力コンデンサＣ２と、を備える。出力コンデンサＣ２はＤＣ／ＤＣコンバータ４の構成要素に含まれると解しても構わない。詳細は後述の説明から明らかとなるが、ＡＣ／ＤＣコンバータ１では、一次側電圧ＶＰからトランスを用いスイッチング方式にて二次側電圧ＶＳを生成する。
ＡＣ／ＤＣコンバータ１は、ＡＣ／ＤＣコンバータ１の一次側に配置された一次側回路とＡＣ／ＤＣコンバータ１の二次側に配置された二次側回路とから成り、一次側回路と二次側回路とは互いに電気的に絶縁される。本明細書において、絶縁とは直流の信号及び電力の伝達が遮断されていることを意味する。フィルタ２、整流回路３及び平滑コンデンサＣ１は一次側回路に配置され、出力コンデンサＣ２は二次側回路に配置される。ＤＣ／ＤＣコンバータ４は一次側回路と二次側回路に亘って配置される。尚、ＤＣ／ＤＣコンバータ４に注目した場合、上記一次側回路は、ＤＣ／ＤＣコンバータ４を構成する回路の内の一次側に配置された回路であって、且つ、上記二次側回路は、ＤＣ／ＤＣコンバータ４を構成する回路の内の二次側に配置された回路である、と解しても良い。
一次側回路におけるグランドは“ＧＮＤ１”にて参照され、二次側回路におけるグランドは“ＧＮＤ２”にて参照される。一次側電圧ＶＰを含む、一次側回路における任意の電圧又は信号は、グランドＧＮＤ１を基準とする電圧又は信号であって、グランドＧＮＤ１から見た電位を有する。二次側電圧ＶＳを含む、二次側回路における任意の電圧又は信号は、グランドＧＮＤ２を基準とする電圧又は信号であって、グランドＧＮＤ２から見た電位を有する。一次側回路及び二次側回路の夫々において、グランドは０Ｖ（ゼロボルト）の基準電位を有する基準導電部（所定電位点）を指す又は基準電位そのものを指す。但し、グランドＧＮＤ１とグランドＧＮＤ２は互いに絶縁されているため、互いに異なる電位を有し得る。基準導電部は金属等の導体にて形成される。一次側回路に設けられ且つ電源電圧を要する任意の回路（論理素子、コンパレータ、タイマ等）は一次側電圧ＶＰに基づく電圧を電源電圧として用いて駆動し、二次側回路に設けられ且つ電源電圧を要する任意の回路は二次側電圧ＶＳに基づく電圧を電源電圧として用いて駆動する。
フィルタ２は、ＡＣ／ＤＣコンバータ１に入力された交流電圧ＶＡＣのノイズを除去する。交流電圧ＶＡＣは商用交流電圧であって良い。整流回路３は、フィルタ２を通じて供給された交流電圧ＶＡＣを全波整流するダイオードブリッジ回路である。平滑コンデンサＣ１は全波整流された電圧を平滑化することで直流電圧を生成する。平滑コンデンサＣ１にて生成された直流電圧は一次側電圧ＶＰとして機能する。一次側電圧ＶＰは一対の入力端子ＴＭ１Ｈ及びＴＭ１Ｌ間に加わる。詳細には、平滑コンデンサＣ１の低電位側の端子はグランドＧＮＤ１に接続されると共に入力端子ＴＭ１Ｌに接続され、平滑コンデンサＣ１の高電位側の端子は入力端子ＴＭ１Ｈに接続される。そして、入力端子ＴＭ１Ｌにおける電位を基準に入力端子ＴＭ１Ｈに一次側電圧ＶＰが加わる。
ＤＣ／ＤＣコンバータ４は、一次側電圧ＶＰをスイッチング方式にて電力変換（直流－直流変換）することで、所定の目標電圧ＶＴＧにて安定化された二次側電圧ＶＳを生成する。二次側電圧ＶＳはＡＣ／ＤＣコンバータ１の出力電圧に相当し、一対の出力端子ＴＭ２Ｈ及びＴＭ２Ｌ間に加わる。詳細には、出力コンデンサＣ２の低電位側の端子はグランドＧＮＤ２に接続されると共に出力端子ＴＭ２Ｌに接続され、出力コンデンサＣ２の高電位側の端子は出力端子ＴＭ２Ｈに接続される。そして、出力端子ＴＭ２Ｌにおける電位を基準に出力端子ＴＭ２Ｈに二次側電圧ＶＳが加わる。一対の入力端子ＴＭ１Ｈ及びＴＭ１ＬはＤＣ／ＤＣコンバータ４における入力端子対に相当すると考えて良く、一対の出力端子ＴＭ２Ｈ及びＴＭ２ＬはＡＣ／ＤＣコンバータ１又はＤＣ／ＤＣコンバータ４における出力端子対に相当すると考えて良い。
図１には負荷ＬＤも示されている。負荷ＬＤは、ＡＣ／ＤＣコンバータ１の負荷であると考えることもできるし、ＤＣ／ＤＣコンバータ４に注目すればＤＣ／ＤＣコンバータ４の負荷であると考えることもできる。負荷ＬＤは、一対の出力端子ＴＭ２Ｈ及びＴＭ２Ｌに接続され、二次側電圧ＶＳに基づき駆動する任意の負荷である。例えば、負荷ＬＤは、マイクロコンピュータ、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路又はデジタル回路である。
図２に、ＡＣ／ＤＣコンバータ１に設けられるＤＣ／ＤＣコンバータ４の内部構成例を示す。ＤＣ／ＤＣコンバータ４は、一次側巻線Ｗ１及び二次側巻線Ｗ２を有する電力用トランスであるトランスＴＲを備える。図２のＤＣ／ＤＣコンバータ４が採用されたＡＣ／ＤＣコンバータ１はフライバック方式のＡＣ／ＤＣコンバータであり、トランスＴＲにおいて、一次側巻線Ｗ１と二次側巻線Ｗ２とは電気的に絶縁されつつ互いに逆極性にて磁気結合されている。
ＤＣ／ＤＣコンバータ４の一次側回路（換言すればＡＣ／ＤＣコンバータ１の一次側回路）には、一次側巻線Ｗ１に加えて、一次側制御回路１０と、一次側電源回路１１と、スナバ回路１２と、平滑コンデンサＣ１と、スイッチング素子の例としてのスイッチングトランジスタＭ１と、センス抵抗ＲＣＳと、が設けられる。ＤＣ／ＤＣコンバータ４に注目した場合、平滑コンデンサＣ１は入力コンデンサＣ１とも称される。上述したように、入力端子ＴＭ１Ｌ及びＴＭ１Ｈ間に入力コンデンサＣ１が設けられ、入力コンデンサＣ１の両端子間に一次側電圧ＶＰが加わる。
スイッチングトランジスタＭ１はＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されている。一次側巻線Ｗ１の一端は入力端子ＴＭ１Ｈに接続されて直流の一次側電圧ＶＰを受ける。一次側巻線Ｗ１の他端はスイッチングトランジスタＭ１のドレインに接続され、スイッチングトランジスタＭ１のソースはセンス抵抗ＲＣＳを介してグランドＧＮＤ１に接続される。一次側電源回路１１は、一次側電圧ＶＰを直流―直流変換することで所望の電圧値を有する電源電圧ＶＣＣを生成して一次側制御回路１０に供給する。一次側制御回路１０は、グランドＧＮＤ１に接続され、グランドＧＮＤ１の電位を基準に電源電圧（駆動電圧）ＶＣＣに基づいて駆動する。
一次側制御回路１０はスイッチングトランジスタＭ１のゲートに接続され、スイッチングトランジスタＭ１のゲートに駆動信号ＤＲＶを供給することでスイッチングトランジスタＭ１をスイッチング駆動する。駆動信号ＤＲＶは、信号レベルがローレベル及びハイレベル間で切り替わる矩形波状の信号である。トランジスタＭ１のゲートにローレベル、ハイレベルの信号が供給されているとき、トランジスタＭ１は、夫々、オフ状態、オン状態となる。スナバ回路１２は一次側巻線Ｗ１に並列接続され、トランジスタＭ１のターンオフ時にトランジスタＭ１のドレインに生じうる過渡的な高電圧を吸収する。
一次側回路において、トランジスタＭ１のドレイン電流（トランジスタＭ１のドレイン及びソース間に流れる電流）を、記号ＩＤにて参照する。また、センス抵抗ＲＣＳの両端間に生じる電圧（即ちセンス抵抗ＲＣＳでの電圧降下）を電流センス電圧ＶＣＳと称する。電流センス電圧ＶＣＳは、グランドＧＮＤ１の電位を基準とする電圧であって、ドレイン電流ＩＤに比例する（より詳細にはドレイン電流ＩＤの瞬時値に比例する）電圧値を有する。電流センス電圧ＶＣＳは一次側制御回路１０に伝達される。
ＤＣ／ＤＣコンバータ４の二次側回路（換言すればＡＣ／ＤＣコンバータ１の二次側回路）には、二次側巻線Ｗ２に加えて、二次側制御回路２０と、整流ダイオードＤ２と、分圧回路ＤＩＶと、出力コンデンサＣ２と、が設けられる。
二次側巻線Ｗ２の一端は整流ダイオードＤ２のアノードに接続され、整流ダイオードＤ２のカソードは出力端子ＴＭ２Ｈに接続される。二次側巻線Ｗ２の他端は出力端子ＴＭ２Ｌに接続される。上述したように、出力端子ＴＭ２Ｌ及びＴＭ２Ｈ間に出力コンデンサＣ２が設けられ、出力コンデンサＣ２の両端子間に二次側電圧ＶＳが加わる。分圧回路ＤＩＶは複数の分圧抵抗から成り、二次側電圧ＶＳを分圧することで二次側電圧ＶＳに応じたフィードバック電圧ＶＦＢを生成する。ここでは、分圧回路ＤＩＶは分圧抵抗Ｒａ及びＲｂの直列回路から成り、分圧抵抗Ｒａの一端が出力端子ＴＭ２Ｈに接続され、分圧抵抗Ｒａの他端が分圧抵抗Ｒｂを介してグランドＧＮＤ２に接続されているものとする。そうすると、分圧抵抗Ｒａ及びＲｂ間の接続ノードには二次側電圧ＶＳの分圧であるフィードバック電圧ＶＦＢが加わる。フィードバック電圧ＶＦＢは二次側制御回路２０に伝達される。二次側制御回路２０は、グランドＧＮＤ２に接続され、グランドＧＮＤ２を基準に二次側電圧ＶＳを電源電圧（駆動電圧）として用いて駆動する。
ＤＣ／ＤＣコンバータ４において、一次側回路と二次側回路とに亘って絶縁伝送回路３０が設けられている。絶縁伝送回路３０は、一次側制御回路１０及び二次側制御回路２０間の通信を実現するための回路である。絶縁伝送回路３０を介した通信は絶縁形式の通信である（即ち一次側回路と二次側回路とを絶縁した状態での通信である）。本実施形態において、絶縁伝送回路３０を介した通信は二次側制御回路２０から一次側制御回路１０への一方向通信である。但し、制御回路１０及び２０間で双方向通信が可能となるようＤＣ／ＤＣコンバータ４を構成しても良い。
このように構成されたＤＣ／ＤＣコンバータ４では、スイッチングトランジスタＭ１をスイッチングすることにより一次側電圧ＶＰから二次側電圧ＶＳを得ることができる。このスイッチングにより、スイッチングトランジスタＭ１は交互にオン、オフとされる。スイッチングトランジスタＭ１のオン期間において一次側巻線Ｗ１にエネルギが蓄積される。そして、蓄積されたエネルギがスイッチングトランジスタＭ１のオフ期間にて二次側巻線Ｗ２から放出されることにより（詳細には、上記蓄積されたエネルギに基づく電流がスイッチングトランジスタＭ１のオフ期間にて整流ダイオードＤ２を通じて流れることにより）出力コンデンサＣ２が充電されて二次側電圧ＶＳが得られる。
尚、一次側電源回路１１を設ける代わりに、トランスＴＲに補助巻線を設けておき、補助巻線を含んで構成される自己電源回路にて一次側制御回路１０の電源電圧ＶＣＣが生成されるようにしても良い。
また、ここでは、ダイオード整流方式が採用されたＤＣ／ＤＣコンバータ４の構成を例に挙げたが、ＤＣ／ＤＣコンバータ４は、一次側巻線Ｗ１に加わる一次側電圧ＶＰからスイッチング方式によりトランスＴＲの二次側において二次側電圧ＶＳを生成する絶縁型ＤＣ／ＤＣコンバータであれば任意である。例えば、二次側回路において整流ダイオードＤ２の代わりに同期整流トランジスタ（不図示）を設けることで、同期整流方式のＤＣ／ＤＣコンバータ４を構成するようにしても良い。この場合、二次側巻線Ｗ２の一端と出力端子ＴＭ２Ｈ又はＴＭ２Ｌとの間に同期整流トランジスタが挿入され、スイッチトランジスタＭ１のオフ期間の全部又は一部において二次側制御回路２０により同期整流トランジスタがオンとされる。また例えば、ＤＣ／ＤＣコンバータ４を、フォワード方式の絶縁型ＤＣ／ＤＣコンバータとして構成しても良く、この場合にも同期整流方式及びダイオード整流方式の何れかが採用されて良い。
図３はＡＣ／ＤＣコンバータ１及びＤＣ／ＤＣコンバータ４の動作フローチャートである。ＡＣ／ＤＣコンバータ１に対する交流電圧ＶＡＣの入力が開始されると（ステップＳＴＰ１）、一次側電圧ＶＰが上昇することで一次側制御回路１０が起動可能な電源電圧ＶＣＣが生成されて一次側制御回路１０が起動する（ステップＳＴＰ２）。一次側制御回路１０が起動すると、一次側制御回路１０は、まず所定のバースト動作を行う（ステップＳＴＰ３）。バースト動作は、二次側制御回路２０に依らず、一次側制御回路１０単体で実行される。バースト動作において、一次側制御回路１０は、スイッチングトランジスタＭ１をターンオンした後、電流センス電圧ＶＣＳの電圧値が所定値に達した時点でスイッチングトランジスタＭ１をターンオフするという動作を周期的に繰り返し実行する。これにより、出力コンデンサＣ２が充電されてゆき、二次側電圧ＶＳが所定の二次側起動電圧に達すると二次側制御回路２０が起動する（ステップＳＴＰ４）。二次側制御回路２０の起動後、制御回路１０及び２０の協働によりトランジスタＭ１がスイッチング駆動されるフィードバック制御が開始される（ステップＳＴＰ５）。フィードバック制御では、二次側制御回路２０から絶縁伝送回路３０を介してフィードバック電圧ＶＦＢに応じた信号が一次側制御回路１０に伝送される。一次側制御回路１０にて、フィードバック電圧ＶＦＢに応じた信号に基づきトランジスタＭ１がスイッチング駆動されることで、二次側電圧ＶＳが目標電圧ＶＴＧにて安定化される。
図４に、一次側制御回路１０に設けられる機能ブロックの内、本実施形態において特徴的な部分の機能ブロックを示す。図４の一次側制御回路１０は、スイッチング制御部１１０と、スイッチング駆動部１２０と、特定状態検出部１３０と、保護制御部１４０と、を備える。これらの機能ブロック（１１０、１２０、１３０及び１４０）は、バースト動作の実行時において、及び、フィードバック制御の実行時において有意に動作する。
スイッチング制御部１１０は、スイッチング制御信号を生成及び出力する。スイッチング制御信号はスイッチング駆動部１２０に供給される。スイッチング制御信号は、駆動信号ＤＲＶのレベルをローレベルからハイレベルに切り替えることを指示するセット信号と、駆動信号ＤＲＶのレベルをハイレベルからローレベルに切り替えることを指示するリセット信号と、を含む。セット信号は信号ＳＥＴにて伝送され、リセット信号は信号ＲＳＴにて伝送される。駆動信号ＤＲＶがローレベルからハイレベルに切り替わることでトランジスタＭ１がターンオンするので、セット信号は、トランジスタＭ１をオフ状態からオン状態に切り替えることを指示する信号であるとも言える。同様に、リセット信号は、トランジスタＭ１をオン状態からオフ状態に切り替えることを指示する信号であるとも言える。
図５に、スイッチング制御部１１０から出力される信号ＳＥＴ及びＲＳＴの波形を示す。信号ＳＥＴ及びＲＳＴの夫々はローレベル又はハイレベルの信号レベルをとる矩形波信号である。信号ＳＥＴのレベルは原則としてローレベルであり、スイッチング制御部１１０は、必要なタイミングにおいて、信号ＳＥＴを微小時間だけハイレベルとする。ハイレベルの信号ＳＥＴがセット信号（セットパルス）として機能し、ローレベルの信号ＳＥＴはセット信号として機能しない。信号ＲＳＴのレベルは原則としてローレベルであり、スイッチング制御部１１０は、必要なタイミングにおいて、信号ＲＳＴを微小時間だけハイレベルとする。ハイレベルの信号ＲＳＴがリセット信号（リセットパルス）として機能し、ローレベルの信号ＲＳＴはリセット信号として機能しない。尚、本実施形態において、微小時間は、トランジスタＭ１のスイッチング周期に対して十分に短い時間であり、微小時間の長さを適宜無視する（即ち適宜ゼロとみなす）。
スイッチング制御部１１０はセット信号及びリセット信号を交互に出力する。スイッチング駆動部１２０は、スイッチング制御信号に基づき、トランジスタＭ１のゲートにハイレベル、ローレベルの駆動信号ＤＲＶを交互に供給することでトランジスタＭ１をスイッチング駆動する。即ち、スイッチング駆動部１２０は、スイッチング制御信号に基づき、以下の基本スイッチング動作を実行する。
図６に示す如く、基本スイッチング動作において、スイッチング駆動部１２０は、セット信号に応答して（セット信号の受信に応答して）駆動信号ＤＲＶのレベルをローレベルからハイレベルに切り替えることでトランジスタＭ１をターンオンさせ、リセット信号に応答して（リセット信号の受信に応答して）駆動信号ＤＲＶのレベルをハイレベルからローレベルに切り替えることでトランジスタＭ１をターンオフさせる。基本スイッチング動作は、後述の保護動作が実行されていないときに実行される。保護動作が実行されるときのスイッチング駆動部１２０の動作については後述される。
スイッチング制御部１１０は、セット信号を出力した後、電流センス電圧ＶＣＳがリミット電圧に達するとリセット信号を出力するという単位処理を繰り返し実行する。単位処理の繰り返しの周波数は、セット信号の出力周期の逆数であると共に信号ＳＥＴの周波数であり、トランジスタＭ１のスイッチング周波数に相当する。尚、スイッチング制御部１１０は、セット信号を出力した後、電流センス電圧ＶＣＳがリミット電圧に達さなかったとしても、所定の上限オン時間が経過するとリセット信号を出力するようにしても良い。
フィードバック制御の開始後においては、上述したように、二次側制御回路２０から絶縁伝送回路３０を介しフィードバック電圧ＶＦＢに応じた信号が一次側制御回路１０に伝送される。ここで、フィードバック電圧ＶＦＢに応じた信号を、便宜上、フィードバック制御信号と称する。フィードバック制御信号は、絶縁伝送回路３０に設けられた素子であって且つ一次側及び二次側に亘って設けられた絶縁素子を用いて、二次側制御回路２０から一次側制御回路１０に伝送される。
絶縁素子としてフォトカプラを用いることができる。絶縁素子としてフォトカプラが用いられる場合、フィードバック制御信号はアナログ信号として一次側制御回路１０に伝送され、スイッチング制御部１１０は、受信したアナログのフィードバック制御信号に応じて、信号ＳＥＴの周波数（従ってトランジスタＭ１のスイッチング周波数）を調整することができる。また、一次側制御回路１０において、受信したアナログのフィードバック制御信号に応じて上記リミット電圧も調整され得る。
絶縁素子としてパルストランス又はコンデンサを用いても良い。この場合、フィードバック制御信号はデジタル信号として一次側制御回路１０に伝送され、スイッチング制御部１１０は、受信したデジタルのフィードバック制御信号に応じて、信号ＳＥＴの周波数（従ってトランジスタＭ１のスイッチング周波数）を調整することができる。例えば、信号ＳＥＴの周波数（従ってトランジスタＭ１のスイッチング周波数）を、受信したデジタルのフィードバック制御信号の周波数に比例させることができる。また、一次側制御回路１０において、受信したデジタルのフィードバック制御信号に応じて上記リミット電圧も調整され得る。
尚、バースト動作（図３のステップＳＴＰ３参照）の実行期間においては、信号ＳＥＴの周波数（従ってトランジスタＭ１のスイッチング周波数）は予め定められたバースト周波数に設定され、上記リミット電圧も予め定められた電圧に設定される。
特定状態検出部１３０は、電流センス電圧ＶＣＳに基づきトランジスタＭ１が特定状態にあるか否かを検出する。特定状態とは、トランジスタＭ１のドレイン電流ＩＤが所定の判定電流ＩＴＨより大きい状態を指す。
保護制御部１４０は、駆動信号ＤＲＶのハイレベルからローレベルへの切り替わりタイミング（即ちトランジスタＭ１のターンオフのタイミング）に相当する基準タイミングより所定の判定時間が経過したタイミングにおいて特定状態が検出されたとき（詳細にはトランジスタＭ１が特定状態にあると検出されたとき）、所定の保護動作を行う。ここにおける判定時間は、後述の判定時間ｔＪに相当する（図８参照）。保護動作において、保護制御部１４０は、スイッチング駆動部１２０を制御することで、スイッチング制御信号に依らず、所定の強制オフ時間分、トランジスタＭ１をオフ状態に維持させる。従って、スイッチング駆動部１２０は、保護動作が実行されているとき、保護制御部１４０の制御の下、セット信号を受信しても（即ち信号ＳＥＴのアップエッジがあっても）、駆動信号ＤＲＶのレベルをハイレベルに切り替えずにローレベルに維持する。
保護制御部１４０による保護動作は、トランジスタＭ１にてアバランシェ降伏が生じたと推定及び判断されるときに、一定時間、トランジスタＭ１のターンオンを禁止することで、トランジスタＭ１を保護するものである。保護制御部１４０は、上記基準タイミングより所定の判定時間が経過したタイミングにおいて特定状態が検出されたとき（詳細にはトランジスタＭ１が特定状態にあると検出されたとき）、トランジスタＭ１にてアバランシェ降伏が生じたと推定及び判断する（アバランシェ降伏が生じたとみなす）。
尚、保護制御部１４０における保護動作は一般的な過電流保護動作とは異なる。従って、保護制御部１４０は、駆動信号ＤＲＶのハイレベル期間において特定状態（即ち“ＩＤ＞ＩＴＨ”の状態）が検出されても保護動作を実行しない。過電流保護動作を実現するための過電流保護部（不図示）が別途に一次側制御回路１０に設けられていて良い。
図７に、スイッチング駆動部１２０、特定状態検出部１３０及び保護制御部１４０の構成例を示す。スイッチング駆動部１２０、特定状態検出部１３０及び保護制御部１４０を構成する各素子は、内部電源電圧ＶＲＥＧを駆動電圧として用いて動作する。スイッチング制御部１１０も内部電源電圧ＶＲＥＧを駆動電圧として用いて動作する。内部電源電圧ＶＲＥＧは一次側制御回路１０内において電源電圧ＶＣＣを元に生成される直流電圧であり、所定の正の電圧値を有する。電源電圧ＶＣＣそのものが内部電源電圧ＶＲＥＧであっても良い。
図７の例において、特定状態検出部１３０はコンパレータ１３１にて構成される。コンパレータ１３１の非反転入力端子に電流センス電圧ＶＣＳが入力され、コンパレータ１３１の反転入力端子に所定の判定電圧ＶＴＨが入力される。判定電圧ＶＴＨにより上記判定電流ＩＴＨが定められる。即ち、判定電圧ＶＴＨにおける電圧値は、センス抵抗ＲＣＳにおける抵抗値と、判定電流ＩＴＨにおける電流値との積に相当する。コンパレータ１３１の出力信号を記号ＳＣＭＰにて参照する。コンパレータ１３１は、電流センス電圧ＶＣＳが判定電圧ＶＴＨより高いとき（即ちドレイン電流ＩＤが所定の判定電流ＩＴＨより大きいとき）、ハイレベルの信号ＳＣＭＰを出力し、電流センス電圧ＶＣＳが判定電圧ＶＴＨより低いとき（即ちドレイン電流ＩＤが所定の判定電流ＩＴＨより小さいとき）、ローレベルの信号ＳＣＭＰを出力する。“ＶＣＳ＝ＶＴＨ”であるとき、信号ＳＣＭＰはローレベル又はハイレベルとなるが、ここでは、ローレベルになると考える。そうすると、コンパレータ１３１からのハイレベルの出力信号ＳＣＭＰは、トランジスタＭ１のドレイン電流ＩＤが所定の判定電流ＩＴＨより大きい状態（特定状態）を表す。
図７の例において、保護制御部１４０は、ＦＦ１４１及び１４４と、タイマ１４２及び１４５と、ＡＮＤ回路１４３と、を備える。ＦＦ１４１及び１４４の夫々はポジティブエッジトリガ型のＤフリップフロップである。
ＦＦ１４１は、データ入力端子（Ｄ）、クロック入力端子（ＣＫ）、リセット入力端子（Ｒ）、及び、データ出力端子（Ｑ）を有する。ＦＦ１４１の出力信号はＦＦ１４１のデータ出力端子（Ｑ）から出力される。ＦＦ１４１のデータ入力端子（Ｄ）には内部電源電圧ＶＲＥＧが入力される。内部電源電圧ＶＲＥＧのレベルはＦＦ１４１にとってハイレベルに相当する。ＦＦ１４１において、クロック入力端子（ＣＫ）、リセット入力端子（Ｒ）には、夫々、スイッチング制御部１１０からの信号ＲＳＴ、信号ＳＥＴが入力される。ＦＦ１４１の出力信号がローレベルである状態を起点に考えると、図８に示す如く、信号ＲＳＴのアップエッジに同期してＦＦ１４１の出力信号がローレベルからハイレベルに切り替わる。以後、信号ＳＥＴにアップエッジが生じるまでＦＦ１４１の出力信号はハイレベルに維持され、信号ＳＥＴにアップエッジが生じるとＦＦ１４１の出力信号はローレベルに戻る。
タイマ１４２はイネーブル入力端子（ＥＮ）と出力端子を有する。タイマ１４２のイネーブル入力端子（ＥＮ）に対し、ＦＦ１４１の出力信号が入力される。タイマ１４２の出力信号を記号Ｓｉｇ１によって参照する。タイマ１４２の出力端子から信号Ｓｉｇ１が出力される。タイマ１４２の出力信号Ｓｉｇ１は原則としてローレベルとされる。図８に示す如く、タイマ１４２は、自身のイネーブル入力端子（ＥＮ）への入力信号にアップエッジが生じると（即ち、ＦＦ１４１の出力信号にアップエッジが生じると）、そのアップエッジのタイミングからの経過時間を計測し、当該経過時間が所定の判定時間ｔＪに達した時点で信号Ｓｉｇ１にアップエッジを発生させる。信号Ｓｉｇ１は所定の微小時間だけハイレベルに維持された後、ローレベルに戻る。信号Ｓｉｇ１において、所定の微小時間だけハイレベルとなるパルスをトリガパルスＴｒｇ１と称する。つまり、タイマ１４２は、イネーブル入力端子（ＥＮ）への入力信号のアップエッジタイミングから判定時間ｔＪが経過した時点でトリガパルスＴｒｇ１を発生させ且つ出力する。
ＡＮＤ回路１４３は、第１、第２入力端子並びに出力端子を有する２入力の論理積回路である。ＡＮＤ回路１４３の出力信号を記号Ｓｉｇ２によって参照する。ＡＮＤ回路１４３の第１入力端子に対して信号Ｓｉｇ１が入力され、ＡＮＤ回路１４３の第２入力端子に対してコンパレータ１３１の出力信号ＳＣＭＰが入力される。このため、ＡＮＤ回路１４３は、信号Ｓｉｇ１及びＳＣＭＰの双方がハイレベルである期間においてのみ、出力信号Ｓｉｇ２をハイレベルとし、それ以外の期間では出力信号Ｓｉｇ２をローレベルとする。
ＦＦ１４４は、データ入力端子（Ｄ）、クロック入力端子（ＣＫ）、リセット入力端子（Ｒ）、及び、データ出力端子（Ｑ）を有する。ＦＦ１４４の出力信号はＦＦ１４４のデータ出力端子（Ｑ）から出力される。ＦＦ１４４のデータ入力端子（Ｄ）には内部電源電圧ＶＲＥＧが入力される。内部電源電圧ＶＲＥＧのレベルはＦＦ１４４にとってハイレベルに相当する。ＦＦ１４４において、クロック入力端子（ＣＫ）には信号Ｓｉｇ２が入力され、リセット入力端子（Ｒ）にはスイッチング制御部１１０からの信号ＳＥＴが入力される。ＦＦ１４４の出力信号がローレベルである状態を起点に考えると、図９に示す如く、信号Ｓｉｇ２のアップエッジに同期してＦＦ１４４の出力信号がローレベルからハイレベルに切り替わる。以後、信号ＳＥＴにアップエッジが生じるまでＦＦ１４４の出力信号はハイレベルに維持され、信号ＳＥＴにアップエッジが生じるとＦＦ１４４の出力信号はローレベルに戻る。
タイマ１４５はイネーブル入力端子（ＥＮ）と出力端子を有する。タイマ１４５のイネーブル入力端子（ＥＮ）に対し、ＦＦ１４４の出力信号が入力される。タイマ１４５の出力信号を記号Ｓｉｇ３によって参照する。タイマ１４５の出力端子から信号Ｓｉｇ３が出力される。タイマ１４５の出力信号Ｓｉｇ３は原則としてハイレベルとされる。図９に示す如く、タイマ１４５は、自身のイネーブル入力端子（ＥＮ）への入力信号にアップエッジが生じると（即ち、ＦＦ１４４の出力信号にアップエッジが生じると）、そのアップエッジのタイミングにて出力信号Ｓｉｇ３にダウンエッジを生じさせる一方で、そのアップエッジのタイミングからの経過時間を計測し、当該経過時間が所定の強制オフ時間ｔＦ＿ＯＦＦに達した時点で信号Ｓｉｇ３にアップエッジを発生させる。つまり、タイマ１４５は、イネーブル入力端子（ＥＮ）への入力信号のアップエッジタイミングから強制オフ時間ｔＦ＿ＯＦＦ分の期間だけ信号Ｓｉｇ３をローレベルとし、それ以外の期間では信号Ｓｉｇ３をハイレベルとする。
図７の例において、スイッチ駆動部１２０は、ＡＮＤ回路１２１と、ＦＦ１２２と、バッファ回路１２３と、を備える。ＡＮＤ回路１２１は、信号ＳＥＴ及びＳｉｇ３を２つの入力信号として受ける２入力の論理積回路であり、信号ＳＥＴ及びＳｉｇ３の双方がハイレベルである期間においてのみ、ハイレベルの信号を出力し、それ以外の期間においてローレベルの信号を出力する。
ＦＦ１２２は、ＲＳ型のフリップフロップであり、セット入力端子（Ｓ）と、リセット入力端子（Ｒ）と、出力端子（Ｑ）と、備える。ＦＦ１２２において、セット入力端子（Ｓ）に対しＡＮＤ回路１２１の出力信号が入力され、リセット入力端子（Ｒ）に対し信号ＲＳＴが入力される。
ＦＦ１２２は、セット入力端子（Ｓ）への入力信号がハイレベルであって且つリセット入力端子（Ｒ）への入力信号がローレベルであるとき、“１”の論理値をラッチして保持し、セット入力端子（Ｓ）への入力信号がローレベルであって且つリセット入力端子（Ｒ）への入力信号がハイレベルであるとき、“０”の論理値をラッチして保持する。ＦＦ１２２は、セット入力端子（Ｓ）への入力信号及びリセット入力端子（Ｒ）への入力信号が共にローレベルであるとき、自身が保持している論理値をそのまま保持する。ＦＦ１２２において、セット入力端子（Ｓ）及びリセット入力端子（Ｒ）への入力信号が共にハイレベルとなることは無い。ＦＦ１２２は、自身が保持している論理値が“１”であるとき、ハイレベルの信号を出力端子（Ｑ）から出力し、自身が保持している論理値が“０”であるとき、ローレベルの信号を出力端子（Ｑ）から出力する。バッファ回路１２３は、トランジスタＭ１のゲートに接続され、ＦＦ１２２の出力信号をインピーダンス変換して得られる信号を駆動信号ＤＲＶとしてトランジスタＭ１のゲートに供給する。ＦＦ１２２の出力信号がハイレベルであるとき、駆動信号ＤＲＶもハイレベルとなってトランジスタＭ１がオン状態となり、ＦＦ１２２の出力信号がローレベルであるとき、駆動信号ＤＲＶもローレベルとなってトランジスタＭ１がオフ状態となる。
信号Ｓｉｇ３のローレベル期間が上述の保護動作の実行期間に相当する。信号Ｓｉｇ３のローレベル期間では、スイッチング駆動部１２０にてセット信号を受信しても（即ち信号ＳＥＴのアップエッジがあっても）、駆動信号ＤＲＶのレベルのハイレベルへの切り替えは発生しない。このため、ローレベルの信号Ｓｉｇ３は、セット信号に依らず、トランジスタＭ１を強制的にオフ状態に維持することを指示する強制オフ信号として機能する。
図１０に、保護動作が実行される特定のケースにおける一次側回路の各部の信号、電流、電圧のタイミングチャートを示す。図１０では、上から下に向かって、信号ＳＥＴ、信号ＲＳＴ、信号ＤＲＶ、ドレイン電流ＩＤ、電流センス電圧ＶＣＳ、信号ＳＣＭＰ、信号Ｓｉｇ１、信号Ｓｉｇ２、信号Ｓｉｇ３の波形が、この順番で示されている。任意の整数ｉに関して、タイミングＴｉ＋１はタイミングＴｉより後のタイミングであるとする。タイミングＴ１の直前において、信号ＳＥＴ、ＲＳＴ及びＤＲＶはローレベルであり、ドレイン電流ＩＤはゼロであり、信号ＳＣＭＰ、Ｓｉｇ１及びＳｉｇ２はローレベルであり、且つ、信号Ｓｉｇ３はハイレベルであるとする。尚、本実施形態では、説明の簡略化上、各論理素子における入出力信号間の信号遅延を十分に小さいとして無視する。即ち例えば、或るタイミングにおいてＦＦ１４１に入力される信号ＲＳＴにアップエッジが生じたとき、同タイミングにてＦＦ１４１の出力信号にアップエッジが生じてタイマ１４２による時間計測が開始されると考える。
タイミングＴ１において、信号ＳＥＴにアップエッジが生じる、即ちセット信号６１１が生じる。タイミングＴ１では信号Ｓｉｇ３がハイレベルであって且つ信号ＲＳＴがローレベルであるので、ＡＮＤ回路１２１からのハイレベルの出力信号を受けてＦＦ１２２にて“１”の論理値がラッチ及び保持され、駆動信号ＤＲＶにアップエッジが生じてトランジスタＭ１がターンオンする。トランジスタＭ１のターンオンの後、ドレイン電流ＩＤが徐々に増大してゆき、タイミングＴ２にて信号ＲＳＴにアップエッジが生じる。即ち、タイミングＴ２にてリセット信号６２１が生じることで駆動信号ＤＲＶがローレベルに切り替えられる。タイミングＴ２の直前における及びタイミングＴ２におけるドレイン電流ＩＤは判定電流ＩＴＨよりも大きい。
トランジスタＭ１が理想的なスイッチであると仮定すれば、タイミングＴ２にて駆動信号ＤＲＶがローレベルに切り替わることで、タイミングＴ２を境にドレイン電流ＩＤの値が或る電流値からゼロへと瞬時に低下する。しかしながら、実際には、タイミングＴ２の後、暫くの間、一次側巻線Ｗ１の蓄積エネルギに応じた電流がトランジスタＭ１にドレイン電流ＩＤとして流れることがある。タイミングＴ２の後の、駆動信号ＤＲＶのローレベル期間において、比較的小さなドレイン電流ＩＤが流れる分には、或いは、比較的短い時間だけドレイン電流ＩＤが流れる分には、問題がない。但し、タイミングＴ２及びその直後に相当に高いドレイン電圧がトランジスタＭ１に加わることで、トランジスタＭ１にアバランシェ降伏が生じた場合には注意が必要であり、トランジスタＭ１を劣化又は破損から保護するべきである。図１０のケースでは、タイミングＴ２の後、トランジスタＭ１にアバランシェ降伏が生じている。一次側制御回路１０では、以下のようにして、アバランシェ降伏に対する保護動作を行う。
タイミングＴ３は、タイミングＴ２から上述の判定時間ｔＪだけ後のタイミングである。故に、タイミングＴ３において、信号Ｓｉｇ１が微小時間だけハイレベルとなる、即ち信号Ｓｉｇ１にトリガパルスＴｒｇ１が発生する。図１０に示す如く、トリガパルスＴｒｇ１の発生タイミングＴ３において、信号ＳＣＭＰがハイレベルであればトランジスタＭ１にアバランシェ降伏が生じたと一次側制御回路１０（例えば保護制御部１４０）にて推定され、信号Ｓｉｇ２にアップエッジに生じる。このときの信号Ｓｉｇ２のハイレベル期間の最大時間長さは、トリガパルスＴｒｇ１のパルス幅（トリガパルスＴｒｇ１に関する信号Ｓｉｇ１のハイレベル期間の長さ）と一致する。信号Ｓｉｇ２のアップエッジによる、信号Ｓｉｇ２中のパルスをトリガパルスＴｒｇ２と称する。尚、図１０に示すケースと異なるが、トリガパルスＴｒｇ１の発生タイミングＴ３において、仮に信号ＳＣＭＰがローレベルであればトランジスタＭ１にアバランシェ降伏が生じていないと一次側制御回路１０（例えば保護制御部１４０）にて推定され、信号Ｓｉｇ２はローレベルに維持される（即ちトリガパルスＴｒｇ２は発生しない）。
図１０のケースにおいて、ドレイン電流ＩＤはタイミングＴ２からタイミングＴ３及びＴ４を経由してタイミングＴ５にかけて単調減少し、タイミングＴ５にてゼロとなる。この際、ドレイン電流ＩＤは、タイミングＴ２及びＴ３にて判定電流ＩＴＨよりも大きく、タイミングＴ４にてちょうど判定電流ＩＴＨと一致する。故に、タイミングＴ４にて信号ＳＣＭＰにダウンエッジが生じる。
図１０のケースでは、タイミングＴ３にて信号Ｓｉｇ２にアップエッジが生じるため、タイミングＴ３からタイミングＴ７までの期間において信号Ｓｉｇ３がローレベルとなる。タイミングＴ７は、タイミングＴ３から上述の強制オフ時間ｔＦ＿ＯＦＦだけ後のタイミングである。タイミングＴ３からタイミングＴ７までの期間では、セット信号が発生したとしても駆動信号ＤＲＶはローレベルに維持される。図１０のケースでは、タイミングＴ３の後であって且つタイミングＴ７より前のタイミングＴ６において新たなセット信号６１２が発生しているが（信号ＳＥＴにアップエッジが生じているが）、セット信号６１２に応答することなく、駆動信号ＤＲＶはローレベルに維持される。タイミングＴ３及びＴ７間の期間においてセット信号が複数回発生する場合もあるが、その場合においても、タイミングＴ３及びＴ７間の期間において駆動信号ＤＲＶはローレベルに維持される。
タイミングＴ７を境に信号Ｓｉｇ３はローレベルからハイレベルに戻される。信号Ｓｉｇ３がハイレベルに戻った後は、セット信号に同期して駆動信号ＤＲＶにアップエッジが生じる状態へ戻る。尚、スイッチング制御部１１０において、所定の最小オフ時間が規定されており、リセット信号の出力タイミングからセット信号の次の出力タイミングまでの時間が最小オフ時間以上となるように、信号ＳＥＴ及びＲＳＴが生成されるものとする。最小オフ時間は判定時間ｔＪよりも長い。故に、図１０のケースにおいて、タイミングＴ２の後、判定時間ｔＪが経過する前に次のセット信号（セット信号６１１の次のセット信号６１２）が出力されることは無く、信号Ｓｉｇ３を用いた保護動作が有効に機能する。
ＡＣ／ＤＣコンバータ１において、スナバ回路１２が設けられていたとしても、トランジスタＭ１のターンオフ時に、非常に高いサージ電圧がトランジスタＭ１のドレインに加わることがある。このようなサージ電圧は、ＡＣ／ＤＣコンバータ１の起動時や出力ショート時（端子ＴＭ２Ｈ及びＴＭ２Ｌの短絡時）、或いは、負荷ＬＤが非常に重い場合などにおいて、顕著に発生し得る。上記サージ電圧に対しトランジスタＭ１のドレイン耐圧を高める対応も可能であるが、耐圧の増大はコストアップに繋がる。そこで、アバランシェ降伏を利用してサージを吸収することが検討される。但し、ＭＯＳＦＥＴにおいてアバランシェ耐量が規定されることも多いが、アバランシェ耐量は単発パルスで許容可能なエネルギ値を示しており、アバランシェ降伏を短時間で連続的にＭＯＳＦＥＴにて生じさせるとＭＯＳＦＥＴの破損等を招く。
これらを考慮し、本実施形態に係る保護制御部１４０は、駆動信号ＤＲＶのダウンエッジタイミングに相当する基準タイミング（図１０の例においてタイミングＴ２）より判定時間ｔＪが経過したタイミングにおいて特定状態（“ＩＤ＞ＩＴＨ”の状態）が検出されたとき、トランジスタＭ１にアバランシェ降伏による電流（ＩＤ）が流れたと推定して、保護動作を実行する。
これにより、トランジスタＭ１のドレイン耐圧を高めることなく且つトランジスタＭ１の破損等を招くことなく、サージを適切に吸収することができる。尚、トランジスタＭ１におけるアバランシェ降伏の発生有無をトランジスタＭ１のドレイン電圧に基づいて推定し、その推定結果を用いて保護動作を実行するという方法も採用可能ではある。しかしながら、トランジスタＭ１の仕様における耐圧から見て、実際の耐圧には大きな製造ばらつきがあり、結果、アバランシェ降伏が発生有無を判定するための適切な閾電圧を設定しにくい。また、瞬間的に発生するサージ電圧を相応の精度で計測する回路も設ける必要がある。これらを考慮すれば、本実施形態の如く、ドレイン電流ＩＤに基づいてアバランシェ降伏の発生推定及び保護動作を行う方式の方が好ましいと考えられる。
ＦＦ１４１及びタイマ１４２は、駆動信号ＤＲＶのダウンエッジタイミング（ハイレベルからローレベルへの切り替わりタイミング）に相当する基準タイミングより所定の判定時間ｔＪが経過したタイミングにおいて、トリガパルスＴｒｇ１を発生させる機能ブロックを構成する。基準タイミングは駆動信号ＤＲＶのダウンエッジタイミングと実質的に一致している。図７の構成例では、信号ＲＳＴをＦＦ１４１のクロック入力端子（ＣＫ）に入力することで、駆動信号ＤＲＶにダウンエッジをもたらすリセット信号の発生タイミング（即ち信号ＲＳＴのアップエッジタイミング）を基準タイミングとして用いている。これに代えて、図１１に示す如く、駆動信号ＤＲＶの反転信号ＤＲＶ＿ＢをＦＦ１４１のクロック入力端子（ＣＫ）に入力する変形構成を採用しても良い。当該変形構成では、駆動信号ＤＲＶを受けて、それの反転信号ＤＲＶ＿Ｂを生成するインバータ回路１５０が一次側制御回路１０に設けられ、駆動信号ＤＲＶのダウンエッジタイミングそのものが基準タイミングとなる。この他、駆動信号ＤＲＶのダウンエッジタイミングと実質的に一致するタイミングを基準タイミングとして用いて良い。
＜＜第２実施形態＞＞
本開示の第２実施形態を説明する。第２実施形態では、第１実施形態に適用可能な応用技術、変形技術などを説明する。
ＤＣ／ＤＣコンバータ４をＡＣ／ＤＣコンバータ１の構成要素として用いることを上述した。しかしながら、ＤＣ／ＤＣコンバータ４は、直流電圧を生成する任意の電圧源（例えばバッテリ）の出力電圧を一次側電圧ＶＰとして受けて、二次側電圧ＶＳを生成するものであっても構わない。
一次側制御回路１０、二次側制御回路２０及び絶縁伝送回路３０を１チップの半導体基板上に集積化した半導体装置ＳＭＣ１（不図示）を構成するようにしても良い。一次側制御回路１０、二次側制御回路２０及び絶縁伝送回路３０が集積化された１チップの半導体基板が樹脂にて構成されたパッケージ（筐体）に収容されて封止されることで半導体装置ＳＭＣ１が構成される。
或いは、一次側制御回路１０を第１半導体基板上に集積化した第１チップと、二次側制御回路２０を第２半導体基板上に集積化した第２チップと、絶縁伝送回路３０を第３半導体基板上に集積化した第３チップとを作成し、第１～第３チップを共通のパッケージ（筐体）に収容して封止することで半導体装置ＳＭＣ２（不図示）を構成しても良い。
一次側制御回路１０及び二次側制御回路２０を別々の半導体装置として構成するようにしても良い。即ち、一次側制御回路１０を第１半導体基板上に集積化した第１チップを第１パッケージに収容して封止することで半導体装置ＳＭＣ３Ａ（不図示）を構成し、これとは別に、二次側制御回路２０を第２半導体基板上に集積化した第２チップを第２パッケージに収容して封止することで半導体装置ＳＭＣ３Ｂ（不図示）を構成しても良い。この場合、絶縁伝送回路３０を、半導体装置ＳＭＣ３Ａ及びＳＭＣ３Ｂとは別に設けられたディスクリート部品にて構成しても良いし、絶縁伝送回路３０を第３半導体基板上に集積化した第３チップを第３パッケージに収容して封止することで半導体装置ＳＭＣ３Ｃを構成しても良い。
一次側制御回路１０が集積化された半導体装置（ＳＭ１、ＳＭＣ２又はＳＭＣ３Ａ）に、スイッチングトランジスタＭ１が更に集積化されて含まれていても良いし、センス抵抗ＲＣＳが更に集積化されて含まれていても良い。
上述の主旨を損なわない形で、任意の信号又は電圧に関して、それらのハイレベルとローレベルの関係を逆にしても良い。また、上述の主旨を損なわない形で、ＦＥＴのチャネル型を任意に変更可能である。即ち例えば、スイッチングトランジスタＭ１がＰチャネル型のＭＯＳＦＥＴとして構成されるよう、ＤＣ／ＤＣコンバータ４の構成が変形されても良い。
上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。但し、トランジスタＭ１はアバランシェ降伏が生じる構成のトランジスタである。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
本開示に係る技術について考察する。本開示の一側面に係るスイッチング装置は、コイル（Ｗ１）に直列接続され、ゲートの信号レベルが第１レベル（例えばハイレベル）であるときにオン状態となり且つゲートの信号レベルが第２レベル（例えばローレベル）であるときにオフ状態となるトランジスタ（Ｍ１）と、スイッチング制御信号（ＳＥＴ、ＲＳＴ）を生成するスイッチング制御部（１１０）と、前記スイッチング制御信号に基づき、前記トランジスタのゲートに前記第１レベル、前記第２レベルの駆動信号（例えばハイレベル、ローレベルの駆動信号ＤＲＶ）を交互に供給することで前記トランジスタをスイッチング駆動するスイッチング駆動部（１２０）と、前記トランジスタに流れる電流（ＩＤ）が所定の判定電流（ＩＴＨ）より大きい特定状態を検出する特定状態検出部（１３０）と、前記駆動信号のレベルの前記第１レベルから前記第２レベルへの切り替わりタイミングに相当する基準タイミング（例えば図１０のＴ２）より所定の判定時間（ｔＪ）が経過したタイミングにおいて前記特定状態が検出されたとき、保護動作を実行する保護制御部（１４０）と、を備え、前記保護制御部は、前記保護動作において、前記スイッチング駆動部を制御することで、前記スイッチング制御信号に依らず、所定の強制オフ時間（ｔＦ＿ＯＦＦ）分、前記トランジスタをオフ状態に維持させる。
上記スイッチング装置は、第１実施形態においては一次側回路に内包される。但し、スイッチング装置は任意の回路又は機器に搭載されるものであって良い。トランジスタとコイルとが直列接続され、トランジスタのターンオフ時にコイルの蓄積エネルギに基づくサージ電圧がトランジスタの端子（例えばドレイン）に加わる任意の構成に対して、本開示に係るスイッチング装置を適用可能である。また、第１レベル及び第２レベルは、第１実施形態における構成では、夫々、ハイレベル、ローレベルであるが、それらの高低関係が逆となるような構成であっても良い。
具体的には例えば、上記スイッチング装置において、前記スイッチング制御信号は、前記駆動信号のレベルを前記第２レベルから前記第１レベルに切り替えることを指示するセット信号（例えばハイレベルの信号ＳＥＴ）と、前記駆動信号のレベルを前記第１レベルから前記第２レベルに切り替えることを指示するリセット信号（例えばハイレベルの信号ＲＳＴ）と、を含み、前記スイッチング制御部は、前記セット信号と前記リセット信号を交互に前記スイッチング駆動部に出力し、前記スイッチング駆動部は、前記保護動作が実行されていないとき（図６参照）、前記セット信号に応答して前記駆動信号のレベルを前記第２レベルから前記第１レベルに切り替え且つ前記リセット信号に応答して前記駆動信号のレベルを前記第１レベルから前記第２レベルに切り替え、前記保護動作が実行されているとき、前記保護制御部の制御の下、前記セット信号を受けても、前記駆動信号のレベルを前記第１レベルに切り替えずに前記第２レベルに維持するものであって良い。
より具体的には例えば、前記保護制御部は、前記基準タイミングより前記判定時間の経過後に第１トリガ（例えば信号Ｓｉｇ１のアップエッジ；Ｔｒｇ１）を発生させる第１トリガ発生部（１４１、１４２）と、前記第１トリガの発生タイミングにおいて前記特定状態が検出されているときに限り第２トリガ（例えば信号Ｓｉｇ２のアップエッジ；Ｔｒｇ２）を発生させる第２トリガ発生部（１４３）と、前記第２トリガの発生タイミングから前記強制オフ時間が経過するまで所定の強制オフ信号（例えばローレベルの信号Ｓｉｇ３）を前記スイッチング駆動部に出力する強制オフ信号出力部（１４４、１４５）と、を備え、前記スイッチング駆動部は、前記強制オフ信号を受けている期間、前記セット信号を受けても、前記駆動信号のレベルを前記第１レベルに切り替えずに前記第２レベルに維持する構成であっても良い。
第１実施形態に係る図７の構成においては、ＦＦ１４１及びタイマ１４２により第１トリガ発生部が形成され、ＡＮＤ回路１４３により第２トリガ発生部が形成され、ＦＦ１４４及びタイマ１４５により強制オフ信号出力部が形成される。第１実施形態に係る図７の構成において（図１０も参照）、第１トリガは信号Ｓｉｇ１中のトリガパルスＴｒｇ１に対応し、第２トリガは信号Ｓｉｇ２中のトリガパルスＴｒｇ２に対応し、強制オフ信号はローレベルの信号Ｓｉｇ３に対応するが、第１トリガ、第２トリガ及び強制オフ信号の各信号形態は任意である。
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
１ ＡＣ／ＤＣコンバータ
２ フィルタ
３ 整流回路
４ ＤＣ／ＤＣコンバータ
１０ 一次側制御回路
２０ 二次側制御回路
３０ 絶縁伝送回路
Ｍ１ スイッチングトランジスタ
ＴＲ トランス
Ｗ１ 一次側巻線
Ｗ２ 二次側巻線
１１０ スイッチング制御部
１２０ スイッチング駆動部
１３０ 特定状態検出部
１４０ 保護制御部

Claims (8)

  1. コイルに直列接続され、ゲートの信号レベルが第１レベルであるときにオン状態となり且つゲートの信号レベルが第２レベルであるときにオフ状態となるトランジスタと、
    スイッチング制御信号を生成するスイッチング制御部と、
    前記スイッチング制御信号に基づき、前記トランジスタのゲートに前記第１レベル、前記第２レベルの駆動信号を交互に供給することで前記トランジスタをスイッチング駆動するスイッチング駆動部と、
    前記トランジスタに流れる電流が所定の判定電流より大きい特定状態を検出する特定状態検出部と、
    前記駆動信号のレベルの前記第１レベルから前記第２レベルへの切り替わりタイミングに相当する基準タイミングより所定の判定時間が経過したタイミングにおいて前記特定状態が検出されたとき、保護動作を実行する保護制御部と、を備え、
    前記保護制御部は、前記保護動作において、前記スイッチング駆動部を制御することで、前記スイッチング制御信号に依らず、所定の強制オフ時間分、前記トランジスタをオフ状態に維持させる
    、スイッチング装置。
  2. 前記スイッチング制御信号は、前記駆動信号のレベルを前記第２レベルから前記第１レベルに切り替えることを指示するセット信号と、前記駆動信号のレベルを前記第１レベルから前記第２レベルに切り替えることを指示するリセット信号と、を含み、
    前記スイッチング制御部は、前記セット信号と前記リセット信号を交互に前記スイッチング駆動部に出力し、
    前記スイッチング駆動部は、
    前記保護動作が実行されていないとき、前記セット信号に応答して前記駆動信号のレベルを前記第２レベルから前記第１レベルに切り替え且つ前記リセット信号に応答して前記駆動信号のレベルを前記第１レベルから前記第２レベルに切り替え、
    前記保護動作が実行されているとき、前記保護制御部の制御の下、前記セット信号を受けても、前記駆動信号のレベルを前記第１レベルに切り替えずに前記第２レベルに維持する
    、請求項１に記載のスイッチング装置。
  3. 前記保護制御部は、
    前記基準タイミングより前記判定時間の経過後に第１トリガを発生させる第１トリガ発生部と、
    前記第１トリガの発生タイミングにおいて前記特定状態が検出されているときに限り第２トリガを発生させる第２トリガ発生部と、
    前記第２トリガの発生タイミングから前記強制オフ時間が経過するまで所定の強制オフ信号を前記スイッチング駆動部に出力する強制オフ信号出力部と、を備え、
    前記スイッチング駆動部は、前記強制オフ信号を受けている期間、前記セット信号を受けても、前記駆動信号のレベルを前記第１レベルに切り替えずに前記第２レベルに維持する
    、請求項２に記載のスイッチング装置。
  4. 前記基準タイミングは、前記スイッチング制御部からの前記リセット信号の出力タイミングと一致する
    、請求項２又は３に記載のスイッチング装置。
  5. 前記基準タイミングは、前記駆動信号のレベルの前記第１レベルから前記第２レベルへの切り替わりタイミングと一致する
    、請求項１～３の何れかに記載のスイッチング装置。
  6. 前記トランジスタはＭＯＳＦＥＴであり、
    前記基準タイミングより前記判定時間が経過したタイミングにおいて前記特定状態が検出されたとき、前記保護制御部は、前記トランジスタにアバランシェ降伏による電流が流れたと推定して前記保護動作を実行する
    、請求項１～５の何れかに記載のスイッチング装置。
  7. 互いに絶縁された一次側巻線及び二次側巻線を有する電力用トランスを用いて、一次側における一次側電圧から二次側における二次側電圧を生成する絶縁型ＤＣ／ＤＣコンバータであって、
    請求項１～６の何れかに記載のスイッチング装置を備え、
    前記コイルは前記一次側巻線であり、
    前記トランジスタは前記一次側巻線に対して直列に接続される
    、絶縁型ＤＣ／ＤＣコンバータ
  8. 交流電圧を全波整流する整流回路と、
    全波整流された電圧を平滑化することで直流電圧を生成する平滑コンデンサと、
    前記直流電圧としての一次側電圧から直流の二次側電圧を出力電圧として生成する、請求項７に記載の絶縁型ＤＣ／ＤＣコンバータと、を備えた
    、ＡＣ／ＤＣコンバータ。
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