JP7243795B2

JP7243795B2 - 半導体装置

Info

Publication number: JP7243795B2
Application number: JP2021181915A
Authority: JP
Inventors: 茂樹佐藤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2017-04-06
Filing date: 2021-11-08
Publication date: 2023-03-22
Anticipated expiration: 2037-04-06
Also published as: JP2022010152A

Description

本発明は、半導体装置に関する。

従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のメイントランジスタ素子に流れる電流を検出するべく、センス用トランジスタ素子をメイントランジスタ素子と並列に設けた半導体装置が知られている（例えば、特許文献１参照）。
特許文献１特開２００９－９９６９０号公報

センス用トランジスタ素子は、メイントランジスタ素子に比べて半導体基板に占める面積が非常に小さい。このため、ゲート容量等に差異が生じ、スイッチングのタイミングがずれてしまう場合がある。このため、半導体装置が通常に動作している場合でも、センス用トランジスタ素子に過大な電流が流れてしまう場合がある。

本発明の第１の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面に設けられた上面電極を備えてよい。半導体装置は、半導体基板の上面に設けられ、上面電極とは分離しているセンス用電極を備えてよい。半導体装置は、半導体基板の下面に設けられた下面電極を備えてよい。半導体装置は、半導体基板に設けられ、上面電極および下面電極に接続されたメイントランジスタ部を備えてよい。半導体装置は、半導体基板に設けられ、上面電極および下面電極に接続されたメインダイオード部を備えてよい。半導体装置は、半導体基板に設けられ、センス用電極および下面電極に接続されたセンスダイオード部を備えてよい。センスダイオード部は、半導体基板の内部に設けられた第１導電型のドリフト領域を有してよい。センスダイオード部は、ドリフト領域と半導体基板の上面との間に設けられた第２導電型のアノード領域を有してよい。センスダイオード部は、半導体基板の下面とドリフト領域との間に設けられ、且つ下面電極に接続する第１導電型のカソード領域を有してよい。

メイントランジスタ部は、半導体基板の内部に設けられた第１導電型のドリフト領域を有してよい。メイントランジスタ部は、ドリフト領域と半導体基板の上面との間に設けられ、ドリフト領域よりも不純物濃度の高い第１導電型のソース領域を有してよい。メイントランジスタ部は、ドリフト領域とソース領域との間に設けられた第２導電型のベース領域を有してよい。メイントランジスタ部は、半導体基板の上面からドリフト領域に達するまで設けられ、且つ、半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部を有してよい。メイントランジスタ部は、半導体基板の上面においてゲートトレンチ部の延伸方向における先端部分と重なって設けられ、且つ、半導体基板の上面からゲートトレンチ部の先端部分よりも深く設けられ、ベース領域よりも不純物濃度の高い第２導電型の第１ウェル領域を有してよい。センスダイオード部は、第１ウェル領域の外側に設けられていてよい。メイントランジスタ部は、ドリフト領域と半導体基板の上面との間に設けられた第２導電型のベース領域を有してよい。メイントランジスタ部は、ベース領域と半導体基板の上面との間に選択的に設けられ、ドリフト領域よりも不純物濃度の高い第１導電型のソース領域を有してよい。メイントランジスタ部は、ベース領域と半導体基板の上面との間に選択的に設けられ、ベース領域よりも不純物濃度が高い第２導電型のコンタクト領域を有してよい。メイントランジスタ部は、半導体基板の上面からドリフト領域に達するまで設けられ、且つ、半導体基板の上面において延伸方向に沿って延伸して設けられたダミートレンチ部を有してよい。メイントランジスタ部は、半導体基板の下面とドリフト領域との間に設けられ、且つ下面電極に接続する第２導電型のコレクタ領域を有してよい。メインダイオード部は、半導体基板内部に設けられたドリフト領域を有してよい。メインダイオード部は、ドリフト領域と半導体基板の上面との間に設けられたベース領域を有してよい。メインダイオード部は、半導体基板の上面からドリフト領域に達するまで設けられ、且つ、半導体基板の上面において延伸方向に沿って延伸して設けられたダミートレンチ部を有してよい。メインダイオード部は、半導体基板の下面とドリフト領域との間に設けられ、且つ下面電極に接続する第１導電型のカソード領域を有してよい。第１ウェル領域は、半導体基板に設けられた全てのゲートトレンチ部および全てのダミートレンチ部を囲むように設けられてよい。

センスダイオード部は、半導体基板の上面において予め定められた領域を囲んで設けられ、且つ、半導体基板の上面から半導体基板の内部まで設けられた、ベース領域よりも不純物濃度の高い第２ウェル領域を有してよい。

第２ウェル領域は、第１ウェル領域よりも不純物濃度が高くてよい。第２ウェル領域は、第１ウェル領域よりも深く設けられていてよい。センスダイオード部は、ドリフト領域を有してよい。半導体基板の上面において第２ウェル領域が囲む領域には、半導体基板の上面とドリフト領域との間に設けられた、第２導電型のアノード領域が設けられていてよい。センスダイオード部は、半導体基板の上面において第２ウェル領域が囲む領域に設けられていてよい。

半導体基板の上面において、アノード領域と第２ウェル領域との間の少なくとも一部の領域には、第１導電型の領域が設けられていてよい。

半導体装置は、半導体基板の上面において、第１ウェル領域と、第２ウェル領域との間に設けられ、且つ、半導体基板の上面から半導体基板の内部まで設けられ、メイントランジスタ部およびメインダイオード部から、センスダイオード部へのキャリアの移動を抑制する素子分離部を備えてよい。

半導体装置は、半導体基板の上面において、メイントランジスタ部およびメインダイオード部を囲んで設けられた耐圧構造部を備えてよい。センスダイオード部は、半導体基板の上面において、耐圧構造部の外側に配置されていてよい。センスダイオード部は、半導体基板の上面において、半導体基板の角部に配置されていてよい。センスダイオード部は、半導体基板の上面において、耐圧構造部の内側に配置されていてよい。

半導体基板の上面において、複数のセンスダイオード部が分離して設けられていてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。半導体基板１０の上面を部分的に示す図である。図２におけるＡ－Ａ断面の一例を示す図である。図２におけるＢ－Ｂ断面の一例を示す図である。半導体装置１００を含む、出力装置２００の一例を示す図である。いずれかの半導体装置１００の動作例を示す図である。半導体装置１００の他の例を示す上面図である。図７に示した半導体装置１００におけるＹＺ断面の一例を示す図である。センスダイオード部１２０の他の例を示す断面図である。センスダイオード部１２０の他の例を示す断面図である。半導体装置１００の他の例を示す上面図である。半導体装置１００の他の例を示す上面図である。半導体装置１００の他の例を示す上面図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。

各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。

図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。半導体装置１００は、半導体基板１０を備える。本例の半導体装置１００は、半導体基板１０に形成された半導体チップである。本例では、半導体基板１０の上面と平行な面をＸＹ面として、ＸＹ面と垂直な方向（すなわち、半導体基板１０の深さ方向）をＺ軸方向とする。本例の半導体基板１０は、上面視において、Ｘ軸に平行な辺と、Ｙ軸に平行な辺とを有する矩形形状である。

半導体装置１００は、半導体基板１０に設けられたメイン素子部１１０およびセンスダイオード部１２０を備える。メイン素子部１１０は、半導体装置１００の動作時に半導体基板１０の上面および下面の間で主電流が流れる領域であって、１つ以上のメイントランジスタ部７０と、１つ以上のメインダイオード部８０を有する。

メイントランジスタ部７０には、ＩＧＢＴ等のトランジスタ素子が形成される。メインダイオード部８０には、還流ダイオード（ＦＷＤ）等のダイオード素子が形成される。メイントランジスタ部７０およびメインダイオード部８０は、Ｘ軸方向において交互に配置されてよい。

センスダイオード部１２０は、メイン素子部１１０におけるいずれかのノードの電圧が、所定の電圧範囲内か否かを検出する。本例のセンスダイオード部１２０は、メイントランジスタ部７０に含まれるＩＧＢＴのコレクタ電圧が、所定の電圧範囲内か否かを検出する。本例のセンスダイオード部１２０は、カソード端子にＩＧＢＴのコレクタ電圧が印加される。センスダイオード部１２０のアノード端子には、通常動作時にはセンスダイオード部１２０が順バイアスとなり、ＩＧＢＴのコレクタ電圧が所定値以上となった場合にセンスダイオード部１２０が逆バイアスとなるような電圧が印加される。センスダイオード部１２０の状態に基づいて、ＩＧＢＴのコレクタ電圧が所定値以上となったか否かを検出できる。メイントランジスタ部７０に過電流が流れるとＩＧＢＴのコレクタ電圧が上昇するので、センスダイオード部１２０を設けることで過電流を検出できる。

センスダイオード部１２０は、ゲート制御を行わないので、センス用のトランジスタ素子のように、メイントランジスタ部７０とのスイッチングタイミングのずれが生じない。また、順バイアス時にセンスダイオード部１２０に流れる電流を小さくすることで、センスダイオード部１２０における損失は非常に小さくできる。

また、センスダイオード部１２０をメインダイオード部８０と同一の半導体基板１０に形成することで、メインダイオード部８０と同一の工程でセンスダイオード部１２０を形成できる。また、半導体装置１００の外部に、センス用のダイオード素子を付加しなくてよいので、部品点数を低減できる。

また、センス用のトランジスタを形成する場合、Ｎ＋型のソース領域等の微細な領域を形成するので特性のバラツキが大きくなるが、センスダイオード部１２０は微細なソース領域等を形成しないので、特性のバラツキを低減できる。また、センスダイオード部１２０を微細化することが容易なので、半導体装置１００を微細化しても、半導体装置１００にセンスダイオード部１２０を内蔵することが容易となる。

本例の半導体装置１００は、半導体基板１０の上面に、１つ以上のパッド１１４を備える。それぞれのパッド１１４は、メイン素子部１１０等に電気的に接続される。例えばいずれかのパッド１１４は、メインダイオード部８０におけるゲート電極またはエミッタ電極に電気的に接続される。また、いずれかのパッド１１４は、半導体基板１０に設けられた温度検出用のダイオードに電気的に接続されていてもよい。

本例の半導体装置１００は、半導体基板１０の上面においてメイン素子部１１０を囲んで設けられた耐圧構造部１１２を備える。耐圧構造部１１２は、ガードリングまたはフィールドプレート等を有しており、半導体基板１０の内部の空乏層を半導体基板１０の端部まで延伸させる。これにより、半導体装置１００の耐圧を向上させている。

本例においてそれぞれのパッド１１４は、半導体基板１０の上面において耐圧構造部１１２が囲む領域に配置される。センスダイオード部１２０は、半導体基板１０の上面において耐圧構造部１１２が囲む領域に配置されてよく、耐圧構造部１１２の外側に配置されてもよい。図１の例では、センスダイオード部１２０は、半導体基板１０の上面において耐圧構造部１１２が囲む領域に配置されている。

図２は、半導体基板１０の上面を部分的に示す図である。本例の半導体装置１００は、メイン素子部１１０において、半導体基板１０の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ソース領域１２、ベース領域１４、コンタクト領域１５および第１ウェル領域１７を備える。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート配線部５１を備える。エミッタ電極５２は、アルミニウム等の導電材料で形成されている。ゲート配線部５１は、不純物がドープされたポリシリコン等の導電材料で形成されている。

エミッタ電極５２とゲート配線部５１との間、および、エミッタ電極５２と半導体基板１０の上面との間には絶縁膜が設けられるが、図２では省略している。本例では、コンタクトホール５４およびコンタクトホール５６が、当該絶縁膜を貫通して設けられる。

エミッタ電極５２は、コンタクトホール５４等を通って、半導体基板１０の上面におけるソース領域１２、コンタクト領域１５、ベース領域１４および第１ウェル領域１７と接触する。本例のコンタクトホール５４は、Ｘ軸方向に沿って配列されたそれぞれのトレンチ部の間に設けられている。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部５７が設けられてよい。接続部５７は、熱酸化膜等の絶縁膜を挟んで、半導体基板１０の上面に設けられる。本例においてコンタクトホール５６は、Ｙ軸方向におけるダミートレンチ部３０の先端に配置される。

ゲート配線部５１と半導体基板１０との間には、熱酸化膜等の絶縁膜が設けられる。ゲート配線部５１は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲート配線部５１は、ダミートレンチ部３０内のダミー導電部とは接続されない。

１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、半導体基板１０の上面においてＸ軸方向に沿って所定の間隔で配列される。メイントランジスタ部７０においては、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が、Ｘ軸方向に沿って交互に配置されている。メインダイオード部８０においては、１つ以上のダミートレンチ部３０が、Ｘ軸方向に沿って配置されている。

本例のゲートトレンチ部４０は、Ｙ軸方向に沿って直線形状に延伸する直線部分４１と、直線部分４１の先端において２つの直線部分４１を接続する先端部分４３を有してよい。先端部分４３の少なくとも一部は、半導体基板１０の上面において曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの直線部分４１の先端を先端部分４３で接続することで、直線部分４１の端部における電界集中を緩和できる。

ゲートトレンチ部４０のそれぞれの直線部分４１の間には、１つ以上のダミートレンチ部３０が設けられる。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、２つの直線部分と先端部分を有するＵ字形状であってよく、先端部分を有さずに直線部分だけの直線形状であってもよく、Ｕ字形状と直線形状が混在していてもよい。ダミートレンチ部３０は、ゲート配線部５１とは重ならない位置に設けられる。

半導体基板１０の上面において、それぞれのトレンチ部の直線部分に挟まれた領域には、第２導電型のベース領域１４が設けられる。本例のベース領域１４はＰ－型である。ベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型（本例ではＰ＋型）のコンタクト領域１５が選択的に設けられる。

メイントランジスタ部７０におけるベース領域１４の上面には、第１導電型のソース領域１２が選択的に形成される。本例のソース領域１２はＮ＋型である。本例において、メイントランジスタ部７０のコンタクト領域１５およびソース領域１２は、Ｙ軸方向に沿って交互に半導体基板１０の上面に露出するように設けられる。ただし、コンタクト領域１５およびソース領域１２の配置はこれに限定されない。ソース領域１２が、ゲートトレンチ部４０の直線部分４１に沿って配置されていてもよい。メインダイオード部８０には、ソース領域１２が形成されていない。

第１ウェル領域１７は、半導体基板１０の上面において、ゲートトレンチ部４０の先端部分４３と重って設けられる。つまり、半導体基板１０の上面と平行な面において、第１ウェル領域１７が設けられた領域内に、ゲートトレンチ部４０の先端部分４３が配置されている。先端部分４３のうち、少なくともＹ軸方向における最端部が、第１ウェル領域１７と重なって配置される。本例の第１ウェル領域１７は、ベース領域１４よりも不純物濃度の高いＰ＋型の領域である。

第１ウェル領域１７は、半導体基板１０の上面において、全てのゲートトレンチ部４０および全てのダミートレンチ部３０を囲むように設けられてよい。半導体基板１０の上面において第１ウェル領域１７が囲む領域内に、全てのソース領域１２が配置されてよい。

本例のセンスダイオード部１２０は、半導体基板１０の上面において、第１ウェル領域１７の外側に設けられている。第１ウェル領域１７の外側とは、半導体基板１０の上面において、第１ウェル領域１７を挟んで、ソース領域１２とは逆側の領域を指してよい。半導体基板１０の上面において第１ウェル領域１７が所定の領域を囲んで設けられている場合、第１ウェル領域１７の外側とは、第１ウェル領域１７が囲んでいない領域を指してもよい。

本例のセンスダイオード部１２０は、半導体基板１０の上面に露出する第２導電型（本例ではＰ－型）のアノード領域１２６を有する。アノード領域１２６と、半導体基板１０の内部に形成された第１導電型のドリフト領域とがＰＮ接合を形成する。他の例では、センスダイオード部１２０は、ショットキーダイオードであってもよい。

半導体基板１０の上面には、アノード領域１２６と接触するセンス用電極１２４が、エミッタ電極５２とは分離して設けられる。センス用電極１２４は、アルミニウム等の導電材料で形成される。センスダイオード部１２０は、半導体基板１０の上面において、アノード領域１２６を囲んで設けられた第２ウェル領域１２２を有してよい。第２ウェル領域１２２は、アノード領域１２６およびベース領域１４のいずれよりも不純物濃度の高い第２導電型（本例ではＰ＋型）である。

図３は、図２におけるＡ－Ａ断面の一例を示す図である。本例のＡ－Ａ断面は、メイン素子部１１０におけるソース領域１２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、絶縁膜２６、エミッタ電極５２およびコレクタ電極５８を有する。コレクタ電極５８は、エミッタ電極５２と同一の材料で形成されてよい。エミッタ電極５２は上面電極の一例であり、コレクタ電極５８は下面電極の一例である。半導体基板１０に形成されたメイントランジスタ部７０およびメインダイオード部８０は、エミッタ電極５２およびコレクタ電極５８に接続されている。

絶縁膜２６は、例えばボロンおよびリン等の不純物が添加されたシリケートガラスである。絶縁膜２６は、半導体基板１０の上面２１において選択的に形成される。エミッタ電極５２は、半導体基板１０の上面の上方に設けられる。エミッタ電極５２および半導体基板１０の間には絶縁膜２６が設けられる。エミッタ電極５２は、絶縁膜２６に設けられた貫通孔を介して半導体基板１０と接触する。コレクタ電極５８は、半導体基板１０の下面２３に設けられる。コレクタ電極５８は、半導体基板１０の下面２３と接して設けられてよい。コレクタ電極５８は、半導体基板１０の下面２３全体に設けられてよい。

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。

半導体基板１０の内部には、Ｎ－型のドリフト領域１８が設けられる。当該断面においてドリフト領域１８と半導体基板１０の上面２１との間には、ドリフト領域１８よりも不純物濃度の高いＮ＋型のソース領域１２が設けられる。当該断面においてソース領域１２とドリフト領域１８との間には、Ｐ－型のベース領域１４が設けられる。当該断面におけるドリフト領域１８は、半導体基板１０のうち、ソース領域１２、ベース領域１４、バッファ領域２０、コレクタ領域２２およびカソード領域８２が形成されずに残存した領域である。

ベース領域１４は、半導体基板１０の上面からボロン等のＰ型の不純物を注入することで形成されてよい。ソース領域１２は、半導体基板１０の上面からリンや砒素等のＮ型の不純物を注入することで形成されてよい。

ゲートトレンチ部４０は、半導体基板１０の上面２１から半導体基板１０の内部まで形成され、側壁においてソース領域１２およびベース領域１４と接している。本例のゲートトレンチ部４０は、半導体基板１０の上面２１から、ソース領域１２およびベース領域１４を貫通して設けられる。

ダミートレンチ部３０は、半導体基板１０の上面２１から半導体基板１０の内部まで形成され、側壁においてベース領域１４と接している。ダミートレンチ部３０の側壁のうち、ゲートトレンチ部４０と対向する側壁は、ソース領域１２およびベース領域１４と接していてよい。

バッファ領域２０は、ドリフト領域１８の下面側に形成される。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。

メイントランジスタ部７０においてバッファ領域２０の下面側には、Ｐ＋型のコレクタ領域２２が形成される。メインダイオード部８０においてバッファ領域２０の下面側には、Ｎ＋型のカソード領域８２が形成される。

ゲートトレンチ部４０は、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２に覆われている。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。

ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において絶縁膜２６により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。

本例のダミートレンチ部３０は、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチ部３０の内部に形成され、且つ、ダミー絶縁膜３２により覆われている。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。当該断面におけるダミートレンチ部３０は、半導体基板１０の上面において絶縁膜２６により覆われる。

ダミートレンチ部３０を設けることで、キャリアの蓄積効果を高めて伝導度変調を促進し、オン電圧を低下させることができる。また、ゲートトレンチ部４０に対するダミートレンチ部３０の割合を調整することで、半導体装置１００のスイッチング速度を調整することができる。

図４は、図２におけるＢ－Ｂ断面の一例を示す図である。本例のＢ－Ｂ断面は、センスダイオード部１２０の全体と、メイントランジスタ部７０の一部を横切る、ＹＺ面に平行な断面である。

エミッタ電極５２は、メイン素子部１１０の上方に配置される。エミッタ電極５２と半導体基板１０との間には、絶縁膜２６が設けられる。絶縁膜２６には貫通孔が形成されており、当該貫通孔を介してエミッタ電極５２と半導体基板１０とが接触する。当該断面において、エミッタ電極５２と、第１ウェル領域１７とが接触する。第１ウェル領域１７においてエミッタ電極５２と接触する領域には、第１ウェル領域１７よりも高濃度のｐ型のオーミック領域１２８が設けられてよい。オーミック領域１２８は、後述する第２ウェル領域１２２にも設けられてよい。

図２に示したように、第１ウェル領域１７は、ＸＹ面においてゲートトレンチ部４０の先端部分４３を囲んで設けられる。また、図４に示すようにＹＺ面においても、第１ウェル領域１７は、ゲートトレンチ部４０の先端部分４３を囲んで設けられる。第１ウェル領域１７は、ゲートトレンチ部４０の先端部分４３よりもＺ軸方向において深くまで形成されている。

第１ウェル領域１７の内側（本例ではＹ軸正側）には、ベース領域１４が形成されている。当該断面において、ベース領域１４の上面には、コンタクト領域１５およびソース領域１２が交互に形成されている。

センスダイオード部１２０における半導体基板１０の上面２１には、エミッタ電極５２とは分離したセンス用電極１２４が設けられている。センス用電極１２４は、アルミニウム等の導電材料で形成されている。センス用電極１２４は、半導体基板１０の上面２１と接して設けられてよい。本例のセンス用電極１２４は、センスダイオード部１２０の第２ウェル領域１２２およびアノード領域１２６と電気的に接続されている。アノード領域１２６は、半導体基板１０の上面２１と、ドリフト領域１８との間に設けられている。

センスダイオード部１２０においては、半導体基板１０の下面２３に露出するカソード領域８２が設けられている。センスダイオード部１２０におけるカソード領域８２は、メインダイオード部８０におけるカソード領域８２と同一の不純物濃度を有し、同一の深さ位置に設けられてよい。

カソード領域８２は、コレクタ電極５８と電気的に接続されている。つまり本例のセンスダイオード部１２０は、メイン素子部１１０と共通のコレクタ電極５８に接続されている。

本例のセンスダイオード部１２０は、コレクタ電極５８におけるコレクタ電圧が、センス用電極１２４に印加されている電圧を超えた場合に逆バイアス状態となる。これにより、メイントランジスタ部７０のコレクタ電圧が、所定の閾値電圧を超えたか否かを検出できる。

また、センスダイオード部１２０のアノード領域１２６を囲むように、第２ウェル領域１２２を設けることで、メイントランジスタ部７０のコレクタ領域２２等からのホールが、アノード領域１２６に到達するのを抑制できる。これにより、センスダイオード部１２０の耐圧を向上させることができる。第２ウェル領域１２２は、半導体基板１０の上面２１から半導体基板１０の内部まで設けられる。

センスダイオード部１２０の耐圧が、メイントランジスタ部７０の耐圧よりもわずかに大きくなるように、第２ウェル領域１２２の不純物濃度および深さＤ２、および幅Ｗ２を設定することが好ましい。これにより、メイントランジスタ部７０よりもセンスダイオード部１２０が先に降伏することを抑制して、比較的に面積の小さいセンスダイオード部１２０に電流が集中することを抑制できる。センスダイオード部１２０内に第２ウェル領域１２２よりも外側に第３、第４のウェル領域を設ければさらに良い。

センスダイオード部１２０およびメイントランジスタ部７０は、同一の半導体基板１０に形成されるので、耐圧はほぼ同一となる。これに対して、第２ウェル領域１２２を設けることで、センスダイオード部１２０の耐圧を向上させることができる。第２ウェル領域１２２と第１ウェル領域１７の距離Ｗ１を離すほど耐圧が向上する。

また、第２ウェル領域１２２の深さＤ２は、第１ウェル領域１７の深さＤ１よりも深くてよいし同じでよい。各領域の深さとは、半導体基板１０の上面２１から、各領域の最下端までのＺ軸方向の距離を指す。

第２ウェル領域１２２を深く形成することで、メイン素子部１１０からアノード領域１２６にキャリアが流れることを抑制できる。これにより、メイン素子部１１０の動作が、センスダイオード部１２０の動作に与える影響を低減できる。

また、第２ウェル領域１２２の不純物濃度は、第１ウェル領域１７の不純物濃度と同一であってよく、低くてよく、高くてもよい。第２ウェル領域１２２の不純物濃度を高くすることで、メイン素子部１１０の動作が、センスダイオード部１２０の動作に与える影響を低減できる。

また、第２ウェル領域１２２の不純物濃度は、アノード領域１２６の不純物濃度よりも高い。一例として第２ウェル領域１２２の不純物濃度は、１．０×１０^１３／ｃｍ^３以上、１．０×１０^１７／ｃｍ^３以下である。アノード領域の不純物濃度は、１．０×１０^１３／ｃｍ^３以上、１．０×１０^１６／ｃｍ^３以下である。

図５は、半導体装置１００を含む、出力装置２００の一例を示す図である。本例の出力装置２００は、半導体装置１００－１および半導体装置１００－２、保護回路２１０、ハイサイド駆動回路２２０、ならびに、ローサイド駆動回路２３０を備える。

それぞれの半導体装置１００は、コレクタ端子Ｃ、エミッタ端子Ｅ、ゲート端子Ｇおよびセンス端子Ｖｆを備える。コレクタ端子Ｃはコレクタ電極５８に電気的に接続され、エミッタ端子Ｅはエミッタ電極５２に電気的に接続され、ゲート端子Ｇはゲートトレンチ部４０のゲート導電部４４に電気的に接続され、センス端子Ｖｆはセンス用電極１２４に電気的に接続される。

半導体装置１００－１のコレクタ端子Ｃには、所定の高電圧ＨＶが印加されている。半導体装置１００－１のエミッタ端子Ｅは、半導体装置１００－２のコレクタ端子Ｃに接続されている。半導体装置１００－２のエミッタ端子Ｅは、所定の基準電圧（本例ではグランド電圧）が印加されている。半導体装置１００－１のエミッタ端子Ｅは負荷に接続される。

ハイサイド駆動回路２２０は、半導体装置１００－１のゲート端子Ｇと接続されており、半導体装置１００－１を制御する。ローサイド駆動回路２３０は、半導体装置１００－２のゲート端子Ｇと接続されており、半導体装置１００－２を制御する。一例として、半導体装置１００－１および半導体装置１００－２のメイントランジスタ部７０の一方がオン状態に制御され、他方がオフ状態に制御される。これにより、負荷に所定の電圧および電流を供給する。

保護回路２１０は、通常動作時にセンスダイオード部１２０が順バイアスとなり、コレクタ端子Ｃの電圧が所定値以上となった場合にセンスダイオード部１２０が逆バイアスとなる電圧を、センス端子Ｖｆに印加する。つまり、保護回路２１０は、センスダイオード部１２０の通常動作時におけるコレクタ電圧より大きい電圧を、センス端子Ｖｆに印加する。保護回路２１０は、抵抗２４０を介してセンス端子Ｖｆに接続されてよい。抵抗２４０を設けることで、センスダイオード部１２０に流れる電流を微小にできる。また、保護回路２１０とセンス端子Ｖｆとを接続する経路には、容量２４２が接続されている。

図６は、いずれかの半導体装置１００の動作例を示す図である。通常動作時においては、センスダイオード部１２０が順バイアスされており、保護回路２１０からセンスダイオード部１２０に微小な電流が流れる。当該電流は、例えば数ｍＡ程度であり、半導体装置１００のコレクタ電流に比べて無視できる程度に小さい。このため、センスダイオード部１２０における損失は非常に小さくなる。

誤信号等により半導体装置１００－１および半導体装置１００－２の双方においてメイントランジスタ部７０がオンになる短絡状態になると、それぞれのメイントランジスタ部７０には大きなコレクタ電流が流れる。大きなコレクタ電流が流れると、それぞれのメイントランジスタ部７０のコレクタ電圧が上昇する。

コレクタ電圧が所定電圧以上になると、センスダイオード部１２０が逆バイアス状態となり、センスダイオード部１２０には電流が流れなくなる。このため、保護回路２１０が出力する電流は容量２４２に流れ始め、容量２４２が充電される。これにより、センス端子Ｖｆの電圧が、通常動作時の電圧よりも上昇する。

保護回路２１０は、いずれかのセンス端子Ｖｆにおける電圧が、それぞれのセンス端子Ｖｆに対して定められた所定の閾値電圧Ｖｔｈを超えた場合に、対応する半導体装置１００のメイントランジスタ部７０をオフ状態に制御する。本例の保護回路２１０は、ハイサイド駆動回路２２０およびローサイド駆動回路２３０に、メイントランジスタ部７０をオフ状態に制御させるための信号を出力する。当該信号に応じて、ゲート端子Ｇの電圧が降下して、メイントランジスタ部７０がオフ状態となる。このため過電流を遮断して半導体装置１００を保護できる。

図７は、半導体装置１００の他の例を示す上面図である。本例の半導体装置１００は、図１から図６において説明した半導体装置１００の構成に加えて、素子分離部１３０を更に備える。他の構成は、図１から図６において説明したいずれかの態様の半導体装置１００と同一である。

素子分離部１３０は、半導体基板１０の上面において、メイン素子部１１０と、センスダイオード部１２０との間に設けられ、メイン素子部１１０とセンスダイオード部１２０との間におけるキャリアの移動を抑制する。図７の例では、半導体基板１０の上面において素子分離部１３０がセンスダイオード部１２０を囲んで設けられているが、素子分離部１３０は、センスダイオード部１２０を囲まなくともよい。素子分離部１３０は、半導体基板１０の上面において、メイン素子部１１０とセンスダイオード部１２０との間に、Ｘ軸方向に延びる直線状に設けられてもよい。この場合、素子分離部１３０のＸ軸方向の長さは、センスダイオード部１２０のＸ軸方向の長さより長いことが好ましい。

図８は、図７に示した半導体装置１００におけるＹＺ断面の一例を示す図である。図８におけるＹＺ断面は、メイントランジスタ部７０の一部、素子分離部１３０、センスダイオード部１２０および耐圧構造部１１２を横切る断面である。

本例の素子分離部１３０は、第１ウェル領域１７と、第２ウェル領域１２２との間に設けられる。本例の素子分離部１３０は、１つ以上のガードリング１３２を有する。ガードリング１３２は、半導体基板１０の上面２１から半導体基板１０の内部まで設けられる。なお、素子分離部１３０が半導体基板１０の上面において直線状に形成される場合、ガードリング１３２はリング状に形成されない。

ガードリング１３２は、メイン素子部１１０と、センスダイオード部１２０との間のキャリアの移動を抑制する。ガードリング１３２は、Ｐ型の領域であってよい。また、ガードリング１３２は、絶縁材料が充填されたトレンチであってもよい。ガードリング１３２は、第２ウェル領域１２２よりも深くまで形成されてよい。

本例の耐圧構造部１１２は、１つ以上のガードリング１４２と、１つ以上のフィールドプレート１４０とを有する。ガードリング１４２は、半導体基板１０の上面２１から半導体基板１０の内部まで設けられた、Ｐ型の領域である。フィールドプレート１４０は、半導体基板１０の上面２１に設けられ、ガードリング１４２の上端と接続される。フィールドプレート１４０は、導電材料で形成されている。また、半導体基板１０の上面２１には、ガードリング１３２の上端と接続され、導電材料で形成されたフィールドプレート１３４が設けられてもよい。

素子分離部１３０のガードリング１３２が形成されている深さＤ３は、耐圧構造部１１２のガードリング１４２が形成されている深さＤ４と同一であってよく、深くてもよい。ガードリング１３２を深く形成することで、メイン素子部１１０と、センスダイオード部１２０とをより分離できる。ただし、センスダイオード部１２０の耐圧がメイントランジスタ部７０の耐圧と同等でよいならばＤ３はＤ４より浅くても構わない。

また、素子分離部１３０のガードリング１３２の個数は、耐圧構造部１１２のガードリング１４２の個数より少なくてよい。素子分離部１３０においては、空乏層をＹ軸方向に伸ばさなくともよいので、Ｙ軸方向に配列されるガードリング１３２の個数は少なくてもよい。ガードリング１３２の個数を少なくすることで、半導体装置１００を小型化できる。

図９は、センスダイオード部１２０の他の例を示す断面図である。本例のセンスダイオード部１２０においては、半導体基板１０の上面２１において、アノード領域１２６と第２ウェル領域１２２との間の少なくとも一部の領域に、Ｎ型の領域１２９が設けられている。つまり、半導体基板１０の上面２１におけるアノード領域１２６の面積は、第２ウェル領域１２２が囲む面積よりも小さい。アノード領域１２６を小さくすることで、センスダイオード部１２０の動作を高速化できる。

領域１２９は、半導体基板１０の上面２１において、アノード領域１２６を囲むように設けられてよい。領域１２９は、ドリフト領域１８と同一の不純物濃度を有してよい。また、半導体基板１０の上面２１には、領域１２９とセンス用電極１２４とを絶縁する絶縁膜２６が設けられる。Ｙ軸方向におけるアノード領域１２６の幅は、第２ウェル領域１２２の間隔の半分以下であってよい。

図１０は、センスダイオード部１２０の他の例を示す断面図である。本例のセンスダイオード部１２０は、Ｐ型のアノード領域１２６を有さない。半導体基板１０の上面２１において第２ウェル領域１２２が囲む領域には、ドリフト領域１８が露出している。センス用電極１２４は、ドリフト領域１８とショットキー接触する。つまり、センスダイオード部１２０は、ショットキーダイオードとして機能する。

図１１は、半導体装置１００の他の例を示す上面図である。図１１においては、パッド１１４を省略している。図１に示した半導体装置１００においては、半導体基板１０の上面においてセンスダイオード部１２０が耐圧構造部１１２の内側に配置されていたが、本例においては、半導体基板１０の上面においてセンスダイオード部１２０が耐圧構造部１１２の外側に配置されている。なお、耐圧構造部１１２の内側とは、耐圧構造部１１２が囲む領域を指し、耐圧構造部１１２の外側とは、耐圧構造部１１２が囲んでいない領域を指す。耐圧構造部１１２の外側とは、耐圧構造部１１２を挟んで、メイン素子部１１０が設けられた領域とは逆側の領域を指してもよい。

センスダイオード部１２０は、半導体基板１０の上面において、半導体基板１０の角部１２７に設けられてよい。耐圧構造部１１２と、半導体基板１０の端部との間には、メイン素子部１１０等が設けられていない領域が存在する。センスダイオード部１２０を耐圧構造部１１２の外側に配置することで、メイン素子部１１０の面積を小さくせずに、センスダイオード部１２０を設けることができる。

特に、耐圧構造部１１２は、半導体基板１０の角部１２７において曲線状に形成されるので、半導体基板１０の角部１２７においては、耐圧構造部１１２と半導体基板１０の端部との間の領域が大きくなる。このため、センスダイオード部１２０を角部１２７に配置することで、センスダイオード部１２０を容易に半導体基板１０に配置できる。

図１２は、半導体装置１００の他の例を示す上面図である。図１２においては、パッド１１４を省略している。本例の半導体装置１００は、図１１に示した半導体装置１００に対して、素子分離部１３０を更に備える。素子分離部１３０は、耐圧構造部１１２と、センスダイオード部１２０との間に設けられる。素子分離部１３０は、半導体基板１０の上面において、センスダイオード部１２０を囲んで設けられてよい。

図１３は、半導体装置１００の他の例を示す上面図である。図１３においては、パッド１１４を省略している。本例の半導体装置１００は、半導体基板１０の上面において互いに分離した複数のセンスダイオード部１２０を備える。それぞれのセンスダイオード部１２０は、半導体基板１０のそれぞれの角部１２７に配置されてよい。また、それぞれのセンスダイオード部１２０に対して、素子分離部１３０を更に設けてもよい。

それぞれのセンスダイオード部１２０のセンス用電極１２４は、電気的に接続されていてよい。つまり、それぞれのセンスダイオード部１２０は、互いに並列に接続されてよい。センスダイオード部１２０を複数設けても、センスダイオード部１２０に流れる電流は非常に微小なので、損失はそれほど増大しない。複数のセンスダイオード部１２０を設けることで、センスダイオード部１２０の特性のバラツキの影響を低減して、メイン素子部１１０における過電流を精度よく検出できる。

また、それぞれのセンスダイオード部１２０のセンス用電極１２４は、互いに電気的に分離していてもよい。この場合、いずれの１つ以上のセンスダイオード部１２０を保護回路２１０に接続するかを、半導体装置１００の実装時等において選択できる。例えば、応答速度等の特性が異なる複数のセンスダイオード部１２０を設けておくことで、半導体装置１００の実装時等において、いずれかの特性のセンスダイオード部１２０を選択して保護回路２１０に接続することができる。

また、センスダイオード部１２０を耐圧構造部１１２の外側に配置した場合、半導体基板１０を半導体ウエハから切り出すときに、センスダイオード部１２０の一部の領域が欠けてしまうことも考えられる。センスダイオード部１２０を分離して配置することで、一部のセンスダイオード部１２０が機能しない場合であっても、他のセンスダイオード部１２０が機能するので、過電流を検出することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０・・・半導体基板、１２・・・ソース領域、１４・・・ベース領域、１５・・・コンタクト領域、１７・・・第１ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２６・・・絶縁膜、３０・・・ダミートレンチ部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、４０・・・ゲートトレンチ部、４１・・・直線部分、４２・・・ゲート絶縁膜、４３・・・先端部分、４４・・・ゲート導電部、５１・・・ゲート配線部、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、５７・・・接続部、５８・・・コレクタ電極、７０・・・メイントランジスタ部、８０・・・メインダイオード部、８２・・・カソード領域、１００・・・半導体装置、１１０・・・メイン素子部、１１２・・・耐圧構造部、１１４・・・パッド、１２０・・・センスダイオード部、１２２・・・第２ウェル領域、１２４・・・センス用電極、１２６・・・アノード領域、１２７・・・角部、１２８・・・オーミック領域、１２９・・・領域、１３０・・・素子分離部、１３２・・・ガードリング、１３４・・・フィールドプレート、１４０・・・フィールドプレート、１４２・・・ガードリング、２００・・・出力装置、２１０・・・保護回路、２２０・・・ハイサイド駆動回路、２３０・・・ローサイド駆動回路、２４０・・・抵抗、２４２・・・容量

Claims

半導体基板を備える半導体装置であって、
前記半導体基板の上面に設けられた上面電極と、
前記半導体基板の上面に設けられ、前記上面電極とは分離しているセンス用電極と、
前記半導体基板の下面に設けられた下面電極と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメイントランジスタ部と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメインダイオード部と、
前記半導体基板に設けられ、前記センス用電極および前記下面電極に接続されたセンスダイオード部と
を備え、
前記センスダイオード部は、
前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のアノード領域と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第１導電型のカソード領域と
を有し、
前記メイントランジスタ部は、
前記半導体基板の内部に設けられた前記ドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第２導電型のコンタクト領域と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において前記延伸方向に沿って延伸して設けられたダミートレンチ部と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第２導電型のコレクタ領域と、
前記半導体基板の上面において前記ゲートトレンチ部の前記延伸方向における先端部分と重なって設けられ、且つ、前記半導体基板の上面から前記ゲートトレンチ部の前記先端部分よりも深く設けられ、前記ベース領域よりも不純物濃度の高い第２導電型の第１ウェル領域と
を有し、
前記センスダイオード部は、前記第１ウェル領域の外側に設けられていて、
前記第１ウェル領域は、前記半導体基板に設けられた全ての前記ゲートトレンチ部および全ての前記ダミートレンチ部を囲むように設けられ、
前記センスダイオード部は、前記半導体基板の上面において予め定められた領域を囲んで設けられ、且つ、前記半導体基板の上面から前記半導体基板の内部まで設けられた、前記ベース領域よりも不純物濃度の高い第２ウェル領域を有し、
前記第２ウェル領域は、前記第１ウェル領域よりも不純物濃度が高い
半導体装置。
半導体基板を備える半導体装置であって、
前記半導体基板の上面に設けられた上面電極と、
前記半導体基板の上面に設けられ、前記上面電極とは分離しているセンス用電極と、
前記半導体基板の下面に設けられた下面電極と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメイントランジスタ部と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメインダイオード部と、
前記半導体基板に設けられ、前記センス用電極および前記下面電極に接続されたセンスダイオード部と
を備え、
前記センスダイオード部は、
前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のアノード領域と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第１導電型のカソード領域と
を有し、
前記メイントランジスタ部は、
前記半導体基板の内部に設けられた前記ドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第２導電型のコンタクト領域と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において前記延伸方向に沿って延伸して設けられたダミートレンチ部と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第２導電型のコレクタ領域と、
前記半導体基板の上面において前記ゲートトレンチ部の前記延伸方向における先端部分と重なって設けられ、且つ、前記半導体基板の上面から前記ゲートトレンチ部の前記先端部分よりも深く設けられ、前記ベース領域よりも不純物濃度の高い第２導電型の第１ウェル領域と
を有し、
前記センスダイオード部は、前記第１ウェル領域の外側に設けられていて、
前記第１ウェル領域は、前記半導体基板に設けられた全ての前記ゲートトレンチ部および全ての前記ダミートレンチ部を囲むように設けられ、
前記センスダイオード部は、前記半導体基板の上面において予め定められた領域を囲んで設けられ、且つ、前記半導体基板の上面から前記半導体基板の内部まで設けられた、前記ベース領域よりも不純物濃度の高い第２ウェル領域を有し、
前記第２ウェル領域は、前記第１ウェル領域よりも深く設けられている
半導体装置。
半導体基板を備える半導体装置であって、
前記半導体基板の上面に設けられた上面電極と、
前記半導体基板の上面に設けられ、前記上面電極とは分離しているセンス用電極と、
前記半導体基板の下面に設けられた下面電極と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメイントランジスタ部と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメインダイオード部と、
前記半導体基板に設けられ、前記センス用電極および前記下面電極に接続されたセンスダイオード部と
を備え、
前記センスダイオード部は、
前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のアノード領域と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第１導電型のカソード領域と
を有し、
前記メイントランジスタ部は、
前記半導体基板の内部に設けられた前記ドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第２導電型のコンタクト領域と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において前記延伸方向に沿って延伸して設けられたダミートレンチ部と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第２導電型のコレクタ領域と、
前記半導体基板の上面において前記ゲートトレンチ部の前記延伸方向における先端部分と重なって設けられ、且つ、前記半導体基板の上面から前記ゲートトレンチ部の前記先端部分よりも深く設けられ、前記ベース領域よりも不純物濃度の高い第２導電型の第１ウェル領域と
を有し、
前記センスダイオード部は、前記第１ウェル領域の外側に設けられていて、
前記第１ウェル領域は、前記半導体基板に設けられた全ての前記ゲートトレンチ部および全ての前記ダミートレンチ部を囲むように設けられ、
前記センスダイオード部には、前記ゲートトレンチ部が設けられていない
半導体装置。
半導体基板を備える半導体装置であって、
前記半導体基板の上面に設けられた上面電極と、
前記半導体基板の上面に設けられ、前記上面電極とは分離しているセンス用電極と、
前記半導体基板の下面に設けられた下面電極と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメイントランジスタ部と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメインダイオード部と、
前記半導体基板に設けられ、前記センス用電極および前記下面電極に接続されたセンスダイオード部と
を備え、
前記センスダイオード部は、
前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のアノード領域と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第１導電型のカソード領域と
を有し、
前記メイントランジスタ部は、
前記半導体基板の内部に設けられた前記ドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第２導電型のコンタクト領域と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において前記延伸方向に沿って延伸して設けられたダミートレンチ部と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第２導電型のコレクタ領域と、
前記半導体基板の上面において前記ゲートトレンチ部の前記延伸方向における先端部分と重なって設けられ、且つ、前記半導体基板の上面から前記ゲートトレンチ部の前記先端部分よりも深く設けられ、前記ベース領域よりも不純物濃度の高い第２導電型の第１ウェル領域と
を有し、
前記センスダイオード部は、前記第１ウェル領域の外側に設けられていて、
前記第１ウェル領域は、前記半導体基板に設けられた全ての前記ゲートトレンチ部および全ての前記ダミートレンチ部を囲むように設けられ、
前記センスダイオード部には、前記ソース領域が設けられていない
半導体装置。
半導体基板を備える半導体装置であって、
前記半導体基板の上面に設けられた上面電極と、
前記半導体基板の上面に設けられ、前記上面電極とは分離しているセンス用電極と、
前記半導体基板の下面に設けられた下面電極と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメイントランジスタ部と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメインダイオード部と、
前記半導体基板に設けられ、前記センス用電極および前記下面電極に接続されたセンスダイオード部と
を備え、
前記センスダイオード部は、
前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のアノード領域と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第１導電型のカソード領域と
を有し、
前記メイントランジスタ部は、
前記半導体基板の内部に設けられた前記ドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第２導電型のコンタクト領域と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において前記延伸方向に沿って延伸して設けられたダミートレンチ部と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第２導電型のコレクタ領域と、
前記半導体基板の上面において前記ゲートトレンチ部の前記延伸方向における先端部分と重なって設けられ、且つ、前記半導体基板の上面から前記ゲートトレンチ部の前記先端部分よりも深く設けられ、前記ベース領域よりも不純物濃度の高い第２導電型の第１ウェル領域と
を有し、
前記センスダイオード部は、前記第１ウェル領域の外側に設けられていて、
前記第１ウェル領域は、前記半導体基板に設けられた全ての前記ゲートトレンチ部および全ての前記ダミートレンチ部を囲むように設けられ、
前記センスダイオード部には、前記コンタクト領域が設けられていない
半導体装置。
半導体基板を備える半導体装置であって、
前記半導体基板の上面に設けられた上面電極と、
前記半導体基板の上面に設けられ、前記上面電極とは分離しているセンス用電極と、
前記半導体基板の下面に設けられた下面電極と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメイントランジスタ部と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメインダイオード部と、
前記半導体基板に設けられ、前記センス用電極および前記下面電極に接続されたセンスダイオード部と
を備え、
前記センスダイオード部は、
前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のアノード領域と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第１導電型のカソード領域と
を有し、
前記メイントランジスタ部は、
前記半導体基板の内部に設けられた前記ドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第２導電型のコンタクト領域と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において前記延伸方向に沿って延伸して設けられたダミートレンチ部と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第２導電型のコレクタ領域と、
前記半導体基板の上面において前記ゲートトレンチ部の前記延伸方向における先端部分と重なって設けられ、且つ、前記半導体基板の上面から前記ゲートトレンチ部の前記先端部分よりも深く設けられ、前記ベース領域よりも不純物濃度の高い第２導電型の第１ウェル領域と
を有し、
前記センスダイオード部は、前記第１ウェル領域の外側に設けられていて、
前記第１ウェル領域は、前記半導体基板に設けられた全ての前記ゲートトレンチ部および全ての前記ダミートレンチ部を囲むように設けられ、
前記センスダイオード部には、前記コレクタ領域が設けられていない
半導体装置。
半導体基板を備える半導体装置であって、
前記半導体基板の上面に設けられた上面電極と、
前記半導体基板の上面に設けられ、前記上面電極とは分離しているセンス用電極と、
前記半導体基板の下面に設けられた下面電極と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメイントランジスタ部と、
前記半導体基板に設けられ、前記上面電極および前記下面電極に接続されたメインダイオード部と、
前記半導体基板に設けられ、前記センス用電極および前記下面電極に接続されたセンスダイオード部と
を備え、
前記センスダイオード部は、
前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のアノード領域と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第１導電型のカソード領域と
を有し、
前記メイントランジスタ部は、
前記半導体基板の内部に設けられた前記ドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
前記ベース領域と前記半導体基板の上面との間に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第２導電型のコンタクト領域と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において予め定められた延伸方向に沿って延伸して設けられたゲートトレンチ部と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において前記延伸方向に沿って延伸して設けられたダミートレンチ部と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第２導電型のコレクタ領域と、
前記半導体基板の上面において前記ゲートトレンチ部の前記延伸方向における先端部分と重なって設けられ、且つ、前記半導体基板の上面から前記ゲートトレンチ部の前記先端部分よりも深く設けられ、前記ベース領域よりも不純物濃度の高い第２導電型の第１ウェル領域と
を有し、
前記センスダイオード部は、前記第１ウェル領域の外側に設けられていて、
前記第１ウェル領域は、前記半導体基板に設けられた全ての前記ゲートトレンチ部および全ての前記ダミートレンチ部を囲むように設けられ、
前記センスダイオード部は、前記半導体基板の上面において予め定められた領域を囲んで設けられ、且つ、前記半導体基板の上面から前記半導体基板の内部まで設けられた、前記ベース領域よりも不純物濃度の高い第２ウェル領域を有し、
前記センスダイオード部は、前記半導体基板の上面において前記第２ウェル領域が囲む領域に設けられ、
前記半導体基板の上面において、前記アノード領域と前記第２ウェル領域との間の少なくとも一部の領域には、前記ドリフト領域と同一の不純物濃度の第１導電型の領域が設けられている
半導体装置。
前記メインダイオード部は、
前記半導体基板の内部に設けられた前記ドリフト領域と、
前記ドリフト領域と前記半導体基板の上面との間に設けられた前記ベース領域と、
前記半導体基板の上面から前記ドリフト領域に達するまで設けられ、且つ、前記半導体基板の上面において前記延伸方向に沿って延伸して設けられた前記ダミートレンチ部と、
前記半導体基板の下面と前記ドリフト領域との間に設けられ、且つ前記下面電極に接続する第１導電型のカソード領域と
を有する
請求項１から７のいずれか一項に記載の半導体装置。
前記センスダイオード部は、前記半導体基板の上面において予め定められた領域を囲んで設けられ、且つ、前記半導体基板の上面から前記半導体基板の内部まで設けられた、前記ベース領域よりも不純物濃度の高い第２ウェル領域を有する
請求項３から６または８のいずれか一項に記載の半導体装置。
前記センスダイオード部は、
前記半導体基板の上面において前記第２ウェル領域が囲む領域に設けられている
請求項１、２または９のいずれか一項に記載の半導体装置。
前記半導体基板の上面において、前記アノード領域と前記第２ウェル領域との間の少なくとも一部の領域には、第１導電型の領域が設けられている
請求項１０に記載の半導体装置。
前記半導体基板の上面において、前記第１ウェル領域と、前記第２ウェル領域との間に設けられ、且つ、前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記メイントランジスタ部および前記メインダイオード部から、前記センスダイオード部へのキャリアの移動を抑制する素子分離部を更に備える
請求項１、２または９から１１のいずれか一項に記載の半導体装置。
前記半導体基板の上面において、前記メイントランジスタ部および前記メインダイオード部を囲んで設けられた耐圧構造部を更に備え、
前記センスダイオード部は、前記半導体基板の上面において、前記耐圧構造部の外側に配置されている
請求項１から１２のいずれか一項に記載の半導体装置。
前記センスダイオード部は、前記半導体基板の上面において、前記半導体基板の角部に配置されている
請求項１３に記載の半導体装置。
前記半導体基板の上面において、前記メイントランジスタ部および前記メインダイオード部を囲んで設けられた耐圧構造部を更に備え、
前記センスダイオード部は、前記半導体基板の上面において、前記耐圧構造部の内側に配置されている
請求項１から１２のいずれか一項に記載の半導体装置。
前記半導体基板の上面において、複数の前記センスダイオード部が分離して設けられている
請求項１から１５のいずれか一項に記載の半導体装置。