JP7218313B2 - 通信装置、通信システム、および通信方法 - Google Patents

Description

本発明の実施形態は、イーサネット回線を経由して複数チャンネルのオーディオデータを入出力する通信装置、通信システム、および通信方法に関する。

車載インフォテイメントシステムには、例えば、ＡＶＢ（Audio Video Bridging）ネットワークシステムが用いられるようになってきている。ＡＶＢネットワークシステムは、イーサネット回線を用いており、映像データ、オーディオ（Audio）入出力データ、ワーニングデータ等をイーサネット（Ethernet）（登録商標。以下、同じ。）フレームにより転送する。

ところで、車載インフォテイメントシステムにおいては、映像データだけでなく、オーディオデータについても取り扱うデータ量が増加する傾向にある。そこで、１ライン当たり８チャンネルまたは１６チャンネルのデータ転送を行うことができるＴＤＭ（Time-division multiplexing：時分割多重化）インタフェース（TDM I/F）を採用したシステムが製品化されている。

一方、オーディオデータ向けのインタフェースとして、ＩＣ間でデジタル音声データをシリアル転送するためのＩ２Ｓ（Inter-IC Sound）インタフェース（I2S I/F）がある。Ｉ２Ｓインタフェースは、データ転送を行うことができるのが１ライン当たり２チャンネル（具体的には、２チャンネルステレオにおけるＬチャネルとＲチャネル）までであるために、Ｉ２Ｓインタフェースだけで多チャンネルのオーディオデータを扱うのは困難である。

特許第６４６６４８７号公報

そこで、実施形態は、Ｉ２Ｓインタフェースを採用し、かつ多チャンネルのオーディオデータを入出力することができる通信装置、通信システム、および通信方法を提供することを目的とする。

実施形態の通信装置は、ｍを２以上の整数としたときに、オーディオデータのサンプリング周波数のｍ逓倍の周波数のフレーム同期信号を発生するメディアクロック機能を備えるプロセッサと、２ｍチャンネルのオーディオデータを、前記フレーム同期信号に同期して、デジタルアナログコンバータ（ＤＡＣ）へ出力またはアナログデジタルコンバータ（ＡＤＣ）から入力する第１インタフェースと、前記２ｍチャンネルのオーディオデータを含むＡＶＴＰ（Audio Video Transport Protocol）フレームを受信／送信する第２インタフェースと、前記プロセッサから前記フレーム同期信号を受信して、前記フレーム同期信号を１／ｍ分周した分周フレーム同期信号を生成し、前記分周フレーム同期信号を前記ＤＡＣおよび前記ＡＤＣへ出力する外部カウンタと、を備え、前記外部カウンタは、前記分周フレーム同期信号を前記プロセッサへフィードバックし、前記プロセッサは、前記分周フレーム同期信号をトリガーとして、前記第１インタフェースが前記２ｍチャンネルのオーディオデータを前記ＤＡＣへ出力開始するタイミングと、前記２ｍチャンネルのオーディオデータが前記ＡＤＣから前記第１インタフェースへ入力開始するタイミングと、を制御し、前記第２インタフェースは、ＰＰＳ（Pulse Per Second）シングルパルスを生成する機能を備え、オーディオデータ出力を有効化した後に実際にオーディオデータが前記第１インタフェースからラインに出力されるまでの前記フレーム同期信号のパルスエッジ数をＭ、前記フレーム同期信号の周期をＰfs、前記トリガーの受信時刻をＴtrとすると、前記プロセッサは、次の時刻Ｔp1に、
Ｔp1＝Ｔtr＋（ｍ－Ｍ）×Ｐfs
オーディオデータ出力を有効化するための第１のＰＰＳシングルパルスを、前記第２インタフェースに生成させ、前記第１インタフェースが前記２ｍチャンネルのオーディオデータを前記ＤＡＣへ出力開始するタイミングを、前記第１のＰＰＳシングルパルスに基づき制御する。

第１の実施形態に係わる通信システムの機能ブロックを示す構成図である。 第１の実施形態に係わる通信システムにおけるノードＢの構成例を示す図である。 第１の実施形態に係わるＩ２Ｓインタフェースから１６チャンネルのオーディオデータを入出力しているときの様子を示すタイミングチャートである。 第１の実施形態に係わる通信システムにおいて、オーディオデータの入出力を開始するときの処理を説明するためのタイミングチャートである。 第１の実施形態に係わる通信システムにおいて、オーディオデータの入出力を開始するときの処理を説明するためのフローチャートである。 第２の実施形態に係わる通信システムにおいて、ＡＶＴＰタイムスタンプを利用してオーディオデータの出力を開始するときの処理を説明するためのタイミングチャートである。 第２の実施形態に係わる通信システムにおいて、ＡＶＴＰタイムスタンプを利用してオーディオデータの出力を開始するときの処理を説明するためのフローチャートである。

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（構成）
［１］システム構成
はじめに、本実施形態の通信システムの機能構成について簡単に説明する。図１は、本実施形態に係わる通信システムの機能ブロックを示す構成図である。

通信システム１は、ＰＰＳ（Pulse Per Second）機能を有し、例えば車に搭載されたＡＶＢ（Audio Video Bridging）ネットワークシステムである。なお、ここでは通信システム１を車載インフォテイメントシステムに適用する例を説明したが、これに限定されるものではなく、飛行機、船舶などのインフォテイメントシステムに適用しても構わない。

通信システム１は、有線イーサネット通信規格であるＩＥＥＥ８０２．３を用いた通信システムとなっている。通信システム１は、イーサネット回線２を経由して互いに接続されたノードＡ３およびノードＢ４を含み、ノードＡ３とノードＢ４との間でオーディオデータと映像データの送受信を行うことができる。ただし、通信システム１は、オーディオデータを送受信するオーディオ通信システムであっても構わない。そして、以下においては、主としてオーディオデータの送受信に関連する説明を行い、映像データの送受信に関しては説明を省略することとする。

時刻同期機能として、ノードＡ３はｇＰＴＰ（generic Precision Time Protocol）マスター機能３ａを備え、ノードＢ４はｇＰＴＰスレーブ機能４ａを備えている。

通信システム１が起動した後に、ノードＡ３とノードＢ４は、例えばＩＥＥＥ８０２．１ＡＳに規定されたｇＰＴＰプロトコルに従うｇＰＴＰクロック同期処理を行う。これにより、ノードＡ３とノードＢ４は、ｇＰＴＰクロックが同期した状態となる。

ノードＡ３は、次に説明するノードＢ４と同様に、イーサネットインタフェース、プロセッサ等を備えた通信装置であるが、構成の詳細な説明は省略する。

ノードＢ４は、イーサネットインタフェース１１（第２インターフェース）と、プロセッサ１２と、Ｉ２Ｓ（Inter-IC Sound）インタフェース（I2S I/F）１３（第１インターフェース）と、外部カウンタ（External Counter）１４と、デジタルアナログコンバータ（ＤＡＣ）１５と、アナログデジタルコンバータ（ＡＤＣ）１６と、フラッシュメモリ１７と、を備えた通信装置である。

イーサネットインタフェース１１は、イーサネット回線２を経由して、オーディオデータを含むＡＶＴＰ（Audio Video Transport Protocol）フレーム（ＩＥＥＥ１７２２において定義されている）を受信／送信する。

イーサネットインタフェース１１は、ノードＡ３からＡＶＴＰフレームを受信し、ＡＶＴＰフレームをデパケット化（Depacketize）してオーディオデータ（図２に示す例では、オーディオ１６チャンネルデータ）を抽出する。

また、イーサネットインタフェース１１は、ＡＤＣ１６からＩ２Ｓインタフェース１３を経由して受信したオーディオデータをパケット化（Packetize）してＡＶＴＰフレームを生成し、生成したＡＶＴＰフレームをノードＡ３へ送信する。

こうして、ノードＢ４は、イーサネット回線２を経由してオーディオデータを受信するリスナー（Listener）機能と、イーサネット回線２を経由してオーディオデータを送信するトーカー（Talker）機能と、を備えている。

イーサネットインタフェース１１は、ＰＰＳ(Pulse Per Second)を基準として、内部のレジスタに設定された時間にシングルパルス（Single Pulse）を発生するＰＰＳシングルパルス生成機能１１ａを備えている。ここに、ＰＰＳは、非常に高い精度で１秒間に１回発生されるパルス波であるために、ＰＰＳを基準として生成されるＰＰＳシングルパルスも高い精度のパルスとなる。

ＰＰＳシングルパルス生成機能１１ａにより生成されたＰＰＳシングルパルスは、プロセッサ１２により行われるＰＰＳ割込み処理のトリガーとして用いられる。なお、ＰＰＳ割込み処理には、オーディオデータ出力用の割り込み処理と、オーディオデータ入力用の割り込み処理との２種類があるために、ＰＰＳシングルパルス生成機能１１ａ用の内部レジスタも２つ（もしくは２つ以上であっても構わない）設けられていて、出力用の第１のＰＰＳシングルパルスＰ１と、入力用の第２のＰＰＳシングルパルスＰ２と、が少なくとも生成される。

プロセッサ１２は、ＣＰＵ（Central Processing Unit）１２ａと、ＲＡＭ（Random Access Memory）１２ｂと、メディアクロック（Media Clock）機能１２ｃとを備え、例えばＬＳＩ（Large Scale Integration）として構成されている（図２の構成例を参照）。

プロセッサ１２は、後述するフラッシュメモリ１７に記憶された処理プログラムを読み込んでＲＡＭ１２ｂに展開し、ＲＡＭ１２ｂに記憶された処理プログラムに従ってＣＰＵ１２ａが処理を行うことにより、各種の機能をコンピュータのソフトウェア制御として実現する。なお、プロセッサ１２は、ＦＰＧＡ（Field Programmable Gate Array）などの電子回路により各種の機能を実現する構成であっても構わない。

メディアクロック機能１２ｃは、プロセッサ１２により実現されるソフトウェア制御ブロックの１つである。上述したｇＰＴＰクロック同期処理を行った後に、メディアクロック機能１２ｃにより、ＣＲＦ（Clock Reference Format）フレームを利用したメディアクロック同期が実行される。これにより、ノードＡ３とノードＢ４は、メディアクロックも同期した状態となる。

なお、ｇＰＴＰクロック同期処理およびＣＲＦフレームを利用したメディアクロック同期処理は定期的に実行され、ｇＰＴＰクロックおよびメディアクロックは、ノードＡ３とノードＢ４との間で常に同期した状態にあるものとする。

プロセッサ１２は、イーサネットインタフェース１１により抽出されたオーディオデータをＲＡＭ１２ｂにバッファリングする。また、プロセッサ１２は、ＡＤＣ１６からＩ２Ｓインタフェース１３を経由して受信したオーディオデータをＲＡＭ１２ｂにバッファリングする。

メディアクロック機能１２ｃは、ＡＶＴＰフレームに含まれるＡＶＴＰタイムスタンプを受信する。そして、メディアクロック機能１２ｃは、オーディオデータのサンプリング周波数（サンプリングレート（Sampling Rate）ともいう）のｍ（ｍは２以上の整数）逓倍の周波数のフレーム同期信号ＦＳを発生する。このフレーム同期信号ＦＳは、Ｉ２Ｓインタフェース１３において、２チャンネルステレオのオーディオデータにおけるＬチャネルとＲチャネルを区別するための、いわゆるＬＲクロックである。

プロセッサ１２は、フレーム同期信号ＦＳに同期して、１ライン当たり２ｍチャンネルのオーディオデータを、所定のチャンネル順序でＩ２Ｓインタフェース１３に入出力する。

Ｉ２Ｓインタフェース１３は、Ｉ２Ｓ出力インタフェース１３ａと、Ｉ２Ｓ入力インタフェース１３ｂと、を備えている。

Ｉ２Ｓ出力インタフェース１３ａは、プロセッサ１２からのフレーム同期信号ＦＳに同期して、ＲＡＭ１２ｂから読み出された２ｍチャンネルのオーディオデータを、所定のチャンネル順序でＤＡＣ１５へ出力する。

Ｉ２Ｓ入力インタフェース１３ｂは、プロセッサ１２からのフレーム同期信号ＦＳに同期して、ＡＤＣ１６から２ｍチャンネルのオーディオデータを所定のチャンネル順序で入力し、プロセッサ１２へ出力する。プロセッサ１２は、入力した２ｍチャンネルのオーディオデータを、ＲＡＭ１２ｂにバッファリングする。

外部カウンタ１４は、分周回路１４ａを備えている。外部カウンタ１４は、プロセッサ１２からフレーム同期信号ＦＳを受信して、分周回路１４ａによりフレーム同期信号ＦＳを１／ｍ分周した分周フレーム同期信号ＤＦＳを生成する。なお、分周回路１４ａの分周値１／ｍは、プロセッサ１２の制御に応じて変更可能であってもよい。そして、外部カウンタ１４は、生成した分周フレーム同期信号ＤＦＳを、ＤＡＣ１５およびＡＤＣ１６へ出力すると共に、プロセッサ１２へフィードバックする。

デジタルアナログコンバータ（ＤＡＣ）１５は、Ｉ２Ｓ出力インタフェース１３ａから出力されたオーディオデータを、デジタル信号からアナログ信号に変換する。

アナログデジタルコンバータ（ＡＤＣ）１６は、後述するマイクロフォン４３，４４（図２等参照）等から入力されたオーディオデータをアナログ信号からデジタル信号に変換して、Ｉ２Ｓ入力インタフェース１３ｂへ出力する。

フラッシュメモリ１７は、プロセッサ１２が処理を行って通信方法を実現するための処理プログラムを不揮発に記憶する。

［２］ノードＢ４の構成
図２は、通信システム１におけるノードＢ４の構成例を示す図である。図２においては、ｍ＝４の例を示しているが、ｍは２以上の任意の整数であっても構わない。

図２に示す例では、イーサネット回線２を経由して、ノードＡ３とノードＢ４との間で１６チャンネル（１６ｃｈ）のＡＶＴＰフレームが送信／受信される。

ノードＢ４は、イーサネットインタフェース１１とプロセッサ１２とＩ２Ｓインタフェース１３の機能を備えるＬＳＩ２０を有している。さらに、ノードＢ４は、上述した外部カウンタ１４と、上述したＤＡＣ１５に対応するＤＡＣ１５ａ，１５ｂと、上述したＡＤＣ１６に対応するＡＤＣ１６ａ，１６ｂと、を備えている（なお、図２においては、フラッシュメモリ１７の図示を省略している）。

ＬＳＩ２０は、ＭＡＣ（Medium Access Control）２１と、メディアクロック部２２と、Ｉ２Ｓ出力部（Ｉ２Ｓ－ｏｕｔ）２３，２４と、Ｉ２Ｓ入力部（Ｉ２Ｓ－ｉｎ）２５，２６と、を備えている。

ＭＡＣ２１は、イーサネットのデータリンク層と物理層との間に位置し、上述したイーサネットインタフェース１１に対応する。ＭＡＣ２１は、ＡＶＴＰフレームをデパケット化して抽出したＡＶＴＰタイムスタンプをメディアクロック部２２へ送信する。

また、ＭＡＣ２１は、ＡＶＴＰフレームをデパケット化して、１６チャンネルのオーディオデータを抽出する。ここで抽出された１６チャンネルのオーディオデータは、ＲＡＭ１２ｂにバッファリングされ、８チャンネルのオーディオデータが後述する所定のチャンネル順序でＩ２Ｓ出力部２３へ送信され、残りの８チャンネルのオーディオデータが後述する所定のチャンネル順序でＩ２Ｓ出力部２４へ送信される。

Ｉ２Ｓ入力部２５から所定のチャンネル順序で受信した８チャンネルのオーディオデータと、Ｉ２Ｓ入力部２６から所定のチャンネル順序で受信した８チャンネルのオーディオデータとは、ＲＡＭ１２ｂにバッファリングされる。ＭＡＣ２１は、ＲＡＭ１２ｂにバッファリングされた１６チャンネルのオーディオデータをＡＶＴＰフレームにパケット化して、イーサネット回線２を経由してノードＡ３へ送信する。

メディアクロック部２２は、上述したメディアクロック機能１２ｃに対応する。メディアクロック部２２は、ＭＡＣ２１からＡＶＴＰタイムスタンプを受信する。そして、メディアクロック部２２は、オーディオデータのサンプリング周波数のｍ（ｍは２以上の整数）逓倍の周波数のフレーム同期信号ＦＳ（ＬＲクロック）を発生して、外部カウンタ１４へ送信する。メディアクロック部２２で発生されたフレーム同期信号ＦＳは、Ｉ２Ｓ出力部２３，２４、およびＩ２Ｓ入力部２５，２６の同期信号として用いられる。

メディアクロック部２２は、さらに、ビットクロックＢＣＫを、ＤＡＣ１５ａ，１５ｂ、およびＡＤＣ１６ａ，１６ｂへ出力するように構成されている。ここに、ビットクロックＢＣＫは、オーディオデータを１ビット単位で同期させるためのシリアルデータである。

Ｉ２Ｓ出力部２３，２４は、上述したＩ２Ｓ出力インタフェース１３ａに対応し、図２の構成では２出力ラインに対応するために２つ設けられている。

Ｉ２Ｓ入力部２５，２６は、上述したＩ２Ｓ入力インタフェース１３ｂに対応し、図２の構成では２入力ラインに対応するために２つ設けられている。

なお、ここでは入出力ライン数が２である例を説明したが、１であってもよいし、３以上であっても構わない。

外部カウンタ１４は、例えば図２に示すように、ＬＳＩ２０とは別体の外部ロジックとして構成されている。すなわち、ＬＳＩ２０内に外部カウンタ１４を組み込んでいないために、ＬＳＩ２０の設計を大幅に変更する必要がない。

外部カウンタ１４は、図２に示すｍ＝４の場合、プロセッサ１２からフレーム同期信号ＦＳを１／４分周した分周フレーム同期信号ＤＦＳを生成して、分周フレーム同期信号ＤＦＳを、ＤＡＣ１５ａ，１５ｂおよびＡＤＣ１６ａ，１６ｂへ出力し、プロセッサ１２へトリガー信号（Trigger）としてフィードバックする。

外部カウンタ１４は、ＧＰＩＯインタフェース（General Purpose Input/Output interface）を経由してＬＳＩ２０と接続されている。外部カウンタ１４は、ＧＰＩＯインタフェースを経由したＬＳＩ２０からの制御により、カウンタのクリア／リセットを行うことができるように構成されている。また、上述したように、外部カウンタ１４内の分周回路１４ａの分周値１／ｍは、ＧＰＩＯインタフェースを経由したＬＳＩ２０からの制御により、変更可能であってもよい。

図３はＩ２Ｓインタフェース１３から１６チャンネルのオーディオデータを入出力しているときの様子を示すタイミングチャートである。

図３は、図２と同様にｍ＝４で、サンプリング周波数が４８［ＫＨｚ］の例を示している。この場合、プロセッサ１２は、フレーム同期信号ＦＳを４８［ＫＨｚ］×４＝１９２［ＫＨｚ］に設定して、外部カウンタ１４へ供給する。

外部カウンタ１４は、受信したフレーム同期信号ＦＳを１／ｍ（ここでは１／４）に分周して、４８［ＫＨｚ］の分周フレーム同期信号ＤＦＳとしてＤＡＣ１５ａ，１５ｂおよびＡＤＣ１６ａ，１６ｂに供給する。さらに、外部カウンタ１４は、分周フレーム同期信号ＤＦＳをトリガー信号（Trigger）としてプロセッサ１２へフィードバックする。

ＲＡＭ１２ｂにバッファリングされたチャンネル０（ｃｈ０）～チャンネル１５（ｃｈ１５）の１６チャンネルのオーディオデータが、メディアクロック部２２により発生されたフレーム同期信号ＦＳに同期して、図３に示すようなＴＤＭ（Time-division multiplexing：時分割多重化）に従った順序で、Ｉ２Ｓ出力部２３，２４から出力される。

より詳細には、フレーム同期信号ＦＳは、周期が例えば５．２０８［μｓ］であって、ハイレベルとローレベルが２．６０４［μｓ］毎に交代するパルス波である。このようなフレーム同期信号ＦＳに同期して、２．６０４［μｓ］毎に１チャンネル分（１サンプリング）のオーディオデータ（ビット深度に応じたオーディオデータであり、例えば１６ビットのオーディオデータ）がＩ２Ｓ出力部２３，２４から出力される。

従って、分周フレーム同期信号ＤＦＳの周期４８［ＫＨｚ］毎に、例えば、ｃｈ０，ｃｈ１，ｃｈ４，ｃｈ５，ｃｈ８，ｃｈ９，ｃｈ１２，ｃｈ１３それぞれの１サンプリングのオーディオデータがＩ２Ｓ出力部２３から出力され、ｃｈ２，ｃｈ３，ｃｈ６，ｃｈ７，ｃｈ１０，ｃｈ１１，ｃｈ１４，ｃｈ１５それぞれの１サンプリングのオーディオデータがＩ２Ｓ出力部２４から出力される。

ＤＡＣ１５ａは、Ｉ２Ｓ出力部２３から入力されたオーディオデータを、分周フレーム同期信号ＤＦＳおよびビットクロックＢＣＫに同期してデジタル信号からアナログ信号に変換し、例えばスピーカ４１へ出力する。

ＤＡＣ１５ｂは、Ｉ２Ｓ出力部２４から入力されたオーディオデータを、分周フレーム同期信号ＤＦＳおよびビットクロックＢＣＫに同期してデジタル信号からアナログ信号に変換し、例えばスピーカ４２へ出力する。

ＡＤＣ１６ａは、マイクロフォン４３から入力されたオーディオデータを、分周フレーム同期信号ＤＦＳおよびビットクロックＢＣＫに同期してアナログ信号からデジタル信号に変換し、図３に示すようなＴＤＭに従った順序でＩ２Ｓ入力部２５へ出力する。

ＡＤＣ１６ｂは、マイクロフォン４４から入力されたオーディオデータを、分周フレーム同期信号ＤＦＳおよびビットクロックＢＣＫに同期してアナログ信号からデジタル信号に変換し、図３に示すようなＴＤＭに従った順序でＩ２Ｓ入力部２６へ出力する。

Ｉ２Ｓ入力部２５，２６に入力された合計１６チャンネルのオーディオデータは、ＲＡＭ１２ｂにバッファリングされて、ＭＡＣ２１により上述したようにＡＶＴＰフレームにパケット化され送信される。

Ｉ２Ｓ出力部２３，２４からの合計１６チャンネルのオーディオデータの出力、およびＩ２Ｓ入力部２５，２６への合計１６チャンネルのオーディオデータの入力に際して、チャンネル０（ｃｈ０）の入出力は、外部カウンタ１４からプロセッサ１２へフィードバックされる分周フレーム同期信号ＤＦＳに同期して行われる。

また、チャンネル０の入出力の前にＧＰＩＯインタフェースを経由してＬＳＩ２０からカウンタ制御信号が送信され、図３に示すカウンタ制御信号の立ち上がりに応じて、外部カウンタ１４のカウンタのクリア／リセットが行われ、その後にカウントが開始される。

このような動作により、ＤＡＣ１５ａ，１５ｂおよびＡＤＣ１６ａ，１６ｂの側からは、Ｉ２Ｓインタフェース１３が１ライン４８［ＫＨｚ］のＴＤＭ８チャンネルとして動作しているように見える。こうして図２の構成では、ＴＤＭ８チャンネル出力×２ライン、ＴＤＭ８チャンネル入力×２ラインのエミュレーション動作が実現される。

なお、例えば１ライン４８［ＫＨｚ］のＴＤＭ１６チャンネルとして動作しているように見せる場合（つまり、ｍ＝８の場合）には、フレーム同期信号ＦＳを４８［ＫＨｚ］×８＝３８４［ＫＨｚ］に設定して外部カウンタ１４へ供給し、外部カウンタ１４に１／８分周の分周フレーム同期信号を生成させればよい。

より一般に、１ラインｆ［ＫＨｚ］のＴＤＭ２ｍチャンネルのエミュレーション動作を行うには、フレーム同期信号ＦＳをｆ［ＫＨｚ］×ｍ＝ｍｆ［ＫＨｚ］に設定して外部カウンタ１４へ供給し、ＬＳＩ２０が分周回路１４ａに分周値１／ｍを設定して、外部カウンタ１４に１／ｍ分周の（つまり、周波数がｆ［ＫＨｚ］の）分周フレーム同期信号を生成させればよい。

図４は、通信システム１において、オーディオデータの入出力を開始するときの処理を説明するためのタイミングチャート、図５は、通信システム１において、オーディオデータの入出力を開始するときの処理を説明するためのフローチャートである。

通信システム１におけるオーディオデータの入出力開始処理を、図４を参照しながら図５に沿って説明する。

図５に示す処理を開始すると、フレーム同期信号ＦＳを受けた外部カウンタ１４からの分周フレーム同期信号ＤＦＳが、トリガー信号（Trigger）としてフィードバックされるのを、プロセッサ１２が待機する（ステップＳ１）。

プロセッサ１２は、時刻Ｔtrにおいてトリガー信号（Trigger）を受信したら、トリガー割り込みＩｎｔＴを発生させて、ソフトウェア処理により、パルスエッジ数Ｘを（ｍ－Ｍ）に設定する（ＳｅｔＰＳ１）。

ここにＸは、オーディオデータ出力を有効化する（イネーブルにする）ための第１のＰＰＳシングルパルスＰ１を発生するまでの、時刻Ｔtrからのフレーム同期信号ＦＳのパルスエッジ数（具体例としては、パルスの立ち上がりエッジ数）である。

またＭは、オーディオデータ出力を有効化した後に、実際にオーディオデータがＩ２Ｓインタフェース１３からラインに出力されるまでの、フレーム同期信号ＦＳのパルスエッジ数であり、利用するハードウェアの仕様に依存する正の整数値となる。

さらに、プロセッサ１２は、時刻Ｔtrにおいて入力用のトリガー信号（Trigger）を受信したら、上述したトリガー割り込みＩｎｔＴに応じたソフトウェア処理により、パルスエッジ数Ｙを（ｍ－Ｎ）に設定する（ＳｅｔＰＳ２）。

ここにＹは、オーディオデータ入力を有効化する（イネーブルにする）ための第２のＰＰＳシングルパルスＰ２を発生するまでの、時刻Ｔtrからのフレーム同期信号ＦＳのパルスエッジ数（具体例としては、パルスの立ち上がりエッジ数）である。

またＮは、オーディオデータ入力を有効化した後に、実際にオーディオデータがラインからＩ２Ｓインタフェース１３に入力される（ラインからキャプチャされる）までの、フレーム同期信号ＦＳのパルスエッジ数であり、利用するハードウェアの仕様に依存する正の整数値となる。

フレーム同期信号ＦＳの周期をＰfsとすると、プロセッサ１２は、時刻（Ｔtr＋Ｘ×Ｐfs）、つまり、次の数式１に示す時刻Ｔp1に第１のＰＰＳシングルパルスＰ１を生成するように、イーサネットインタフェース１１のＰＰＳシングルパルス生成機能１１ａを制御する（ステップＳ２）。
［数１］
Ｔp1＝Ｔtr＋（ｍ－Ｍ）×Ｐfs

また、プロセッサ１２は、時刻（Ｔtr＋Ｙ×Ｐfs）、つまり、次の数式２に示す時刻Ｔp2に第２のＰＰＳシングルパルスＰ２を生成するように、イーサネットインタフェース１１のＰＰＳシングルパルス生成機能１１ａを制御する（ステップＳ２）。
［数２］
Ｔp2＝Ｔtr＋（ｍ－Ｎ）×Ｐfs

具体的に、本実施形態ではｍ＝４、Ｐfs＝５．２０８×１０００［ｎｓ］（Ｐfs＝５．２０８［μｓ］となるが、ナノ秒単位の精度がでるために、単位を［ｎｓ］により記載している）であるために、数式１，２はそれぞれ次の数式３，４に示すようになる。
［数３］
Ｔp1＝Ｔtr＋（４－Ｍ）×（５．２０８×１０００［ｎｓ］）
［数４］
Ｔp2＝Ｔtr＋（４－Ｎ）×（５．２０８×１０００［ｎｓ］）

プロセッサ１２は、ＰＰＳシングルパルス生成機能１１ａによる第１のＰＰＳシングルパルスＰ１の生成を待機し、第１のＰＰＳシングルパルスＰ１が生成されたらＰＰＳ出力割り込みが発生したと判定して（ステップＳ３Ａ）、出力をイネーブルにして、出力がイネーブルになってからのフレーム同期信号ＦＳのパルスエッジ数をカウントする（ステップＳ４Ａ）。

プロセッサ１２は、Ｓ４Ａでカウントしたエッジ数がＭになったか否かを判定して（ステップＳ５Ａ）、エッジ数がＭ未満である場合には、ステップＳ４Ａへ戻ってエッジ数のカウントを継続する。

一方、ステップＳ５Ａにおいてエッジ数がＭになったと判定した場合には、フレーム同期信号ＦＳに同期してＴＤＭエミュレーションライン出力、つまり、２ラインについて、１ライン当たりＴＤＭ８チャンネル出力を行う（ステップＳ６Ａ）。これにより、Ｉ２Ｓインタフェース１３がオーディオデータをＤＡＣ１５へ出力開始するタイミングは、トリガー信号となる時刻Ｔtrの分周フレーム同期信号ＤＦＳの次の分周フレーム同期信号ＤＦＳに同期した時刻Ｔoutとなり、オーディオデータｃｈ０の出力位置も分周フレーム同期信号ＤＦＳに同期する。

また、プロセッサ１２は、ステップＳ２の処理を行った後に、出力用の処理と並列して入力用の処理を行う。

すなわち、プロセッサ１２は、ＰＰＳシングルパルス生成機能１１ａによる第２のＰＰＳシングルパルスＰ２の生成を待機し、第２のＰＰＳシングルパルスＰ２が生成されたらＰＰＳ入力割り込みが発生したと判定して（ステップＳ３Ｂ）、入力をイネーブルにして、入力がイネーブルになってからのフレーム同期信号ＦＳのパルスエッジ数をカウントする（ステップＳ４Ｂ）。

プロセッサ１２は、Ｓ４Ｂでカウントしたエッジ数がＮになったか否かを判定して（ステップＳ５Ｂ）、エッジ数がＮ未満である場合には、ステップＳ４Ｂへ戻ってエッジ数のカウントを継続する。

一方、ステップＳ５Ｂにおいてエッジ数がＮになったと判定した場合には、フレーム同期信号ＦＳに同期してＴＤＭエミュレーションライン入力、つまり、２ラインについて、１ライン当たりＴＤＭ８チャンネル入力を行う（ステップＳ６Ｂ）。これにより、オーディオデータがＡＤＣ１６からＩ２Ｓインタフェース１３へ入力開始するタイミングは、トリガー信号となる時刻Ｔtrの分周フレーム同期信号ＤＦＳの次の分周フレーム同期信号ＤＦＳに同期した時刻Ｔin（本実施形態では、Ｔout＝Ｔin）となり、オーディオデータｃｈ０の入力位置も分周フレーム同期信号ＤＦＳに同期する。

上述したステップＳ６ＡおよびステップＳ６Ｂの処理を行ったら、その後は図示しないメイン処理に戻って、図３に示したようにオーディオデータの入出力を行う。

このような第１の実施形態によれば、サンプリング周波数のｍ逓倍の周波数のフレーム同期信号ＦＳに同期して、Ｉ２Ｓ（Inter-IC Sound）インタフェース１３が２ｍチャンネルのオーディオデータをＤＡＣ１５へ出力またはＡＤＣ１６から入力し、外部カウンタ１４がフレーム同期信号ＦＳを１／ｍ分周した分周フレーム同期信号ＤＦＳを生成してＤＡＣ１５およびＡＤＣ１６へ出力するようにしたために、Ｉ２Ｓインタフェース１３をＴＤＭエミュレーション動作させることができる。

こうして、Ｉ２Ｓインタフェースを採用し、かつ多チャンネルのオーディオデータを入出力可能な通信装置、通信システム、通信方法、および処理プログラムを構成することができる。

また、２ｍチャンネルのオーディオデータを含むＡＶＴＰフレームを受信／送信するイーサネットインタフェース１１をさらに備えたために、イーサネット回線２を経由したオーディオデータの送受信に適したオーディオインタフェースを構成することができる。

外部カウンタ１４がフィードバックした分周フレーム同期信号ＤＦＳをトリガーとして、プロセッサ１２は、Ｉ２Ｓ出力インタフェース１３ａが２ｍチャンネルのオーディオデータをＤＡＣ１５へ出力開始するタイミングと、２ｍチャンネルのオーディオデータがＡＤＣ１６からＩ２Ｓ入力インタフェース１３ｂへ入力開始するタイミングと、を制御するために、オーディオデータｃｈ０の出力位置および入力位置を分周フレーム同期信号ＤＦＳに同期させることができる。

このとき、数式１または数式３に示した時刻Ｔp1に、プロセッサ１２がイーサネットインタフェース１１に第１のＰＰＳシングルパルスＰ１を生成させることで、ＰＰＳ出力割り込みによりオーディオデータ出力を有効化すれば、次の分周フレーム同期信号ＤＦＳに同期してＩ２Ｓ出力インタフェース１３ａがオーディオデータを出力開始することができる。

また、数式２または数式４に示した時刻Ｔp2に、プロセッサ１２がイーサネットインタフェース１１に第２のＰＰＳシングルパルスＰ２を生成させることで、ＰＰＳ入力割り込みによりオーディオデータ入力を有効化すれば、次の分周フレーム同期信号ＤＦＳに同期してＩ２Ｓ入力インタフェース１３ｂがオーディオデータを入力開始することができる。

こうして、外部カウンタ１４を組み合わせることで、Ｉ２Ｓインタフェース１３をＴＤＭインタフェースとして利用することが可能となる。

すなわち、Ｉ２Ｓインタフェース１３を用いる構成において、外部カウンタ１４を設けてソフトウェアの設定を対応させるだけで、ＬＳＩ２０の設計を大幅に変更することなく、ＴＤＭインタフェースを用いる場合と同様に、オーディオデータ送受信の多チャンネル化を図ることができる。

さらに、外部カウンタ１４およびソフトウェアの設定を変更することで、１ライン当たり８チャンネルのＴＤＭエミュレーション動作から、例えば１ライン当たり１６チャンネルのＴＤＭエミュレーション動作へチャンネル数を増加する、または逆にチャンネル数を減少するなど、柔軟にチャンネル数を変更することができる。
（第２の実施形態）

この第２の実施形態において、上述の第１の実施形態と同様である部分については同一の符号を付すなどして説明を適宜省略し、主として異なる点について説明する。

上述した第１の実施形態においては、外部カウンタ１４から入力される分周フレーム同期信号ＤＦＳを共通のトリガー信号として、ＰＰＳ出力割り込み用の第１のＰＰＳシングルパルスＰ１およびＰＰＳ入力割り込み用の第２のＰＰＳシングルパルスＰ２を発生させた。これに対し本実施形態は、オーディオデータ出力に関して、ＡＶＴＰタイムスタンプが示す時刻Ｔavに基づき、ＰＰＳ出力割り込み用の第１のＰＰＳシングルパルスＰ１を発生させるものとなっている。

すなわち、図１および図２に示すノードＡ３が送信するＡＶＴＰフレームには、ＩＥＥＥ１７２２において定義されたプレゼンテーションタイム（Presentation Time）が含まれている。プレゼンテーションタイムは、ＡＶＴＰフレームフォーマットのＡＶＴＰタイムスタンプ（avtp_timestamp）に対応し、オーディオデータの再生時間を示している。そこで、本実施形態では、ＡＶＴＰタイムスタンプを利用して、オーディオデータの出力開始タイミングを制御するようになっている。

なお、本実施形態におけるオーディオデータの入力開始タイミングは、上述した第１の実施形態と同様である。

図６は、通信システム１において、ＡＶＴＰタイムスタンプを利用してオーディオデータの出力を開始するときの処理を説明するためのタイミングチャート、図７は、通信システム１において、ＡＶＴＰタイムスタンプを利用してオーディオデータの出力を開始するときの処理を説明するためのフローチャートである。

通信システム１におけるオーディオデータの出力開始処理を、図６を参照しながら図７に沿って説明する。

図７に示す処理を開始すると、プロセッサ１２が、ＡＶＴＰタイムスタンプを受信するのを待機する（ステップＳ１１）。

イーサネットインタフェース１１により受信したＡＶＴＰフレームからＡＶＴＰタイムスタンプが抽出されると、プロセッサ１２は、ＡＶＴＰタイムスタンプが示す時刻Ｔavに基づき、オーディオデータ出力を有効化するための第１のＰＰＳシングルパルスＰ１の生成時刻Ｔp1を、次の数式５に示すように算出する。
［数５］
Ｔp1＝Ｔav－ｍｏｄ［Ｔav，（ｍ×Ｐfs）］－Ｍ×Ｐfs
ここに、数値αを数値βで除算した余りをｍｏｄ［α，β］として表すものとする。

そして、プロセッサ１２は、時刻Ｔtr1において、ＡＶＴＰタイムスタンプが示す時刻Ｔavの直前に発生したトリガー信号（Trigger）を受信したら、トリガー割り込みＩｎｔＴを発生させて、算出した時刻Ｔp1に第１のＰＰＳシングルパルスＰ１を生成するように、イーサネットインタフェース１１のＰＰＳシングルパルス生成機能１１ａを制御する（ＳｅｔＰＳ１）（ステップＳ１２）。

数式５を詳しく説明すると、まず、ｍｏｄ［Ｔav，（ｍ×Ｐfs）］＝０の場合、つまり、ＡＶＴＰタイムスタンプが示す時刻Ｔavが、分周フレーム同期信号ＤＦＳのパルスの立ち上がり時刻と一致している場合には、時刻ＴavにＩ２Ｓインタフェース１３からオーディオデータをラインに出力すれば、オーディオデータｃｈ０の出力位置を分周フレーム同期信号ＤＦＳに同期させることができる。このときには、数式５は次の数式６となって、数式６により第１のＰＰＳシングルパルスＰ１の生成時刻Ｔp1を算出すればよい。
［数６］
Ｔp1＝Ｔav－Ｍ×Ｐfs

具体的な数値例を挙げれば、本実施形態ではｍ＝４、Ｐfs＝５．２０８×１０００［ｎｓ］であるために、ｍｏｄ［Ｔav，（４×５．２０８×１０００［ｎｓ］）］＝０の場合、次の数式７に従って、第１のＰＰＳシングルパルスＰ１の生成時刻Ｔp1を算出すればよい。
［数７］
Ｔp1＝Ｔav－Ｍ×５．２０８×１０００［ｎｓ］

一方、ｍｏｄ［Ｔav，（ｍ×Ｐfs）］≠０の場合、つまり、ＡＶＴＰタイムスタンプが示す時刻Ｔavが、分周フレーム同期信号ＤＦＳのパルスの立ち上がり時刻とずれている場合には、時刻ＴavにＩ２Ｓインタフェース１３からオーディオデータをラインに出力すると、オーディオデータｃｈ０の出力位置が分周フレーム同期信号ＤＦＳとずれてしまう。

そこで、この場合には、数式８に示すように、分周フレーム同期信号ＤＦＳに対する時刻Ｔavの余りｍｏｄ［Ｔav，（ｍ×Ｐfs）］を減算することで、ＡＶＴＰタイムスタンプが示す時刻ＴavをＴav′に補正する。
［数８］
Ｔav′＝Ｔav－ｍｏｄ［Ｔav，（ｍ×Ｐfs）］

これにより、補正後の時刻Ｔav′は、分周フレーム同期信号ＤＦＳのパルスの立ち上がり時刻と一致する。

そして、補正後の時刻Ｔav′に基づき、数式６と同様に、第１のＰＰＳシングルパルスＰ１の生成時刻Ｔp1を次の数式９により算出すればよい。
［数９］
Ｔp1＝Ｔav′－Ｍ×Ｐfs

この数式９に数式８を代入すれば、上述した数式５となる。従って、数式５は、ｍｏｄ［Ｔav，（ｍ×Ｐfs）］＝０の場合と、ｍｏｄ［Ｔav，（ｍ×Ｐfs）］≠０の場合と、の両方に対して用いることができる。

なお、上述と同様の具体的な数値例では、ｍｏｄ［Ｔav，（４×５．２０８×１０００［ｎｓ］）］≠０の場合に、数式８は次の数式１０となり、数式９は次の数式１１となる。
［数１０］
Ｔav′＝Ｔav－ｍｏｄ［Ｔav，（４×５．２０８×１０００［ｎｓ］）］
［数１１］
Ｔp1＝Ｔav′－Ｍ×５．２０８×１０００［ｎｓ］

なお、図６のオーディオデータ出力において、ＡＶＴＰタイムスタンプが示す時刻Ｔavの直前に発生したトリガー割り込みＩｎｔＴのシステム時刻Ｔtr1が、分周フレーム同期信号ＤＦＳの周期（ｍ×Ｐfs）で割り切れる値となる場合、つまり、ｍｏｄ［Ｔtr1，（ｍ×Ｐfs）］＝０の場合は、上述した数式５により第１のＰＰＳシングルパルスＰ１の生成時刻Ｔp1を算出すればよい。

これに対して、メディアクロック開始のタイミングずれやジッター等の影響により、時刻Ｔtr1が、分周フレーム同期信号ＤＦＳの周期（ｍ×Ｐfs）で割り切れない値となる場合、つまり、ｍｏｄ［Ｔtr1，（ｍ×Ｐfs）］≠０の場合は、ＡＶＴＰタイムスタンプが示す時刻Ｔavを数式１２に示すようにＴav″に補正した上で、オーディオデータ出力を有効化するための第１のＰＰＳシングルパルスＰ１の生成時刻Ｔp1を、数式１３に示すように算出することができる。
［数１２］
Ｔav″＝Ｔav－ｍｏｄ［（Ｔav－Ｔtr1），（ｍ×Ｐfs）］＋（ｍ×Ｐfs）
［数１３］
Ｔp1＝Ｔav″－Ｍ×Ｐfs

ここで、上述と同様の具体的な数値例では、ｍｏｄ［Ｔtr1，（４×５．２０８×１０００［ｎｓ］）］≠０の場合に、数式１２は次の数式１４となり、数式１３は次の数式１５となる。
［数１４］
Ｔav″＝Ｔav－ｍｏｄ［（Ｔav－Ｔtr1），（４×５．２０８×１０００［ｎｓ］）］
＋（４×５．２０８×１０００［ｎｓ］）
［数１５］
Ｔp1＝Ｔav″－Ｍ×５．２０８×１０００［ｎｓ］

プロセッサ１２は、このように算出した時刻Ｔp1に、第１のＰＰＳシングルパルスＰ１を、イーサネットインタフェース１１のＰＰＳシングルパルス生成機能１１ａに生成させることで、ステップＳ３ＡのＰＰＳ出力割り込み処理が行われ、その後も図５に示したステップＳ４Ａ～Ｓ６Ａの処理と同様の処理が行われる。

こうして、ステップＳ６Ａの処理を行ったら、その後は図示しないメイン処理に戻って、図３に示したようにオーディオデータの出力を行う。

このような第２の実施形態によれば、上述した第１の実施形態とほぼ同様の効果を奏するとともに、数式５に示す時刻Ｔp1に第１のＰＰＳシングルパルスＰ１を生成するようにしたために、オーディオデータの出力開始位置を、外部カウンタ１４が生成する分周フレーム同期信号ＤＦＳに一致させることができる。

さらに、オーディオデータの出力開始タイミングを、オーディオデータの入力開始タイミングとは個別に設定することができる。

そして、ＡＶＴＰタイムスタンプが示す時刻Ｔavが、分周フレーム同期信号ＤＦＳのパルスの立ち上がり時刻とずれている場合に、分周フレーム同期信号ＤＦＳに対する時刻Ｔavの余りｍｏｄ［Ｔav，（ｍ×Ｐfs）］を、数式５（または数式８）に示すように減算したために、オーディオデータの出力開始タイミングを、分周フレーム同期信号ＤＦＳのパルスの立ち上がり時刻に正確に一致させることができる。

また、トリガー割り込みＩｎｔＴの時刻Ｔtr1が分周フレーム同期信号ＤＦＳの周期（ｍ×Ｐfs）で割り切れない値となる場合に、数式１２および１３により第１のＰＰＳシングルパルスＰ１の生成時刻Ｔp1を算出するようにしたために、メディアクロック開始のタイミングずれやジッター等の影響があっても、オーディオデータの出力開始タイミングを、分周フレーム同期信号ＤＦＳのパルスの立ち上がり時刻に正確に一致させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は例示であり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 通信システム、２ イーサネット回線、３ ノードＡ、３ａ ｇＰＴＰマスター機能、４ ノードＢ、４ａ ｇＰＴＰスレーブ機能、１１ イーサネットインタフェース、１１ａ ＰＰＳシングルパルス生成機能、１２ プロセッサ、１２ａ ＣＰＵ、１２ｂ ＲＡＭ、１２ｃ メディアクロック機能、１３ Ｉ２Ｓインタフェース、１３ａ Ｉ２Ｓ出力インタフェース、１３ｂ Ｉ２Ｓ入力インタフェース、１４ 外部カウンタ、１４ａ 分周回路、１５，１５ａ，１５ｂ デジタルアナログコンバータ（ＤＡＣ）、１６，１６ａ，１６ｂ アナログデジタルコンバータ（ＡＤＣ）、１７ フラッシュメモリ、２０ ＬＳＩ（Large Scale Integration）、２１ ＭＡＣ（Medium Access Control）、２２ メディアクロック部、２３，２４ Ｉ２Ｓ出力部、２５，２６ Ｉ２Ｓ入力部、４１，４２ スピーカ、４３，４４ マイクロフォン

Claims (7)

1. ｍを２以上の整数としたときに、
   オーディオデータのサンプリング周波数のｍ逓倍の周波数のフレーム同期信号を発生するメディアクロック機能を備えるプロセッサと、
   ２ｍチャンネルのオーディオデータを、前記フレーム同期信号に同期して、デジタルアナログコンバータ（ＤＡＣ）へ出力またはアナログデジタルコンバータ（ＡＤＣ）から入力する第１インタフェースと、
   前記２ｍチャンネルのオーディオデータを含むＡＶＴＰ（Audio Video Transport Protocol）フレームを受信／送信する第２インタフェースと、
   前記プロセッサから前記フレーム同期信号を受信して、前記フレーム同期信号を１／ｍ分周した分周フレーム同期信号を生成し、前記分周フレーム同期信号を前記ＤＡＣおよび前記ＡＤＣへ出力する外部カウンタと、
   を備え、
   前記外部カウンタは、前記分周フレーム同期信号を前記プロセッサへフィードバックし、
   前記プロセッサは、前記分周フレーム同期信号をトリガーとして、前記第１インタフェースが前記２ｍチャンネルのオーディオデータを前記ＤＡＣへ出力開始するタイミングと、前記２ｍチャンネルのオーディオデータが前記ＡＤＣから前記第１インタフェースへ入力開始するタイミングと、を制御し、
   前記第２インタフェースは、ＰＰＳ（Pulse Per Second）シングルパルスを生成する機能を備え、
   オーディオデータ出力を有効化した後に実際にオーディオデータが前記第１インタフェースからラインに出力されるまでの前記フレーム同期信号のパルスエッジ数をＭ、前記フレーム同期信号の周期をＰfs、前記トリガーの受信時刻をＴtrとすると、
   前記プロセッサは、次の時刻Ｔp1に、
   Ｔp1＝Ｔtr＋（ｍ－Ｍ）×Ｐfs
   オーディオデータ出力を有効化するための第１のＰＰＳシングルパルスを、前記第２インタフェースに生成させ、前記第１インタフェースが前記２ｍチャンネルのオーディオデータを前記ＤＡＣへ出力開始するタイミングを、前記第１のＰＰＳシングルパルスに基づき制御する通信装置。
2. オーディオデータ入力を有効化した後に実際にオーディオデータがラインから前記第１インタフェースに入力されるまでの前記フレーム同期信号のパルスエッジ数をＮとすると、
   前記プロセッサは、次の時刻Ｔp2に、
   Ｔp2＝Ｔtr＋（ｍ－Ｎ）×Ｐfs
   オーディオデータ入力を有効化するための第２のＰＰＳシングルパルスを、前記第２インタフェースに生成させ、前記２ｍチャンネルのオーディオデータが前記ＡＤＣから前記第１インタフェースへ入力開始するタイミングを、前記第２のＰＰＳシングルパルスに基づき制御する請求項１に記載の通信装置。
3. 請求項１に記載の通信装置と、
   前記通信装置と接続されるイーサネット回線と、
   前記イーサネット回線を経由して前記通信装置と接続される第２の通信装置と、
   を備え、
   前記通信装置は、前記イーサネット回線を経由して前記第２の通信装置から前記ＡＶＴＰフレームを受信し、前記イーサネット回線を経由して前記第２の通信装置へ前記ＡＶＴＰフレームを送信する通信システム。
4. ｍを２以上の整数としたときに、
   オーディオデータのサンプリング周波数のｍ逓倍の周波数のフレーム同期信号を発生するメディアクロック機能を備えるプロセッサと、
   ２ｍチャンネルのオーディオデータを、前記フレーム同期信号に同期して、デジタルアナログコンバータ（ＤＡＣ）へ出力またはアナログデジタルコンバータ（ＡＤＣ）から入力する第１インタフェースと、
   前記２ｍチャンネルのオーディオデータを含むＡＶＴＰ（Audio Video Transport Protocol）フレームを受信／送信する第２インタフェースと、
   前記プロセッサから前記フレーム同期信号を受信して、前記フレーム同期信号を１／ｍ分周した分周フレーム同期信号を生成し、前記分周フレーム同期信号を前記ＤＡＣおよび前記ＡＤＣへ出力する外部カウンタと、
   を備え、
   前記外部カウンタは、前記分周フレーム同期信号を前記プロセッサへフィードバックし、
   前記プロセッサは、前記分周フレーム同期信号をトリガーとして、前記第１インタフェースが前記２ｍチャンネルのオーディオデータを前記ＤＡＣへ出力開始するタイミングと、前記２ｍチャンネルのオーディオデータが前記ＡＤＣから前記第１インタフェースへ入力開始するタイミングと、を制御し、
   前記第２インタフェースは、ＰＰＳ（Pulse Per Second）シングルパルスを生成する機能を備え、
   オーディオデータ出力を有効化した後に実際にオーディオデータが前記第１インタフェースからラインに出力されるまでの前記フレーム同期信号のパルスエッジ数をＭ、前記フレーム同期信号の周期をＰfs、数値αを数値βで除算した余りをｍｏｄ［α，β］とすると、
   前記プロセッサは、前記ＡＶＴＰフレームに含まれるＡＶＴＰタイムスタンプが示す時刻Ｔavに基づき、次の時刻Ｔp1に、
   Ｔp1＝Ｔav－ｍｏｄ［Ｔav，（ｍ×Ｐfs）］－Ｍ×Ｐfs
   オーディオデータ出力を有効化するための第１のＰＰＳシングルパルスを、前記第２インタフェースに生成させ、前記第１インタフェースが前記２ｍチャンネルのオーディオデータを前記ＤＡＣへ出力開始するタイミングを、前記第１のＰＰＳシングルパルスに基づき制御する通信装置。
5. 前記時刻Ｔavの直前における前記トリガーの受信時刻をＴtr1とすると、
   前記プロセッサは、前記時刻Ｔp1の、
   Ｔp1＝Ｔav－ｍｏｄ［Ｔav，（ｍ×Ｐfs）］－Ｍ×Ｐfs
   への設定をｍｏｄ［Ｔtr1，（ｍ×Ｐfs）］＝０の場合に行い、
   ｍｏｄ［Ｔtr1，（ｍ×Ｐfs）］≠０の場合は、前記時刻Ｔp1を、
   Ｔp1＝Ｔav－ｍｏｄ［（Ｔav－Ｔtr1），（ｍ×Ｐfs）］
   ＋（ｍ×Ｐfs）－Ｍ×Ｐfs
   に設定する請求項４に記載の通信装置。
6. 請求項４に記載の通信装置と、
   前記通信装置と接続されるイーサネット回線と、
   前記イーサネット回線を経由して前記通信装置と接続される第２の通信装置と、
   を備え、
   前記通信装置は、前記イーサネット回線を経由して前記第２の通信装置から前記ＡＶＴＰフレームを受信し、前記イーサネット回線を経由して前記第２の通信装置へ前記ＡＶＴＰフレームを送信する通信システム。
7. ｍを２以上の整数としたときに、
   オーディオデータのサンプリング周波数のｍ逓倍の周波数のフレーム同期信号を発生し、
   ２ｍチャンネルのオーディオデータを、前記フレーム同期信号に同期して、デジタルアナログコンバータ（ＤＡＣ）へ出力またはアナログデジタルコンバータ（ＡＤＣ）から入力し、
   前記２ｍチャンネルのオーディオデータを含むＡＶＴＰ（Audio Video Transport Protocol）フレームを受信／送信し、
   前記フレーム同期信号を１／ｍ分周した分周フレーム同期信号を生成し、
   前記分周フレーム同期信号を前記ＤＡＣおよび前記ＡＤＣへ出力し、
   前記分周フレーム同期信号をトリガーとして、前記２ｍチャンネルのオーディオデータを前記ＤＡＣへ出力開始するタイミングと、前記２ｍチャンネルのオーディオデータが前記ＡＤＣから入力開始するタイミングと、を制御し、
   オーディオデータ出力を有効化した後に実際にオーディオデータがラインに出力されるまでの前記フレーム同期信号のパルスエッジ数をＭ、前記フレーム同期信号の周期をＰfs、前記トリガーの受信時刻をＴtrとすると、
   次の時刻Ｔp1に、
   Ｔp1＝Ｔtr＋（ｍ－Ｍ）×Ｐfs
   オーディオデータ出力を有効化するための第１のＰＰＳ（Pulse Per Second）シングルパルスを生成し、前記２ｍチャンネルのオーディオデータを前記ＤＡＣへ出力開始するタイミングを、前記第１のＰＰＳシングルパルスに基づき制御する通信方法。

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