JP7212439B2 - 超電導部分ｔｓｖを用いたトランスモン・キュービット用の後面結合 - Google Patents

超電導部分ｔｓｖを用いたトランスモン・キュービット用の後面結合 Download PDF

Info

Publication number
JP7212439B2
JP7212439B2 JP2020526133A JP2020526133A JP7212439B2 JP 7212439 B2 JP7212439 B2 JP 7212439B2 JP 2020526133 A JP2020526133 A JP 2020526133A JP 2020526133 A JP2020526133 A JP 2020526133A JP 7212439 B2 JP7212439 B2 JP 7212439B2
Authority
JP
Japan
Prior art keywords
superconducting
layer
coupler
substrate
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020526133A
Other languages
English (en)
Other versions
JP2021504936A5 (ja
JP2021504936A (ja
Inventor
トパログ、ラジット、オヌール
ローゼンブラット、サミー
ハーツバーグ、ジャレッド、バーニー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2021504936A publication Critical patent/JP2021504936A/ja
Publication of JP2021504936A5 publication Critical patent/JP2021504936A5/ja
Application granted granted Critical
Publication of JP7212439B2 publication Critical patent/JP7212439B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/805—Constructional details for Josephson-effect devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32058—Deposition of superconductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53285—Conductive materials containing superconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0912—Manufacture or treatment of Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Artificial Intelligence (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Software Systems (AREA)
  • Data Mining & Analysis (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は一般に、読出し回路を超電導量子論理回路に結合するための半導体デバイス、製造方法および製造システムに関する。より詳細には、本発明は、超電導部分ＴＳＶ（スルー・シリコン・バイア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ））を用いたトランスモン・キュービット（ｔｒａｎｓｍｏｎ ｑｕｂｉｔ）用の後面結合のためのデバイス、方法およびシステムに関する。
使用されている箇所で特に識別されていない限り、本明細書では以降、語または句の中の接頭辞「Ｑ」または「ｑ」が、量子コンピューティング文脈においてその語または句に言及していることを示す。
分子および亜原子粒子（ｓｕｂａｔｏｍｉｃ ｐａｒｔｉｃｌｅ）は量子力学の法則に従う。量子力学は、物質界（ｐｈｙｓｉｃａｌ ｗｏｒｌｄ）がどのように機能しているのかを最も基本的なレベルで探究する物理学の一部門である。このレベルで、粒子は不思議な振舞いを示し、同時に２つ以上の状態をとり、非常に遠くに離れた別の粒子と相互作用する。量子コンピューティングはこれらの量子現象を利用して情報を処理する。
現在我々が使用しているコンピュータは、古典的コンピュータ（本明細書では「従来型」コンピュータまたは従来型ノード（ｃｏｎｖｅｎｔｉｏｎａｌ ｎｏｄｅ）ないし「ＣＮ」とも呼ぶ）として知られている。従来型コンピュータは、半導体材料および半導体技術、半導体メモリ、ならびに磁気または固体記憶デバイスを使用して製造された従来型のプロセッサを、フォン・ノイマン型アーキテクチャとして知られてアーキテクチャ内で使用する。具体的には、従来型コンピュータのプロセッサは、２進プロセッサ、すなわち１および０で表された２進データに対して演算を実施するプロセッサである。
量子プロセッサ（ｑプロセッサ）は、エンタングルされた（ｅｎｔａｎｇｌｅｄ）キュービット・デバイス（本明細書では短く「キュービット」（「ｑｕｂｉｔ」、複数形は「ｑｕｂｉｔｓ」）と呼ぶ）の変わった性質を使用して、計算タスクを実行する。量子力学が機能する特定の領域において、物質の粒子は、例えば「オン」状態、「オフ」状態、および同時に「オン」と「オフ」の両方の状態など、多数の状態で存在し得る。半導体プロセッサを使用する２進コンピューティングは、（２進コードの１および０と等価の）オン状態およびオフ状態だけを使用することに限定されているが、量子プロセッサは、物質のこれらの量子状態を利用して、データ・コンピューティングで使用可能な信号を出力する。
従来型コンピュータは、情報をビットとしてコード化する。それぞれのビットは値１または０をとることができる。これらの１および０は、コンピュータ機能を最終的に駆動するオン／オフ・スイッチの働きをする。他方、量子コンピュータはキュービットに基づき、キュービットは、量子物理学の鍵となる２つの原理、すなわち重ね合わせ（ｓｕｐｅｒｐｏｓｉｔｉｏｎ）およびエンタングルメント（ｅｎｔａｎｇｌｅｍｅｎｔ）に従って動作する。重ね合わせは、それぞれのキュービットが１と０の両方を同時に表すことができることを意味する。エンタングルメントは、重ね合わせのキュービットを古典的でない手法で互いに相関させることができること、すなわち、１つの状態（それが１なのかもしくは０なのかまたはその両方であるのかは問わない）が別の状態に依存し得ること、および２つのキュービットがエンタングルされているときの方が、それらの２つのキュービットが個別に処理されるときよりも、それらの２つのキュービットに関して確認することができるより多くの情報が存在することを意味する。
これらの２つの原理を使用して、キュービットは、従来型コンピュータを使用することによっては手に負えない難しい問題を量子コンピュータが解決することを可能にする手法で量子コンピュータが機能することを可能にする、より洗練された情報プロセッサとして動作する。ＩＢＭは、量子プロセッサを構築し、その動作可能性（ｏｐｅｒａｂｉｌｉｔｙ）を示すことに成功した（ＩＢＭは、米国および他の国におけるＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ社の登録商標である）。
超電導キュービットはジョセフソン接合を含むことがある。ジョセフソン接合は、２つの薄膜超電導金属層を非超電導材料によって分離することによって形成される。超電導層の金属を、例えばその金属の温度を指定された極低温まで下げることによって超電導性にすると、非超電導層を通して一方の超電導層からもう一方の超電導層へ電子の対がトンネリングすることができる。超電導キュービットでは、インダクタンスを有するジョセフソン接合が、１つまたは複数の容量デバイスと並列に電気的に結合されて、非線形発振器を形成する。
キュービットによって処理された情報は、マイクロ波周波数範囲のマイクロ波エネルギーの形態で放射される。それらのマイクロ波放射は、その中にコード化された量子情報を解読するために捕捉、処理および解析される。キュービットの量子コンピューティングを信頼できるものにするためには、量子回路、例えばキュービット自体、キュービットに関連した読出し回路および他のタイプの超電導量子論理回路が、粒子またはマイクロ波放射のエネルギー状態を任意の有意な形で変化させてはならない。量子情報を使用して動作する任意の回路に対するこの動作上の制約は必然的に、このような回路で使用される半導体構造物もしくは超電導体構造物またはその両方を製造する際に特別な考慮を伴う。
読出し回路は一般に、共振器を使用した電磁共振（普通はマイクロ波または高周波共振）によってキュービットに結合される。読出し回路の共振器は、誘導要素および容量要素を備える。本発明の実施形態は、超電導量子論理回路とともに使用される超電導容量結合、特に読出し回路をキュービットに結合するための超電導容量結合が、キュービットの中のジョセフソン接合のサイズよりもサイズがかなり大きいことを理解している。画像１００は、キュービット・チップの一部分を示している。結合キャパシタ１０２は、ジョセフソン接合１０４から電磁信号を取り出す伝送線（見えていない）と結合する。キャパシタ・パッド１０６は、ジョセフソン接合１０４を駆動し、非線形共振器を形成する容量デバイスである。通常、この構造体の全部または一部を接地面（見えていない）が取り囲んでいる。
図から分かるとおり、キュービット構造体１００と共面の容量結合構造体１０２を製造すると、チップ１００の製造平面の非常に限られた平面リアルエステートの一部がそれにとられる。この図の画像ではほとんど見えていないジョセフソン接合１０４は、その位置を識別するためにジョセフソン接合の周りに描かれた強調された囲み線内の一部分だけを占める。容量結合構造体１０２によって占有される面積はジョセフソン接合１０４の面積よりもかなり大きい。
容量結合構造体１０２のうちの任意の１つの容量結合構造体のような容量結合構造体は、ジョセフソン接合およびジョセフソン接合の駆動キャパシタなどのキュービット要素と共面で製造される。本発明の実施形態は、キュービット回路要素と共面の容量結合デバイスを製造すると、製造プロセスで製造することができる１ダイ当たりのキュービットの数が制限されることを理解している。本発明の実施形態は、ジョセフソン接合またはジョセフソン接合の駆動キャパシタと同じ製造平面にない容量結合デバイスを製造する方法の必要性が存在することを理解している。
容量結合構造体１０２のうちの任意の１つの容量結合構造体の代わりに使用することができる容量結合構造体は、相互に交換可能にＣカプラ（Ｃ－ｃｏｕｐｌｅｒ）と呼ばれる。例示的な実施形態に基づく超電導Ｃカプラはキュービット要素と共面ではない。本明細書では、超電導キュービット要素が製造される側の製造基板の平面、例えば半導電性ウェーハのシリコン基板の平面を、製造中のその平面の実際の向きとは無関係に「前」側（前、前面）と呼ぶ。基板の「後」側（後ろ、後面）は、前面とは反対側の面、すなわちウェーハの前側に対して実質的に平行な同じウェーハの反対側の表面である。
超電導Ｃカプラの構造体は、後面から基板内へ、前面のキュービットの製造平面に対して実質的に垂直な方向に製造される。製造平面に対して垂直な方向にシリコン基板を貫いて形成された構造体は、「スルー・シリコン・バイア」もしくは「ＴＳＶ」または単に「バイア」と呼ばれる。バイアは普通、一方の面、例えば前面からもう一方の面、例えば後面までシリコン基板を完全に貫く。超電導Ｃカプラの構造体は、前面と後面の間の基板の厚みを部分的に貫通する。本明細書では、このような構造体を「部分バイア」と呼ぶ。
超電導Ｃカプラを製造するこの方式は、キュービットの製造平面から容量結合を除去することを可能にする。このことは、製造平面の空間をより多くのキュービット要素に対して解放するが、キュービット要素と読出し回路の間の容量結合は依然として可能である。さらに、超電導Ｃカプラの部分バイアは、望ましくも読出し回路が後側に置かれことまたは後側に製造されることを可能にする。
本発明は、超電導部分ＴＳＶを用いたトランスモン・キュービット用の後面結合のためのデバイス、方法およびシステムを提供することを目的とする。
本発明の実施形態は、超電導デバイス、ならびに超電導デバイスの製造方法および製造システムを提供する。本発明を具体化する超電導デバイスは、基板の後面から、基板の前面の製造平面に対して実質的に直角に基板内に延び、基板の厚さよりも浅い基板内の１つの深さまで達するトレンチを含む容量結合デバイス（超電導Ｃカプラ）を備える。トレンチの中にバイア層として超電導材料が堆積しており、トレンチの中のバイア層の表面間の空間は後面からアクセス可能なままである。前面に超電導パッドがあり、この超電導パッドは、前面に製造された量子論理回路要素と結合する。後面にバイア層の延長部分があり、この延長部分は、後面に製造された量子読出し回路要素に結合する。このようにして、追加のキュービット・デバイス用などの他の目的のためにキュービット・デバイスの製造平面の空間を節減する、非共面容量結合部分バイアが提供される。
本発明の別の実施形態はさらに、バイア層の表面間の空間に後面から充填された誘電体材料を含む。このようにして、部分バイアを形成する１つの特定の方式が提供される。
誘電体材料は酸化シリコン（ＳｉＯ２）とすることができる。このようにして、部分バイアの１つの構造体を形成するための特定の材料が提供される。
誘電体材料が除去され、空間が空気によって占められるように、誘電体材料をエッチングすることができる。このようにして、別の材料を使用して部分バイアの１つの構造体を形成することができるプロセスが提供される。
前面に第２の超電導材料の層を堆積させることができ、この第２の超電導材料の層をマスキングおよびエッチングして、前面に超電導パッドを形成する。このようにして、部分バイアに容量結合するための構造体および前記構造体を形成する方法が提供される。
トレンチを形成する前に第２の超電導材料の層を堆積させることができ、この第２の超電導材料の層は犠牲層によって保護される。このようにして、部分バイアに容量結合するための構造体を形成する一連の製造動作が提供される。
バイア層の延長部分を量子読出し回路要素に電気的に結合することができる。このようにして、それを使用して読出し回路内で部分バイアを使用することができる１つの構造体が提供される。
バイア層の延長部分を量子読出し回路要素に直接に電気的に結合することができる。このようにして、部分バイアを読出し回路に結合する１つの方法が提供される。
バイア層の延長部分を後面の第２の超電導パッドに電気的に結合することができ、第２の超電導パッドは量子読出し回路要素に結合する。このようにして、部分バイアを読出し回路に結合する別の方法が提供される。
超電導バイア層を含む部分トレンチの追加のセットをデバイスに含めることができ、これらの超電導バイア層は基板の後側の接地面に電気的に接続される。これらの追加のバイアは、近くのＣカプラの間のクロスカップリング（ｃｒｏｓｓ－ｃｏｕｐｌｉｎｇ）を低減させるＣカプラ・バイア間に接地遮蔽を提供するように配置される。この超電導Ｃカプラ・バイアと同時に、この超電導Ｃカプラ・バイアと全く同じ追加のバイアが製造される。
本発明の一実施形態は、超電導デバイスを製造する製造方法を含む。
本発明の一実施形態は、超電導デバイスを製造する製造システムを含む。
本発明の新規の特徴は添付の請求項に記載されている。しかしながら、本発明、本発明の好ましい使用モード、さらなる目的および利点は、添付図面とともに読んだときに、本発明の例示的な実施形態の以下の詳細な説明を参照することによって最もよく理解される。
外部回路との容量結合を有するキュービットの拡大画像を示す図である。 量子論理回路の超電導要素と容量結合するために使用される、本発明の一実施形態による超電導Ｃカプラの概略図である。 量子論理回路の超電導要素と容量結合するために使用される、本発明の一実施形態による超電導Ｃカプラの別の概略図である。 超電導Ｃカプラを製造するための、本発明の一実施形態による例示的な第１の製造プロセスの例示的なステップのブロック図である。 例示的な第１の製造プロセスの別の例示的なステップのブロック図である。 例示的な第１の製造プロセスの別の例示的なステップのブロック図である。 例示的な第１の製造プロセスの例示的なステップのブロック図である。 例示的な第１の製造プロセスの別の例示的なステップのブロック図である。 例示的な第１の製造プロセスの別の例示的なステップのブロック図である。 例示的な第１の製造プロセスの別の例示的なステップのブロック図である。 例示的な第１の製造プロセスの別の例示的なステップのブロック図である。 例示的な第１の製造プロセスの別の例示的なステップのブロック図である。 超電導Ｃカプラを製造するための、本発明の一実施形態による例示的な第２の製造プロセスの例示的なステップのブロック図である。 例示的な第２の製造プロセスの別の例示的なステップのブロック図である。 例示的な第２の製造プロセスの別の例示的なステップのブロック図である。 例示的な第２の製造プロセスの別の例示的なステップのブロック図である。 例示的な第２の製造プロセスの例示的なステップのブロック図である。 例示的な第２の製造プロセスの別の例示的なステップのブロック図である。 例示的な第２の製造プロセスの別の例示的なステップのブロック図である。 例示的な第２の製造プロセスの別の例示的なステップのブロック図である。 例示的な第２の製造プロセスの別の例示的なステップのブロック図である。 例示的な第２の製造プロセスの別の例示的なステップのブロック図である。
本発明を説明するために使用される実施形態は一般に、超電導Ｃカプラに対する上述の必要性を対象としており、そのような必要性を解決する。本発明の実施形態は、超電導部分ＴＳＶを用いたトランスモン・キュービット用の後面結合の製造方法を提供する。
本発明の一実施形態は、キュービット・チップ内の超電導量子論理回路と容量結合するための超電導容量デバイスとして実施することができ、この超電導容量デバイスには、限定はされないが、超電導キュービットに結合された超電導Ｃカプラが含まれる。超電導Ｃカプラの製造方法は、ソフトウェア・アプリケーションとして実施することができる。本発明の一実施形態を実施するソフトウェア・アプリケーションは、リソグラフィ・システムなどの既存の半導体／電導体製造システムとともに動作するように構成することができる。
説明を分かりやすくするため、その説明に限定される含意なしに、本発明の実施形態は、図面および例示的な実施形態において、例示的な超電導Ｃカプラの簡略図を使用して説明される。超電導Ｃカプラの実際の製造では、本発明の範囲を逸脱することなく、本明細書に示されていないもしくは本明細書に記載されていない追加の構造体、または本明細書に示された構造体および本明細書に記載された構造体とは異なる構造体が存在することができる。同様に、本発明の範囲内で、本明細書に記載されたのと同様の動作または結果を与えるために、例示的な超電導Ｃカプラの示されたまたは記載された構造体を異なって製造することができる。
例示的な構造体、層および形成物の２次元図の中の異なる陰影を有する部分は、本明細書に記載された例示的な製造における異なる構造体、層、材料および形成物を表すことが意図されている。それらの異なる構造体、層、材料および形成物は、当業者に知られている適当な材料を使用して製造されることができる。
本明細書に示された特定の形状、場所、位置または形状寸法は、そのような特性が本発明の実施形態の特徴として特に記載されていない限り、本発明の実施形態を限定することは意図されていない。それらの形状、場所、位置、寸法またはそれらのある組合せは、図面および説明を分かりやすくするためだけに選択されたものであり、本発明の実施形態に基づく目的を達成するために実際のフォトリソグラフィで使用され得る実際の形状、場所、位置または寸法から誇張もしくは矮小化されていることがあり、またはそれ以外の態様で変更されていることがある。
アプリケーションとして実施されたとき、本発明の実施形態は、製造プロセスに、本明細書に記載されたあるステップを実行させる。製造プロセスのステップはいくつかの図に示されている。特定の製造プロセスで全てのステップが必要であるというわけではない。いくつかの製造プロセスは、本発明の範囲を逸脱することなく、それらのステップを異なる順序で実施すること、あるステップを結合すること、あるステップを省略もしくは置換すること、またはステップのこれらの操作およびその他の操作のある組合せを実行することができる。
本発明の実施形態は、あるタイプの材料、電気特性、構造、形成、層の向き、方向、ステップ、動作、平面、寸法、数、データ処理システム、環境、構成要素およびアプリケーションに関して、単なる例として説明される。これらのアーチファクトおよび他の同様のアーチファクトの任意の特定の明示が本発明を限定することは意図されていない。本発明の範囲内で、これらのアーチファクトおよび他の同様のアーチファクトの任意の適当な明示を選択することができる。
本発明の実施形態は、特定の設計、アーキテクチャ、レイアウト、概略図およびツールを単なる例として使用して説明され、本発明を限定するものではない。本発明の実施形態は、匹敵する他の設計、アーキテクチャ、レイアウト、概略図およびツール、または同様の目的の他の設計、アーキテクチャ、レイアウト、概略図およびツールとともに使用することができる。
本開示の中の例は、説明を分かりやすくするためだけに使用され、本発明を限定するものではない。本明細書に挙げられた任意の利点は、単なる例であり、それらの利点が本発明を限定することは意図されていない。本発明の特定の実施形態によって追加の利点または異なる利点を実現することができる。さらに、本発明の特定の実施形態は、上に挙げた利点の一部もしくは全部を有することがあり、または上に挙げた利点を１つも持たないことがある。
キュービットは、その中で本発明の実施形態を使用することができる非限定的な例示的な超電導量子論理回路としてのみ使用される。この開示から、当業者は、本発明を具体化する垂直ｑキャパシタが使用可能な他の多くの超電導量子論理回路を思いつくことができ、本発明の範囲内で同じことが企図される。
図２を参照する。この図は、量子論理回路の超電導要素と容量結合するために使用される、本発明の一実施形態による超電導Ｃカプラの概略図を示す。概略構成２００では、超電導Ｃカプラ２０２が、本明細書に記載された方式で製造されたｑキャパシタであって、例えば図１の結合キャパシタ１０２の代わりに使用可能なｑキャパシタを表す。
基板２０１は、限定はされないがシリコン（Ｓｉ）などの適当な基板材料から形成される。図示のとおり、基板は前面および後面を有する。図示のとおり、基板２０１内に部分的に延びる超電導Ｃカプラ２０２が形成されている。超電導Ｃカプラ２０２は、後面から、量子論理回路の製造平面、すなわち前面に対して実質的に垂直な方向に形成された、前面に完全には達していない部分バイア２０８を含む。部分バイア２０８の頂部２０８Ａと容量パッド２０６の底部の間には、厚さ「ｄ」の基板２０１が残されている。一例では、ｄが１０～１００ミクロン程度である。容量パッド２０６は、図１のキャパシタ・パッド１０６と同様のキュービット要素である。
部分バイア２０８の頂部２０８Ａと容量パッド２０６は一緒に容量結合２０４を形成する。残された厚さｄの基板、例えば厚さｄのＳｉは、容量結合２０４の誘電体２０５を形成する。一実施形態では、部分バイア２０８の全体と容量パッド２０６とが容量結合２０４を形成する。
本発明の追加の実施形態では、ｑキャパシタ・バイア間の遮蔽を形成するために、部分バイア２０８の一部がウェーハの後面で接地されている。接地された部分バイアは、ウェーハの後面の共振器およびＩ／Ｏパッド２１０と統合された接地面に接続する。この接地遮蔽は、一般的な共面回路（図１）に存在する接地面と同じ機能を果たし、近くのｑキャパシタ・バイア間のクロスカップリングを低減させる。
部分バイア２０８は、超電導材料（ＳＣ２）で内張りされたトレンチを含む。容量パッド２０６の超電導材料（ＳＣ１）とＳＣ２とは異なる材料とすることができるが、異なる材料である必要はない。例えば、ニオブ（Ｎｂ）はスパッタリング堆積法に寄与するため、ＳＣ１をＮｂとすることができ、窒化チタン（ＴｉＮ）は原子層堆積（ＡＬＤ）により適しているため、ＳＣ２をＴｉＮとすることができる。
部分バイア２０８のトレンチ内張りは、内張りの頂部２０８Ａおよび内張りの側面層部分２０８Ｂを含む。さらに、本発明のいくつかの実施形態では、内張りが後面の表面まで延びて、パッド２１０を形成する。パッド２１０は、読出し回路の構成要素、例えば共振器または入力／出力デバイス／線と結合する目的に使用可能である。
この例示的な図では、部分バイア２０８のトレンチのＳＣ２内張りの内側に充填材２０３が充填されている空間を示している。一例では、充填材２０３が酸化物、例えば酸化シリコン（ＳｉＯ２）である。別の例では、充填材２０３が空気、ある程度の真空または別の適当な絶縁材料である。
図３を参照する。この図は、量子論理回路の超電導要素と容量結合するために使用される、本発明の一実施形態による超電導Ｃカプラの別の概略図を示す。概略構成３００では、超電導Ｃカプラ３０２が、本明細書に記載された方式で製造されたｑキャパシタであって、例えば図１の結合キャパシタ１０２の代わりに使用可能なｑキャパシタを表す。構成３００は、図２の構成２００に記載された特徴と同様のいくつかの特徴を含む。図２と図３に共通する参照符号は全て、図２に関して説明した特徴を表す。
部分バイア２０８は、さまざまな形で後面に延びることができる。図２では、部分バイア２０８のトレンチの超電導内張りを延長する例示的な１つの非限定的な方式を示した。図３は、部分バイア２０８のトレンチの超電導内張りを基板２０１の後面に延長する別の非限定的な方式を示す。ここでは、部分バイア２０８の内張りの一方の側面部分２０８Ｂが、後面に延長部分３０４を含む。同じ部分バイア２０８の内張りのもう一方の側面部分２０８Ｂは、後面の表面で終わっている。延長部分３０４は超電導パッド３１０と接続する。超電導パッド３１０は、パッド２０６のＳＣ１を使用して形成することができ、または部分バイア２０８の内張りのＳＣ２とは異なる別の材料を使用して形成することができる。パッド３１０は、読出し回路の構成要素、例えば共振器もしくは入力／出力デバイス／線、または共振器およびＩ／Ｏパッド３１０内に統合された接地面と結合する目的に使用可能である、このようにすると、部分バイア２０８の一部が、近くのｑキャパシタ・バイア間の接地遮蔽の役目を果たすことができる。
さらに、部分バイア２０８は、中に何もない中空のバイアとして示されている。言い換えると、構成２００では部分バイア２０８の充填材として酸化物２０３を使用したのに対して、構成３００は、空気、真空もしくは部分真空、または別の適当な絶縁材料である充填材３０３が充填された部分バイア２０８を示す。
構成２００および３００の方式での部分バイア２０８の内張りの製造と、対応するそれぞれの充填材２０３および３０３の性質との間に依存関係はないことに留意されたい。本発明の範囲内で、空気充填材を用いて構成２００を製造すること、および酸化物充填材を用いて構成３００を製造することができる。
容量結合２０４は、部分バイア２０８を介して読出し回路にキュービット情報を伝達している。それぞれの部分バイア２０８は連続した導電構造体を含む。それぞれの部分バイア２０８の囲われたエリア３０３は、その対応するそれぞれの容量結合２０４と容量的に干渉しない。
図４～１２は、超電導Ｃカプラを製造するための例示的な１つの製造プロセスの例示的なさまざまなステップを示す。図１３～２２は、超電導Ｃカプラを製造するための例示的な第２の製造プロセスの例示的なさまざまなステップを示す。これらの２つの例示的なプロセスによって形成された超電導Ｃカプラは、後述するように構造的に異なるが、図１の結合キャパシタ１０２の代わりに相互に交換可能に使用可能とするために、機能的には等価である。
図４を参照する。この図は、超電導Ｃカプラを製造するための、本発明の一実施形態による例示的な第１の製造プロセスの例示的なステップのブロック図を示す。基板２０１は、図２～３に関して説明した基板と同じ基板である。
ステップ４００で、基板２０１の前面に超電導材料ＳＣ１の層４０２を堆積させる。非限定的な例として、前面にＮｂをスパッタ堆積させて層４０２を形成する。例えばパッド２０６として使用するために、本発明の範囲内で、ＳＣ１と同様の超電導特性および堆積特性を有する他の材料を層４０２として使用し、適当に堆積させることができる。
図５を参照する。この図は、例示的な第１の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の前面で続行される。
ステップ５００で、超電導層４０２上に、酸化物材料または同様の保護特性を有する他の材料の層５０２を堆積させる。非限定的な例として、層５０２にＳｉＯ２を使用することができる。
図６を参照する。この図は、例示的な第１の製造プロセスの別の例示的なステップのブロック図を示す。製造ステップ６００は基板２０１の後面で続行される。
一方の面だけから製造を実施する製造システムでは、ウェーハを裏返して、後面で製造を続けることができるようにする。この図に示されているように、製造システムが上から製造を実施すると仮定して、基板２０１のウェーハは、後面を上に向けるために裏返されている。いくつかの製造システムでは、裏返さずに後面で製造を実施することができる場合、ウェーハを裏返すことを省くことができる。
適当なディープ・トレンチ形成法を使用して１つまたは複数のトレンチ６０２を形成する。反応性イオン・エッチングまたはボッシュ（Ｂｏｓｃｈ）エッチングは、トレンチ６０２を形成する目的に使用することができるディープ・トレンチ形成法の例である。一例では、２０：１のアスペクト比でトレンチ６０２を形成する。すなわち、トレンチ６０２の深さ２０ミクロンのごとにトレンチ６０２の開口６０２Ｄが１ミクロンだけ広がり、トレンチ６０２にテーパの付いた形状を与える。本質的に、このアスペクト比または同様のアスペクト比によって規定される許容差の範囲内で、トレンチ６０２の壁６０２Ａと壁６０２Ｂは実質的に平行である。後続のステップで、トレンチ６０２の表面６０２Ｃは、構成２００および３００に示された頂部２０８Ａを形成する。
図７を参照する。この図は、例示的な第１の製造プロセスの例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ７００で、基板２０１の後面に超電導材料ＳＣ２の層７０２を堆積させる。層７０２は、部分７０２Ａ、７０２Ｂ、７０２Ｃおよび７０２Ｄを含む。トレンチ６０２の数に応じて、部分７０２Ａ、７０２Ｂ、７０２Ｃおよび７０２Ｄのうちの１つまたは複数の場合が存在し得る。
層７０２の部分７０２Ａ、７０２Ｂ、７０２Ｃはそれぞれ、それぞれのトレンチ６０２の表面６０２Ａ、６０２Ｂおよび６０２Ｃを覆う。さらに、層７０２の部分７０２Ｄが、トレンチ６０２に隣接した基板２０１の後面のトレンチのないエリアを覆う。部分７０２Ｄは、本明細書に記載された構成２００のパッド２１０または構成３００の延長部分３０４のいずれかを形成する。非限定的な例として、ＡＬＤを使用して後面にＴｉＮを堆積させて層７０２を形成する。本発明の範囲内で、同様の超電導特性および堆積特性を有する他の材料を層７０２の材料ＳＣ２として使用し、適当に堆積させることができる。
図８を参照する。この図は、例示的な第１の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ８００で、超電導層７０２上に、酸化物材料または同様の絶縁特性を有する他の材料の層８０２を堆積させる。層８０２を形成するために使用される材料は、層７０２によって内張りされたトレンチ６０２の内側に残された空間を埋める充填材８０３も形成する。非限定的な例として、層８０２にＳｉＯ２を使用することができる。層８０２の少なくともいくつかの部分、例えば部分８０３以外の部分は、その下の層７０２の部分を保護する保護層の役目を果たし、製造プロセスの別のステップではこの部分が犠牲となる。
図９を参照する。この図は、例示的な第１の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ９００で、層８０２の充填材部分８０３以外の１つまたは複数の部分を除去して、層７０２を露出させる。例えば、層８０２の層７０２の部分７０２Ｄの上にある部分をこのステップで除去して、部分７０２Ｄを露出させる。この除去プロセスは層７０２で止まる。化学機械平坦化（ＣＭＰ）は、層８０２の一部分を除去する目的に使用することができる例示的な除去法である。
図１０を参照する。この図は、例示的な第１の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ１０００で、部分７０２Ｄの１つまたは複数の副部分を除去する。このステップの除去プロセスは、ある副部分をマスキングおよびエッチングして、１つまたは複数のエッチングされたエリア１００２と、層７０２Ｄから形成されたパッド２１０とを残す。ステップ１０００のマスキングおよびエッチング・プロセスは、既存のリソグラフィ・システムを使用して実施することができる。このステップは、超電導部分バイアを、ウェーハの後面の共振器およびＩ／Ｏパッドに接続することを可能にし、または、本発明のいくつかの実施形態では、超電導部分バイアのサブセットが共振器およびＩ／Ｏパッドに接続し、超電導部分バイアの別のサブセットがウェーハの後面の接地面に接続することを可能にする。
図１１を参照する。この図は、例示的な第１の製造プロセスの別の例示的なステップのブロック図を示す。製造ステップ１１００は基板２０１の前面で続行される。
一方の面だけから製造を実施する製造システムでは、ウェーハを裏返して、再び前面で製造を続けることができるようにする。この図に示されているように、製造システムが上から製造を実施すると仮定して、基板２０１のウェーハは、前面を上に向けるために裏返されている。ステップ６００でウェーハを裏返さなかった場合には、裏返さずにステップ１１００を前面で続けることができる。
超電導層４０２を保護していた酸化物層５０２を、例えば層５０２の材料が酸化シリコンであった場合には緩衝酸化物エッチングを使用して、エッチングする。図示のとおり、層５０２を除去すると層４０２が露出する。
図１２を参照する。この図は、例示的な第１の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の前面で続行される。
ステップ１２００で、層４０２の１つまたは複数の部分を除去する。このステップの除去プロセスは、ある部分をマスキングおよびエッチングして、１つまたは複数のエッチングされたエリア１２０２と、層４０２から形成されたパッド２０６とを残す。構成２００（または３００）から想起されるとおり、パッド２０６は、キュービットの要素、例えばジョセフソン接合を結合することができるキュービットの要素、またはジョセフソン接合を駆動するキャパシタの部分となるキュービットの要素として使用される。ステップ１２００のマスキングおよびエッチング・プロセスは、既存のリソグラフィ・システムを使用して実施することができる。見て分かるとおり、この時点で、部分バイア２０８の頂部２０８Ａまたは部分バイア２０８の全体とパッド２０６と使用して、介在する厚さ「ｄ」の誘電体２０５を有する容量結合２０４が形成されている。
図１３～２２は、超電導Ｃカプラを製造するための例示的な第２の製造プロセスの例示的なさまざまなステップを示す。
図１３を参照する。この図は、超電導Ｃカプラを製造するための、本発明の一実施形態による例示的な第２の製造プロセスの例示的なステップのブロック図を示す。基板２０１は、図２～３に関して説明した基板と同じ基板である。
基板２０１上で、図４および５に関して説明したステップ４００および５００を実行する。
単方向製造システムでは、図６のようにウェーハを裏返す。本質的に、この製造システムでは、製造のために後面にアクセスできるようにすることによって後面での製造が可能になる。
ステップ１３００で、後面に、超電導材料の層１３０２を堆積させる。層１３０２の超電導材料は、層４０２の超電導材料と同じ材料とすることができるが、層４０２の超電導材料と同じ材料である必要はない。非限定的な例として、層４０２と層１３０２の両方に対してＳＣ１（Ｎｂ）を使用すると仮定すると、後面にＮｂをスパッタ堆積させて層１３０２を形成する。本発明の範囲内で、ＳＣ１と同様の超電導特性および堆積特性を有する他の材料を層１３０２として使用し、適当に堆積することができる。
図１４を参照する。この図は、例示的な第２の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ１４００で、層１３０２の１つまたは複数の部分を除去する。このステップの除去プロセスは、ある部分をマスキングおよびエッチングして、１つまたは複数のエッチングされたエリア１４０２と、層１３０２から形成されたパッド３１０とを残す。構成３００から想起されるとおり、パッド３１０は、超電導Ｃカプラの部分バイアの延長部分３０４と外部回路とを結合するために使用され、外部回路は、共振器、Ｉ／Ｏパッドおよび接地面を含むことができる。ステップ１４００のマスキングおよびエッチング・プロセスは、既存のリソグラフィ・システムを使用して実施することができる。
図１５を参照する。この図は、例示的な第２の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ１５００で、パッド３１０上に、酸化物材料または同様の保護特性を有する他の材料の層１５０２を堆積させる。非限定的な例として、層１５０２にＳｉＯ２を使用することができる。層１５０２は保護犠牲層である。層１５０２は、少なくともパッド３１０を覆い、保護する。層１５０２はさらに、パッド３１０の周囲の基板２０１の露出したエリアを覆うことができる。
図１６を参照する。この図は、例示的な第２の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ１６００で、適当なディープ・トレンチ形成法を使用して１つまたは複数のトレンチ１６０２を、図６のトレンチ６０２を形成する方式と同様の方式で形成する。トレンチ１６０２は、トレンチ６０２と同様の特性を有するが、追加の１つの特徴を有する。トレンチ１６０２は、トレンチ１６０２の壁（例えば示された例示的な一方のトレンチ１６０２の場合には壁１６０２Ａ、または示された例示的なもう一方のトレンチの場合には壁１６０２Ｂ）からパッド３１０が露出するように形成する。反応性イオン・エッチングまたはボッシュ・エッチングは、トレンチ１６０２を形成する目的に使用することができるディープ・トレンチ形成法の例である。
本発明の一実施形態では、２０：１のアスペクト比でトレンチ１６０２を形成する。すなわち、トレンチ１６０２の深さ２０ミクロンのごとにトレンチ１６０２の開口１６０２Ｄが１ミクロンだけ広がり、トレンチ１６０２にテーパの付いた形状を与える。本質的に、このアスペクト比または同様のアスペクト比によって規定される許容差の範囲内で、トレンチ１６０２の壁１６０２Ａと壁１６０２Ｂは実質的に平行である。後続のステップで、トレンチ１６０２の表面１６０２Ｃは、構成２００および３００に示された頂部２０８Ａを形成する。
図１７を参照する。この図は、例示的な第２の製造プロセスの例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ１７００で、後面の露出した表面に超電導材料ＳＣ２の層１７０２を堆積させる。層１７０２は、部分１７０２Ａ、１７０２Ｂ、１７０２Ｃおよび１７０２Ｄを含む。トレンチ１６０２の数に応じて、部分１７０２Ａ、１７０２Ｂ、１７０２Ｃおよび１７０２Ｄのうちの１つまたは複数の場合が存在し得る。
層１７０２の部分１７０２Ａ、１７０２Ｂ、１７０２Ｃはそれぞれ、それぞれのトレンチ１６０２の表面１６０２Ａ、１６０２Ｂおよび１６０２Ｃを覆う。さらに、図示のとおり、層１７０２の部分１７０２Ｄがパッド３１０との電気接続を確立する。部分１７０２Ｄは、本明細書に記載された構成３００の延長部分３０４を形成する。非限定的な例として、ＡＬＤを使用して後面にＴｉＮを堆積させて層１７０２を形成する。本発明の範囲内で、同様の超電導特性および堆積特性を有する他の材料を層１７０２の材料ＳＣ２として使用し、適当に堆積させることができる。
図１８を参照する。この図は、例示的な第２の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ１８００で、超電導層１７０２上に、酸化物材料または同様の絶縁特性を有する他の材料の層１８０２を堆積させる。層１８０２を形成するために使用される材料は、層１７０２によって内張りされたトレンチ１６０２の内側に残された空間を埋める充填材１８０３も形成する。非限定的な例として、層１８０２にＳｉＯ２を使用することができる。層１８０２の少なくともいくつかの部分、例えば部分１８０３以外の部分は、その下の層１７０２の部分を保護する保護層の役目を果たし、製造プロセスの別のステップではこの部分が犠牲となる。
図１９を参照する。この図は、例示的な第２の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ステップ１９００で、層１８０２の充填材部分１８０３以外の１つまたは複数の部分を除去する。この除去ステップは、部分１７０２Ａ、１７０２Ｂ、１７０２Ｃおよび１７０２Ｄだけが製造された構造体に残るように、層１７０２のいくつかの部分も除去する。例えば、このステップで層１７０２の層１５０２の上にある部分を除去する。この除去プロセスは層１５０２で止まる。化学機械平坦化（ＣＭＰ）は、層１８０２の一部分を除去する目的に使用することができる例示的な除去法である。
図２０を参照する。この図は、例示的な第２の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
一方の面だけから製造を実施する製造システムでは、ウェーハを裏返して、再び前面で製造を続けることができるようにする。この図に示されているように、製造システムが上から製造を実施すると仮定して、基板２０１のウェーハは、前面を上に向けるために裏返されている。ステップ１３００でウェーハを裏返さなかった場合には、裏返さずにステップ２０００を前面で続けることができる。
超電導層４０２を保護していた酸化物層５０２を、例えば層５０２の材料が酸化シリコンであった場合には緩衝酸化物エッチングを使用して、エッチングする。図示のとおり、層５０２を除去すると層４０２が露出する。
図２１を参照する。この図は、例示的な第２の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の前面で続行される。
ステップ２１００で、層４０２の１つまたは複数の部分を除去する。このステップの除去プロセスは、ある部分をマスキングおよびエッチングして、１つまたは複数のエッチングされたエリア２１０２と、層４０２から形成されたパッド２０６とを残す。構成２００（または３００）から想起されるとおり、パッド２０６は、キュービットの要素、例えばジョセフソン接合を結合することができるキュービットの要素、またはジョセフソン接合を駆動するキャパシタの部分となるキュービットの要素として使用される。ステップ２１００のマスキングおよびエッチング・プロセスは、既存のリソグラフィ・システムを使用して実施することができる。見て分かるとおり、この時点で、部分バイア１７０２の頂部１７０２Ｃまたは部分バイア１７０２の全体とパッド２０６とを使用して、介在する厚さ「ｄ」の誘電体２０５を有する容量結合２０４が形成されている。
図２２を参照する。この図は、例示的な第２の製造プロセスの別の例示的なステップのブロック図を示す。製造は基板２０１の後面で続行される。
ウェーハを裏返して酸化物エッチングを実行することができる。場合によっては、ウェーハを裏返して後面を上に向けることなしに後面から酸化物にエッチングすることができる。
ステップ２２００で、層１５０２の１つまたは複数の部分を除去する。このステップの除去プロセスは、記載された例では酸化物である層１５０２および記載された例ではやはり酸化物である充填材１８０３をエッチングする。この緩衝酸化物エッチングの結果、エッチングされた１つまたは複数のエリア２２０２が露出する。露出したエリアは、基板２０１のエリアおよびパッド３１０を含む。それぞれのトレンチ１６０２の中の層１７０２の壁１７０２Ａおよび１７０２Ｂならびにエリア１７０２Ｄをエッチングして、延長部分３０４および３０６を形成する。
このエッチングはさらに、深いトレンチ１６０２の中の壁１７０２Ａと壁１７０２Ｂの間に空間を形成し、それによって構成３００の方式ではこの空間が空気充填材によって占められる。本発明の一実施形態では、充填材１８０３が除去されず、その結果、構成２００と構成３００の混成物が形成されるように、このエッチングを止めることができる。
見て分かるとおり、この時点で、部分バイア１７０２の頂部１７０２Ｃまたは部分バイア１７０２の全体とパッド２０６とを使用して、介在する厚さ「ｄ」の誘電体２０５を有する容量結合２０４が形成されている。
本明細書では、本発明のさまざまな実施形態が関連図を参照して説明される。本発明の範囲を逸脱することなく本発明の代替実施形態を考案することができる。以下の説明および図面には、要素間のさまざまな接続および位置関係（例えば上、下、隣りなど）が記載されているが、たとえ向きが変わっても記載された機能が維持されるときには、本明細書に記載された位置関係の多くは向きとは無関係であることを当業者は理解するであろう。これらの接続もしくは位置関係またはその両方は、特に指定されていない限り、直接的なものであることまたは間接的なものであることができ、本発明は、この点に関して限定を意図したものではない。したがって、実在物の結合は、直接結合または間接結合のいずれかであることができ、実在物間の位置関係は、直接的位置関係または間接的位置関係であることができる。間接的位置関係の例として、本明細書の説明に、層「Ａ」を層「Ｂ」の上に形成すると記載されているとき、それは、層「Ａ」および層「Ｂ」の関連特性および機能が中間層（例えば層「Ｃ」）によって実質的に変更されない限りにおいて、層「Ａ」と層「Ｂ」の間に１つまたは複数の中間層が存在する状況を含む。
特許請求の範囲および本明細書の解釈のために、以下の定義および略語が使用される。本明細書で使用されるとき、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」もしくは「含有する（ｃｏｎｔａｉｎｉｎｇ）」、またはこれらの他の変異語は、非排他的包含（ｎｏｎ－ｅｘｌｕｓｉｖｅ ｉｎｃｌｕｓｉｏｎ）をカバーすることが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品または装置は、必ずしもそれらの要素だけに限定されるわけではなく、明示的にはリストに入れられていない他の要素、あるいはこのような組成物、混合物、プロセス、方法、物品または装置に固有の他の要素を含み得る。
さらに、本明細書では、用語「例示的な」が、「例、事例または実例として役立つ」ことを意味するものとして使用されている。本明細書に記載された本発明の実施形態は必ずしも、本発明の他の実施形態よりも好ましいまたは有利であるとは解釈されない。用語「少なくとも１つの」および「１つまたは複数の」は、１以上の任意の整数、すなわち１、２、３、４などを含むと理解される。用語「複数の」は、２以上の任意の整数、すなわち２、３、４、５などを含むと理解される。用語「接続」は、間接「接続」および直接「接続」を含み得る。
本明細書において「一実施形態」、「実施形態」、「例示的な実施形態」などが使用されているとき、それは、記載されたその実施形態は特定の特徴、構造もしくは特性を含むことができるが、全ての実施形態がその特定の特徴、構造もしくは特性を含むこともありまたは含まないこともあることを示す。さらに、このような句が、本発明の同じ実施形態を指しているとは限らない。さらに、本発明の実施形態に関して特定の特徴、構造または特性が記載されているとき、明示的に記載されているか否かを問わない本発明の他の実施形態に関してそのような特徴、構造または特性に影響を及ぼすことは、当業者の知識の範囲内にある。
用語「約」、「実質的に」、「およそ」およびこれらの変異語は、特定の数量の大きさに関連した、本出願の提出時に利用可能な機器に基づく誤差の程度を含むことが意図されている。例えば、「約」は、所与の値の±８％、５％または２％の範囲を含むことがある。
本発明のさまざまな実施形態の以上の説明は、例示のために示したものであり、以上の説明が網羅的であること、または、以上の説明が、本発明だけに限定されることは意図されていない。当業者には、本発明の範囲を逸脱しない多くの変更および変形が明らかである。本明細書で使用した用語は、本発明の原理、実用的用途、もしくは市販されている技術にはない技術的改良点を最もよく説明するように、または本明細書に記載された本発明の実施形態を当業者が理解できるように選択した。
２０１ 基板
２０２ 超電導Ｃカプラ
２０３，３０３ 充填材
２０４ 容量結合
２０５ 誘電体
２０６ 容量パッド
２０８ 部分バイア
２０８Ａ 頂部
２０８Ｂ 側面部分
２１０ Ｉ／Ｏパッド
３０４，３０６ 延長部分
３１０ 超伝導パッド

Claims (10)

  1. 容量結合デバイス（超電導Ｃカプラ）であって、
    基板の後面から、前記基板の前面の製造平面に対して実質的に直角に基板内に延び、前記基板の厚さよりも浅い前記基板内の１つの深さまで達するトレンチと、
    前記トレンチの中にバイア層として堆積させた超電導材料と
    を備え、前記トレンチの中の前記バイア層の表面間の空間が前記後面からアクセス可能なままであり、前記容量結合デバイス（超電導Ｃカプラ）がさらに、
    前記前面の超電導パッドであり、前記前面に製造された量子論理回路要素と結合する前記超電導パッドと、
    前記後面の前記バイア層の延長部分であり、前記後面に製造された量子読出し回路要素に結合する前記延長部分と
    を備える容量結合デバイス（超電導Ｃカプラ）。
  2. 前記バイア層の前記表面間の前記空間に前記後面から充填された誘電体材料
    をさらに備える、請求項１に記載の超電導Ｃカプラ。
  3. 前記誘電体材料が酸化シリコン（ＳｉＯ２）である、請求項２に記載の超電導Ｃカプラ。
  4. 前記バイア層の前記表面間の前記空間が空気によって占められる、請求項１に記載の超電導Ｃカプラ。
  5. 前記超電導パッドは、前記基板の前記前面に配置される第２の超電導材料の層である、請求項１に記載の超電導Ｃカプラ。
  6. 前記バイア層の前記延長部分が前記量子読出し回路要素に電気的に結合された、請求項１に記載の超電導Ｃカプラ。
  7. 前記バイア層の前記延長部分が前記量子読出し回路要素に直接に電気的に結合された、請求項１に記載の超電導Ｃカプラ。
  8. 前記バイア層の前記延長部分が前記後面の第２の超電導パッドに電気的に結合されており、前記第２の超電導パッドが前記量子読出し回路要素に結合する、請求項１に記載の超電導Ｃカプラ。
  9. 前記量子読出し回路要素が回路の接地面を含み、前記Ｃカプラがさらに、前記回路に結合する他のＣカプラの接地遮蔽として機能する、請求項１に記載の超電導Ｃカプラ。
  10. 方法であって、
    基板の後面から、前記基板の前面の製造平面に対して実質的に直角に基板内に延び、前記基板の厚さよりも浅い前記基板内の１つの深さまで達するトレンチを、容量結合デバイス（超電導Ｃカプラ）内に形成すること、および
    前記トレンチの中に超電導材料をバイア層として堆積させること
    を含み、前記トレンチの中の前記バイア層の表面間の空間が前記後面からアクセス可能なままであり、前記方法がさらに、
    前記前面に製造された量子論理回路要素と結合する超電導パッドを、前記前面に形成すること、および
    前記後面に製造された量子読出し回路要素に結合する前記バイア層の延長部分を、前記後面に形成すること
    を含む方法。
JP2020526133A 2017-11-27 2018-10-19 超電導部分ｔｓｖを用いたトランスモン・キュービット用の後面結合 Active JP7212439B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/822,338 2017-11-27
US15/822,338 US10446736B2 (en) 2017-11-27 2017-11-27 Backside coupling with superconducting partial TSV for transmon qubits
PCT/EP2018/078707 WO2019101448A1 (en) 2017-11-27 2018-10-19 Backside coupling with superconducting partial tsv for transmon qubits

Publications (3)

Publication Number Publication Date
JP2021504936A JP2021504936A (ja) 2021-02-15
JP2021504936A5 JP2021504936A5 (ja) 2021-03-25
JP7212439B2 true JP7212439B2 (ja) 2023-01-25

Family

ID=64049089

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020526133A Active JP7212439B2 (ja) 2017-11-27 2018-10-19 超電導部分ｔｓｖを用いたトランスモン・キュービット用の後面結合

Country Status (6)

Country Link
US (3) US10446736B2 (ja)
EP (1) EP3707647B1 (ja)
JP (1) JP7212439B2 (ja)
CN (1) CN111295678B (ja)
ES (1) ES2896013T3 (ja)
WO (1) WO2019101448A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068184B1 (en) * 2017-10-27 2018-09-04 International Business Machines Corporation Vertical superconducting capacitors for transmon qubits
US10446736B2 (en) * 2017-11-27 2019-10-15 International Business Machines Corporation Backside coupling with superconducting partial TSV for transmon qubits
US10811588B2 (en) * 2018-08-06 2020-10-20 International Business Machines Corporation Vertical dispersive readout of qubits of a lattice surface code architecture
US11088310B2 (en) * 2019-04-29 2021-08-10 International Business Machines Corporation Through-silicon-via fabrication in planar quantum devices
US11699091B2 (en) 2020-03-02 2023-07-11 Massachusetts Institute Of Technology Qubit circuits with deep, in-substrate components
US11289638B2 (en) * 2020-06-22 2022-03-29 International Business Machines Corporation Superconducting qubit lifetime and coherence improvement via backside etching
EP4227862A4 (en) * 2020-12-31 2024-04-24 Origin Quantum Computing Technology (Hefei) Co., Ltd SUPERCONDUCTING QUANTUM CHIP STRUCTURE AND FABRICATION METHOD FOR SUPERCONDUCTING QUANTUM CHIP
EP4053865B1 (en) * 2021-03-02 2024-04-24 Imec VZW Trench capacitor device for a superconducting electronic circuit, superconducting qubit device and method for forming a trench capacitor device for a qubit device
CN115697029B (zh) * 2022-12-30 2023-06-20 量子科技长三角产业创新中心 一种超导量子芯片及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027194A (ja) 2012-07-30 2014-02-06 National Institute Of Advanced Industrial & Technology イオン粒子検出器並びにイオン粒子検出方法
JP2015511067A (ja) 2012-03-08 2015-04-13 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路の製作のためのシステムおよび方法
US20160148112A1 (en) 2014-11-25 2016-05-26 Samsung Electronics Co., Ltd. Multi-qubit coupling structure
JP2017110293A (ja) 2015-12-15 2017-06-22 東京エレクトロン株式会社 カーボン膜の成膜方法および成膜装置
JP2017529695A (ja) 2014-08-13 2017-10-05 ディー−ウェイブ システムズ，インコーポレイテッド 低磁気雑音の超伝導配線層を形成する方法
WO2017217961A1 (en) 2016-06-13 2017-12-21 Intel Corporation Josephson junctions made from refractory and noble metals
WO2018125026A1 (en) 2016-12-27 2018-07-05 Intel Corporation Superconducting qubit device packages
JP2019504511A (ja) 2015-12-15 2019-02-14 グーグル エルエルシー 超伝導バンプボンド

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4117357A (en) 1977-04-15 1978-09-26 Electric Power Research Institute, Inc. Flexible coupling for rotor elements of a superconducting generator
JPS6054485A (ja) * 1983-09-05 1985-03-28 Agency Of Ind Science & Technol ジョゼフソン接合の製造方法
US5232905A (en) 1987-01-30 1993-08-03 Hitachi, Ltd. High Tc superconducting device with weak link between two superconducting electrodes
US5099215A (en) 1990-08-29 1992-03-24 General Electric Company Coupling device for a superconducting magnet
JPH05129671A (ja) 1991-10-31 1993-05-25 Sharp Corp 超電導磁気抵抗効果素子およびその製造方法
US5291168A (en) 1992-05-11 1994-03-01 General Electric Company Connector cooling and protection for power coupling assembly for superconducting magnets
US5569387A (en) 1994-11-14 1996-10-29 Bowne; William C. Wastewater collection and discharge system
WO1996036485A1 (en) 1995-05-19 1996-11-21 American Superconductor Corporation A multifilamentary superconducting composite and method of manufacture
US6347237B1 (en) 1999-03-16 2002-02-12 Superconductor Technologies, Inc. High temperature superconductor tunable filter
US6351045B1 (en) 1999-09-30 2002-02-26 Reliance Electric Technologies, Llc Croyogenic rotary transfer coupling for superconducting electromechanical machine
US6657333B2 (en) 2001-09-17 2003-12-02 Reliance Electric Technologies, Llc Vacuum coupling of rotating superconducting rotor
US7268576B2 (en) * 2004-11-08 2007-09-11 D-Wave Systems Inc. Superconducting qubit with a plurality of capacitive couplings
KR100776419B1 (ko) 2006-05-04 2007-11-16 조선대학교산학협력단 켄치특성 개선용 자속구속형 초전도 전류제한기
US7477055B1 (en) 2007-08-21 2009-01-13 General Electric Company Apparatus and method for coupling coils in a superconducting magnet
US8607179B2 (en) 2011-11-25 2013-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. RC extraction methodology for floating silicon substrate with TSV
US20160104073A1 (en) * 2012-12-05 2016-04-14 The United States Of America As Represented By The Secretary Of Commerce Radiation Suppression of Superconducting Quantum Bits Using a Conductive Plane
TWI493666B (zh) 2013-01-25 2015-07-21 義守大學 晶片間信號傳輸系統及晶片間電容耦合傳輸電路
EP2965054B1 (en) 2013-03-05 2022-07-20 Teknologian tutkimuskeskus VTT Oy Superconducting thermal detector of terahertz radiation
US9524470B1 (en) 2015-06-12 2016-12-20 International Business Machines Corporation Modular array of vertically integrated superconducting qubit devices for scalable quantum computing
US10658424B2 (en) 2015-07-23 2020-05-19 Massachusetts Institute Of Technology Superconducting integrated circuit
US9922289B2 (en) 2015-09-30 2018-03-20 International Business Machines Corporation Quantum nondemolition microwave photon counter based on the cross-Kerr nonlinearity of a Josephson junction embedded in a superconducting circuit
CN105470225B (zh) 2015-12-09 2018-04-17 西安交通大学 基于穿硅电容的三维容性耦合互连结构的制作方法
US10446736B2 (en) * 2017-11-27 2019-10-15 International Business Machines Corporation Backside coupling with superconducting partial TSV for transmon qubits

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015511067A (ja) 2012-03-08 2015-04-13 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路の製作のためのシステムおよび方法
JP2014027194A (ja) 2012-07-30 2014-02-06 National Institute Of Advanced Industrial & Technology イオン粒子検出器並びにイオン粒子検出方法
JP2017529695A (ja) 2014-08-13 2017-10-05 ディー−ウェイブ システムズ，インコーポレイテッド 低磁気雑音の超伝導配線層を形成する方法
US20160148112A1 (en) 2014-11-25 2016-05-26 Samsung Electronics Co., Ltd. Multi-qubit coupling structure
JP2017110293A (ja) 2015-12-15 2017-06-22 東京エレクトロン株式会社 カーボン膜の成膜方法および成膜装置
JP2019504511A (ja) 2015-12-15 2019-02-14 グーグル エルエルシー 超伝導バンプボンド
WO2017217961A1 (en) 2016-06-13 2017-12-21 Intel Corporation Josephson junctions made from refractory and noble metals
WO2018125026A1 (en) 2016-12-27 2018-07-05 Intel Corporation Superconducting qubit device packages

Also Published As

Publication number Publication date
EP3707647A1 (en) 2020-09-16
JP2021504936A (ja) 2021-02-15
US10804454B2 (en) 2020-10-13
WO2019101448A1 (en) 2019-05-31
US10446736B2 (en) 2019-10-15
CN111295678B (zh) 2023-07-28
CN111295678A (zh) 2020-06-16
ES2896013T3 (es) 2022-02-23
US20190165237A1 (en) 2019-05-30
US20200052181A1 (en) 2020-02-13
EP3707647B1 (en) 2021-09-29
US20190181325A1 (en) 2019-06-13
US10529908B2 (en) 2020-01-07

Similar Documents

Publication Publication Date Title
JP7212439B2 (ja) 超電導部分ｔｓｖを用いたトランスモン・キュービット用の後面結合
KR102217205B1 (ko) 적층된 양자 컴퓨팅 디바이스 내의 집적 회로 소자
JP7064180B2 (ja) トランスモン・キュービット用の垂直超伝導コンデンサ
JP7430198B2 (ja) プレーナ型量子デバイスにおけるシリコン貫通ビアの製作
JP7496836B2 (ja) トレンチ付きキャパシタ構造体を含むトランズモン・キュービット
CN112585626A (zh) 用于量子计算芯片的引线接合串扰减少
US20230180630A1 (en) Vertical transmon structure and its fabrication process
CN116458007A (zh) 嵌入式微带传输线

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201224

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210323

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20220502

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220607

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20220722

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20220725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221227

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20221227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230111

R150 Certificate of patent or registration of utility model

Ref document number: 7212439

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150