JP7200617B2 - 表示ドライバー、電気光学装置、電子機器及び移動体 - Google Patents

Description

本発明は、表示ドライバー、電気光学装置、電子機器及び移動体等に関する。

現在、モニターやＴＶ、ノートパソコン等の電子機器において、カラー液晶パネル等の電気光学パネルが多く用いられている。カラー液晶パネルでは、各ピクセルが例えばＲ、Ｇ、Ｂのサブピクセルにより構成されており、Ｒ、Ｇ、Ｂのサブピクセルの色の組み合わせによって、１つのピクセル全体で１つの色が表現される。Ｒ、Ｇ、Ｂのサブピクセルの色は、各々のサブピクセルに設けられたカラーフィルターを通過する光の輝度によって決定される。そして、各カラーフィルターを通過する光の輝度は、液晶パネルのデータ線に供給される電圧によって決まる。この電圧を階調電圧と呼ぶ。電子機器には、階調電圧を制御して液晶パネルを駆動する表示ドライバーが設けられる。

表示ドライバーの処理回路は、外部から入力された表示データに対して種々の補正処理を行う。表示データは、画像データと言い換えてもよい。表示ドライバーの駆動回路は、補正処理後の表示データのＤ／Ａ変換結果に基づいて電気光学パネルを駆動する。例えば特許文献１には、ガンマ補正を含む複数の補正処理をシリアルに行う画像処理手法が開示されている。

特開２００８－１４８０５５号公報

表示データに対する補正処理を順次実行する場合、各補正処理の実行に伴い、オーバーフロー処理又はアンダーフロー処理を行う必要がある。各処理をロジック回路によって行う場合、オーバーフロー処理等の回数が増えることによって回路規模が増大してしまう。また、処理結果をラッチするラッチ回路の数も増えることによって、回路規模がさらに増大し、補正処理に要する時間も長くなる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、電気光学パネルを駆動する表示ドライバーであって、表示データの補正用の第１補正データと、前記表示データの補正用の第２補正データとの第１加算処理を行うことによって、補正加算データを出力する補正処理回路と、前記表示データを、極性信号に応じた極性の電圧データに変換する変換回路と、前記電圧データに前記補正加算データを加算する第２加算処理を行う加算回路と、を含む表示ドライバーに関係する。

本発明の他の態様は、電気光学パネルを駆動する表示ドライバーであって、表示データの補正用の第１補正データと、前記表示データの補正用の第２補正データとの第１加算処理を行い、前記第１補正データと前記第２補正データの前記第１加算処理の結果に、前記第１補正データのビット数と前記第２補正データのビット数のいずれよりも多いビット数の第３補正データを加算する第３加算処理を行うことによって、補正加算データを出力する補正処理回路と、前記表示データに対応する電圧データと前記補正加算データとを加算する第２加算処理を行う加算回路と、を含む表示ドライバーに関係する。

本発明のさらに他の態様は、上記の表示ドライバーと、前記電気光学パネルと、を含む電気光学装置に関係する。

本発明のさらに他の態様は、上記の表示ドライバーを含む電子機器に関係する。

本発明のさらに他の態様は、上記の表示ドライバーを含む移動体に関係する。

表示ドライバーを含む電気光学装置の構成例。 駆動回路の構成例。 電気光学パネルの構成例。 比較例における制御回路の構成例。 表示ドライバーの構成例。 本実施形態における制御回路の構成例。 電子機器の構成例。 移動体の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示ドライバー及び電気光学パネル
図１は、本実施形態に係る表示ドライバー１００を含む電気光学装置４００の構成例である。電気光学パネル２００は、画素アレイと複数の走査線と複数のデータ線とを含む。画素アレイに含まれる１つの画素には１本の走査線と１本のデータ線が接続される。走査線が選択されると、その走査線に接続された画素に対して、データ線の電圧が書き込まれる。データ線の電圧はデータ電圧とも呼ぶ。電気光学パネル２００は、例えば液晶表示パネル、或いはＥＬ（Electro Luminescence）表示パネルである。

表示ドライバー１００は、制御回路１１０と、インターフェース回路１２０と、レジスター１３０と、駆動回路１４０と、電圧生成回路１５０と、不揮発性メモリー１６０を含む。表示ドライバー１００は例えば集積回路装置である。なお表示ドライバー１００の構成は図１に限定されず、不揮発性メモリー１６０を表示ドライバー１００の外部に設ける等の種々の変形実施が可能である。

駆動回路１４０は、電気光学パネル２００を駆動する。駆動回路１４０は、走査線を駆動するための走査線駆動回路１４２と、データ線を駆動するデータ線駆動回路１４１と、を含む。走査線駆動回路１４２は、走査線を駆動するための制御信号を電気光学パネル２００に出力する。ここでの制御信号はクロック信号、水平同期信号、垂直同期信号等を含む。またデータ線駆動回路１４１は、表示データを階調電圧にＤ／Ａ変換するＤ／Ａ変換回路と、階調電圧を増幅又はバッファリングすることでデータ電圧を出力するアンプ回路とを含む。アンプ回路がデータ電圧をデータ線に出力することで、データ線を駆動する。なお、本実施形態では、後述のように、アンプ回路は、画像信号線ＶＬ１～ＶＬ８及びトランジスターＴＲ１～ＴＲ８を介してデータ線に出力する。

インターフェース回路１２０は、表示ドライバー１００の外部に設けられた処理装置３１０と表示ドライバー１００との間の通信を行う。インターフェース回路１２０の通信方式としては、例えばＳＰＩ（Serial Peripheral Interface）方式やＩ２Ｃ（Inter Integrated Circuit）方式、ＬＶＤＳ（Low Voltage Differential Signaling）方式、ＲＧＢシリアルインターフェース方式等を採用できる。処理装置３１０は、例えばプロセッサー又はＡＳＩＣ（Application Specific Integrated Circuit）であり、表示ドライバー１００を制御するコントローラーである。プロセッサーは例えばＣＰＵ（Central Processing Unit）又はＭＰＵ（Micro Processor Unit）、ＤＳＰ（Digital Signal processor）等である。

インターフェース回路１２０は、処理装置３１０から表示データ及びタイミング信号を受信し、その表示データ及びタイミング信号を制御回路１１０へ出力する。タイミング信号は例えば垂直同期信号と水平同期信号と画素クロック信号である。

制御回路１１０は、表示データの補正処理を行い、補正処理結果をデータ線駆動回路１４１へ出力する。制御回路１１０の詳細な構成、及び補正処理の詳細については後述する。また制御回路１１０は走査線駆動回路１４２に制御信号を出力する。制御回路１１０は、これらの制御を実行するタイミングを、タイミング信号に基づいて制御する。

制御回路１１０は、ゲートアレイ回路又はスタンダードセルアレイ回路である。ゲートアレイ回路とは、ロジックセルが自動的に配置され、且つ信号線が自動的に配線されたアレイ回路である。また、スタンダードセルアレイ回路において、ロジックセルは標準化されたセルになっている。スタンダードセルアレイ回路とは、ロジックセルアレイに対して信号線が自動的に配線されたアレイ回路である。

レジスター１３０は、表示ドライバー１００の動作を設定する設定データを記憶する。具体的には、設定データは、上述したアンプ回路の電源電圧、及び階調電圧、コモン電圧を設定するデータを含む。また設定データは、電気光学パネル２００の有効画素数を示すデータを含む。有効画素数は例えば走査線数及びデータ線数で表される。例えば、レジスター１３０は複数のラッチ回路又は複数のフリップフロップ回路を含み、その複数のラッチ回路又は複数のフリップフロップ回路が設定データを記憶する。なお、レジスター１３０と制御回路１１０が一体のゲートアレイ回路又はスタンダードセル回路により構成されてもよい。

電圧生成回路１５０は、表示ドライバー１００の外部から供給される電源に基づいて、表示ドライバー１００が用いる種々の電圧を生成する。具体的には、データ線駆動回路１４１に含まれるアンプ回路の電源電圧、及びデータ線駆動回路１４１に含まれるＤ／Ａ変換回路に供給するための階調電圧、電気光学パネル２００のコモン電極に供給するためのコモン電圧等である。

不揮発性メモリー１６０は、不揮発性の記憶装置であり、電源が非供給でもデータを保持して記憶できる装置である。不揮発性メモリー１６０は、表示ドライバー１００の動作を設定する設定データを記憶する。なお、設定データはレジスター１３０と不揮発性メモリー１６０の両方に記憶されるものに限定されず、いずれか一方に記憶されてもよい。或いは、不揮発性メモリー１６０に記憶された設定データを、レジスター１３０にロードすることによって、表示ドライバー１００は当該設定データに従った動作を行ってもよい。不揮発性メモリー１６０としては、例えばＦＡＭＯＳ（Floating gate Avalanche injection MOS）などを用いることができる。ＦＡＭＯＳは、アバランシェ注入により電荷を浮遊ゲートに蓄積する方式のメモリーである。或いは不揮発性メモリー１６０は、データの電気的な消去が可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）であってもよい。或いは不揮発性メモリー１６０は、ヒューズセルを用いたメモリーであってもよい。

図２に、本実施形態の駆動回路１４０のデータ線駆動回路１４１の構成例を示す。なおデータ線駆動回路１４１の構成は図２に限定されず、種々の変形実施が可能である。表示ドライバー１００は複数の出力端子ＴＱ１～ＴＱｎを含み、データ線駆動回路１４１は、複数の出力端子ＴＱ１～ＴＱｎに複数のデータ信号ＤＳ１～ＤＳｎを出力する。ここで、ｎは２以上の整数である。

出力端子ＴＱｉは、集積回路装置である表示ドライバー１００のパッド或いはパッケージの端子である。ここでｉは１以上ｎ－１以下の整数である。隣り合う出力端子ＴＱｉ、ＴＱｉ＋１は、電気光学パネル２００の画像信号線ＶＬ１～ＶＬ８のうち隣り合う画像信号線に接続される出力端子のことである。シリコン基板上又はパッケージ上において、この出力端子ＴＱｉ、ＴＱｉ＋１の間には他の出力端子が設けられない。なお、出力端子ＴＱｉ、ＴＱｉ＋１の間に出力端子以外の端子が設けられてもよい。

駆動回路１４０のデータ線駆動回路１４１は、複数の駆動ユニットＵＮ１～ＵＮｎを有し、複数の駆動ユニットＵＮ１～ＵＮｎは、アンプ回路ＡＭ１～ＡＭｎと、アンプ回路による駆動をアシストする駆動アシスト回路ＡＳ１～ＡＳｎを有する。駆動ユニットＵＮｉは、出力端子ＴＱｉに接続される。予備駆動期間において、駆動アシスト回路ＡＳｉは、予備駆動を行い、短時間でデータ信号ＤＳｉを表示データに対応する目標電圧に近づける。予備駆動期間の後のアンプ駆動期間において、アンプ回路ＡＭｉのフィードバック制御により、より高い精度で、データ電圧が目標電圧となるように修正する。駆動アシスト回路ＡＳｉは、例えば高電位電源側の第１駆動トランジスター群と、低電位電源側の第２駆動トランジスター群とを有する。各駆動トランジスター群は、駆動能力の異なる複数の駆動トランジスターを含む。駆動アシスト回路ＡＳｉは、複数の駆動トランジスターのうち、目標電圧に応じた駆動能力の駆動トランジスターをオンすることによって、予備駆動を行う。駆動能力は例えば同一のゲート－ソース間電圧に対するドレイン電流であり、例えばトランジスターのチャネル幅（Ｗ／ＬのＷ）、或いはユニットトランジスターの個数で設定される。

図３は、表示ドライバー１００が駆動する電気光学パネル２００の構成例である。なお以下では、アクティブマトリクス型の相展開方式の液晶表示パネルを例に説明するが、本実施形態の表示ドライバー１００の適用対象はこれに限定されない。また、電気光学パネル２００は液晶表示パネルに限らず、例えば自発光素子を用いた表示パネルであってもよい。自発光素子を用いた表示パネルとは、例えば有機ＥＬ表示パネルである。

電気光学パネル２００は、複数のデータ信号ＤＳ１～ＤＳ８である複数のビデオ信号をサンプルホールドするサンプルホールド回路を有する。なお、サンプルホールド回路は、他のスイッチ回路に置き換えてもよい。表示ドライバー１００の複数の出力端子ＴＱ１～ＴＱ８は、サンプルホールド回路の一端に接続可能な端子である。なお図３においてはｎ＝８の場合を例に説明するがｎは８に限定されない。

具体的には、サンプルホールド回路は、ソース線ＤＬ１、ＤＬ２、ＤＬ３、・・・に接続されるトランジスターＴＲ１、ＴＲ２、ＴＲ３、・・・である。ここでのソース線ＤＬ１等は、具体的には電気光学パネル２００のデータ線である。そして、このトランジスターＴＲ１、ＴＲ２、ＴＲ３、・・・がオンになるとビデオ信号がソース線ＤＬ１、ＤＬ２、ＤＬ３、・・・にサンプリングされ、オフになるとビデオ信号がソース線ＤＬ１、ＤＬ２、ＤＬ３、・・・にホールドされる。ここでビデオ信号は、相展開駆動において表示ドライバーが電気光学パネルを駆動する駆動信号のことである。

また、電気光学パネル２００は、表示ドライバー１００の複数の出力端子ＴＱ１～ＴＱ８に接続される複数の入力端子ＴＩ１～ＴＩ８を有する。複数のトランジスターＴＲ１、ＴＲ２、ＴＲ３、・・・の各トランジスターは、そのドレインが画素に接続され、そのソースが複数の入力端子ＴＩ１～ＴＩ８のいずれかの入力端子に接続される。

具体的には、入力端子ＴＩ１～ＴＩ８には、第１の方向Ｄ１に沿って配置される画像信号線ＶＬ１～ＶＬ８が接続される。トランジスターＴＲ１～ＴＲ８のソースＳＳ１～ＳＳ８には画像信号線ＶＬ１～ＶＬ８が接続され、以降同様に８個ずつのトランジスターのソースに画像信号線ＶＬ１～ＶＬ８が接続される。トランジスターＴＲ１、ＴＲ２、ＴＲ３、・・・のドレインＤＮ１、ＤＮ２、ＤＮ３、・・・にはソース線ＤＬ１、ＤＬ２、ＤＬ３、・・・が接続され、各ソース線には複数の画素が接続される。

２．制御回路における処理の詳細
次に制御回路１１０における補正処理の詳細を説明する。まず制御回路１１０の詳細な構成例を説明し、その後、補正処理の具体例について説明する。

２．１ 制御回路の構成例
表示ドライバーにおいて、表示データに種々の補正処理が行われることは広く知られている。例えば特許文献１には、ゲイン補正、ブライト補正、ガンマ補正、ゴーストキャンセル等の補正処理を順次行う手法が開示されている。また、補正処理の途中の段階において、極性反転処理を行う手法も開示されている。表示ドライバーにおける極性反転は広く知られた手法であるため、詳細な説明は省略する。

図４は、本実施形態の手法に対する比較例を説明する図である。図４は、３つの異なる補正処理を順次実行する場合の、制御回路１１０の構成を示す図である。ここでは補正処理として全体ゴースト補正、隣接ゴースト補正、系列ムラ補正の３つを例示するが、補正処理はこれに限定されない。また、ここでは表示データが１２ビットである例を示すが、他のビット数であってもよい。また各補正処理の詳細については後述する。

図４の比較例では、制御回路１１０は、全体補正加算器８１、オーバーフロー処理回路８２、ラッチ回路８３、隣接間補正加算器８４、オーバーフロー処理回路８５、ラッチ回路８６、系列ムラ補正加算器８７、オーバーフロー処理回路８８、ラッチ回路８９、表示データ極性処理回路９０、ラッチ回路９１を含む。

全体補正加算器８１は、表示データと、全体ゴースト補正用の補正データである全体補正データとを入力として受け付け、当該表示データと全体補正データの加算処理を行う。ここで、表示データのビット数に比べて、補正データのビット数は少ないことが想定される。例えば、７．５Ｖをコモン電圧とし、極性が正の場合に７．５Ｖ～１２．５Ｖの電圧範囲を用い、極性が負の場合に２．５Ｖ～７．５Ｖの電圧範囲を用いる制御を考える。この場合、表示データとは、５Ｖの範囲の電圧をビット数に応じて分割するデータである。これに対して、後述するゴーストや系列ムラ等に起因する電圧変動は５Ｖに比べて小さい。そのため、当該電圧変動を補正するための補正データは、表示データのビット数に比べて少ないビット数で表現することが可能である。

しかし比較例の全体補正加算器８１は、一方の入力が１２ビットの表示データである。そのため全体補正加算器８１は、他方の入力である全体補正データが４ビットであったとしても、キャリーまで考慮して１３ビットの出力が可能な加算器である必要がある。

オーバーフロー処理回路８２は、全体補正加算器８１の出力に基づいてオーバーフロー処理を行う。具体的には、キャリーに基づいてオーバーフローが生じたと判定された場合、出力を最大値でクリップする処理を行う。またオーバーフロー処理回路８２は、アンダーフローが生じたと判定された場合、出力を最小値でクリップするアンダーフロー処理を行ってもよい。なお、以下で説明するオーバーフロー処理は、アンダーフロー処理を含むものとする。オーバーフロー処理回路８２の出力は、表示データと同じ１２ビットとなる。オーバーフロー処理回路８２の出力は、ラッチ回路８３でラッチされる。

隣接間補正加算器８４は、ラッチ回路８３の出力データと、隣接ゴースト補正用の補正データである隣接間補正データとを入力として受け付け、当該２つのデータの加算処理を行う。上記の例と同様に、隣接間補正データは表示データに比べてビット数が少なく、例えば６ビットである。しかし隣接間補正加算器８４は、一方の入力が１２ビットであるため、１３ビットの出力が可能な加算器が用いられる。

オーバーフロー処理回路８５は、隣接間補正加算器８４の出力である１３ビットのデータに対するオーバーフロー処理を行い、１２ビットのデータを出力する。オーバーフロー処理回路８５の出力は、ラッチ回路８６においてラッチされる。

系列ムラ補正についても同様であり、１３ビットの出力が可能な加算器である系列ムラ補正加算器８７による加算処理、オーバーフロー処理回路８８によるオーバーフロー処理の結果が、ラッチ回路８９においてラッチされる。

表示データ極性処理回路９０は、ラッチ回路８９の出力に対して、極性信号に応じた極性の電圧データに変換する処理を行う。極性信号とは、極性反転における正極性と負極性を決定する信号であり、例えば１ビットのデータである。正極性、負極性とは、コモン電圧に対する正負を表し、例えばコモン電圧よりも高電位側が正極性であり、低電位側が負極性である。例えば、表示データ極性処理回路９０は、１３ビットのデータを出力する回路であり、最上位ビットを極性信号に応じた値に設定する。また表示データ極性処理回路９０は、極性が正の場合は、ラッチ回路８９の出力をそのまま出力の下位１２ビットの値とする。極性が負の場合は、ラッチ回路８９の出力の１の補数又は２の補数に応じた値を、出力の下位１２ビットの値とする。

なお、図４における全体補正データ、隣接間補正データ、系列ムラ補正データの各データは、極性に応じたデータであってもよい。例えば、不揮発性メモリー１６０は、第１記憶領域に正極性用の補正データを記憶し、第１記憶領域とは異なる第２記憶領域に負極性用の補正データを記憶する。制御回路１１０は、極性信号に基づいて、第１記憶領域と第２記憶領域のいずれかの領域から補正データを読み出す。具体的には、全体補正データは、４ビットの正極性用全体補正データと、４ビットの負極性用全体補正データを含み、極性信号に基づいていずれか一方の全体補正データが全体補正加算器８１の入力として選択される。隣接間補正データ及び系列ムラ補正データについても同様であり、正極性用の補正データと負極性用の補正データのうち、極性信号に応じた一方の補正データが加算器の入力として選択される。このようにすれば、極性に応じた補正処理が可能になる。なお、図４の例では、３つの補正データの加算後に、表示データ極性処理回路９０による処理が行われる。即ち、ここでの正極性用の補正データと負極性用の補正データは、いずれも極性処理前の表示データに対する補正処理に用いられるデータである。

ラッチ回路９１は、表示データ極性処理回路９０の出力をラッチし、ラッチしたデータを駆動回路１４０のデータ線駆動回路１４１に出力する。

図４に示したように、複数の補正データに基づく補正処理を順次実行する場合、各補正データの加算処理を行うための加算器は、表示データのビット数を基準としたビット数を出力可能である必要があり、回路規模が増大してしまう。例えば表示データが１２ビットであれば、加算器の出力は１３ビットとなる。また、各加算処理においてオーバーフロー又はアンダーフローが発生する可能性がある。データのビット数の増大を抑えるためには、その都度、オーバーフロー処理を行う必要がある。結果として図４のように、補正処理の回数に応じた数のオーバーフロー処理回路を設ける必要があり、やはり回路規模が増大する。また、処理の段数が増えることで、適宜ラッチ回路によるラッチを行う必要がある。結果として、回路規模及び処理時間が増大してしまう。

図５は、本実施形態に係る表示ドライバー１００の構成例を示す図である。表示ドライバー１００は、電気光学パネル２００を駆動する表示ドライバーであって、補正処理回路１０と、変換回路２０と、加算回路３０を含む。補正処理回路１０は、表示データの補正用の第１補正データと、表示データの補正用の第２補正データとの第１加算処理を行うことによって、補正加算データを出力する。変換回路２０は、表示データを、極性信号に応じた極性の電圧データに変換する。極性信号については上述したとおりである。加算回路３０は、電圧データに補正加算データを加算する第２加算処理を行う。図５に示した各回路は、具体的には制御回路１１０に含まれる。

本実施形態の手法では、表示ドライバー１００は、第１加算処理を少なくとも含む補正データ同士の加算処理を行うことによって補正加算データを出力する処理と、表示データの極性処理を行うことによって電圧データを出力する処理とを実行する。そして表示ドライバー１００は、各処理の後に、補正加算データと電圧データの加算処理である第２加算処理を行う。このようにすれば、ビット数が相対的に大きい表示データと、ビット数が少ない補正データを分けて処理できるため、回路規模の増大を抑制可能である。また、補正データの加算処理と、表示データの極性処理を並列に実行することも可能になるため、処理回路の段数を削減できる。即ち、処理時間の短縮が可能である。

なお、本実施形態における補正データは、正極性用の補正データと、負極性用の補正データとを含む。ただし、本実施形態の手法においては、補正データの加算処理と、表示データの極性処理をそれぞれ行い、各処理結果を加算回路３０において加算する。本実施形態における補正データは、極性処理後の表示データを補正するデータであり、その点で、極性処理前の表示データを補正する図４の比較例と異なる。本実施形態の制御回路１１０は、補正処理回路１０と、変換回路２０のそれぞれにおいて極性に関する処理を行うため、加算回路３０における加算処理に基づいて、極性に応じた適切なデータを出力可能である。

図６は、本実施形態に係る表示ドライバー１００の制御回路１１０の詳細な構成例を示す図である。制御回路１１０は、補正処理回路１０と、変換回路２０と、加算回路３０と、演算回路４０と、ラッチ回路５０を含む。補正処理回路１０は、全体隣接間補正加算器１１と、ラッチ回路１２と、系列ムラ補正加算器１３と、ラッチ回路１４を含む。変換回路２０は、ラッチ回路２１と、表示データ極性処理回路２２と、ラッチ回路２３を含む。

補正処理回路１０の全体隣接間補正加算器１１は、４ビットの全体補正データと、６ビットの隣接間補正データを入力として受け付ける。そして全体隣接間補正加算器１１は、全体補正データと隣接間補正データの加算処理を行い、処理結果を７ビットのデータとして出力する。ラッチ回路１２は、全体隣接間補正加算器１１の出力である７ビットのデータをラッチする。広義には、補正処理回路１０は、第１補正データと第２補正データの第１加算処理の結果を保持するレジスターであって、第１補正データのビット数と第２補正データのビット数のいずれよりもビット数の多い加算結果レジスターを有する。図６の例においては、加算結果レジスターとしてラッチ回路１２を示したが、他の構成により加算結果レジスターが実現されてもよい。

このように、本実施形態の手法においては、第１補正データと第２補正データの加算処理結果に対して、オーバーフロー処理が行われない。図４の比較例においては、加算器のいずれかの入力が表示データ、或いは表示データに対して何らかの補正処理が行われたデータである。比較例においては、加算器の出力は表示データよりもビット数の多いデータとなるため、回路規模の過剰な増大を抑制するために、各加算結果に対してオーバーフロー処理が必要であった。これに対して、図６の全体隣接間補正加算器１１の入力は、いずれも補正データであり、表示データに比べてビット数が少ない。そのため、キャリーを考慮して出力データのビット数を入力データのビット数に比べて拡張しても、当該ビット数が表示データのビット数を超える蓋然性が低く、回路規模の増大を抑制できる。即ち、本実施形態の手法は、加算器のビット数を比較例に比べて削減できる点、及びオーバーフロー処理回路を省略できる点で、回路規模の抑制が可能である。

また補正データは２つに限定されない。補正処理回路１０は、第１補正データと第２補正データの第１加算処理の結果に、第３補正データを加算する第３加算処理を行うことによって、補正加算データを出力する。図６の例においては、系列ムラ補正加算器１３は、ラッチ回路１２からの第１補正データと第２補正データの第１加算処理の結果である７ビットのデータと、第３補正データである７ビットの系列ムラ補正データを受け付ける。そして系列ムラ補正加算器１３は、ラッチ回路１２の出力データと系列ムラ補正データの加算処理である第３加算処理を行い、処理結果を８ビットのデータとして出力する。ラッチ回路１４は、系列ムラ補正加算器１３の出力である８ビットのデータをラッチする。

この場合も同様であり、加算器の入力データのビット数は表示データのビット数に比べて少ない。またキャリーを考慮して加算器の出力データを入力データに比べて１ビット拡張し、且つ当該出力データをそのままラッチ回路１４で保持しても、回路規模が増大しにくい。

ここで、第３補正データのビット数は、第１補正データのビット数と第２補正データのビット数のいずれよりも多い。図６の例においては第３補正データに対応する系列ムラ補正データは７ビットであり、全体補正データの４ビット、隣接間補正データの６ビットのいずれよりも多い。即ち、本実施形態においては、よりビット数の少ない補正データを先に加算処理の対象とする。

図６に示したように、本実施形態の補正処理回路１０は、加算処理後に、入力ビットに比べて１ビット多いビット数の出力データを保持することによって、オーバーフロー処理を省略している。そのため、前段側の加算器にビット数の多い補正データを入力した場合、当該補正データよりも１ビット多い加算結果を保持する必要がある。また、それ以降の加算器は、当該加算結果が入力となるため、さらに１ビット多い加算結果を保持することになる。即ち、前段側において加算処理の対象となる補正データのビット数が多いと、加算器やラッチ回路のビット数が早い段階で多くなってしまい、回路規模の削減効果が損なわれるおそれがある。その点、よりビット数の少ない補正データを先に加算処理の対象とすることによって、補正処理回路１０の回路規模を効率的に抑制することが可能になる。

また、変換回路２０は、表示データをラッチ回路２１においてラッチした後、表示データ極性処理回路２２において極性に応じた電圧データに変換する。表示データ極性処理回路２２における処理は上述した通りである。ラッチ回路２３は、表示データ極性処理回路２２の出力である１３ビットのデータをラッチする。

加算回路３０は、ラッチ回路２３の出力である１３ビットの電圧データと、ラッチ回路１４の出力である８ビットの補正加算データとを受け付け、電圧データと補正加算データの加算処理を行う。加算回路３０の出力は、キャリーを考慮した１４ビットのデータである。

演算回路４０は、加算回路３０における電圧データと補正加算データの第２加算処理の結果に対して、オーバーフロー処理及びアンダーフロー処理を行う。即ち、演算回路４０は、オーバーフロー処理回路に相当する。ラッチ回路５０は、演算回路４０の出力である１３ビットのデータをラッチする。これにより、オーバーフロー及びアンダーフローを考慮した適切なデータを駆動回路１４０に出力可能となる。

なお上述したように、実施形態における補正データは、正極性用の補正データと、負極性用の補正データとを含む。例えば極性信号が正極性を表す信号である場合、全体隣接間補正加算器１１は、４ビットの正極性用全体補正データと、６ビットの正極性用隣接間補正データを加算する第１加算処理を行う。系列ムラ補正加算器１３は、ラッチ回路１２の出力と、７ビットの正極性用系列ムラ補正データを加算する第３加算処理を行う。表示データ極性処理回路２２は、表示データに対して、正極性に対応する極性処理を行う。ラッチ回路１４が出力する補正加算データは、極性処理後の正極性の表示データに対する、正極性用の補正処理を実現するためのデータである。即ち、加算回路３０は、極性に応じた処理を考慮する必要がなく、ラッチ回路１４の出力とラッチ回路２３の出力を加算する第２加算処理を行うことによって、極性に応じた適切な加算結果を出力可能である。

ここで、極性処理と補正処理の順序について検討する。例えば出力データの０がコモン電圧に対応し、出力データが正の場合に電圧が増加し、出力データが負の場合に電圧が低下する場合を考える。コモン電圧は、例えば上述した７．５Ｖであるが、具体的な電圧値は種々の変形実施が可能である。図４に示した比較例においては、オーバーフロー処理を行った後に、表示データ極性処理回路９０による処理が行われる。そのため、オーバーフロー処理の段階でコモン電圧を超えるような値はクリップされることになり、正極性の場合に７．５Ｖを下回る電圧が出力されること、或いは負極性の場合に７．５Ｖを上回る電圧が出力されることは想定されない。

これに対して、本実施形態の手法では、表示データに対する極性処理を行うことによってビット数が拡張された後に、補正加算データを用いた補正処理が行われる。そのため、正極性の場合に、７．５Ｖを下回る電圧を出力すること、或いは負極性の場合に７．５Ｖを上回る電圧が出力することが可能になる。電気光学パネル２００の特性によっては、データ線駆動回路１４１が７．５Ｖを出力するような制御を行ったとしても、実際の電圧が７．５Ｖよりも高くなってしまう可能性がある。その場合、例えば黒を表現したいにもかかわらず、画素がわずかな明るさを有してしまう。その点、正極性の場合に７．５Ｖを下回る電圧を出力できれば、実際の電圧を７．５Ｖに充分近づけることができ、所望の表示を実現することが可能になる。即ち、本実施形態の手法は、表示データに対する極性処理を補正処理よりも前に実行する構成を有することによって、適切な電気光学パネル２００の制御を行うものである。

２．２ 補正データの具体例
次に補正データの具体例について説明する。表示ドライバー１００の駆動回路１４０は、例えば図２に示したように、複数のアンプ回路ＡＭ１～ＡＭｎによって電気光学パネル２００を駆動する。以下、図３と同様にｎ＝８である場合について説明するが、ｎは他の２以上の整数であってもよい。

複数のアンプ回路ＡＭ１～ＡＭ８は、電気光学パネル２００の画像信号線ＶＬ１～ＶＬ８に複数のデータ電圧を出力する。データ電圧とは、例えばデータ信号ＤＳ１～ＤＳ８である。複数のアンプ回路ＡＭ１～ＡＭ８は、所与の期間において、電気光学パネル２００のソース線のうちの８本のソース線ＤＬ１～ＤＬ８を駆動した後、次の期間において、異なる８本のソース線ＤＬ９～ＤＬ１６を駆動する。即ち、複数のアンプ回路ＡＭ１～ＡＭ８は、電気光学パネル２００の複数の画素を順次駆動する相展開駆動を行う。

図３の例において、所与のアンプ回路ＡＭｉの出力であるデータ電圧が、他のアンプ回路の出力であるデータ信号による影響を受けることが知られている。具体的には、画像信号線間の寄生容量の影響によって、データ電圧に誤差が生じることが知られている。ここでの寄生容量とは、隣り合う画像信号線間の寄生容量と、隣り合わない画像信号線間まで考慮した全体での寄生容量を含む。以下、隣り合う画像信号線間の寄生容量を隣接容量と表記する。また、全体での寄生容量を共通容量と表記する。即ち所与のアンプ回路の出力するデータ電圧は、隣接容量によるカップリングに起因して、隣り合うアンプ回路のデータ電圧に基づく誤差が生じる。また所与のアンプ回路の出力するデータ電圧は、共通容量によるカップリングに起因して、駆動ユニット全体でのデータ電圧に基づく誤差が生じる。ここで所与のアンプ回路ＡＭｉに隣り合うアンプ回路とは、ｉが２以上且つｎ－１以下の場合、アンプ回路ＡＭｉ－１及びアンプ回路ＡＭｉ＋１である。また、アンプ回路ＡＭ１に隣り合うアンプ回路とは、狭義にはアンプ回路ＡＭ２であるが、アンプ回路ＡＭｎを含んでもよい。アンプ回路ＡＭｎに隣り合うアンプ回路とは、狭義にはアンプ回路ＡＭｎ－１であるが、アンプ回路ＡＭ１を含んでもよい。

本実施形態に係る補正処理回路１０は、隣接容量に起因する誤差である隣接間ゴーストを補正する処理、及び、共通容量に起因する誤差である全体ゴーストを補正する処理を行う。即ち、第１補正データである全体補正データは、所与のアンプ回路の出力信号が、隣り合うアンプ回路以外のアンプ回路の出力信号に基づいて変動することを補正する補正データである。第２補正データである隣接間補正データは、所与のアンプ回路の出力信号が、隣り合うアンプ回路の出力信号に基づいて変動することを補正する補正データである。

なお、全体補正データは、隣り合うアンプ回路以外のアンプ回路の出力信号に基づく誤差を補正可能なデータであればよく、隣り合うアンプ回路の出力信号に基づく誤差の一部を補正可能であることは妨げられない。例えば、全体補正データと隣接間補正データは、いずれも隣り合うアンプ回路の出力信号による影響を加味した補正データであり、全体補正データと隣接間補正データを加算することによって、隣り合うアンプ回路による正味の誤差を補正する補正データが算出されるように、各補正データが設定されてもよい。

このような第１補正データ及び第２補正データを用いることによって、相展開駆動における所与のブロック内で生じるゴーストを適切に補正することが可能になる。相展開駆動におけるブロックとは、複数のアンプ回路ＡＭ１～ＡＭｎによって同じタイミングにおいて駆動対象となる画素群を表し、図３の例であれば８本のソース線に接続される８画素に相当する。

なお、画像信号線間の距離を考慮すれば、隣接容量は共通容量に比べて容量値が大きい。そのため、隣接容量に起因する誤差は、共通容量に起因する誤差に比べて大きく、隣接間補正データのビット数は全体補正データのビット数に比べて多くなる。例えば図６に示したように、全体補正データは４ビットのデータであり、隣接間補正データは６ビットのデータである。

また、相展開駆動を行う電気光学パネル２００においては、ブロック周期で発生する表示ムラが広く知られている。ここでは、当該ブロック周期の表示ムラを系列ムラと表記する。例えば、所与の期間において電気光学パネル２００のソース線ＤＬ１～ＤＬ８にデータ電圧が供給され、その次の期間において、ソース線ＤＬ９～ＤＬ１６にデータ電圧が供給された場合を考える。この際、ソース線ＤＬ１～ＤＬ８に残った電荷に起因して、ソース線ＤＬ９～ＤＬ１６のデータ電圧に誤差が生じることがある。この際、寄生容量の大きさを考慮すれば、当該誤差は相展開駆動におけるブロックの境界であるソース線ＤＬ９において大きくなる。このような誤差は、次のブロックの境界であるソース線ＤＬ１６とソース線ＤＬ１７の間でも発生する。即ち、ブロックを単位として周期的に繰り返される誤差が発生する。また、走査線駆動回路１４２からの制御信号によって選択される走査線が変化しても、上記誤差は同様に発生するため、結果として縦方向にスジ状に観察される表示ムラが発生することになる。縦方向とは、ソース線に沿った方向、或いはゲート線に交差する方向であり、図３に示す第２の方向Ｄ２に対応する。第２の方向Ｄ２は、第１の方向Ｄ１に交差する方向であり、狭義にはＤ１に直交する方向である。なお、以上ではブロックの境界で発生する誤差について説明したが、ブロックの他の部分、例えば中央付近で周期的に表示ムラが発生することもあり、本実施形態における系列ムラは当該表示ムラを含む。

以上のように、本実施形態に係る第３補正データは、複数のアンプ回路ＡＭ１～ＡＭｎが複数の画像信号線を駆動することによって生じる縦ムラを補正する補正データである。ｎ＝８の場合、複数の画像信号線とは図３のＶＬ１～ＶＬ８である。このようにすれば、所与のブロック内で発生するゴーストだけでなく、ブロック周期で発生する系列ムラについても、適切に補正を行うことが可能になる。この際、系列ムラに起因するデータ電圧の変動は、ブロック内で発生する誤差に比べて大きい傾向にある。即ち、系列ムラ補正データのビット数は、全体補正データのビット数よりも多く、且つ隣接間補正データのビット数よりも多い。よって本実施形態においては、系列ムラ補正データの加算処理を、全体補正データ及び隣接間補正データの加算処理よりも後段側において実行する。換言すれば、全体補正データ及び隣接間補正データを第１補正データ及び第２補正データとし、系列ムラ補正データを第３補正データとすることによって、補正処理回路１０の回路規模を適切に抑制することが可能になる。

なお、以上では補正データとして３つの補正データを説明したが、本実施形態の表示ドライバー１００は、これ以外の種々の補正データを用いた補正処理を行ってもよい。例えば、補正データは４つ以上であり、補正処理回路１０は、第１加算処理と第３加算処理に加え、さらなる加算処理を行うことによって、補正加算データを出力してもよい。また本実施形態においては、ビット数の少ない補正データから順に加算処理の対象とするという条件が満たされればよく、全体補正データや隣接間補正データが２段目以降の加算器における加算対象となることも妨げられない。

３．電子機器、移動体等
また、本実施形態に係る表示ドライバー１００は、液晶を用いた電気光学パネル２００を駆動するものに限定されず、ＯＬＥＤ（Organic Light Emitting Diode）を用いた有機ＬＥディスプレイを含む他の電気光学パネル２００を駆動する表示ドライバーであってもよい。電気光学パネル２００が有機ＥＬディスプレイである場合、液晶パネルと異なり、極性反転処理が必須とならない。

本実施形態の表示ドライバー１００は、電気光学パネル２００を駆動する表示ドライバーであって、補正処理回路１０と、加算回路３０を含んでもよい。補正処理回路１０は、表示データの補正用の第１補正データと、表示データの補正用の第２補正データとの第１加算処理を行う。また補正処理回路１０は、第１補正データと第２補正データの第１加算処理の結果に、第３補正データを加算する第３加算処理を行うことによって、補正加算データを出力する。ここで第３補正データは、第１補正データのビット数と第２補正データのビット数のいずれよりも多いビット数の補正データである。加算回路３０は、表示データに対応する電圧データと補正加算データとを加算する第２加算処理を行う。即ち、本実施形態の表示ドライバー１００は、変換回路２０が必須とならない。本実施形態の表示ドライバー１００は、３つ以上の補正データを用いて補正処理を行う表示ドライバーであって、ビット数の相対的に多い補正データを後段側において加算処理の対象とする。これにより、オーバーフロー処理回路及びラッチ回路の数を削減し、且つ、加算回路の規模を抑制することが可能になり、表示ドライバー１００の回路規模を効率的に抑制できる。なおこの場合の制御回路１１０は、例えば図６の構成から、表示データ極性処理回路２２が省略された構成となる。

また本実施形態の手法は、上記の表示ドライバー１００に適用するものに限定されない。例えば、本実施形態の手法は、図１に示したように、表示ドライバー１００と、電気光学パネル２００とを含む電気光学装置４００に適用できる。或いは本実施形態の手法は、上記の表示ドライバー１００を含む電子機器、又は移動体に適用できる。

図７は、表示ドライバー１００を含む電子機器３００の構成例である。電子機器３００は、処理装置３１０、表示ドライバー１００、電気光学パネル２００、記憶部３３０、通信部３４０、操作部３６０を含む。記憶部３３０は記憶装置又はメモリーとも呼ぶ。通信部３４０は通信回路又は通信装置とも呼ぶ。操作部３６０は操作装置とも呼ぶ。電子機器３００の具体例としては、表示装置を搭載する種々の電子機器を想定できる。例えば、電子機器３００として、車載装置、プロジェクター、ヘッドマウントディスプレイ、携帯情報端末、携帯型ゲーム端末、情報処理装置等を想定できる。車載装置は、例えばメーターパネル、カーナビゲーションシステム等である。

操作部３６０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウスやキーボード、電気光学パネル２００に装着されたタッチパネル等である。通信部３４０は、表示データや制御データの入出力を行うデータインターフェースである。通信部３４０は、例えば無線ＬＡＮ（Local Area Network）や近距離無線通信等の無線通信インターフェース、或いは有線ＬＡＮやＵＳＢ（Universal Serial Bus）等の有線通信インターフェースである。記憶部３３０は、例えば通信部３４０から入力されたデータを記憶したり、或いは、処理装置３１０のワーキングメモリーとして機能したりする。記憶部３３０は、例えばＲＡＭ（Random Access Memory）やＲＯＭ等のメモリー、或いはＨＤＤ（hard disk drive）等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等である。処理装置３１０は、通信部３４０から入力された或いは記憶部３３０に記憶された表示データを処理した後、表示ドライバー１００に転送する。表示ドライバー１００は、処理装置３１０から転送された表示データに基づいて電気光学パネル２００に画像を表示させる。また処理装置３１０は、電子機器３００の制御処理や、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等である。

図８に、本実施形態の表示ドライバー１００を含む移動体の構成例を示す。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器又は装置である。本実施形態の移動体として、例えば、車、飛行機、バイク、船舶、或いはロボット等を想定できる。

図８は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、表示ドライバー１００を有する表示装置３５０と、自動車２０６の各部を制御するＥＣＵ５１０が組み込まれている。表示装置３５０は電気光学装置である。ＥＣＵ５１０は、ユーザーに提示するための画像を生成し、その画像を表示装置３５０に送信する。表示装置３５０は、受信した画像を表示装置３５０に表示する。例えば車速や燃料残量、走行距離、各種装置の設定等の情報が画像として表示される。

以上のように、本実施形態の表示ドライバーは、電気光学パネルを駆動する表示ドライバーであって、補正処理回路と、変換回路と、加算回路を含む。補正処理回路は、表示データの補正用の第１補正データと、表示データの補正用の第２補正データとの第１加算処理を行うことによって、補正加算データを出力する。変換回路は、表示データを、極性信号に応じた極性の電圧データに変換する。加算回路は、電圧データに補正加算データを加算する第２加算処理を行う。

本実施形態の手法によれば、表示ドライバーは、表示データに対する極性信号に基づく変換処理と、複数の補正データの加算処理をそれぞれ行い、各処理結果である電圧データと補正加算データの加算処理を行う。このようにすれば、相対的にビット数の多い表示データと、相対的にビット数の少ない補正データを個別に処理できるため、回路規模を抑制すること等が可能になる。

また、補正処理回路は、第１補正データと第２補正データの第１加算処理の結果を保持し、第１補正データのビット数と第２補正データのビット数のいずれよりもビット数の多い加算結果レジスターを有してもよい。

このようにすれば、補正データの加算処理にともなるオーバーフロー処理を省略できるため、回路規模の抑制が可能になる。

また、補正処理回路は、第１補正データと第２補正データの第１加算処理の結果に、第３補正データを加算する第３加算処理を行うことによって、補正加算データを出力してもよい。

このようにすれば、補正データが３つ以上の場合にも、補正データ間の加算処理を表示データとは別途行うことが可能になり、回路規模を抑制することが可能になる。

また、第３補正データのビット数は、第１補正データのビット数と第２補正データのビット数のいずれよりも多くてもよい。

このようにすれば、補正データの加算処理を行う加算器の出力ビット数を削減できるため、回路規模を効率的に抑制することが可能になる。

また、表示ドライバーは、複数のアンプ回路によって電気光学パネルを駆動する駆動回路を含んでもよい。第１補正データは、所与のアンプ回路の出力信号が、隣り合うアンプ回路以外のアンプ回路の出力信号に基づいて変動することを補正する補正データである。第２補正データは、所与のアンプ回路の出力信号が、隣り合うアンプ回路の出力信号に基づいて変動することを補正する補正データである。

このようにすれば、複数のアンプ回路を用いて電気光学パネルを駆動する表示ドライバーにおいて、アンプ回路間の相互の影響に起因する誤差を適切に補正することが可能になる。

また、表示ドライバーは、複数のアンプ回路によって電気光学パネルを駆動する駆動回路を含んでもよい。第１補正データは、所与のアンプ回路の出力信号が、隣り合うアンプ回路以外のアンプ回路の出力信号に基づいて変動することを補正する補正データである。第２補正データは、所与のアンプ回路の出力信号が、隣り合うアンプ回路の出力信号に基づいて変動することを補正する補正データである。第３補正データは、複数のアンプ回路が複数の画像信号線を駆動することによって生じる縦ムラを補正する補正データである。

このようにすれば、複数のアンプ回路を用いて電気光学パネルをブロック単位で駆動する表示ドライバーにおいて、ブロック内におけるアンプ回路間の相互の影響に起因する誤差を適切に補正すること、及びブロック単位で周期的に生じる誤差を適切に補正することが可能になる。また、相対的に誤差の大きい縦ムラを補正する補正データを、後段側で処理される第３補正データとすることによって、回路規模を効率的に抑制することが可能になる。

また。表示ドライバーは、加算回路における電圧データと補正加算データの第２加算処理の結果に対して、オーバーフロー処理又はアンダーフロー処理を行う演算回路を含んでもよい。

このように、電圧データと補正加算データの加算結果に対してオーバーフロー処理又はアンダーフロー処理を行うことによって、適切なデータを出力することが可能になる。

また他の実施形態の表示ドライバーは、電気光学パネルを駆動する表示ドライバーであって、補正処理回路と加算回路を含む。補正処理回路は、表示データの補正用の第１補正データと、表示データの補正用の第２補正データとの第１加算処理を行う。その後、補正処理回路は、第１補正データと第２補正データの第１加算処理の結果に、第１補正データのビット数と第２補正データのビット数のいずれよりも多いビット数の第３補正データを加算する第３加算処理を行うことによって、補正加算データを出力する。加算回路は、表示データに対応する電圧データと補正加算データとを加算する第２加算処理を行う。

表示ドライバーは、補正データ同士の加算を行うことによって補正加算データを求め、当該補正加算データと表示データの加算処理を行う。相対的にビット数の多い表示データと、相対的にビット数の少ない補正データを個別に処理できるため、回路規模を抑制すること等が可能になる。また、補正データの加算処理を行う加算器の出力ビット数を削減できるため、回路規模を効率的に抑制することが可能になる。

また本実施形態の電気光学装置は、上記のいずれかに記載の表示ドライバーと、電気光学パネルと、を含む。

また本実施形態の電子機器は、上記のいずれかに記載の表示ドライバーを含む。

また本実施形態の移動体は、上記のいずれかに記載の表示ドライバーを含む。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また表示ドライバー、電気光学装置、電子機器、移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…補正処理回路、１１…全体隣接間補正加算器、１２，１４，２１，２３，５０…ラッチ回路、１３…系列ムラ補正加算器、２０…変換回路、２２…表示データ極性処理回路、３０…加算回路、４０…演算回路、８１…全体補正加算器、８２，８５，８８…オーバーフロー処理回路、８３，８６，８９，９１…ラッチ回路、８４…隣接間補正加算器、８７…系列ムラ補正加算器、９０…表示データ極性処理回路、１００…表示ドライバー、１１０…制御回路、１２０…インターフェース回路、１３０…レジスター、１４０…駆動回路、１４１…データ線駆動回路、１４２…走査線駆動回路、１５０…電圧生成回路、１６０…不揮発性メモリー、２００…電気光学パネル、２０６…自動車、３００…電子機器、３１０…処理装置、３３０…記憶部、３４０…通信部、３５０…表示装置、３６０…操作部、４００…電気光学装置、ＡＭ１-ＡＭｎ…アンプ回路、ＡＳ１-ＡＳｎ…駆動アシスト回路、ＤＬ１-ＤＬ８…ソース線、ＴＩ１-ＴＩ８…入力端子、ＴＱ１-ＴＱｎ…出力端子、ＴＲ１-ＴＲ８…トランジスター、ＵＮ１-ＵＮｎ…駆動ユニット、ＶＬ１-ＶＬ８…画像信号線

Claims (11)

1. 電気光学パネルを駆動する表示ドライバーであって、
   表示データの補正用の第１補正データと、前記表示データの補正用の第２補正データとの第１加算処理を行うことによって、補正加算データを出力する補正処理回路と、
   前記表示データを、極性信号に応じた極性の電圧データに変換する変換回路と、
   前記電圧データに前記補正加算データを加算する第２加算処理を行う加算回路と、
   を含み、
   前記補正処理回路は、
   前記表示データのビット数よりも少ないビット数の前記第１補正データと、前記表示データのビット数よりも少ないビット数の前記第２補正データとの前記第１加算処理を行うことで、前記第１補正データのビット数と前記第２補正データのビット数のいずれよりも多いビット数であり、且つ、前記表示データのビット数よりも少ないビット数の前記補正加算データを出力することを特徴とする表示ドライバー。
2. 請求項１に記載の表示ドライバーにおいて、
   前記補正処理回路は、
   前記第１補正データと前記第２補正データの前記第１加算処理の結果を保持し、前記第１補正データのビット数と前記第２補正データのビット数のいずれよりもビット数の多い加算結果レジスターを有することを特徴とする表示ドライバー。
3. 請求項１又は２に記載の表示ドライバーにおいて、
   前記補正処理回路は、
   前記第１補正データと前記第２補正データの前記第１加算処理の結果に、第３補正データを加算する第３加算処理を行うことによって、前記補正加算データを出力することを特徴とする表示ドライバー。
4. 請求項３に記載の表示ドライバーにおいて、
   前記第３補正データのビット数は、前記第１補正データのビット数と前記第２補正データのビット数のいずれよりも多いことを特徴とする表示ドライバー。
5. 請求項１乃至４のいずれか一項に記載の表示ドライバーにおいて、
   複数のアンプ回路によって前記電気光学パネルを駆動する駆動回路を含み、
   前記第１補正データは、所与の前記アンプ回路の出力信号が、隣り合う前記アンプ回路以外の前記アンプ回路の前記出力信号に基づいて変動することを補正する補正データであり、
   前記第２補正データは、所与の前記アンプ回路の前記出力信号が、隣り合う前記アンプ回路の前記出力信号に基づいて変動することを補正する補正データである、
   ことを特徴とする表示ドライバー。
6. 請求項４に記載の表示ドライバーにおいて、
   複数のアンプ回路によって前記電気光学パネルを駆動する駆動回路を含み、
   前記第１補正データは、所与の前記アンプ回路の出力信号が、隣り合う前記アンプ回路以外の前記アンプ回路の前記出力信号に基づいて変動することを補正する補正データであり、
   前記第２補正データは、所与の前記アンプ回路の前記出力信号が、隣り合う前記アンプ回路の前記出力信号に基づいて変動することを補正する補正データであり、
   前記第３補正データは、複数の前記アンプ回路が複数の画像信号線を駆動することによって生じる縦ムラを補正する補正データである、
   ことを特徴とする表示ドライバー。
7. 請求項１乃至６のいずれか一項に記載の表示ドライバーにおいて、
   前記加算回路における前記電圧データと前記補正加算データの前記第２加算処理の結果に対して、キャリーに基づきオーバーフローが生じたと判定された場合に出力を最大値でクリップする処理であるオーバーフロー処理、又は、キャリーに基づきアンダーフローが生じたと判定された場合に出力を最小値でクリップする処理であるアンダーフロー処理を行う演算回路を含むことを特徴とする表示ドライバー。
8. 電気光学パネルを駆動する表示ドライバーであって、
   表示データの補正用の第１補正データと、前記表示データの補正用の第２補正データとの第１加算処理を行い、前記第１補正データと前記第２補正データの前記第１加算処理の結果に、前記第１補正データのビット数と前記第２補正データのビット数のいずれよりも多いビット数の第３補正データを加算する第３加算処理を行うことによって、補正加算データを出力する補正処理回路と、
   前記表示データに対応する電圧データと前記補正加算データとを加算する第２加算処理を行う加算回路と、
   を含み、
   前記補正処理回路は、
   前記表示データのビット数よりも少ないビット数の前記第１補正データと、前記表示データのビット数よりも少ないビット数の前記第２補正データとの前記第１加算処理を行い、前記第１加算処理の結果に、前記表示データのビット数よりも少ないビット数の前記第３補正データを加算する前記第３加算処理を行うことで、前記第１補正データのビット数と前記第２補正データのビット数と前記第３補正データのビット数のいずれよりも多いビット数であり、且つ、前記表示データのビット数よりも少ないビット数の前記補正加算データを出力することを特徴とする表示ドライバー。
9. 請求項１乃至８のいずれか一項に記載の表示ドライバーと、
   前記電気光学パネルと、
   を含むことを特徴とする電気光学装置。
10. 請求項１乃至８のいずれか一項に記載の表示ドライバーを含むことを特徴とする電子機器。
11. 請求項１乃至８のいずれか一項に記載の表示ドライバーを含むことを特徴とする移動体。

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