JP7195255B2 - ポーラ符号を使用する制御情報のジョイント復号および検証のためのcrcビット - Google Patents
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Description
本出願は、2016年12月15日に中国特許庁に出願されたPCT出願第PCT/CN2016/110088号の優先権および利益を主張し、その内容全体は、その全体が以下に完全に記載されているかのように、またすべての適用可能な目的のために、参照により本明細書に組み込まれる。
本開示全体にわたって提示する様々な概念は、多種多様な電気通信システム、ネットワークアーキテクチャ、および通信規格にわたって実施されてもよい。次に図1を参照すると、限定ではなく例示的な例として、無線アクセスネットワーク100の概略図が与えられている。無線アクセスネットワーク100は、次世代(たとえば、第5世代(5G))アクセスネットワークまたはレガシー(たとえば、3Gまたは4G)アクセスネットワークであってもよい。加えて、無線アクセスネットワーク100内の1つまたは複数のノードは、次世代ノードであっても、またはレガシーノードであってもよい。
いくつかの例では、エアインターフェースへのアクセスがスケジュールされてもよく、スケジューリングエンティティ(たとえば、基地局)は、通信用のリソース(たとえば、時間-周波数リソース)を基地局のサービスエリアまたはセル内のいくつかまたはすべてのデバイスおよび機器間で割り振ってもよい。本開示内では、以下でさらに説明するように、スケジューリングエンティティは、1つまたは複数のスケジュール対象エンティティに対してリソースをスケジュールすること、割り当てること、再構成すること、および解放することを担当してもよい。すなわち、スケジュールされた通信のために、UEまたはスケジュール対象エンティティは、スケジューリングエンティティによって割り振られたリソースを利用する。
図3は、図1に示すRAN100などの無線アクセスネットワーク用のリソース構造300の概略図である。いくつかの例では、この図は、多入力多出力(MIMO)を利用するOFDMシステムにおいて割り振られる場合があるときのダウンリンクワイヤレスリソースまたはアップリンクワイヤレスリソースを表すことがある。いくつかの例において、5G NR無線アクセスネットワークでは、OFDMはDL送信、UL送信(OFDMA)、および/またはサイドリンク送信に利用される場合があると予想される。さらに、5G NR無線アクセスネットワークでは、OFDM以外の波形は、SC-FDMAまたはDFT-s-OFDMAなどの、UL送信および/またはサイドリンク送信に利用されることがある。本開示の様々な態様は、以下で本明細書において説明する方法と実質的に同様にSC-FDMA波形またはDFT-s-OFDMA波形に適用されてもよいことをさらに理解されたい。
図4は、制御情報400の従来技術の送信の生成の概略図である。制御情報400は、共通制御情報410および/または専用制御情報412を含んでもよい。ここで、共通制御情報410は、UEのグループ(たとえば、複数のUE)において共有される場合がある制御情報を含んでもよく、一方、専用制御情報412は、単一のUE(たとえば、UE1、UE2、...UE Nのうちの1つ)を対象とする制御情報を含んでもよい。ここで示すように、複数のUEに関する共通制御情報410と所与のUEに関する専用制御情報412の両方が、ユーザデータトラフィックおよびトラフィックRSに対する制御に関する様々な種類の情報用の様々なフィールドを含んでもよい。たとえば、図4に示すように、共通制御情報410または所与のUEの専用制御情報412は、変調次数およびコーディング方式(MCS)402、リソース割振り404(たとえば、時間-周波数リソース)、送信方式406、RS構成408などを含んでもよい。もちろん、これは一例に過ぎず、制御情報400の任意の適切なセットが含まれてもよい。いくつかの例では、共通制御情報410および専用制御情報412の各々は、それぞれの物理ダウンリンク制御チャネル(PDCCH)内で送信されるそれぞれのダウンリンク制御情報(DCI)に対応する。
ポーラ符号は、2007年にErdal Arikanによって発明され、現在当業者に知られている線形ブロック誤り訂正符号である。大まかに言えば、ポーラ符号を定義する再帰的アルゴリズムによってチャネル偏波が生成される。ポーラ符号は、対称バイナリ入力離散無記憶チャネルのチャネル容量を実現する第1の明示的符号である。すなわち、ポーラ符号は、ノイズが存在するときに所与の帯域幅の離散無記憶チャネル上で送信される場合がある誤りのない情報の量に対するチャネル容量(シャノン限界)または理論的上限を実現する。
図6は、制御情報400を含むポーラ符号のCA-SCL復号のための送信の生成の概略図である。上記のように、制御情報400は、共通制御情報410および/または専用制御情報412を含んでもよい。図6に示す例の態様および特徴の多くは、図4に関連して上記で説明した態様および特徴と同じである。説明を簡潔にするために、同じ態様については以下で詳細に説明することはない。
Pf(L)=1-(1-Pf)L≒Lx2-M
その場合、プルーニングを行うために(たとえば、CA-SCLを実行するために)残されるCRCビットの有効数は次式のようになる。
-log2Pf(L)≒M-log2L
したがって、CA-SCLにCRCビットを利用する間同じ偽陽性率を維持するには、完全性検査CRCビットに追加のlog2L CA-SCL CRCビットを付加すべきである。
図8は、処理システム814を採用するスケジューリングエンティティ800のためのハードウェア実装形態の一例を示すブロック図である。たとえば、スケジューリングエンティティ800は、図1および/または図2のうちのいずれか1つまたは複数に示すようなユーザ機器(UE)であってもよい。別の例では、スケジューリングエンティティ800は、図1および/または図2のうちのいずれか1つまたは複数に示すような基地局であってもよい。
図9は、処理システム914を用いる例示的なスケジュール対象エンティティ900のためのハードウェア実装形態の一例を示す概念図である。本開示の様々な実施態様によれば、要素、もしくは要素の任意の部分、または要素の任意の組合せは、1つまたは複数のプロセッサ904を含む処理システム914を用いて実装されてもよい。たとえば、スケジュール対象エンティティ900は、図1および/または図2のうちのいずれか1つまたは複数に示すようなユーザ機器(UE)であってもよい。
図10は、本開示のいくつかの態様による、複合CRCを含む制御情報をポーラ符号化するための例示的なプロセス1000を示すフローチャートである。以下で説明するように、いくつかまたはすべての図示した特徴が、本開示の範囲内の特定の実装形態において省略されてもよく、図示した特徴には、すべての実施形態を実装するうえで必要とされないものもある。いくつかの例では、プロセス1000は、図8に示すスケジューリングエンティティ800によって実施されてもよい。いくつかの例では、プロセス1000は、以下で説明する機能またはアルゴリズムを実施するための任意の適切な装置または手段によって実施されてもよい。
図14は、本開示のいくつかの態様による、制御情報と複合CRCとを含むポーラ符号ブロックを受信してポーラ復号するための例示的なプロセス1400を示すフローチャートである。以下で説明するように、いくつかまたはすべての図示した特徴が、本開示の範囲内の特定の実装形態において省略されてもよく、図示した特徴には、すべての実施形態を実装するうえで必要とされないものもある。いくつかの例では、プロセス1400は、図9に示すスケジュール対象エンティティ900によって実施されてもよい。いくつかの例では、プロセス1400は、以下で説明する機能またはアルゴリズムを実施するための任意の適切な装置または手段によって実施されてもよい。
102、104、106 マクロセル
108 スモールセル
110、112、114、118 基地局
116 RRH
120 クアッドコプターまたはドローン
122、124、126、128、130、132、134 UE
127 サイドリンク信号
138、140、142 UE
202 スケジューリングエンティティ
204 スケジュール対象エンティティ
204a 第1のスケジュール対象エンティティ
204b 第2のスケジュール対象エンティティ
206 ユーザデータトラフィック
208 制御情報
210 アップリンクユーザデータトラフィック
212 アップリンク制御情報
214 サイドリンクデータ
216 サイドリンク制御情報
300 リソース構造
302 2次元グリッド
304 リソース要素
306 スロット
400 ダウンリンク(DL)セントリックスロット
402 DLバースト
404 DLトラフィック領域
406 ULバースト
800 スケジューリングエンティティ
802 バス
804 プロセッサ
805 メモリ
806 コンピュータ可読媒体
808 バスインターフェース
810 トランシーバ
812 ユーザインターフェース
814 処理システム
840 制御情報生成回路
842 CRC生成回路
844 ポーラエンコーダ回路
860 制御情報生成ソフトウェア
862 CRC生成ソフトウェア
864 ポーラエンコーダソフトウェア
900 スケジュール対象エンティティ
902 バス
904 プロセッサ
905 メモリ
906 コンピュータ可読媒体
908 バスインターフェース
910 トランシーバ
912 ユーザインターフェース
914 処理システム
940 デコーダ回路
942 制御情報検証回路
960 デコーダソフトウェア
962 制御情報検証ソフトウェア
Claims (15)
- ワイヤレス通信の方法であって、
スケジュール対象エンティティに関する制御情報を含む情報ブロックを生成するステップと、
少なくとも前記スケジュール対象エンティティにおける逐次消去リスト(SCL)復号において利用されるリストサイズに基づいて複合巡回冗長検査(CRC)ビットの総数を選択するステップであって、前記複合CRCビットが、ポーラ符号化後の前記制御情報のCRC援用SCL(CA-SCL)復号と前記制御情報の検証の両方に利用すべき単一のCRCを含む、ステップと、
前記情報ブロック用のCRC情報を生成するステップであって、前記CRC情報が、前記複合CRCビットの前記総数を含む、ステップと、
ポーラ符号化を利用して、前記CRC情報を含む前記情報ブロックを符号化してポーラ符号ブロックを生成するステップと、
前記ポーラ符号ブロックをワイヤレスエアインターフェースを介してスケジュール対象エンティティに送信するステップとを含む方法。 - 複合CRCビットの前記総数を選択するステップは、
前記複合CRCビットの前記総数として、完全性検査ビットの第1の数とCRC援用SCLビットの第2の数の和に等しい数を選択するステップであって、前記CRC援用SCLビットの前記第2の数が、前記リストサイズに基づいて選択される、ステップをさらに含む、請求項1に記載の方法。 - 複合CRCビットの前記数を選択するステップは、
前記CRC援用SCLビットの前記第2の数として、前記リストサイズの2進対数に等しい数を選択するステップをさらに含む、請求項2に記載の方法。 - 前記CRC援用SCLビットの前記第2の数は、前記リストサイズが8に等しいときには3ビットを含み、
前記CRC援用SCLビットの前記第2の数は、前記リストサイズが32に等しいときには5ビットを含む、請求項3に記載の方法。 - ポーラ符号化を行うために構成された装置であって、
プロセッサと、
前記プロセッサに通信可能に結合されたメモリと、
前記プロセッサに通信可能に結合されたトランシーバとを備え、
前記プロセッサは、
スケジュール対象エンティティに関する制御情報を含む情報ブロックを生成することと、
少なくとも前記スケジュール対象エンティティにおける逐次消去リスト(SCL)復号において利用されるリストサイズに基づいて複合巡回冗長検査(CRC)ビットの総数を選択することであって、前記複合CRCビットが、ポーラ符号化後の前記制御情報のCRC援用SCL(CA-SCL)復号と前記制御情報の検証の両方に利用すべき単一のCRCを含む、選択することと、
前記情報ブロック用のCRC情報を生成することであって、前記CRC情報が、前記複合CRCビットの前記総数を含む、生成することと、
ポーラ符号化を利用して、前記CRC情報を含む前記情報ブロックを符号化してポーラ符号ブロックを生成することと、
前記ポーラ符号ブロックを前記トランシーバを介してワイヤレスエアインターフェース上で前記スケジュール対象エンティティに送信することとを行うように構成される装置。 - 前記プロセッサは、
前記複合CRCビットの前記総数として、完全性検査ビットの第1の数とCRC援用SCLビットの第2の数の和に等しい数を選択することであって、前記CRC援用SCLビットの前記第2の数が、前記リストサイズに基づいて選択される、選択することを行うようにさらに構成される、請求項5に記載の装置。 - 前記プロセッサは、
前記CRC援用SCLビットの前記第2の数として、前記リストサイズの2進対数に等しい数を選択するようにさらに構成される、請求項6に記載の装置。 - スケジュール対象エンティティにおいて動作可能なワイヤレス通信の方法であって、
前記スケジュール対象エンティティに関する制御情報と、少なくとも前記スケジュール対象エンティティにおける逐次消去リスト(SCL)復号において利用されるリストサイズに基づいて選択される複合巡回冗長検査(CRC)ビットの総数を含むCRC情報とを含むポーラ符号ブロックを受信するステップと、
SCL復号および前記CRC情報の全てのビットを利用して前記ポーラ符号ブロックを復号して、前記制御情報と前記CRC情報とを含む情報ブロックを生成するステップと、
前記CRC情報の全てのビットを利用して前記制御情報の完全性を検証するステップとを含む方法。 - 前記複合CRCビットの前記総数は、完全性検査ビットの第1の数とCRC援用SCLビットの第2の数の和に等しく、CRC援用SCLビットの前記第2の数は、前記リストサイズに基づいて選択される、請求項8に記載の方法。
- CRC援用SCLビットの前記第2の数は、前記リストサイズの2進対数に等しい、請求項9に記載の方法。
- 前記CRC援用SCLビットの前記第2の数は、前記リストサイズが8に等しいときには3ビットを含み、
前記CRC援用SCLビットの前記第2の数は、前記リストサイズが32に等しいときには5ビットを含み、前記完全性検査ビットの前記第1の数は、16ビットを含む、請求項10に記載の方法。 - ポーラ復号用に構成された装置であって、
プロセッサと、
前記プロセッサに通信可能に結合されたメモリと、
前記プロセッサに通信可能に結合されたトランシーバとを備え、
前記プロセッサは、
スケジュール対象エンティティに関する制御情報と、少なくとも前記装置における逐次消去リスト(SCL)復号において利用されるリストサイズに基づいて選択される複合巡回冗長検査(CRC)ビットの総数を含むCRC情報とを含むポーラ符号ブロックを前記トランシーバを介して受信することと、
SCL復号および前記CRC情報の全てのビットを利用して前記ポーラ符号ブロックを復号して、前記制御情報と前記CRC情報とを含む情報ブロックを生成することと、
前記CRC情報の全てのビットを利用して前記制御情報の完全性を検証することとを行うように構成される装置。 - 前記複合CRCビットの前記総数は、完全性検査ビットの第1の数とCRC援用SCLビットの第2の数の和に等しく、CRC援用SCLビットの前記第2の数は、前記リストサイズに基づいて選択される、請求項12に記載の装置。
- CRC援用SCLビットの前記第2の数は、前記リストサイズの2進対数に等しい、請求項13に記載の装置。
- 実行時に少なくとも1つのコンピュータに、請求項1から4および8から11のうちのいずれか一項に記載の方法を実行させるための実行可能命令を含むコンピュータプログラム。
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