JP7189402B2 - 高分解能電力電子測定 - Google Patents

Description

本願は、全般的に、トランジスタ動作特性を測定することに関し、特に、スイッチングの間のオン状態インピーダンスを判定するために、スイッチングの間の高電圧トランジスタの電圧を測定するためのシステム及び回路に関する。

高電圧電力変換応用例に対し、窒化ガリウム（ＧａＮ）及び窒化アルミニウムガリウム（ＡｌＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）、炭化珪素（ＳｉＣ）及びその他の高電圧トランジスタが、高ブレークダウン電圧及び低オン状態抵抗、及び低減された導通損失のために人気が高まっている。ＡｌＧａＮ／ＧａＮ ＨＥＭＴにおける電子トラッピングは、或る動的な条件において、電流コラプスや、ドレイン・ソースオン状態抵抗（ＲＤＳＯＮ）の増大を引き起こす。しかしながら、ＨＥＭＴの動的なＲＤＳＯＮ性能を測定することは困難である。半導体テスタによる測定は、実際の電力電子回路における真のデバイス条件をシミュレートしない。例えば、典型的な電力コンバータにおけるスイッチングトランジスタは、オンになる前に、ハードスイッチング遷移を受ける。また、トランジスタは典型的に数百ＫＨｚの高周波数でスイッチングし、そのため測定は、オンにされた後、幾つかの例においてマイクロ秒等、極めて短い時間内にＲＤＳＯＮ値を反映する必要がある。これらの条件は、特に複数のデバイスをテストする場合に、半導体テスタにおいて再現することが極めて難しい。従って、特に、高電圧ＡｌＧａＮ／ＧａＮ及びＳｉＣトランジスタ等のＨＥＭＴに対して、実際の電力電子回路の動作条件下で動的なＲＤＳＯＮを測定するための改善された回路及び技法が所望されている。１つのアプローチは、動的な動作の間、オン状態ドレイン・ソース電圧及び対応するトランジスタ電流を測定することである。しかしながら、高電圧応用例において、ドレイン電圧は、オフ状態における数百ボルトとオン状態における数ミリボルトとの間で変動する。その結果、通常のオシロスコープ電圧プローブを用いる直接測定は、高電圧トランジスタがオフのときオシロスコープチャネルを飽和し得る。また、測定されたドレイン・ソーストランジスタ電圧は、典型的に１００ｘという高い分割比に起因し、トランジスタがオンのとき信号が小さすぎてオシロスコープが分解できないという結果になるため、従来の高電圧オシロスコーププローブによって正確に測定され得ない。オシロスコープによって観察される最大電圧を制限するために従来の電圧クランプ回路要素が用いられ得るが、これらの回路は、大きいＲＣ時定数を導入し、そのため、動的なドレイン・ソース電圧特性を正確に評価するための、また、従って現実世界の条件における高電圧ＡｌＧａＮ／ＧａＮ及びＳｉＣトランジスタに対する動的なＲＤＳＯＮを正確に評価するための、充分短いセトリング時間を提供しない。

高電圧トランジスタのＲＤＳＯＮを判定するためのシステムの説明される例において、このシステムは、高電圧回路において高電圧トランジスタをオン及びオフにするための駆動回路、高電圧トランジスタをハードスイッチング遷移にさらすためのサブジェクティング回路、及びスイッチングの間に高電圧トランジスタを介して流れる電流を表す信号を提供する電流検知回路を含む。また、このシステムは、スイッチングの間の高電圧トランジスタの電圧を表す増幅された検知電圧信号を提供するための、減衰器及び差動アンプ回路要素を備える測定回路、及び電流検知信号の傾斜及び増幅された検知電圧信号の傾斜に基づいてオン状態インピーダンス値を提供するための、オシロスコープ等の高速アナログデジタルデジタイザを含む。

測定回路は、高電圧トランジスタがオンにされるときの高電圧トランジスタの電圧を表す減衰器出力信号を生成するための減衰器回路、及び減衰器出力信号に従った増幅された検知電圧信号を提供するための差動アンプを含む。減衰器回路は、減衰器出力信号を提供するために抵抗分圧器に検知信号を提供するために高電圧トランジスタと結合されるクランプトランジスタ、及び高電圧トランジスタがオフにされるときに検知信号電圧を制限する第１のクランプ回路を含む。或る実施形態において、第２のクランプ回路が、減衰器出力ノードの電圧を制限するための低キャパシタンスダイオードを含んで、減衰器出力信号を調整し、補償キャパシタが、高速信号セトリング時間に対して差動アンプ入力のキャパシタンスを補償するために含まれ得る。抵抗分圧器は、或る例において、ドレイン・ソース電圧、及びＤＵＴ ＲＤＳＯＮに関連する他のパラメータの、広いダイナミックレンジの測定を促進するように調節可能である。

高電圧トランジスタ被試験デバイス、及び減衰器回路と差動アンプ回路とを含むテストポッドの概略図である。

例示の第２のテストの概略図である。

複数のテストポッド及びマルチプレクサ回路を含むマザーボードの概略図である。

被試験デバイスを解析するためのオシロスコープに入力信号を提供するために、第１及び第２のレベルのマルチプレクサに信号を提供する複数のマザーボードを示すシステム図である。

図４のシステムにおける高電圧サブジェクティング回路において、スイッチングの間のドレイン電圧及びソース電流の測定されている高電圧トランジスタ被試験デバイス（ＤＵＴ）を示す簡略化したシステム図である。

図４のシステムにおいて、高電圧トランジスタ被試験デバイスに対する電圧及び電流傾斜解析を用いてドレイン・ソースオン抵抗を解析するための、ゲート電圧、ドレイン電圧、及びソース電流波形を示すグラフである。

図４のシステムにおいて、ドレイン電圧及びソース電流データに対するオーバーサンプリング及び線形カーブフィッティングを示すグラフである。

図５のシステムにおける信号波形を示すグラフである。

図面において、一貫して類似の参照番号は類似の要素を指し、種々の特徴は、必ずしも寸法通りに描かれているわけではない。また、用語「結合する」は、間接的又は直接的な接続、又はそれらの組み合わせを含む。例えば、第１のデバイスが第２のデバイスと結合される場合、その接続は、直接的な電気的接続を介してもよく、又は１つ又は複数の介在デバイス及び接続を介する間接的な電気的接続を介してもよい。

例示の実施形態は、高電圧トランジスタＲＤＳＯＮを判定するためのシステム、及びスイッチングの間のトランジスタドレイン電圧を測定するための測定回路要素を含む。この回路要素は、ＡｌＧａＮ／ＧａＮ及びＳｉＣデバイス又は他の高電圧トランジスタのドレイン・ソース電圧の動的な特性の高分解能測定を促進する。装置及び技法は、スイッチングされている高電圧トランジスタ被試験デバイス（ＤＵＴ）を含む、ハードスイッチング及び他の高電圧回路において有用である。

図１は、高電圧トランジスタＭ０のドレイン電圧を測定するための減衰器回路１０２及びアンプ回路１２０を含む測定回路１００を示す。減衰器回路１０２は、減衰器出力ノード１２１において、減衰器出力又はドレイン電圧クランプ信号ＶＤＣＬＡＭＰを生成する。減衰器出力信号ＶＤＣＬＡＭＰは、Ｍ０がオンにされるときのトランジスタＭ０の電圧を表し、入力としてアンプ回路１２０に提供される。トランジスタＭ０は、窒化ガリウム、窒化アルミニウムガリウム、シリコン、又は炭化珪素高電圧トランジスタ等の任意の適切な高電圧トランジスタであり得る。図１に示されるように、トランジスタＭ０は、サブジェクティング回路（図１には図示されない）を介して、ライン１０６を介して、高電圧Ｖｄに接続されるドレイン端子（Ｄ）と、ＤＵＴ電流ＩＤＵＴ（例えば、Ｍ０のソース電流）の測定のために電流検知抵抗器Ｒ１１を介して定電圧ノードＧＮＤに結合されるソース端子（Ｓ）とを含む。一例において、電流検知抵抗器Ｒ１１は、０．１オーム等の非常に低いインピーダンスデバイスである。他の例において、電流ＩＤＵＴは、電流プローブ（図示されない）を用いて検知され得る。

ＤＵＴトランジスタＭ０は、ゲート駆動回路１０４からのスイッチング制御信号を受信するゲート制御端子（Ｇ）を更に含む。マルチＤＵＴシステム応用例において、監視コントローラが、ＤＵＴ１０３のスイッチング動作を提供するように、ゲート駆動回路１０４を動作させ得、一方、オン状態ドレイン電圧測定が測定回路１００を介して得られ、１つ又は複数のマルチプレクサを介してオシロスコープ等の信号デジタル化装置に搬送される。１つの例において、高電圧トランジスタＭ０は、図５に関連して下記に図示され説明される高電圧ハードスイッチング回路等のスイッチング又はサブジェクティング回路を完成させるように、被試験デバイス（ＤＵＴ）１０３としてテスト器具又はポッドにおいて配置される。後述されるようなシステム応用例は、スイッチングの間の、複数のＤＵＴ１０３に対する高分解能低電圧デバイスドレイン電圧測定を促進するために、測定回路要素１００の使用から便益を受ける。一例において、測定回路１００はまた、スイッチング誘導過電圧スパイクに対して保護するためのクランプ回路要素を含み、サブマイクロ秒の範囲での測定のための高速セトリング時間を促進する。測定回路１００は、ケーブル及びマルチプレクサを介して、増幅された電圧検知信号ＶＯの増幅及び送信に対する信号調整を提供し、それによって、単一のデジタル化装置又はオシロスコープが、複数のＤＵＴ１０３の測定されたオン状態ドレイン電圧に従って、及び対応する電流検知信号ＩＳに従って、ＲＤＳＯＮを特徴付けることを可能にする。そのようなシステム構成において、各ＤＵＴトランジスタＭ０は、対応するゲート駆動回路１０４によって駆動され、各トランジスタ電流ＩＤＵＴが、対応する電流検知回路１３０によって検知されて、対応する電流検知信号ＩＳを提供する。

減衰器回路１０２は、クランプトランジスタＭ１を含み、クランプトランジスタＭ１は、Ｍ０のドレイン電圧を検知するために、第１の抵抗器Ｒ１を介して高電圧トランジスタＭ０のドレイン端子１０６と結合されるドレイン又は第１の端子Ｄを備える。一例において、第１の抵抗器Ｒ１は、１０オーム等の低抵抗構成要素である。Ｍ１の第２の（例えば、ソース）端子Ｓは、検知信号ＶＳＥＮＳＥを減衰器回路１０２の第１の内部ノード１１０に提供する。Ｍ１はゲート制御端子Ｇを含み、ゲート制御端子Ｇは、第１の供給電圧Ｖ１に基づいて、バイアス回路１１２から第１のバイアス信号を内部ノード１１４において受信する。バイアス回路１１２は、高電圧トランジスタＭ０がオンにされるときにクランプトランジスタＭ１をオンにする。第１のバイアス回路１１２は、クランプトランジスタＭ１の制御端子ＧにおいてＶ１とノード１１４との間に結合される第２の抵抗器Ｒ２、及び制御端子ノード１１４と定電圧ノードＧＮＤとの間に結合される第３の抵抗器Ｒ３を含む。回路１１２はまた、高電圧トランジスタＭ０のスイッチングの間、電圧スパイクを低減するために及びＭ１の制御端子Ｇに対する電圧を安定化させるために、ノード１１４とＧＮＤとの間に結合されるバイアス回路キャパシタＣ１を更に含む。一例において、第１の抵抗器Ｒ１は、ＤＵＴ１０３の検知されたドレインライン１０６とクランプトランジスタＭ１のドレインライン１０８との間に、僅かな量のインピーダンスを提供するように、１０オームである。図示される例において、Ｍ１は、低ゲート・ドレインキャパシタンスＣｇｄを有するＮチャネル電界効果トランジスタ（ＦＥＴ）であり、低ゲート・ドレインキャパシタンスＣｇｄは、バイアス回路キャパシタＣ１との組み合わせで、Ｍ０がスイッチングするときにドレインラインにおいて高電圧過渡が存在したとしても、Ｍ１のドレイン・ソースチャネルを介して安定した検知を提供する。一例において、Ｍ１は、定格ドレイン電流が２００ｍＡ、最大定格電圧ＶＤＳＳが１２００Ｖ、及びＲＤＳＯＮが７５オームの１ＸＴＹ０２Ｎ１２０Ｐ １２００Ｖ 拡張モードＦＥＴであるが、他の適切なクランプトランジスタも用いられ得、ドレインＤと、ゲートＧ及びソースＳの両端子との間のキャパシタンスが低いことが好ましい。この例において、更に、１２Ｖの第１の供給電圧Ｖ１に対し、Ｒ２は１キロオームであり、Ｒ３は１０キロオームであり、Ｃ１は１μＦであるが、他の実施形態では他の適切な成分値が用いられ得る。

減衰器回路１０２はまた、第１の分圧器回路１１６を含み、第１の分圧器回路１１６は、第１の内部ノード１１０とＧＮＤとの間に互いに直列に接続される抵抗器Ｒ４及びＲ５によって形成される。分圧器抵抗器Ｒ４及びＲ５は、クランプトランジスタＭ１からの検知信号ＶＳＥＮＳＥに基づいて、減衰器出力信号ＶＤＣＬＡＭＰを提供するために、減衰器出力ノード１２１において互いに接続される。一例において、Ｒ４及びＲ５は、好ましくは、低電流減衰器出力信号ＶＤＣＬＡＭＰを提供するために１０キロオームの値を持つマッチングされた抵抗器であり、抵抗器Ｒ４、Ｒ５の間に良好な熱的マッチングを備える。一例において、Ｒ４は調節可能である。そのような実施形態において、Ｒ４はトリムポットとして実装され得、或いは、抵抗Ｒ４は、スイッチ選択可能で調節可能な抵抗Ｒ４を実装するために、任意の適切な、直列、並列、及び／又は直列並列組み合わせ構成において構成される複数のスイッチ可能な抵抗器のセットとして実装され得る。或る実施形態において、調節可能抵抗Ｒ４が、減衰器回路１０２に対してチューニング可能なゲインを提供するために、ＲＤＳＯＮ等のＤＵＴ１０３の測定可能パラメータの広いダイナミックレンジをサポートするために、単独で、又は、下記に説明されるようなアンプ回路１２０の調節可能ゲインとの組み合わせで、用いられ得る。

減衰器回路１０２はまた、高電圧トランジスタＭ０がオフにされるときに、第１の内部ノード１１０とＧＮＤとの間の抵抗分圧器Ｒ４、Ｒ５の電圧を制限するための第１のクランプ回路を含む。一例において、第１のクランプは、第１の内部ノード１１０とＧＮＤとの間に結合される１２ＶツェナーダイオードＺ１を含む。動作において、Ｚ１は、Ｍ０のスイッチング動作の間、第１の内部ノード１１０に対するスパイクからクランプトランジスタＭ１を保護することによって減衰器回路１０２の信頼性を増大させる。例えば、Ｍ０がオフにされることに応答してＭ１のドレイン端子１０８における電圧が上昇するとき、Ｚ１は、クランプトランジスタＭ１のドレイン・ソースキャパシタンスＣｄｓを介して結合される電圧スパイクに対して減衰器出力信号ＶＤＣＬＡＭＰを安定化させるために、ノード１１０における電圧を、約１２Ｖまでクランプすることによって、任意のスパイク電流をＧＮＤにパスする。Ｚ１はまた、高いゲート・ソース電圧が、クランプトランジスタＭ１にわたって現れることを防止することによって、減衰器回路１０２の堅牢性を改善する。この点に関して、Ｍ１のゲートノード１１４における電圧は、バイアス回路１１２によってＶ１以下（例えば、１２Ｖ以下）の電圧までバイアスされ、ＤＵＴトランジスタＭ０がオフにされる間、内部ノード１１０における公称ソース電圧（ＶＳＥＮＳＥ）がノード１１４におけるゲート電圧マイナスＭ１の閾値電圧（Ｖｔ）になり、Ｚ１は、Ｍ０がオフにされるとき、検知電圧ＶＳＥＮＳＥが１２Ｖを上回ってスパイクすることを防止する。このようにして、クランプツェナーＺ１を含む分圧器回路１１６は、ＤＵＴ Ｍ０の高電圧スイッチング動作が存在する場合に、減衰器出力ノード１２１から安定した減衰器出力信号ＶＤＣＬＡＭＰをアンプ回路１２０に入力信号として提供する。

図１における例示の減衰器回路１０２はまた、減衰器出力信号ＶＤＣＬＡＭＰを調整するための第２のクランプ回路１１８を含む。この例における第２のクランプ回路１１８は、第２の内部ノード１１９においてバイアス電圧信号を提供するために、第２の供給電圧Ｖ２（例えば、５Ｖ）と定電圧ノードＧＮＤとの間で互いに直列に接続される抵抗器Ｒ６及びＲ７によって形成される第２の分圧器回路を含む。第２のクランプ回路１１８はまた、減衰器出力ノード１２１と結合されるアノードと、第２の内部ノード１１９と結合されるカソードとを備える、低キャパシタンスダイオードＤ１を含む。一例において、Ｄ１は、低キャパシタンスＢＡＴ １５－０３Ｗシリコンショットキーダイオードである。動作において、第２のクランプ回路１１８は、減衰器出力ノード１２１の電圧ＶＤＣＬＡＭＰを制限する。例えば、Ｍ０がオンであり、電流が１０Ａｍｐ未満であるとき、Ｍ０のドレイン電圧は通常数ボルト未満であり、ＶＤＣＬＡＭＰは低いため、ダイオードＤ１は、逆バイアスされたままであり導通しない。従って、ＤＵＴドレイン電圧の測定の間、Ｍ０はオン状態であり、Ｄ１は、ＶＤＣＬＡＭＰ信号の減衰又は増幅に影響しない。Ｄ１は、オンにされた後の最初のマイクロ秒において、セトリング時間、及びドレイン電圧測定の精度を改善させるように、通常、１ｐｆ未満の低キャパシタンス値を持つように選択される。

アンプ回路１２０は、一例において、減衰器出力信号ＶＤＣＬＡＭＰを受信するために、減衰器出力ノード１２１と結合される第１の入力（＋）、及びライン１２２を介してＧＮＤに接続され結合される第２の入力（－）を備える、差動アンプ１２４を含む。他の実施形態において、差動アンプ１２４への（－）入力は、ＤＵＴ Ｍ０のソースに結合され、シャント抵抗器値は、ＲＤＳＯＮ測定において考慮される必要がない。差動アンプ１２４は、Ｍ０がオンにされるときの高電圧トランジスタＭ０の電圧を表す増幅された検知電圧信号ＶＯを、出力抵抗器Ｒ１０を介して、ライン１２６に沿って提供するための出力を含む。一例において、出力抵抗器Ｒ１０は、図３～図７に関連して下記に更に説明するように、５０オーム同軸ケーブルとともに用いるためのマッチングされた出力インピーダンスを有利に提供するために、５０オーム抵抗器である。差動アンプ１２４を用いることは、オフセットの影響の除去又は軽減を有利に促進し、ＤＵＴ１０３に近い接地基準を提供することによって接地インダクタンスに起因する信号の共通モードノイズ除去を提供する。一例において、差動アンプ１２４は、テキサスインスツルメンツのＶＣＡ８２４超広帯域調節可能ゲイン完全差動アンプであり、これは、減衰器出力信号ＶＤＣＬＡＭＰのセトリング時間及び増幅を促進するための低入力キャパシタンスを有し、ＤＵＴ Ｍ０のＲＤＳＯＮを判定するための更なる処理のために、増幅された検知電圧信号ＶＯを提供する。一例において、アンプ１２４のゲインは、ゲイン抵抗Ｒ８によって設定される。或る実装において、アンプ１２４のゲインは、調節可能抵抗器Ｒ８を介して調節可能である。アンプ回路１２０はまた、フィードバック抵抗器Ｒ９を含み、一例においてゲイン調節バイアス電圧Ｖ３を持つ。

また、図２を参照すると、別の実施形態が、差動アンプ１２４の第１の入力（＋）のキャパシタンスを補償するための補償キャパシタＣ３を含む。補償キャパシタＣ３は、第１の内部ノード１１０に接続される第１の端子、及び減衰器出力ノード１２１に接続される第２の端子を含む。一例において、ＶＣＡ８２４差動アンプ１２４を用いると、（＋）入力の入力キャパシタンスは１ｐＦの規模であり、補償キャパシタＣ３はアンプ入力キャパシタンスを補償するために１ｐＦである。これは、アンプ入力キャパシタンスのゼロを相殺するための極（pole）を効果的に生成し、それによって、入力信号セトリング時間を短縮し、測定システムの帯域幅を拡張する。上述したように、窒化ガリウム高電圧トランジスタＭ０の高スイッチングレートは、電力コンバータ又は他の高電圧スイッチングシステムに対して魅力的な特徴である。測定回路要素１００によって達成される高帯域幅及び低セトリング時間は、ＤＵＴ Ｍ０の高度に動的な動作パラメータの測定を促進し、一方、高電圧システムにおけるＭ０の高電圧スイッチング動作に関連する電圧スパイク及びノイズに対する保護及び／又は耐性を提供する。従って、回路要素１００は、オシロスコーププローブ及び従来のクランプ回路に比べて、製造テスト、寿命テスト、及び他の応用例に対してＤＵＴ Ｍ０の性能の精密な特徴付けを促進するために有意な利点を示す。

図３～図７は、高電圧テスト回路において、複数のＤＵＴ１０３をそれらのスイッチング動作の間にテスト及び／又は測定するためのマルチプルＤＵＴシステム応用例における、減衰器回路１０２及び差動アンプ回路１２０の応用例を、個々のテストされたデバイス１０３に関連する増幅された検知電圧信号Ｖｄに基づいて傾斜比較技法を用いる、テストされたＤＵＴ１０３に対するＲＤＳＯＮの特徴付けとともに図示する。

図３はマザーボード３００を示し、マザーボード３００は、テストセットアップにおける他の多数の同一のマザーボード３００とともにラック取り付けされ得、スイッチング動作の間、窒化ガリウム、窒化アルミニウムガリウム、及び／又は炭化珪素又はシリコン高電圧トランジスタ（例えば、ＦＥＴ、ＨＥＭＴ、ＢＪＴ）、及び対応する高電圧回路の、ＲＤＳＯＮ測定のためのシステムを形成する。図３の例において、マザーボード３００は、整数「Ｍ」個のモジュール又は「ポッド」を含み、各ポッドは、整数「Ｎ」個、例えば１００個の測定回路を構成し、その各々が出力を備える。一例において、ＲＤＳＯＮを判定するために、ポッド毎に２つの測定回路が用いられ、上述したように、１つはドレイン電圧測定のためであり、１つは電流測定のためであり、各測定回路は差動アンプを用いる。図示された実施形態は、ポッド毎に１つのＤＵＴ１０３を有し、減衰及びクランプされたドレイン電圧信号出力及びデバイス電流信号出力を備える。従って、図示されたポッドは、個々に、１つのＤＵＴ１０３、１つの減衰器回路１０２、及び１つの差動アンプ回路１２０を含み、図示されるように、対応するライン１２６に、対応する増幅された検知電圧信号ＶＯを提供する。一般的な場合、各マザーボード３００はＮ個のマルチプレクサ３０２を有し、各マルチプレクサ３０２はＭ個の入力を有する。その結果、各マザーボードはＭ個のポッド及びＮ個の出力を有することになり、その際、各マルチプレクサは、各ポッドからの同じタイプの測定信号を多重化する。例えば、減衰及びクランプされたドレイン信号、一例においてＭ個全てのポッドからのＶＯ、が１つのマルチプレクサに接続され、（図２及び図３に示されるように、対応する電流検知回路１３０からの）対応するＤＵＴ検知電流信号ＩＳが他のマルチプレクサに接続される。図３の例において、Ｍ＝４及びＮ＝４である。一例において、マザーボード上のマルチプレクサは、サンプリング下のポッドに同軸出力を接続させる。この例では、ＲＤＳＯＮを測定するために用いられる減衰及びクランプされたドレイン及び電流信号をサンプリングするために４個の４：１マルチプレクサが用いられ、また、１０００によって減衰されたドレイン電圧、及び２０によって減衰されたゲート電圧のサンプリングを可能にし、１つのポッドに対して４つの信号という結果になる。他の例において、整数Ｎ個のＭ：１マルチプレクサが用いられ得、Ｍはポッドの数であり、Ｎは１つのポッドに対する信号及び同軸出力の数である。一例において、マザーボードが４個のポッドを収容し、各ポッドが４つの信号を備えるため、１つのマザーボードに対して４個の４：１マルチプレクサがある。図３の例において、マザーボード３００は、複数のマルチプレクサ回路３０２を含み、それは、この例では、各々４個の入力信号を受信し、マルチプレクサ出力３０４を同軸ケーブル（ＣＯＡＸ、図示されない）に提供する４：１マルチプレクサ（ＭＵＸ）である。

図４に更に示されるように、マザーボード３００は、各々、マッチングされた長さの同軸ケーブルを用いて、Ｎ個のＸ：１マルチプレクサの第１のセットに多重化された検知電圧信号３０４を提供する。ここで、Ｘは、クワッド４：１マルチプレクサ４０１として示される各マルチプレクサに接続されるマザーボードの数である。この例において、４個のクワッド４：１マルチプレクサ４０１は、各々、４個のマザーボード３００の対応するセットから４個の多重化入力３０４を受け取り、クワッドマルチプレクサ４０１は各々、対応するマッチングされた長さの同軸ケーブルを介して、第２レベルのＮのＹ：１、例えば、クワッド４：１マルチプレクサ４０３に、４通りの多重化出力４０２を提供し、ここで、Ｙは、第２のレベルのマルチプレクサに接続される第１のレベルのマルチプレクサの数である。マルチプレクサ４０３は、同軸ケーブルを介して、デジタル化装置、例えば４チャネルオシロスコープ４０６、に多重化Ｎチャネル（例えば、４チャネル）出力４０４を提供する。デジタル化装置４０６は、増幅された検知電圧信号ＶＯの傾斜を捕捉するように構成され、増幅された検知電圧信号ＶＯの傾斜については、個々に測定されたＤＵＴ１０３に対するオン状態インピーダンス値（例えば、ＲＤＳＯＮ）を計算及び提供するための処理ユニットに関して図６及び図７に関連して後で更に説明する。以下の図示及び説明においては、オシロスコープ４０６を含むが、受信したアナログ信号のデジタル化及び処理をするために、少なくとも１つのアナログデジタルコンバータ回路及び少なくとも１つのプロセッサを含む、任意の適切な解析システム４０６が用いられ得る。

図５は、図４のシステム４００の高電圧テスト回路５０４において、スイッチングの間のドレイン電圧及び電流の測定されている高電圧トランジスタＤＵＴ１０３（Ｍ０）を示す。この例において、高電圧テスト回路５０４は、電源５０２の正（＋）出力とＤＵＴ１０３のドレインライン１０６（Ｖｄ）との間の抵抗器Ｒ１２（例えば、０．１から５オーム）と直列に接続される、キャパシタンスＣ４及び負荷インダクタンスＬを備える、高電圧ＤＣ供給又は電源５０４（例えば、一例において４００～６００Ｖ）を含むハードスイッチングサブジェクティング回路である。高電圧回路５０４は更に、ライン１０６に接続されるアノード、及び電源５０２の正（＋）出力に接続されるカソードを備える、第２のダイオードＤ２を更に含む。ソフトスイッチングサブジェクティング回路等の他のサブジェクティング回路も用いられ得る。この例において、ポッドの、対応するゲート駆動回路１０４は、高電圧源５０２からの電流を交互に導通及び遮断させるために、Ｍ０を選択的にオン及びオフさせるようにＤＵＴゲート端子を駆動する。図示された構成において、低スイッチング制御信号がＤＵＴ１０３（Ｍ０）をオンにし、インダクタＬに流れるインダクタ電流ＩＬをビルドアップ又は増大させる。減衰器回路１０２及び差動アンプ回路１２０は、トランジスタＭ０がオンのとき検知電圧信号ＶＯを提供するためにＤＵＴ１０３のドレイン電圧を測定する。同様に、電流検知回路１３０は、トランジスタＭ０がオンにされるとき、電流検知抵抗器Ｒ１１を介してＭ０のソースから流れるＤＵＴ電流ＩＤＵＴを表すため電流検知信号ＩＳを提供する。オシロスコープ４０６（又は他のデジタル化装置）は、Ｖｄ及びＩＳ信号を（例えば、上述のように１つ又は複数のマルチプレクサを介して）受信し、これらの信号を処理して、テストされたＤＵＴトランジスタＭ０のＲＤＳＯＮを表す出力信号又は値５００を提供する。一例において、Ｖｄ及びＩＳ信号は、受信したアナログ信号のデジタルサンプルを解析するため、及び、必要に応じてカーブフィッティングを実施するために、ＤＵＴ１０３に対するＲＤＳＯＮを計算及び推定するための傾斜判定と共に、オシロスコープ又は別のデジタル化装置に接続されるコンピュータを用いて所与のＤＵＴ１０３に対して処理される。

図６及び図７を参照すると、図６は、ＤＵＴゲートを駆動するために用いられるゲート電圧カーブ又は信号電圧波形ＶＳ、図４のシステムにおける電圧及び電流傾斜解析を用いてドレイン・ソースオン抵抗ＲＤＳＯＮを解析するためにオシロスコープ４０６によって用いられるドレイン電圧カーブＶｄ及びソース電流カーブＩＳのグラフ６００を提供する。本明細書では、オシロスコープ４０６に種々の信号解析機能を実施させるように説明されているが、任意の適切なコンピュータ又はプロセッサベースの解析システムが用いられ得る。図示される例において、ＶＳ信号が、高電圧トランジスタＤＵＴ Ｍ０がオンであることを示す高である時間期間に、コンピュータ又は他のデータ処理デバイスによって、Ｖｄ信号の傾斜に対応する第１の傾斜Ｓ１が判定され、ＩＳ信号の傾斜に対応する第２の傾斜Ｓ２が判定される。この点に関し、Ｍ０がオンになることに応答して高電圧回路５００においてインダクタＬが充電すると、Ｖｄ信号によって表されるドレイン・ソース電圧、及びＩＳ信号によって表されるソース電流がランプする。データ処理デバイス４０６は、第１の傾斜Ｓ１及び第２の傾斜を判定し、ＲＤＳＯＮを、（Ｓ１／Ｓ２）－Ｒ１１として計算する（図１及び図２）。ＤＵＴ Ｍ０ １０３のドレイン及びソースにわたって差動測定が得られる他の実装において、検知抵抗器Ｒ１１の値の減算は必要とされない。ＲＤＳＯＮの計算において傾斜又はランプＳ１及びＳ２を用いることにより、減衰及びアンプ回路１０２及び１２０におけるＤＣオフセットエラーに対する耐性が提供される。

図７は、図４及び図５のシステム４００におけるオシロスコープ４０６のアナログデジタル（Ａ／Ｄ）コンバータから得られるサンプルを示すグラフ７００を提供し、Ｖｄ信号に関連する一連のサンプル７０２、及びＩＳ信号に関連する一連のサンプル７０４を含む。対応するＤＵＴドレイン・ソース電圧及びソース電流の実際の傾斜を一層正確に評価するために、一例において、データ処理デバイス４０６は、単一測定をサンプリングするのではなく、代わりに、構成可能な時間期間にわたって信号をサンプリングし、線形カーブフィッティングを実施するように構成され、事後処理において線形カーブを適用して、サンプル７０２からカーブフィットＶｄを判定し、フィッティングされたカーブＶｄから対応する第１の傾斜Ｓ１を判定する。同様に、カーブフィッティングはまた、カーブＩＳを判定するために電流サンプル７０４に適用され、図７において、フィッティングされたカーブＩＳから第２の傾斜Ｓ２を判定する。カーブフィッティングの行為は、複数のサンプルの平均化に起因するノイズの低減と、コンバータの複数のデジタル量子化ユニットにわたるフィッティングに起因するデータ処理デバイス４０６のＡ／Ｄコンバータの有効ビット数の増加との両方を可能にする。

図８は、図５のシステムにおける信号波形のグラフ８００を提供し、テスト回路５０４のインダクタＬに流れる電流ＩＬを表すインダクタ電流波形８０２、及びトランジスタＭ０（１０３）のドレイン電圧１０６、Ｖｄを表すカーブ８０４を含む。図８において、カーブ８０６は、ＤＵＴ１０３（Ｍ０）のゲート制御端子を駆動する駆動回路１０４に提供されるスイッチング制御信号（ＶＳ）を表す。一例において、例えば、インダクタ電流においてエネルギーを無駄にすること及びリップルを最小化することなく、スイッチト電力コンバータテスト回路５０４においてＤＵＴ１０３の通常のスイッチング動作をシミュレートするように寿命テスト又は他のテスト動作を実装するため等、高電圧トランジスタＭ０にストレスを加えるため、駆動回路１０４はスイッチング制御信号を、図８において８２１で示されるショートパルスの第１のシーケンスとして、Ｍ０のゲートに提供する。パルスの第１のシーケンス８０４は、ＤＵＴ１０３が、指定されるエンドユース電流、温度、及び電圧条件の範囲内で動作していることを確実にするために、充分な数のスイッチングパルスを用いて、任意の適切な持続時間の間実施され得る。一例において、第１のシーケンス８２１の間のパルスの第１のセットは、約２５０ｎｓ等の短いオンタイム持続時間８０８を有し、ショートパルスの第１のシーケンスは、約２２ｋＨｚのスイッチング周波数に対応する約４５μｓのスイッチング周期で提供される。第１のシーケンス８２１の後に第２のシーケンス８２２が続き、第２のシーケンス８２２では、駆動回路１０４は、高電圧トランジスタＭ０をオフにするために、スイッチング制御信号を低状態で提供する。一例において、第２のシーケンス８２２は数ミリ秒の長さであり、それによって、インダクタ電流ＩＬ（例えば、図８におけるカーブ８０２）を、図示された例においてはゼロ等の、所定の値まで低減させる。インダクタＬの全体又は少なくとも部分的な放電を可能にすることは、より長いオンタイムパルス持続時間８１４の使用を促進して、電流検知信号ＩＳ及び増幅された検知電圧信号ＶＯを得るため、及び解析システム４０６に高電圧トランジスタＭ０のオン状態インピーダンス値ＲＤＳＯＮを計算させるために、後続の第３のシーケンス８２３において高電圧トランジスタＭ０をオンにする。また、インダクタを所定の値まで放電することは、ＲＤＳＯＮ測定を、異なるストレス電流に対して反復可能にさせる。例えば、一例において、第３のシーケンス８２３のオンタイム持続時間は、その間に、上述の減衰器回路１０２及び差動アンプ回路１２４が、増幅された検知電圧信号Ｖｄの測定及び提供を行う、回路１０２、１２４の任意の適切なセトリング時間を含む、約１μｓ以上の持続時間８１６よりも長い。

一例において、駆動回路１０４は、ショートパルスの第１のシーケンス８２１が個々に第３のシーケンス８２３のオンタイム８１４より小さい第１のオンタイム８０８を有するように、ＤＵＴ１０３にスイッチング制御信号を提供するように構成される。このように、ショートパルス８２１の第１のシーケンスは、リアルライフのスイッチングコンバータ条件を表すインダクタ電流８０２を用いて、スイッチング電力コンバータにおいてＤＵＴ１０３のシミュレートされた動作を促進し、その一方で、インダクタ電流リップル及びエネルギー使用の両方を最小化する。第２のシーケンス８２２は、インダクタ電流レベルＩＬを低減するために数ミリ秒の持続時間８１２の間、インダクタＬの全体又は部分的放電を促進する。後続の第３のシーケンス８２３は、その後、オンタイム持続時間８１４の間、Ｍ０をオンにするためのテストパルスを提供し、それによって、ＤＵＴ１０３のドレイン電圧を測定するために充分な測定時間を可能にする。一方、インダクタ電流は充分低いため、オン状態インピーダンス測定の間にＤＵＴ１０３に過ストレスを与える可能性を軽減し、ＲＤＳＯＮ測定がＦＥＴ線形領域（ＢＪＴに対する飽和領域）において行われることを可能にする。また、第２のシーケンス８２２の持続時間８１２の間、トランジスタが高電圧下に保たれ、そのため、ＤＵＴ１０３のインタフェース又はバルクトラップは充電されたままであり、ＲＤＳＯＮ値は、判定されたＲＤＳＯＮが、ＤＵＴ１０３における充電されたトラップの存在を反映するように、図８における時間８１６の間の測定パルスの間に測定される。その後、図８に示されるように、駆動回路１０４は、第１のシーケンス８２１において上述のようにスイッチング動作を再開する。一例において、第３のシーケンス８２３は、ショートパルスの次のシーケンス８２１が始まる前に、インダクタ電流ＩＬが再びゼロ又は何らかの他の所定の値までランプダウンするために充分な時間８２０を提供する。図８に示すように、インダクタ電流カーブ８０２は、ＤＵＴ１０３の再開されたスイッチング動作を介して、連続的な充電及び放電サイクルを用いて、再びランプアップし始める。一例において、インダクタ電流カーブ８０２が通常の動作レベルを再開し、測定を保証するために充分なストレス時間が経過した後、第２の及び第３のシーケンス８２２及び８２３の次の事象が繰り返される。図示されたテストシーケンスは、複数のポッド及びマザーボード３００の個々のゲート駆動回路１０４によって実装され得る。その際、個々のマザーボード３００からの変換されたアナログ信号に対する傾斜ベースのＲＤＳＯＮ計算を、単一の解析システム（例えば、スコープ４０６）が実施できるように、中央コントローラ（図示されない）が、個々のＤＵＴ１０３のスイッチングテスト動作、及びマルチプレクサ３０２、４０１、４０３、及びマッチングされた長さのケーブルを介する対応するドレイン電圧及びトランジスタ電流の測定を調整する。

特許請求の範囲内で、説明された実施形態における変更が可能であり、他の実施形態が可能である。

Claims (23)

1. 高電圧源と基準電圧ノードとの間に結合される高電圧トランジスタのドレイン端子とソース端子との間の電圧をスイッチングの間に測定するための測定回路であって、
   前記高電圧トランジスタがオンにされるときの前記高電圧トランジスタのドレイン端子における電圧を表す減衰器出力信号を生成する減衰器回路であって、
   第１の抵抗器を介して前記高電圧トランジスタのドレイン端子と結合される第１の端子と、第１の内部ノードに感知信号を提供する第２の端子と、制御端子とを有するクランプトランジスタであって、前記感知信号が前記高電圧トランジスタの感知されたドレイン電圧である、前記クランプトランジスタと、
   前記高電圧トランジスタがオンにされるときに前記クランプトランジスタをオンにするために第１の供給電圧に基づいて第１のバイアス信号を前記制御端子に提供するバイアス回路と、
   前記クランプトランジスタからの前記感知信号に基づいて前記減衰器出力信号を提供するための減衰器出力ノードと、前記第１の内部ノードと前記減衰器出力ノードとの間に結合される第１の分割抵抗器と、前記減衰器出力ノードと定電圧ノードとの間に結合される第２の分割抵抗器とを含む第１の電圧分圧器回路と、
   前記高電圧トランジスタがオフにされるときに前記第１の内部ノードと前記定電圧ノードとの間の電圧を制限するために前記第１の内部ノードと前記定電圧ノードとの間に結合されるツェナーダイオードと、
   を含む、前記減衰器回路と、
   前記減衰器出力信号を受信するために前記減衰器出力ノードと結合される第１の入力と、前記基準電圧ノードと結合される第２の入力と、前記高電圧トランジスタがオンにされるときの前記高電圧トランジスタの電圧を表す増幅された感知電圧信号を提供するための出力とを含む差動アンプと、
   を含む、測定回路。
2. 請求項１に記載の測定回路であって、
   前記減衰器出力信号を調整するためのクランプ回路であって、
   第２の供給電圧と第２の内部ノードとの間に結合される第３の分割抵抗器と、前記第２の内部ノードと前記定電圧ノードとの間に結合される第４の分割抵抗器とを含む第２の電圧分圧器回路と、
   前記減衰器出力ノードの電圧を制限するためのダイオードであって、前記減衰器出力ノードに結合されるアノードと前記第２の内部ノードと結合されるカソードとを含む、前記ダイオードと、
   を含む、前記クランプ回路を更に含む、測定回路。
3. 請求項２に記載の測定回路であって、
   前記差動アンプの第１の入力のキャパシタンスを補償するための補償キャパシタであって、前記第１の内部ノードに接続される第１の端子と前記減衰器出力ノードに接続される第２の端子とを含む、前記補償キャパシタを更に含む、測定回路。
4. 請求項３に記載の測定回路であって、
   前記第１の分割抵抗器が調節可能である、測定回路。
5. 請求項４に記載の測定回路であって、
   前記バイアス回路が、
   前記第１の供給電圧と前記クランプトランジスタの制御端子との間に結合される第２の抵抗器と、
   前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合される第３の抵抗器と、
   前記高電圧トランジスタのスイッチングの間の前記クランプトランジスタの制御端子に対する電圧スパイクを低減するために、前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合されるキャパシタと、
   を含む、測定回路。
6. 請求項３に記載の測定回路であって、
   前記バイアス回路が、
   前記第１の供給電圧と前記クランプトランジスタの制御端子との間に結合される第２の抵抗器と、
   前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合される第３の抵抗器と、
   前記高電圧トランジスタのスイッチングの間の前記クランプトランジスタの制御端子に対する電圧スパイクを低減するために、前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合されるキャパシタと、
   を含む、測定回路。
7. 請求項２に記載の測定回路であって、
   前記第１の分割抵抗器が調節可能である、測定回路。
8. 請求項２に記載の測定回路であって、
   前記バイアス回路が、
   前記第１の供給電圧と前記クランプトランジスタの制御端子との間に結合される第２の抵抗器と、
   前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合される第３の抵抗器と、
   前記高電圧トランジスタのスイッチングの間の前記クランプトランジスタの制御端子に対する電圧スパイクを低減するために、前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合されるキャパシタと、
   を含む、測定回路。
9. 請求項１に記載の測定回路であって、
   前記差動アンプの前記第１の入力のキャパシタンスを補償するための補償キャパシタであって、前記第１の内部ノードに接続される第１の端子と前記減衰器出力ノードに接続される第２の端子とを含む、前記補償キャパシタを更に含む、測定回路。
10. 請求項９に記載の測定回路であって、
    前記第１の分割抵抗器が調節可能である、測定回路。
11. 請求項９に記載の測定回路であって、
    前記バイアス回路が、
    前記第１の供給電圧と前記クランプトランジスタの制御端子との間に結合される第２の抵抗器と、
    前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合される第３の抵抗器と、
    前記高電圧トランジスタのスイッチングの間の前記クランプトランジスタの制御端子に対する電圧スパイクを低減するために、前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合されるキャパシタと、
    を含む、測定回路。
12. 請求項１に記載の測定回路であって、
    前記第１の分割抵抗器が調節可能である、測定回路。
13. 請求項１２に記載の測定回路であって、
    前記バイアス回路が、
    前記第１の供給電圧と前記クランプトランジスタの制御端子との間に結合される第２の抵抗器と、
    前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合される第３の抵抗器と、
    前記高電圧トランジスタのスイッチングの間の前記クランプトランジスタの制御端子に対する電圧スパイクを低減するために、前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合されるキャパシタと、
    を含む、測定回路。
14. 請求項１に記載の測定回路であって、
    前記バイアス回路が、
    前記第１の供給電圧と前記クランプトランジスタの制御端子との間に結合される第２の抵抗器と、
    前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合される第３の抵抗器と、
    前記高電圧トランジスタのスイッチングの間の前記クランプトランジスタの制御端子に対する電圧スパイクを低減するために、前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合されるキャパシタと、
    を含む、測定回路。
15. スイッチングの間に高電圧トランジスタのオン状態インピーダンスを判定するためのシステムであって、
    前記高電圧トランジスタに結合されるテスト回路であって、高電圧源と電圧出力ノードと前記高電圧源と前記電圧出力ノードとの間に結合されるインダクタとを含む、前記テスト回路と、
    前記高電圧源からの電流の導通と遮断を交互に行うように、前記電圧出力ノードと基準電圧ノードとの間に結合される前記高電圧トランジスタのゲート制御端子にスイッチング制御信号を提供する駆動回路と、
    前記高電圧トランジスタに流れる電流を表す電流感知信号を提供する電流感知回路と、
    前記高電圧トランジスタがオンにされるときの前記高電圧トランジスタのドレイン端子における電圧を表す減衰器出力信号を生成する減衰器回路であって、
    第１の抵抗器を介して前記高電圧トランジスタのドレイン端子と結合される第１の端子と、感知電圧信号を第１の内部ノードに提供するための第２の端子と、制御端子とを有するクランプトランジスタであって、前記感知電圧信号が前記高電圧トランジスタの感知されたドレイン電圧である、前記クランプトランジスタと、
    前記高電圧トランジスタがオンにされるときに前記クランプトランジスタをオンにするために第１の供給電圧に基づいて第１のバイアス信号を前記制御端子に提供するためのバイアス回路と、
    第１の電圧分圧器回路であって、前記クランプトランジスタからの前記感知信号に基づいて前記減衰器出力信号を提供するための減衰器出力ノードと、前記第１の内部ノードと前記減衰器出力ノードとの間に結合される第１の分割抵抗器と、前記減衰器出力ノードと前記定電圧ノードとの間に結合される第２の分割抵抗器とを含む、前記第１の電圧分圧器回路と、
    前記高電圧トランジスタがオフにされるときに前記第１の内部ノードと前記定電圧ノードとの間の電圧を制限するために前記第１の内部ノードと前記定電圧ノードとの間に結合されるツェナーダイオードと、
    を含む、前記減衰器回路と、
    前記減衰器出力信号を受信するために前記減衰器出力ノードと結合される第１の入力と、前記基準電圧ノードと結合される第２の入力と、前記高電圧トランジスタがオンにされるときの前記高電圧トランジスタの電圧を表す増幅された感知電圧信号を提供するための出力とを含む差動アンプ回路と、
    前記電流感知信号の傾斜と前記増幅された感知電圧信号の傾斜とに基づいてオン状態インピーダンス値を計算するために少なくとも１つのプロセッサを含む解析システムであって、前記電流感知信号の傾斜と前記増幅された感知電圧信号の傾斜とが前記インダクタを介して流れる電流の変化に起因する、前記解析システムと、
    を含む、システム。
16. 請求項１５に記載のシステムであって、
    前記減衰器出力信号を調整するためのクランプ回路であって、
    第２の供給電圧と第２の内部ノードとの間に結合される第３の分割抵抗器と、前記第２の内部ノードと前記定電圧ノードとの間に結合される第４の分割抵抗器とを含む、第２の電圧分圧器回路と、
    前記減衰器出力ノードの電圧を制限するためのダイオードであって、前記減衰器出力ノードと結合されるアノードと前記第２の内部ノードと結合されるカソードとを含む、前記ダイオードと、
    を含む、前記クランプ回路を更に含む、システム。
17. 請求項１５に記載のシステムであって、
    前記差動アンプ回路の前記第１の入力のキャパシタンスを補償するための補償キャパシタであって、前記第１の内部ノードに接続される第１の端子と前記減衰器出力ノードに接続される第２の端子とを含む、前記補償キャパシタを更に含む、システム。
18. 請求項１５に記載のシステムであって、
    前記第１の分割抵抗器が調節可能である、システム。
19. 請求項１５に記載のシステムであって、
    前記バイアス回路が、
    前記第１の供給電圧と前記クランプトランジスタの制御端子との間に結合される第２の抵抗器と、
    前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合される第３の抵抗器と、
    前記高電圧トランジスタのスイッチングの間の前記クランプトランジスタの制御端子に対する電圧スパイクを低減するために、前記クランプトランジスタの制御端子と前記定電圧ノードとの間に結合されるキャパシタと、
    を含む、システム。
20. 請求項１５に記載のシステムであって、
    前記駆動回路が、前記高電圧トランジスタにストレスを加えるショートパルスの第１のシーケンスと、前記インダクタに流れるインダクタ電流を所定の値まで低減させるように前記高電圧トランジスタをオフにする、前記第１のシーケンスに続く第２のシーケンスと、前記解析システムに前記高電圧トランジスタのオン状態インピーダンス値を計算させるために前記電流感知信号と前記増幅された感知電圧信号とを取得するように前記高電圧トランジスタをオンにする、前記第２のシーケンスに続く第３のシーケンスとして、前記スイッチング制御信号を前記高電圧トランジスタのゲート制御端子に提供するように動作する、システム。
21. 請求項２０に記載のシステムであって、
    前記駆動回路が、個々に第１のオンタイムを有する前記ショートパルスの第１のシーケンスを提供するために前記スイッチング制御信号を提供するように更に動作し、
    前記駆動回路が、前記第１のオンタイムより大きい第２のオンタイムの間に前記高電圧トランジスタをオンにするように、前記第３のシーケンスにおいて前記スイッチング制御信号を提供するように更に動作する、システム。
22. 請求項１５に記載のシステムであって、
    前記テスト回路が、個々に複数の高電圧トランジスタの対応する１つに結合される複数のテスト回路要素を含み、
    前記駆動回路が、個々に前記複数の高電圧トランジスタの対応する１つのゲート制御端子にスイッチング制御信号を提供するように動作する複数の駆動回路要素を含み、
    前記電流感知回路が、個々に前記複数の高電圧トランジスタの対応する１つにおいて流れる電流を表す電流感知信号を提供するように動作する複数の電流感知回路要素を含み、
    前記減衰器回路が、個々に前記複数の高電圧トランジスタの対応する１つがオンにされるときに前記複数の高電圧トランジスタの前記対応する１つのドレイン端子における電圧を表す減衰器出力信号を生成するように動作する複数の減衰器を含み、前記複数の減衰器の各々が、
    第１の抵抗器を介して前記複数の高電圧トランジスタの対応する１つの高電圧トランジスタのドレイン端子と結合される第１の端子と、第１の内部ノードに感知電圧信号を提供するための第２の端子と、制御端子とを有するクランプトランジスタであって、前記感知電圧信号が前記複数の高電圧トランジスタの対応する１つの感知されたドレイン電圧である、前記クランプトランジスタと、
    前記複数の高電圧トランジスタの対応する１つがオンにされるときに前記クランプトランジスタをオンにするために、第１の供給電圧に基づいて第１のバイアス信号を前記制御端子に提供するためのバイアス回路と、
    前記クランプトランジスタからの前記感知信号に基づいて前記減衰器出力信号を提供するための減衰器出力ノードと、前記第１の内部ノードと前記減衰器出力ノードとの間に結合される第１の分割抵抗器と、前記減衰器出力ノードと定電圧ノードとの間に結合される第２の分割抵抗器とを含む、第１の電圧分圧器回路と、
    前記高電圧トランジスタがオフにされるときに前記第１の内部ノードと前記定電圧ノードとの間の電圧を制限するために、前記第１の内部ノードと前記定電圧ノードとの間に結合されるツェナーダイオードと、
    を含み、
    前記差動アンプ回路が、
    個々に前記複数の減衰器の対応する１つに関連付けられる複数の差動アンプであって、各々が、前記対応する減衰器出力信号を受信するために前記対応する減衰器出力ノードと結合される第１の入力と、基準電圧ノードと結合される第２の入力と、前記複数の高電圧トランジスタの対応する１つがオンにされるときに前記複数の高電圧トランジスタの対応する１つにわたる電圧を表す増幅された感知電圧信号を提供するための出力とを含む、前記複数の差動アンプと、
    前記複数の差動アンプからと前記複数の電流感知回路要素からとの信号を受信し、電流感知信号と増幅された感知電圧信号とを前記複数の高電圧トランジスタの各々に対応する前記解析システムに提供する少なくとも１つのマルチプレクサ回路と、
    を含み、
    前記解析システムが、前記少なくとも１つのマルチプレクサ回路から前記電流感知信号と前記増幅された感知電圧信号を受信し、対応する電流感知信号の傾斜と対応する増幅された感知電圧信号の傾斜とに基づいて前記複数の高電圧トランジスタの各々に対するオン状態インピーダンス値を計算するように動作する、システム。
23. 高電圧源と基準電圧ノードとの間に結合される高電圧トランジスタのドレイン端子とソース端子との間の電圧をスイッチングの間に測定するための測定回路であって、
    前記高電圧トランジスタがオンにされるときの前記高電圧トランジスタのドレイン端子における電圧を表す減衰器出力信号を生成する減衰器回路であって、
    第１の抵抗器を介して前記高電圧トランジスタのドレイン端子と結合される第１の端子と、第１の内部ノードに感知信号を提供する第２の端子と、制御端子とを有するクランプトランジスタであって、前記感知信号が前記高電圧トランジスタの感知されたドレイン電圧である、前記クランプトランジスタと、
    前記高電圧トランジスタがオンにされるときに前記クランプトランジスタをオンにするために第１の供給電圧に基づいて第１のバイアス信号を前記制御端子に提供するバイアス回路と、
    前記クランプトランジスタからの前記感知信号に基づいて前記減衰器出力信号を提供するための減衰器出力ノードと、前記第１の内部ノードと前記減衰器出力ノードとの間に結合される第１の分割抵抗器と、前記減衰器出力ノードと定電圧ノードとの間に結合される第２の分割抵抗器とを含む第１の電圧分圧器回路と、
    前記高電圧トランジスタがオフにされるときに前記第１の内部ノードと前記定電圧ノードとの間の電圧を制限する第１のクランプ回路と、
    を含む、前記減衰器回路と、
    差動アンプであって、前記減衰器出力信号を受信するために前記減衰器出力ノードに結合される第１の入力と、前記基準電圧ノードと結合される第２の入力と、前記高電圧トランジスタがオンにされるときの前記高電圧トランジスタの電圧を表す増幅された感知電圧信号を提供するための出力とを含む、前記差動アンプと、
    第２のクランプ回路であって、
    第２の供給電圧と第２の内部ノードとの間に結合される第３の分割抵抗器と、前記第２の内部ノードと前記定電圧ノードとの間に結合される第４の分割抵抗器とを含む第２の電圧分圧器回路と、
    前記減衰器出力ノードの電圧を制限するためのダイオードであって、前記減衰器出力ノードに結合されるアノードと前記第２の内部ノードに結合されるカソードとを含む、前記ダイオードと、
    を含む、前記第２のクランプ回路と、
    を含む、測定回路。

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