JP7186262B2 - 共有データ統計情報を使用したコンテンツアウェア復号（Ｃｏｎｔｅｎｔ Ａｗａｒｅ Ｄｅｃｏｄｉｎｇ） - Google Patents

共有データ統計情報を使用したコンテンツアウェア復号（Ｃｏｎｔｅｎｔ Ａｗａｒｅ Ｄｅｃｏｄｉｎｇ） Download PDF

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Description

（関連出願の相互参照）
本出願は、参照により本明細書に組み込まれる、２０２０年１１月６日に出願された米国特許仮出願第６３／１１０，７３８号の利益を主張する。
（発明の分野）
本開示の実施形態は、概して、データの誤り検出及び補正に関し、より具体的には、コンテンツアウェアの誤り検出及び補正のためのデータ統計情報の使用に関する。
関連技術の説明
データ記憶製品要件が増加するにつれて、ホストに送信するための記憶データの単一デコーダの性能限界に達してきた。これに応じて、多くのデータ記憶製品がデコーダのプールを採用している。一緒に復号されるデータのブロックは、典型的には、同様のデータ特性を有するため、サービス品質（ＱｏＳ）を改善するために、個々のデコーダは、コンテンツ特性に関する統計情報を維持してもよい。統計情報を維持することによって、データ統計情報に基づくその復号ストラテジを予測的に構成して、デコーダをより効率的に復号するように構成することができる。
しかしながら、データ統計情報は、個々のデコーダによって復号されたデータに基づいているため、それらの予測能力は限定され得、例えば、ＱｏＳを劣化させ得る「ヘッドオブラインブロッキング」シナリオをもたらす予測の見逃しにつながる。
必要なのは、これら及び他の欠陥を克服するシステム及び方法である。
本開示は、概して、共有データ統計情報を使用したコンテンツアウェア復号に関する。各デコーダは、各デコーダが復号し、これらの統計情報を統合統計情報プールに提供するコンテンツの統計データを生成する。コードワードがデコーダプールに到着すると、統合統計情報を利用して、破損したビット値又は欠落したビット値を推定又は予測する。コードワードは、シンドローム重み又はビット誤り率に基づいて、階層１デコーダ、階層２デコーダ、又は階層３デコーダなどの特定のデコーダに割り当てられてもよい。割り当てられたデコーダは、コードワードを処理した後に、統合統計情報プールを更新する。いくつかの実施形態では、各デコーダは、コードワードに関するローカル統計情報を追加的に維持し、ローカル統計情報と統合統計情報プールとの間に統計的に有意な不一致があるときにローカル統計情報を使用することができる。
一実施形態では、不揮発性メモリ（ＮＶＭ）と、複数のデコーダ、すなわち第１のコードワードを受信するように構成された第１のデコーダ及び第２のコードワードを受信するように構成された第２のデコーダを含む、ＮＶＭに連結されたコントローラと、を含むデータ記憶デバイスが開示され、第１のデコーダは、第１のコードワードに関する第１のデータ統計情報を生成するように構成されており、第２のデコーダは、第２のコードワードに関する第２のデータ統計情報を生成するように構成されている。データ記憶デバイスは、第１のデータ統計情報及び第２のデータ統計情報を受信するように構成された統合データ統計情報モジュールを更に含む。
別の実施形態では、データ記憶デバイス用のコントローラが開示される。コントローラは、１つ以上のＮＶＭに対するＩ／Ｏと、コンテンツアウェア復号のための方法を実行するように構成されたプロセッサと、を含む。この方法は、第１のデコーダにおいて１つ以上のＮＶＭからコードワードを受信することと、コードワードに関するデータ統計情報を生成することと、データ統計情報を統合統計情報モジュールに提供することと、を含み、統合統計情報モジュールは、第１のデコーダを含む複数のデコーダに連結される。
別の実施形態では、ＮＶＭ手段と、コンテンツアウェア復号のための方法を実行するためのコントローラ手段とを含む、データを記憶するためのシステムが開示される。本方法は、複数のデコーダ手段の第１のデコーダ手段において、ＮＶＭ手段から第１のコードワードを受信することと、第１のデコーダ手段において第１のコードワードを復号することと、第１のコードワードを復号することに基づいて第１のデータ統計情報を生成することと、を含む。本方法は、複数のデコーダ手段のそれぞれに連結された統合データ統計情報モジュールを、第１のデータ統計情報で更新することと、ＮＶＭ手段から第２の第２のコードワードを受信することと、統合データ統計情報モジュールに基づいて、第２のコードワードを複数のデコーダ手段の第２のデコーダ手段に割り当てることと、を更に含む。
本開示の上記の特徴を詳細に理解することができるように、簡潔に上で要約した本開示のより具体的な説明は、実施形態を参照することによってなされてもよく、それらのいくつかが添付の図面に示されている。しかしながら、添付の図面は、本開示の典型的な実施形態のみを示し、したがって、その範囲を限定するものと見なされるべきではなく、本開示が他の同等に有効な実施形態を認め得ることに留意すべきである。
特定の実施形態による、データ記憶デバイスがホストデバイスの記憶デバイスとして機能し得る記憶システムを示す概略ブロック図である。
特定の実施形態による、デコーダプールアーキテクチャを示す概略ブロック図である。
４ビットワードの組の例である。 特定の実施形態による４ビットワード配列出現頻度を示すヒストグラムである。
特定の実施形態による、反復型コンテンツアウェアデコーダ（ＩＣＡＤ）論理（Iterative Content Aware Decoder logic）の概略図である。
特定の実施形態による、デコーダプール内のＩＣＡＤの実装を示す概略ブロック図である。
特定の実施形態による、デコーダプール内の選択的データ共有ＩＣＡＤの実装を示す概略ブロック図である。
特定の実施形態による、デコーダプール内のＩＣＡＤの実装を示すフローチャートである。
理解を容易にするために、図面に共通する同一の要素を示すために、可能な限り、同一の参照番号を使用している。一実施形態で開示される要素は、特に断ることなく、他の実施形態に有益に利用され得ることが想到される。
以下では、本開示の実施形態を参照する。しかしながら、本開示は、具体的に説明される実施形態に限定されないことを理解されたい。その代わりに、以下の特徴及び要素の任意の組み合わせは、異なる実施形態に関連するか否かに関わらず、本開示を実施及び実践することが企図される。更に、本開示の実施形態は、他の可能な解決策及び／又は先行技術を上回る利点を達成することができるが、所与の実施形態によって特定の利点が達成されるか否かは、本開示を限定するものではない。したがって、以下の態様、特徴、実施形態、及び利点は、単なる例示に過ぎず、請求項に明示的に記載されている場合を除いて、添付の「特許請求の範囲」の要素又は制限と見なされない。同様に、「本開示」への言及は、本明細書に開示される任意の発明の主題の一般化として解釈されるものではなく、請求項に明示的に記載されている場合を除いて、添付の「特許請求の範囲」の要素又は制限であると見なされるべきではない。
本開示は、概して、共有データ統計情報を使用したコンテンツアウェア復号に関する。各デコーダは、各デコーダが復号し、これらの統計情報を統合統計情報プールに提供するコンテンツの統計データを生成する。コードワードがデコーダプールに到着すると、統合統計情報を利用して、破損したビット値又は欠落したビット値を推定又は予測する。コードワードは、シンドローム重み又はビット誤り率に基づいて、階層１デコーダ、階層２デコーダ、又は階層３デコーダなどの特定のデコーダに割り当てられてもよい。割り当てられたデコーダは、コードワードを処理した後に、統合統計情報プールを更新する。いくつかの実施形態では、各デコーダは、コードワードに関するローカル統計情報を追加的に維持し、ローカル統計情報と統合統計情報プールとの間に統計的に有意な不一致があるときにローカル統計情報を使用することができる。
図１は、特定の実施形態による、データ記憶デバイス１０６がホストデバイス１０４の記憶デバイスとして機能し得る記憶システム１００を示す概略ブロック図である。例えば、ホストデバイス１０４は、データ記憶デバイス１０６に含まれる不揮発性メモリ（ＮＶＭ）１１０を利用して、データを記憶及び取得することができる。ホストデバイス１０４は、ホストＤＲＡＭ１３８を含む。いくつかの実施形態では、記憶システム１００は、記憶アレイとして動作し得るデータ記憶デバイス１０６などの複数の記憶デバイスを含んでもよい。例えば、記憶システム１００は、ホストデバイス１０４のための大量記憶デバイスとして集合的に機能する安価な／独立ディスクの冗長アレイ（ＲＡＩＤ）として構成された複数のデータ記憶デバイス１０６を含んでもよい。
ホストデバイス１０４は、データ記憶デバイス１０６などの１つ以上の記憶デバイスに、かつ／又は１つ以上の記憶デバイスからデータを記憶及び／又は取得することができる。図１に示すように、ホストデバイス１０４は、インターフェース１１４を介してデータ記憶デバイス１０６と通信することができる。ホストデバイス１０４は、コンピュータサーバ、ネットワーク接続ストレージ（ＮＡＳ）ユニット、デスクトップコンピュータ、ノートブック（すなわち、ラップトップ）コンピュータ、タブレットコンピュータ、セットトップボックス、いわゆる「スマート」フォン、いわゆる「スマート」パッドなどの電話送受器、テレビ、カメラ、ディスプレイデバイス、デジタルメディアプレーヤ、ビデオゲームコンソール、ビデオストリーミングデバイス、又はデータ記憶デバイスからデータを送信若しくは受信することができる他の機器を含む広範囲のデバイスのうちのいずれかを含んでもよい。
データ記憶デバイス１０６は、コントローラ１０８、ＮＶＭ１１０、電源１１１、揮発性メモリ１１２、インターフェース１１４、及び書き込みバッファ１１６を含む。いくつかの実施形態では、データ記憶デバイス１０６は、明確にするために図１に示されていない追加の構成要素を含んでもよい。例えば、データ記憶デバイス１０６は、データ記憶デバイス１０６の構成要素が機械的に取り付けられ、データ記憶デバイス１０６の構成要素を電気的に相互接続する導電性トレースなどを含む、プリント回路基板（ＰＣＢ）を含んでもよい。いくつかの実施形態では、データ記憶デバイス１０６の物理的寸法及びコネクタ構成は、１つ以上の標準的なフォームファクタに適合し得る。いくつかの例示の標準的なフォームファクタとしては、３．５インチデータ記憶デバイス（例えば、ＨＤＤ又はＳＳＤ）、２．５インチデータ記憶デバイス、１．８インチデータ記憶デバイス、周辺構成要素相互接続（ＰＣＩ）、ＰＣＩ拡張（ＰＣＩ－Ｘ）、ＰＣＩエクスプレス（ＰＣＩｅ）（例えば、ＰＣＩｅ ｘ１、ｘ４、ｘ８、ｘ１６、ＰＣＩｅ Ｍｉｎｉ Ｃａｒｄ、ＭｉｎｉＰＣＩなど）が挙げられるが、これらに限定されない。いくつかの実施例では、データ記憶デバイス１０６は、ホストデバイス１０４のマザーボードに直接連結（例えば、直接半田付け）されてもよい。
データ記憶デバイス１０６のインターフェース１１４は、ホストデバイス１０４とデータを交換するためのデータバス、及びホストデバイス１０４とコマンドを交換するための制御バスのうちの一方又は両方を含み得る。インターフェース１１４は、任意の好適なプロトコルに従って動作することができる。例えば、インターフェース１１４は、以下のプロトコルのうちの１つ以上に従って動作することができる：アドバンスドテクノロジーアタッチメント（ＡＴＡ）（例えば、シリアルＡＴＡ（ＳＡＴＡ）及びパラレルＡＴＡ（ＰＡＴＡ））、ファイバチャネルプロトコル（ＦＣＰ）、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、シリアルアタッチドＳＣＳＩ（serially attached SCSI）（ＳＡＳ）、ＰＣＩ、及びＰＣＩｅ、不揮発性メモリエクスプレス（ＮＶＭｅ）、ＯｐｅｎＣＡＰＩ、ＧｅｎＺ、キャッシュコヒーレントインターフェースアクセラレータ（Cache Coherent Interface Accelerator）（ＣＣＩＸ）、オープンチャネルＳＳＤ（ＯＣＳＳＤ）など。インターフェース１１４（例えば、データバス、制御バス、又はその両方）の電気的接続は、ホストデバイス１０４とコントローラ１０８との間に電気的接続を提供し、ホストデバイス１０４とコントローラ１０８との間でデータを交換することを可能にしながらコントローラ１０８に電気的に接続されている。いくつかの実施形態では、インターフェース１１４の電気的接続はまた、データ記憶デバイス１０６がホストデバイス１０４から電力を受け取ることを可能にし得る。例えば、図１に示すように、電源１１１は、インターフェース１１４を介してホストデバイス１０４から電力を受け取り得る。
ＮＶＭ１１０は、複数のメモリデバイス又はメモリユニットを含み得る。ＮＶＭ１１０は、データを記憶及び／又は取得するように構成されていてもよい。例えば、ＮＶＭ１１０のメモリユニットは、データ及びデータを記憶するようにメモリユニットに命令するメッセージをコントローラ１０８から受信してもよい。同様に、ＮＶＭ１１０のメモリユニットは、データを取得するようにメモリユニットに命令するメッセージをコントローラ１０８から受信してもよい。いくつかの実施例では、メモリユニットのそれぞれをダイと呼ぶことができる。いくつかの実施形態では、単一の物理チップは、複数のダイ（すなわち、複数のメモリユニット）を含み得る。いくつかの実施形態では、各メモリユニットは、比較的大量のデータ（例えば、１２８ＭＢ、２５６ＭＢ、５１２ＭＢ、１ＧＢ、２ＧＢ、４ＧＢ、８ＧＢ、１６ＧＢ、３２ＧＢ、６４ＧＢ、１２８ＧＢ、２５６ＧＢ、５１２ＧＢ、１ＴＢなど）を記憶するように構成されてもよい。
いくつかの実施形態では、ＮＶＭ１１０の各メモリユニットは、フラッシュメモリデバイス、相変化メモリ（ＰＣＭ）デバイス、抵抗変化型メモリ（ＲｅＲＡＭ）デバイス、磁気抵抗メモリ（ＭＲＡＭ）デバイス、強誘電体メモリ（Ｆ－ＲＡＭ）、ホログラフィックメモリデバイス、及び任意の他の種類のＮＶＭデバイスなどの、任意の種類のＮＶＭデバイスを含み得る。
ＮＶＭ１１０は、複数のフラッシュメモリデバイス又はメモリユニットを備えてもよい。ＮＶＭフラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲベースのフラッシュメモリデバイスを含んでもよく、各フラッシュメモリセルのトランジスタの浮遊ゲートに含まれる電荷に基づいてデータを記憶することができる。ＮＶＭフラッシュメモリデバイスでは、フラッシュメモリデバイスは、複数のダイに分割されてもよく、複数のダイの各ダイは複数のブロックを含み、これらは更に複数のページに分割され得る。特定のメモリデバイス内の複数のブロックの各ブロックは、複数のＮＶＭセルを含み得る。ＮＶＭセルの行は、複数のページのうちのあるページを定義するためにワード線を使用して電気的に接続されてもよい。複数のページのそれぞれの対応するセルは、それぞれのビット線に電気的に接続されてもよい。更に、ＮＶＭフラッシュメモリデバイスは、２Ｄ又は３Ｄデバイスであってもよく、シングルレベルセル（ＳＬＣ）、マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）、又はクアッドレベルセル（ＱＬＣ）であってもよい。コントローラ１０８は、ＮＶＭフラッシュメモリデバイスにページレベルでデータを書き込み、ＮＶＭフラッシュメモリデバイスからページレベルでデータを読み取り、ＮＶＭフラッシュメモリデバイスからブロックレベルでデータを消去することができる。
データ記憶デバイス１０６は、データ記憶デバイス１０６の１つ以上の構成要素に電力を供給し得る電源１１１を含む。標準モードで動作するとき、電源１１１は、ホストデバイス１０４などの外部デバイスによって供給される電力を使用して、１つ以上の構成要素に電力を供給することができる。例えば、電源１１１は、インターフェース１１４を介してホストデバイス１０４から受け取った電力を使用して、１つ以上の構成要素に電力を供給してもよい。いくつかの実施形態では、電源１１１は、電力を外部デバイスから受け取ることを停止する場合などのシャットダウンモードで動作するときに、１つ以上の構成要素に電力を供給するように構成された１つ以上の蓄電構成要素（power storage component）を含んでもよい。このように、電源１１１は、オンボードバックアップ電源として機能してもよい。１つ以上の蓄電構成要素のいくつかの例としては、コンデンサ、スーパーキャパシタ、電池などが挙げられるが、これらに限定されない。いくつかの実施形態では、１つ以上の蓄電構成要素によって蓄えられ得る電力の量は、１つ以上の蓄電構成要素のコスト及び／又はサイズ（例えば、面積／体積）の関数であり得る。換言すれば、１つ以上の蓄電構成要素によって蓄えられる電力の量が増加するにつれて、１つ以上の蓄電構成要素のコスト及び／又はサイズも増加する。
データ記憶デバイス１０６はまた、情報を記憶するためにコントローラ１０８によって使用され得る揮発性メモリ１１２を含む。揮発性メモリ１１２は、１つ以上の揮発性メモリデバイスを含んでもよい。いくつかの実施形態では、コントローラ１０８は、揮発性メモリ１１２をキャッシュとして使用してもよい。例えば、コントローラ１０８は、キャッシュされた情報がＮＶＭ１１０に書き込まれるまで、揮発性メモリ１１２にキャッシュされた情報を記憶してもよい。図１に示すように、揮発性メモリ１１２は、電源１１１から受け取った電力を消費し得る。揮発性メモリ１１２の例としては、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、及び同期ダイナミックＲＡＭ（ＳＤＲＡＭ（例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、ＤＤＲ３Ｌ、ＬＰＤＤＲ３、ＤＤＲ４、ＬＰＤＤＲ４など）が挙げられるが、これらに限定されない。
データ記憶デバイス１０６は、データ記憶デバイス１０６の１つ以上の動作を管理し得るコントローラ１０８を含む。例えば、コントローラ１０８は、ＮＶＭ１１０とのデータの読み取り及び／又はデータの書き込みを管理してもよい。いくつかの実施形態では、データ記憶デバイス１０６がホストデバイス１０４から書き込みコマンドを受信すると、コントローラ１０８は、データをＮＶＭ１１０に記憶するデータ記憶コマンドを開始し、データ記憶コマンドの進捗を監視してもよい。コントローラ１０８は、記憶システム１００の少なくとも１つの動作特性を決定し、少なくとも１つの動作特性をＮＶＭ１１０に記憶してもよい。いくつかの実施形態では、データ記憶デバイス１０６がホストデバイス１０４から書き込みコマンドを受信すると、コントローラ１０８は、書き込みコマンドに関連付けられたデータをＮＶＭ１１０に送信する前に、内部メモリ又は書き込みバッファ１１６に一時的にデータを記憶する。
コントローラ１０８は、デコーダプール１５０を含む。デコーダプール１５０は、コントローラ１０８の低密度パリティック検査（ＬＤＰＣ）エンジンの一部であってもよい。デコーダプール１５０は、１つ以上のデコーダを含んでもよく、１つ以上のデコーダのそれぞれは１つ以上のギアを有する。１つ以上のギアのそれぞれは、階層１、階層２、又は階層３デコーダであってもよい。デコーダの異なる階層の例示は、限定することを意図するものではなく、可能な実施形態の例を提供することを意図するものである。例えば、用語「階層」の使用は、異なる状況に特化された異なるデコーダのためのプレースホルダとして利用されてもよい。更に、例示されたデコーダの階層よりも多いか、又はそれよりも少ないことが想到される。
階層２デコーダは、低ビット誤り率（ＢＥＲ）コードワードのためなど、あまり集約的でない復号タスクのために利用されてもよく、階層３デコーダは、より高いＢＥＲコードワードのためなど、より集約的な復号タスクのために利用されてもよい。他の実施形態では、選択デコーダは、受信コードワードが階層１デコーダ、階層２デコーダ、又は階層３デコーダのいくつかの特定のシンドローム重み閾値を超えるかどうかに基づいてもよい。利用されるデコーダは、復号動作、並びにデータ記憶デバイスの他の構成要素による現在の電力消費などの、利用される現在のリソースに依存し得る。様々なデコーダは、トレードオフがギアシフト方式であるように、待ち時間と補正能力に対する出力との間のトレードオフを使用することができる。例えば、階層１デコーダは、ビットフリッピングデコーダであってもよいが、一方で階層２及び階層３デコーダは、メッセージパッシングデコーダであってもよい。この文脈では、階層２デコーダは、より速いメッセージパッシングデコーダであるが、階層３はより強力なメッセージパッシングデコーダである。
図２は、開示される実施形態によるデコーダプールアーキテクチャ２００を示す概略ブロック図である。デコーダプールアーキテクチャ２００は、図１のデコーダプール１５０であってもよい。従来の手法では、デコーダプールに提供されるコードワードは、最初に下位デコーダ（例えば、階層１デコーダ）に提供されてもよいが、下位デコーダが故障した場合、コードワードを上位デコーダ（例えば、階層２及び／又は階層３デコーダ）に送信することができる。単一の階層１＋階層２＋階層３エンジンを使用するのではなく、これらのギアは、独立したデコーダのプールに分割される。例えば、コードワードが階層３デコーダで長い復号待ち時間を要する場合、階層１デコーダ及び階層２デコーダは、階層３デコーダよりも短い復号待ち時間を有し得る他のコードワードを更に復号することができる。デコーダプールアーキテクチャは、複数の階層１デコーダ２０４ａ～ｎ、複数の階層２デコーダ２０６ａ～ｎ、及び複数の階層３デコーダ２０８ａ～ｎを含む。いくつかの実施形態では、階層１デコーダの数は、階層２デコーダの数よりも多く、階層２デコーダの数は階層３デコーダの数よりも多い。
更に、コントローラ１０８などのコントローラは、複数のデコーダ２０４ａ～ｎ、２０６ａ～ｎ、２０８ａ～ｎのうちのどのデコーダが受信されたコードワードを復号するかを判定するように構成されてもよい。受信されたコードワードは、図１の揮発性メモリ１１２などの揮発性メモリから、又は図１のＮＶＭ１１０などのＮＶＭからであってもよい。例えば、受信したコードワードが高ＢＥＲを含むとコントローラが判定した場合、受信されたコードワードは、複数の階層１デコーダ２０４ａ～ｎのうちの１つ又は複数の階層２デコーダ２０６ａ～ｎのうちの１つではなく、複数の階層３デコーダ２０８ａ～ｎのうちの１つによって復号され得る。コードワードが下位デコーダに送信されるが、適切に復号することができない場合、階層１デコーダは、統合統計情報プール（以下で論じられる）を更新し、いくつかの実施形態では、コードワードを上位デコーダに渡す前に、それ自体のデータ統計情報（以下で論じる）を更新してもよい。
反復型コンテンツアウェアデコーダ（ＩＣＡＤ）は、デコーダプール２０２の複数のデコーダ２０４ａ～ｎ、２０６ａ～ｎ、２０８ａ～ｎのそれぞれのデコーダに埋め込まれてもよい。ＩＣＡＤは、デコーダ演算論理にホストデータ統計情報が埋め込まれることを可能にし、それにより、より良好なホストデータ統計情報が記憶されると、デコーダがより良好に機能する。ホストデータ統計情報が利用できない場合、データ統計情報は、関連するコードワードについて推定される。更に、ＩＣＡＤは、ＩＣＡＤがコードワードの復号とホストデータ統計情報の再推定との間を反復するような繰り返し方法で機能する。
ホスト最小データサイズは、フラッシュメモリユニット（ＦＭＵ）サイズよりも大きくてもよいため、データは、図１のＮＶＭ１１０など、ＮＶＭの複数のシーケンシャルＦＭＵにわたって記憶されてもよい。データが順次読み取られるため、コードワードは同様のホストデータを保持し、同様のデータ統計情報を有することができる。ＩＣＡＤは、データ統計情報を抽出し、デコーダプール２０２の複数のデコーダ２０４ａ～ｎ、２０６ａ～ｎ、２０８ａ～ｎのデコーダ間で抽出されたデータ統計情報を共有することができる。更に、データ統計情報はまた、デコーダプール２０２の複数のデコーダ２０４ａ～ｎ、２０６ａ～ｎ、２０８ａ～ｎのデコーダ間で併せて推定及び共有されてもよい。データ統計情報を併せて推定し、デコーダプール２０２の複数のデコーダ２０４ａ～ｎ、２０６ａ～ｎ、２０８ａ～ｎのそれぞれのデコーダにわたって統合推定統計情報を共有することにより、デコーダ待ち時間、補正能力、及びシステム性能を改善することができる。前述の実施例は、限定することを意図するものではないことを理解されたい。
図３Ａは、４ビットワードの組３００の例である。図３Ｂは、図３Ａの組３００の４ビットワード配列出現頻度を示すヒストグラム３５０である。４つのビットの組み合わせはそれぞれ、１０進値の２進表現であるビットワードに対応する。例えば、４つのビットの組み合わせは、「ａｂｃｄ」の形態であってもよく、「ａ」、「ｂ」、「ｃ」、及び「ｄ」はそれぞれ０又は１のいずれかに対応する。４つのビットの組み合わせは、以下の式によって２進数から１０進数に変換され得る：（ａｂｃｄ）２＝（ａ×２３）＋（ｂ×２２）＋（ｃ×２１）＋（ｄ×２０）＝（ｘ）１０（式中、「ｘ」は、２進数の４ビットの組み合わせの１０進値である。４ビットワードのそれぞれは、０～１５の値に対応する。例えば、００００は０と等しく、０１１０は６と等しく、１１１１は１５と等しい。
ヒストグラム３５０は、組３００の４ビットワードの各値の出現頻度のグラフ表示である。例えば、組３００において、００００すなわち０は４回発生し、１１１１すなわち１５は１０回発生する。ヒストグラム３５０は、組３００の新しい４ビットワードごとに動的に更新されてもよい。例えば、値１５は最も高い出現頻度を有し、値５は最も低い出現頻度を有する。デコーダ又は統合データ統計情報モジュールが４ビットワードを受信したときに、ビットのうちの１つ以上が破壊されている場合、デコーダ又は統合データ統計情報モジュールは、ヒストグラム３５０を利用して、１つ以上のビット値がどのようになり得るかを判定することができる。例えば、４ビットワードｘ１１０が、デコーダ又は統合データ統計情報モジュールによって受信され、「ｘ」は、未知のビットを指す。この４ビットワードは、４ビットワードが０１１０である６、又は４ビットワードが１１１０である１４であり得る。ヒストグラム３５０を解析すると、６の値は、１４の値よりも発生する確率が高いことにより、デコーダ又は統合データ統計情報モジュールは、未知のビットが「０」であると推定することができる。しかしながら、ヒストグラム３５０の統計情報を有さない場合、未知のビットがなり得るものの最良の推定値（guess estimate）は「０」が５０％、及び「１」が５０％になるであろう。
図４は、開示される実施形態によるＩＣＡＤ論理４００の概略図である。ＩＣＡＤ論理４００は、１つ以上の記号ノード４０２、４０４、複数のビットノード４０６ａ～ｐ、及び複数のチェックノード４０８ａ～ｈを含む。複数のビットノード４０６ａ～ｐは、複数のビットノード４０６と総称されてもよく、複数のチェックノード４０８ａ～ｈは、複数のチェックノード４０８と総称されてもよい。１つ以上の記号ノード４０２、４０４のそれぞれは、図示された実施形態において、ほぼ８個のビットノードに関連付けられてもよく、第１の記号ノード４０２はビットノード４０６ａ～ｈに関連付けられ、第２の記号ノード４０４はビットノード４０６ｉ～ｐに関連付けられる。
一実施形態では、データ内のビットは依存している。例えば、テキストファイルでは、ビットはバイトで編成され、各バイトは文字を表す。テキストファイルの例では、最も使用される文字は英数字、スペース、及び句読点マークであるが、残りの文字は、あまり一般的ではない。これは、同じバイトからのビットが統計的に依存し、バイト内のビットの一部を知ることにより、同じバイト内の他のビットの信頼性が増大することを示す。データは、グループ内の全てのビットが統計的に依存するようにグループに分割されてもよい。各グループは記号又は記号ノードと見なされる。
図４では、記号は、８個のビットノード４０６ａ～ｈ、４０６ｉ～ｐによって示される８ビットのグループである。ＩＣＡＤによって実行される復号動作中に、１つ以上の記号ノード４０２、４０４のそれぞれは、複数のビットノード４０６の各ビットノードにメッセージを送信する。メッセージは、同じコードワードの他のビットからの情報及び各記号の確率を反映するデータ統計情報に従って、上記の図３Ａ及び図３Ｂに記載されるような「０」又は「１」になるビットの確率を含み得る。チェックノード４０８は、ビットノード値が正確であることを確実にするために、複数のビットノード４０６のビットノードのそれぞれの値をチェックするために提供される。チェックノード４０８は、ビットノード値が制約されるように、コードワードビットのパリティ制約を含んでもよい。
確率は、符号化手順中に学習することができ、データは誤りなしに取得される。しかしながら、符号化手順中に統計情報を学習することは、学習した統計情報を、データ記憶デバイスの図１のＮＶＭ１１０などのメモリに記憶する必要があるため、コストがかかる場合がある。上述のデータ統計推定方式の間などに、データをスキャンし、データ内の各記号の発生をカウントすることによって、確率が計算され、データの将来の読み取りのための追加情報として記憶される。更に、確率は読み取りデータ自体から学習されてもよい。誤差の数は、高い精度を有する確率が得られるように、十分に低くてもよい。また、復号手順の間に、確率を推定することもできる。復号の各段階において、各ビットは、上述のように、そえ確率を「０」又は「１」に保持する。これらの確率を考慮すると、各記号の各発生（occurence）の確率を得ることができる。
図５は、開示される実施形態による、デコーダプール内のＩＣＡＤの実装を示す概略ブロック図である。デコーダプールは、図２のデコーダプール２０２であってもよい。複数のデコーダ５０２ａ～ｎのそれぞれのデコーダ用のホストデータ統計情報推定モジュールを有するのではなく、複数のデコーダ５０２ａ～ｎは、統合データ統計情報推定モジュール５０４に連結され、その結果、統合データ統計情報推定モジュール５０４に連結された複数のデコーダ５０２ａ～ｎのデコーダの全てによって併せて推定される。
「ｋ」ビット長の全てのコードワードに関するデータ統計情報の統合表現を保持することによって、複数のデコーダ５０２ａ～ｎのそれぞれのデコーダについて、データ統計情報を併せて推定することができ、「ｋ」はビット長の数値を指す。データ統計情報は、図３のヒストグラム３５０などのヒストグラムとして、複数のデコーダ５０２ａ～ｎの各デコーダ内に記憶されてもよく、ヒストグラムは、「ｋ」ビット長で復号された各コードワードで連続的に更新される。複数のデコーダ５０２ａ～ｎのそれぞれは、更新された統計情報を統合データ統計情報推定モジュール５０４に送信し、ここで、統合データ統計情報モジュール５０４は、個々の更新された統計情報を統合し、グローバル統計情報を複数のデコーダ５０２ａ～ｎの各デコーダに返送する。
第１のデコーダ５０２ａなどの個々のデコーダが、更新されたデータ統計情報を統合データ統計情報推定モジュール５０４に渡す各ステップにおいて、デコーダは、前の推定との差を渡す。例えば、差は、「ｂｉｎ１：＋５、ｂｉｎ２：－７」などのように例示されてもよい。コードワードの復号が完了すると、復号されたコードワードに関連付けられたホストデータは、データ統計情報がノイズを伴わないバージョンであり得る、ホストデバイスなどの標的位置に転送される。
復号動作の開始時の又は高いビット誤り率を有するコードワードが、ほぼ又は完全に復号されるコードワードよりも高い重みを与えられるように、各デコーダからのデータは、信頼性を反映する重みを使用して取られてもよい。更に、過去の復号されたコードワードはまた、特定の重みで考慮されてもよく、特定の重みは、データの変化を反映するために時間と共に減少し、データ統計情報が時間に関して変化するようにすることができる。重みは、図３Ａ及び図３Ｂに記載されるように、コードワードの特定のビットを受信する確率を考慮してもよい。
図７のフローチャート７００を参照すると、第１のデコーダ５０２ａは、ブロック７０２において、図１のＮＶＭ１１０などのＮＶＭから第１のコードワードを受信する。第１のコードワードは、ビット誤り率などのコードワードの特性に基づいて、階層１、階層２、又は階層３デコーダに割り当てられてもよい。ブロック７０４において、第１のコードワードは、第１デコーダ５０２ａによって復号され、第１のコードワードに関する第１のデータ統計情報が生成され、第１のデコーダ５０２ａによって記憶される。ブロック７０６において、第１のコードワードに関する第１のデータ統計情報を生成した後、生成された第１のデータ統計情報は、統合データ統計情報推定モジュール５０４に転送される。生成された第１のデータ統計情報を統合データ統計情報推定モジュールに送信するタイミングは、図１のデータ記憶デバイス１０６などのデータ記憶デバイスの動作又は条件に基づいて構成可能な又は適応的タイミングであってもよいことを理解されたい。ブロック７０８において、図１のコントローラ１０８などのコントローラは、統合データ統計情報推定モジュール５０４が２つ以上の同様のデータ統計情報を含むかどうかを判定する。ホストデータがＥＣＣコードワードよりも長いことが多く、通常、順次読み出されるので、時間近接性の復号されたＥＣＣワードは、同様のデータ統計情報を有し得る。同様のデータ統計情報が存在しない場合、コントローラは、第２のコードワードを受信しデコーダに割り当てるのを待つ。
ブロック７０２において、第２のデコーダ５０２ｂは、ＮＶＭから第２のコードワードを受信する。第２のコードワード及び第１のコードワードは実質的に同様であり、その結果、コードワードのデータ統計情報は、同様である。ブロック７０４において、第２のデコーダ５０２ｂは、第２のコードワードを復号し、第２のコードワードに関連付けられた第２のデータ統計情報を生成する。ブロック７０６において、生成された第２のデータ統計情報は、統合データ統計情報推定モジュール５０４に転送される。
ブロック７０８において、統合データ統計情報推定モジュール５０４は、生成された第１のデータ統計情報及び生成された第２のデータ統計情報の両方を受信する。第１のコードワード及び第２のコードワードは実質的に同様であるため、生成された第１のデータ統計情報は、生成された第２のデータ統計情報によって更新され、その結果、ブロック７１０において、グローバル統計情報は、生成された第１のデータ統計情報及び生成された第２のデータ統計情報を含む。更に、統合データ統計情報推定モジュール５０４は、ブロック７１０でグローバル統計情報を利用してヒストグラムを生成する。
第３のコードワードは、ブロック７１２において、図１のコントローラ１０８などのコントローラによってＮＶＭから取得される。グローバル統計情報に基づいて、複数のデコーダ５０２ａ～ｎの適切なデコーダは、第３のコードワードを受信する。例えば、第１のデコーダ５０２ａは、生成されたヒストグラム及びグローバル統計情報に基づいて第３のコードワードを受信してもよい。ブロック７１４において、第３のコードワードが復号され、第３のデータ統計情報が生成される。ブロック７１６において、コントローラは、生成された第３のデータ統計情報とグローバル統計情報との間に不一致があるかどうかを判定する。ブロック７１６において不一致が存在しない場合、生成された第３のデータ統計情報は、ブロック７１８において統合データ統計情報推定モジュール５０４に転送され、生成された第３のデータ統計情報を用いてブロック７１０でグローバル統計情報及びヒストグラムが更新される。いくつかの実施例では、第１のコードワード、第２のコードワード、及び第３のコードワードは、連続的である。
図６は、開示された実施形態による、デコーダプール内の選択的データ共有ＩＣＡＤの実装を示す概略ブロック図である。図６のデコーダプールにおける選択的データ共有ＩＣＡＤの態様は、図５に記載されるデコーダプール内のＩＣＡＤの態様と同様であり得る。更に、デコーダプールは、図２のデコーダプール２０２であってもよい。複数のデコーダ６０２ａ～ｎの各デコーダを、図５に示される実施形態などの統合データ統計情報推定モジュール６０４に連結するのではなく、複数のデコーダ６０２ａ～ｎの各デコーダは、複数のデータ統計情報推定モジュール６０６ａ～ｎのそれぞれのデータ統計情報推定モジュールに連結される。したがって、第１のデコーダ６０２ａ及び第１のデータ統計情報推定モジュール６０６ａなどの各デコーダ－データ統計情報推定モジュール対は、統合データ統計情報推定モジュール６０４に連結される。
第１のデコーダなどのデコーダのデータ統計情報と、統合データ統計情報推定モジュール６０４のグローバル統計情報との間に不一致がある場合、デコーダは、グローバル統計情報よりもむしろローカルデータ統計情報を使用し続けることを決定してもよい。同様に、グローバル統計情報は、ローカルデータ統計情報を使用して更新されなくてもよい。不一致は、相関によって、又はＫＬ若しくはＪＳ発散などの何らかの他の形態の距離によって測定することができ、どちらの側についても異なる閾値を保持してもよい。例えば、グローバル統計情報が更新されるが、ローカルデータ統計情報は更新されない場合があり得、逆もまた同様である。
図５の例について更に詳細に記載すると、生成された第１のデータ統計情報、生成された第２のデータ統計情報、及び生成された第３のデータ統計情報を、統合データ統計情報推定モジュール６０４に直接提供するのではなく、生成されたデータ統計情報を、関連するデータ統計情報推定モジュール６０６ａ、６０６ｂによって記憶することができる。例えば、生成された第１のデータ統計情報及び生成された第２のデータ統計情報は、ブロック７０６において統合データ統計情報推定モジュール６０４に転送され、統合データ統計情報推定モジュール６０４は、ブロック７１０においてグローバル統計情報及びグローバル統計情報に基づくヒストグラムを生成する。
しかしながら、ブロック７１６における、生成された第３のデータ統計情報と第１のデータ統計情報推定モジュール６０６ａに提供されるグローバル統計情報とのミスマッチに起因して、生成された第３のデータ統計情報は、ブロック７２０でローカルに記憶されてもよい。次いで、第１のデータ統計情報推定モジュール６０６ａは、グローバル統計情報及び関連ヒストグラムではなく、ローカルに記憶された集約データ統計情報及び関連ヒストグラムを、ブロック７２０で利用することができる。複数のデコーダ６０２ａ～ｎのそれぞれのデコーダは、不一致の場合には、より正確な集約データ統計情報及び関連付けられたヒストグラムを利用できるように、ローカルデータ統計情報を維持することができる。
更に、生成されたデータ統計情報のそれぞれは、新たに生成されたデータ統計情報の重みが、古くに生成されたデータ統計情報よりも関連性が高いように重み付けされるように、重みに関連付けることができる。データ統計情報及び関連ヒストグラムが、新たに生成されたコードワード上により大きい値を置くように、重みは、受信されたコードワードに対するグローバル統計情報又はローカルデータ統計情報のより良好な柔軟性及び適応性を可能にし得る。例えば、第２の生成されたデータ統計情報は、第１の生成されたデータ統計情報のものよりも、生成されたデータ統計情報に関連付けられたより大きな重みを有してもよく、このとき第１の生成されたデータ統計情報は、第２の生成されたデータ統計情報の前に生成されている。
図５及び図６を参照すると、特定の実装形態では、第１の統合データ統計情報推定モジュールが第２の統計情報推定モジュールに連結されるように、２つ以上の統合データ統計情報推定モジュールが存在してもよい。更に、異なる種類のデコーダは、データ統計情報の異なる実現を必要とする場合があることを理解されたい。例えば、ビットフリッピングデコーダなどの第１のデコーダは、「ｋ」ビットヒストグラムを利用してもよく、メッセージパッシングデコーダなどの第２のデコーダは、「ｎ」ビットヒストグラムを利用してもよく、このとき「ｋ」及び「ｎ」は各ヒストグラムに関連付けられたビット数の値である。同じ種類のデコーダ（すなわち、「ｋ」ビットヒストグラムを利用するデコーダ）の各グループは、同じタイプのデータ統計情報に関連付けられたグローバル統計を保持することになる。統合データ統計情報推定モジュール５０４、６０４は、異なる種類のグローバル統計情報を個別に記憶するように構成されてもよい。
別の例では、上述の各デコーダグループがデータ統計情報の異なる基準（すなわち、「ｎ」ビットヒストグラムを利用するデコーダ及び「ｎ」ビットヒストグラムを利用するデコーダ）用であり得るとしても、同じ分布からのデータは、グループ間で渡すことができる。グループ間でデータを渡すために、データを調整することができる。例えば、８ビットヒストグラムは、データの損失なしに同じ４つのＭＳＢを共有する全ての組み合わせを蓄積することによって、４ビットヒストグラムに変換することができる。別の例では、４ビットヒストグラムは、８ビットヒストグラムの結果と組み合わされてもよく、このとき８ビットの各グループに特定の係数が与えられる。８ビットのそれぞれにおいて、関連する４つのＬＳＢ又は４つのＭＳＢは、４ビットヒストグラム内の特定の値に対応し得る。
共有データ統計情報を使用してコンテンツアウェア復号を考慮するためにデコーダプールのアーキテクチャを適応させることにより、復号の待ち時間を減少させることができ、ＱｏＳを改善することができ、デコーダの補正能力を改善することができる。
一実施形態では、ＮＶＭと、第１のコードワードを受信するように構成された第１のデコーダ及び第２のコードワードを受信するように構成された第２のデコーダを含む複数のデコーダを含む、ＮＶＭに連結されたコントローラと、を含むデータ記憶デバイスが開示され、第１のデコーダは、第１のコードワードに関する第１のデータ統計情報を生成するように構成されており、第２のデコーダは、第２のコードワードに関する第２のデータ統計情報を生成するように構成されている。データ記憶デバイスは、第１のデータ統計情報及び第２のデータ統計情報を受信するように構成された統合データ統計情報モジュールを更に含む。
統合データ統計情報モジュールは、第１のデータ統計情報及び第２のデータ統計情報に基づいてデータヒストグラムを作成するように更に構成されている。コントローラは、第３のコードワードを受信するように構成されており、第３のコードワードは、データヒストグラムに基づいて複数のデコーダのうちの１つに割り当てられる。第１のコードワード及び第２のコードワードは実質的に同様であり、第１のデータ統計情報は、統合データ統計情報モジュール内の第２のデータ統計情報によって更新される。第１のデコーダは、第１のデータ統計情報を記憶する。コントローラは、第３のコードワードを受信するように構成されている。第１のコードワード、第２のコードワード、及び第３のコードワードは、それぞれ、シンドローム重み又はビット誤り率に基づいて第１のデコーダに割り当てられる。第１のデコーダは、第１のデータ統計情報に基づいて、第３のコードワードを複数のデコーダのうちの１つに提供する。複数のデコーダのそれぞれのデコーダは、階層１デコーダ、階層２デコーダ、及び階層３デコーダのうちの１つを含む。コントローラは、第３のコードワードを受信するように構成されている。第３のコードワードは、シンドローム重み又はビット誤り率に基づいて、階層１デコーダ、階層２デコーダ、及び階層３デコーダのうちの１つに割り当てられる。
別の実施形態では、データ記憶デバイス用のコントローラが開示される。コントローラは、１つ以上のＮＶＭに対するＩ／Ｏと、コンテンツアウェア復号のための方法を実行するように構成されたプロセッサと、を含む。この方法は、第１のデコーダにおいて１つ以上のＮＶＭからコードワードを受信することと、コードワードに関するデータ統計情報を生成することと、データ統計情報を統合統計情報モジュールに提供することと、を含み、統合統計情報モジュールは、第１のデコーダを含む複数のデコーダに連結される。
複数のデコーダのそれぞれのデコーダは、階層１デコーダ、階層２デコーダ、及び階層３デコーダのうちの１つを含む。本方法は、ＮＶＭのうちの１つ以上から第２のコードワードを受信することと、統合統計情報モジュールに基づいて複数のデコーダのうちの１つに第２のコードワードを割り当てることと、を更に含む。複数のデコーダのそれぞれは、データ統計情報をローカルに維持し、データ統計情報を統合統計情報モジュールに提供する。本方法は、ローカルに維持されたデータ統計情報に基づいて、第２のコードワードを複数のデコーダのうちの１つに割り当てることを更に含む。本方法は、ローカルに維持されたデータ統計情報と統合統計情報モジュールとの間で統計的不一致が検出される場合を更に含む。本方法は、統合統計情報モジュール及びローカルに維持されたデータのうちの１つがヒストグラムを含む場合を更に含む。本方法は、データ統計情報のうちの新しいものが、データ統計のうちの古いものよりも関連性が高いものとして重み付けされる場合を更に含む。
別の実施形態では、ＮＶＭ手段と、コンテンツアウェア復号のための方法を実行するためのコントローラ手段とを含む、データを記憶するためのシステムが開示される。本方法は、複数のデコーダ手段の第１のデコーダ手段において、ＮＶＭ手段から第１のコードワードを受信することと、第１のデコーダ手段において第１のコードワードを復号することと、第１のコードワードを復号することに基づいて第１のデータ統計情報を生成することと、を含む。本方法は、複数のデコーダ手段のそれぞれに連結された統合データ統計情報モジュールを、第１のデータ統計情報で更新することと、ＮＶＭ手段から第２の第２のコードワードを受信することと、シンドローム重み又はビット誤り率に基づいて、第２のコードワードを複数のデコーダ手段の第２のデコーダ手段に割り当てることと、を更に含む。
本方法は、第２のデータ統計情報を第２のデコーダ手段において生成することと、第２のデータ統計情報に基づいて統合データ統計情報モジュールを更新することと、を更に含む。第２のデータ統計情報は、データ統計情報よりも関連性が高いとして重み付けされる。複数のデコーダ手段のそれぞれは、データ統計情報を統合データ統計情報モジュールに提供するように構成されている。ＮＶＭ手段から複数のデコーダ手段のうちの１つへの後続のコードワードの割り当ては、シンドローム重み又はビット誤り率に基づく。
上記は本開示の実施形態を目的とするが、本開示の他の及び更なる実施形態が、その基本的範囲から逸脱することなく考案されてもよく、その範囲は、以下の特許請求の範囲によって決定される。

Claims (20)

  1. データ記憶デバイスであって、
    不揮発性メモリ（ＮＶＭ）と、
    前記ＮＶＭに連結されたコントローラであって、
    複数のデコーダであって、
    第１のコードワードを受信するように構成された第１のデコーダであって、前記第１のコードワードに関する第１のデータ統計情報を生成するように構成された、第１のデコーダと、
    第２のコードワードを受信するように構成された第２のデコーダであって、前記第２のコードワードに関する第２のデータ統計情報を生成するように構成された、第２のデコーダと、を含む、複数のデコーダと、
    前記第１のデータ統計情報及び前記第２のデータ統計情報を受信するように構成された統合データ統計情報モジュールと、を含む、コントローラと、を備える、データ記憶デバイス。
  2. 前記統合データ統計情報モジュールが、前記第１のデータ統計情報及び前記第２のデータ統計情報に基づいてデータヒストグラムを作成するように更に構成されている、請求項１に記載のデータ記憶デバイス。
  3. 前記コントローラは、第３のコードワードを受信するように構成されており、前記第１のコードワード、前記第２のコードワード、及び前記第３のコードワードがそれぞれ、シンドローム重み又はビット誤り率に基づいて前記複数のデコーダのうちの１つに割り当てられる、請求項１に記載のデータ記憶デバイス。
  4. 前記第１のコードワード及び前記第２のコードワードは、実質的に同様であり、前記第１のデータ統計情報は、前記統合データ統計情報モジュール内の前記第２のデータ統計情報によって更新される、請求項１に記載のデータ記憶デバイス。
  5. 前記第１のデコーダが前記第１のデータ統計情報を記憶し、前記コントローラが、第３のコードワードを受信するように構成されており、前記第３のコードワードは、前記第１のデータ統計情報および前記第２のデータ統計情報に基づいて前記第１のデコーダに割り当てられ、前記第１のデコーダは、前記第１のデータ統計情報に基づいて前記複数のデコーダのうちの１つに前記第３のコードワードを提供する、請求項４に記載のデータ記憶デバイス。
  6. 前記複数のデコーダのそれぞれのデコーダが、階層１デコーダ、階層２デコーダ、及び階層３デコーダのうちの１つで構成される、請求項１に記載のデータ記憶デバイス。
  7. 前記コントローラが、第３のコードワードを受信するように構成されており、前記第３のコードワードは、シンドローム重み又はビット誤り率に基づいて、前記階層１デコーダ、前記階層２デコーダ、及び前記階層３デコーダのうちの１つに割り当てられる、請求項６に記載のデータ記憶デバイス。
  8. データ記憶デバイス用のコントローラであって、
    １つ以上の不揮発性メモリ（ＮＶＭ）に対するＩ／Ｏと、
    コンテンツアウェア復号のための方法を実行するように構成されたプロセッサであって、前記方法は、
    第１のデコーダにおいて前記１つ以上のＮＶＭからコードワードを受信することと、
    前記コードワードに関するデータ統計情報を生成することと、
    統合統計情報モジュールを動作させることであって、前記統合統計情報モジュールは、前記第１のデコーダを含む複数のデコーダに連結されており、前記データ統計情報に基づいて出力を提供する、ことと、を含む、プロセッサと、を備える、コントローラ。
  9. 前記複数のデコーダのそれぞれのデコーダが、階層１デコーダ、階層２デコーダ、及び階層３デコーダのうちの１つを含む、請求項８に記載のコントローラ。
  10. 前記プロセッサによって実行可能である前記方法が、前記ＮＶＭのうちの１つ以上から第２のコードワードを受信することと、シンドローム重み又はビット誤り率に基づいて、前記第２のコードワードを前記複数のデコーダのうちの１つに割り当てることと、を更に含む、請求項９に記載のコントローラ。
  11. 前記プロセッサによって実行可能である前記方法が、前記複数のデコーダのそれぞれがデータ統計情報をローカルに維持し、前記統合統計情報モジュールにデータ統計情報を提供することを更に含む、請求項１０に記載のコントローラ。
  12. 前記プロセッサによって実行可能である前記方法が、ローカルに維持されたデータ統計情報に基づいて、前記第２のコードワードを前記複数のデコーダのうちの１つに割り当てることを更に含む、請求項１１に記載のコントローラ。
  13. 前記プロセッサによって実行可能である前記方法が、ローカルに維持されたデータ統計情報と前記統合統計情報モジュールとの間で統計的ミスマッチが検出されることを更に含む、請求項１２に記載のコントローラ。
  14. 前記プロセッサによって実行可能である前記方法が、前記統合統計情報モジュール及びローカルに維持されたデータ統計情報のうちの１つがそれぞれヒストグラムを含むことを更に含む、請求項１３に記載のコントローラ。
  15. 前記プロセッサによって実行可能である前記方法が、前記データ統計情報のうちの新しいものが、前記データ統計情報のうちのより古いものよりも関連性が高いものとして重み付けされることを更に含む、請求項１４に記載のコントローラ。
  16. データを記憶するためのシステムであって、
    不揮発性メモリ（ＮＶＭ）手段と、
    コンテンツアウェア復号のための方法を実行するように構成されたコントローラ手段であって、前記方法は、
    複数のデコーダ手段の第１のデコーダ手段において、前記ＮＶＭ手段から第１のコードワードを受信することと、
    前記第１のデコーダ手段において前記第１のコードワードを復号することと、
    前記第１のコードワードを復号することに基づいて第１のデータ統計情報を生成することと、
    前記複数のデコーダ手段のそれぞれに連結され、出力を生成するように構成された統合データ統計情報モジュールを動作させ、前記第１のデータ統計情報を前記統合データ統計情報モジュールに提供することと、
    前記ＮＶＭ手段から第２のコードワードを受信することと、
    シンドローム重み又はビット誤り率に基づいて、前記第２のコードワードを前記複数のデコーダ手段の第２のデコーダ手段に割り当てることと、を含む、コントローラ手段と、を含む、システム。
  17. 前記方法が、前記第２のデコーダ手段において第２のデータ統計情報を生成することと、前記第２のデータ統計情報に基づいて前記統合データ統計情報モジュールを更新することと、を更に含む、請求項１６に記載のシステム。
  18. 前記第２のデータ統計情報が、前記第１のデータ統計情報よりも関連性が高いものとして重み付けされる、請求項１７に記載のシステム。
  19. 前記複数のデコーダ手段のそれぞれが、前記統合データ統計情報モジュールにデータ統計を提供するように構成されている、請求項１６に記載のシステム。
  20. 前記ＮＶＭ手段から前記複数のデコーダ手段のうちの１つへの後続のコードワードの割り当てが、前記シンドローム重み又は前記ビット誤り率に基づいている、請求項１９に記載のシステム。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230396271A1 (en) * 2022-06-01 2023-12-07 Micron Technology, Inc. Early stopping of bit-flip low density parity check decoding based on syndrome weight

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008176911A (ja) 2006-12-29 2008-07-31 Marvel Internatl Ltd ホログラフィック記憶のための連結コード
JP2012118979A (ja) 2010-12-03 2012-06-21 Internatl Business Mach Corp <Ibm> Ｎａｎｄフラッシュ・メモリにおける確率論的多層エラー訂正のためのシステム、方法、およびコンピュータ・プログラム
US20160006462A1 (en) 2014-07-07 2016-01-07 Ocz Storage Solutions, Inc. Non-volatile memory controller with error correction (ecc) tuning via error statistics collection
JP2017097942A (ja) 2015-11-19 2017-06-01 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 時間変動信号品質に適合したトラック依存復号化のためのシステム
US20180091172A1 (en) 2016-03-04 2018-03-29 Western Digital Technologies, Inc. Ecc and raid-type decoding
US20210344356A1 (en) 2020-05-04 2021-11-04 Samsung Electronics Co., Ltd. Mobile data storage

Family Cites Families (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6381106B1 (en) 2000-04-12 2002-04-30 International Business Machines Corporation Top spin valve sensor that has a free layer structure with a cobalt iron boron (cofeb) layer
US6809900B2 (en) 2001-01-25 2004-10-26 Seagate Technology Llc Write head with magnetization controlled by spin-polarized electron current
US7035062B1 (en) 2001-11-29 2006-04-25 Seagate Technology Llc Structure to achieve sensitivity and linear density in tunneling GMR heads using orthogonal magnetic alignments
US6928590B2 (en) 2001-12-14 2005-08-09 Matrix Semiconductor, Inc. Memory device and method for storing bits in non-adjacent storage locations in a memory array
US7696548B2 (en) 2005-08-09 2010-04-13 Magic Technologies, Inc. MRAM with super-paramagnetic sensing layer
WO2007082626A2 (en) 2006-01-17 2007-07-26 Thomson Licensing Method and apparatus for error correction decoding
US20080112095A1 (en) 2006-11-15 2008-05-15 Hitachi Global Storage Technologies Netherlands B.V. Dual current-perpendicular-to-the-plane (cpp) magnetoresistive sensor with heusler alloy free layer and minimal current-induced noise
TW200908569A (en) 2007-05-21 2009-02-16 Ramot At Tel Aviv University Co Ltd Memory-efficient LDPC decoding
KR20080108016A (ko) 2007-06-07 2008-12-11 가부시끼가이샤 도시바 자기 기록 헤드 및 자기 기록 장치
JP4919901B2 (ja) 2007-09-04 2012-04-18 株式会社東芝 磁気記録ヘッド及び磁気記録装置
US20090122450A1 (en) 2007-11-08 2009-05-14 Headway Technologies, Inc. TMR device with low magnetostriction free layer
JP5036585B2 (ja) 2008-02-13 2012-09-26 株式会社東芝 磁性発振素子、この磁性発振素子を有する磁気ヘッド、および磁気記録再生装置
US8057925B2 (en) 2008-03-27 2011-11-15 Magic Technologies, Inc. Low switching current dual spin filter (DSF) element for STT-RAM and a method for making the same
US20090310244A1 (en) 2008-06-17 2009-12-17 Tdk Corporation Thin-film magnetic head for microwave assist and microwave-assisted magnetic recording method
US8416539B2 (en) 2008-08-07 2013-04-09 HGST Netherlands B.V. Magnetic field sensing system using spin-torque diode effect
JP5320009B2 (ja) 2008-10-06 2013-10-23 株式会社東芝 スピントルク発振子、磁気記録ヘッド、磁気ヘッドアセンブリ及び磁気記録装置
US8301979B2 (en) 2008-10-07 2012-10-30 Sandisk Il Ltd. Low density parity code (LDPC) decoding for memory with multiple log likelihood ratio (LLR) decoders
JP5173750B2 (ja) 2008-11-06 2013-04-03 株式会社東芝 スピントルク発振子、磁気記録ヘッド、磁気ヘッドアセンブリ及び磁気記録装置
JP5448438B2 (ja) 2008-12-19 2014-03-19 エイチジーエスティーネザーランドビーブイ 磁気リード・ヘッド
US8286048B1 (en) 2008-12-30 2012-10-09 Qualcomm Atheros, Inc. Dynamically scaled LLR for an LDPC decoder
US8374026B2 (en) 2009-01-30 2013-02-12 Sandisk Il Ltd. System and method of reading data using a reliability measure
US8259409B2 (en) 2009-06-25 2012-09-04 Hitachi Global Storage Technologies Netherlands B.V. Spin torque oscillator sensor
US7982996B2 (en) 2009-12-07 2011-07-19 Hitachi Global Storage Technologies Netherlands B.V. Perpendicular magnetic recording write head and system with improved spin torque oscillator for microwave-assisted magnetic recording
US8549385B2 (en) 2009-12-15 2013-10-01 Marvell World Trade Ltd. Soft decoding for quantizied channel
US8085490B2 (en) 2009-12-23 2011-12-27 Hitachi Global Storage Technologies, Netherlands B.V. Slider fly-height control in a hard disk drive
KR101678053B1 (ko) * 2010-04-02 2016-11-22 삼성전자 주식회사 반도체 장치 및 이의 복호 방법
US8300356B2 (en) 2010-05-11 2012-10-30 Headway Technologies, Inc. CoFe/Ni Multilayer film with perpendicular anistropy for microwave assisted magnetic recording
US8320080B1 (en) 2011-05-31 2012-11-27 Hitachi Global Storage Technologies Netherlands B.V. Three-terminal spin-torque oscillator (STO)
US20130064971A1 (en) 2011-09-13 2013-03-14 Matthew J. Carey Method for making a current-perpendicular-to-the-plane (cpp) magnetoresistive (mr) sensor with an antiparallel free (apf) structure formed of an alloy requiring post-deposition high temperature annealing
JP5172004B1 (ja) 2011-09-20 2013-03-27 株式会社日立製作所 磁気記録ヘッド及び磁気記録装置
US8924815B2 (en) * 2011-11-18 2014-12-30 Sandisk Enterprise Ip Llc Systems, methods and devices for decoding codewords having multiple parity segments
JP5808273B2 (ja) 2012-03-01 2015-11-10 株式会社日立製作所 磁気ヘッド、ヘッド駆動制御装置、磁気記憶装置、その制御方法
JP5701801B2 (ja) 2012-03-22 2015-04-15 株式会社東芝 磁気記録ヘッド、これを備えたヘッドジンバルアッセンブリ、およびディスク装置
US9203432B2 (en) 2012-08-28 2015-12-01 Marvell World Trade Ltd. Symbol flipping decoders of non-binary low-density parity check (LDPC) codes
US8582240B1 (en) 2012-08-29 2013-11-12 Headway Technologies, Inc. Magnetic recording assisted by spin torque oscillator with a radio frequency current bias
US8970996B2 (en) 2012-09-27 2015-03-03 HSGT Netherlands B.V. Spin-torque oscillator for microwave assisted magnetic recording
US9577673B2 (en) * 2012-11-08 2017-02-21 Micron Technology, Inc. Error correction methods and apparatuses using first and second decoders
JP2014103172A (ja) 2012-11-16 2014-06-05 Toshiba Corp 磁性薄膜、その製造方法、磁性薄膜を用いた、高周波発振素子、磁気ヘッド、磁気記録媒体、及び磁気記録再生装置
US8953283B2 (en) 2012-11-29 2015-02-10 Kabushiki Kaisha Toshiba Magnetic head, magnetic head assembly, and magnetic recording/reproduction apparatus
US8988826B2 (en) 2012-12-20 2015-03-24 HGST Netherlands B.V. MAMR head with a multi-layered side gap for stable oscillation of the STO
US8760818B1 (en) 2013-01-09 2014-06-24 Western Digital (Fremont), Llc Systems and methods for providing magnetic storage elements with high magneto-resistance using heusler alloys
US20140203383A1 (en) 2013-01-24 2014-07-24 T3Memory, Inc. Perpendicular magnetoresistive memory element
JP2015011745A (ja) 2013-06-28 2015-01-19 株式会社東芝 磁気ヘッド、及び磁気記録再生装置
US9076467B2 (en) 2013-07-02 2015-07-07 HGST Netherlands B.V. Current-perpendicular-to-the-plane (CPP) magnetoresistive sensor with multilayer reference layer including a crystalline CoFeX layer and a Heusler alloy layer
JP6028709B2 (ja) * 2013-10-18 2016-11-16 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよびその記憶制御方法
US9230597B2 (en) 2013-11-01 2016-01-05 HGST Netherlands B.V. Magnetic head having a spin torque oscillator (STO) with a hybrid heusler field generation layer (FGL)
US9236564B2 (en) 2013-12-11 2016-01-12 Samsung Electronics Co., Ltd. Method and system for providing an engineered magnetic layer including Heusler layers and an amorphous insertion layer
US9064508B1 (en) 2014-03-17 2015-06-23 HGST Netherlands B.V. Pile spin-torque oscillator with AF-mode oscillation for generating high AC-field in microwave-assisted magnetic recording
US9368135B2 (en) 2014-07-25 2016-06-14 Seagate Technology Llc Data storage device with phase lock spin-torque oscillation stabilization
JP6092162B2 (ja) 2014-07-25 2017-03-08 株式会社東芝 磁気記録ヘッド及び磁気記録装置
US9230571B1 (en) 2014-08-26 2016-01-05 Headway Technologies, Inc. MgO based perpendicular spin polarizer in microwave assisted magnetic recording (MAMR) applications
US9305574B1 (en) 2014-09-23 2016-04-05 HGST Netherlands B.V. Negative-polarization spin-torque-oscillator
US9099124B1 (en) 2014-09-28 2015-08-04 HGST Netherlands B.V. Tunneling magnetoresistive (TMR) device with MgO tunneling barrier layer and nitrogen-containing layer for minimization of boron diffusion
US9099107B1 (en) 2015-01-23 2015-08-04 HGST Netherlands B.V. Stabilizing layer for a spin torque oscillator (STO)
US9337415B1 (en) 2015-03-20 2016-05-10 HGST Netherlands B.V. Perpendicular spin transfer torque (STT) memory cell with double MgO interface and CoFeB layer for enhancement of perpendicular magnetic anisotropy
US9412410B1 (en) * 2015-11-19 2016-08-09 International Business Machines Corporation Track-dependent decoding
US10498366B2 (en) 2016-06-23 2019-12-03 SK Hynix Inc. Data dependency mitigation in parallel decoders for flash storage
JP6495841B2 (ja) 2016-02-16 2019-04-03 株式会社東芝 磁気記録ヘッド及び磁気記録再生装置
US10063258B2 (en) 2016-03-04 2018-08-28 Sandisk Technologies Llc Method and data storage device to estimate a number of errors using convolutional low-density parity-check coding
US9893273B2 (en) 2016-04-08 2018-02-13 International Business Machines Corporation Light element doped low magnetic moment material spin torque transfer MRAM
US10366714B1 (en) 2016-04-28 2019-07-30 Western Digital Technologies, Inc. Magnetic write head for providing spin-torque-assisted write field enhancement
US10460752B2 (en) 2016-12-08 2019-10-29 Western Digital Technologies, Inc. Spin-torque oscillator with multilayer seed layer between the write pole and the free layer in a magnetic recording write head
US10566015B2 (en) 2016-12-12 2020-02-18 Western Digital Technologies, Inc. Spin transfer torque (STT) device with template layer for heusler alloy magnetic layers
US9881637B1 (en) 2017-02-17 2018-01-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods and devices for spin torque oscillator control and monitoring
JP2018147540A (ja) 2017-03-08 2018-09-20 株式会社東芝 磁気ヘッド及び磁気記録再生装置
JP7011768B2 (ja) 2017-03-17 2022-01-27 株式会社東芝 磁気記録装置および磁気記録ヘッド
US10446175B2 (en) 2017-05-16 2019-10-15 Western Digital Technologies, Inc. Spin transfer torque device with oxide layer beneath the seed layer
US10491243B2 (en) 2017-05-26 2019-11-26 SK Hynix Inc. Deep learning for low-density parity-check (LDPC) decoding
JP2019057337A (ja) 2017-09-19 2019-04-11 株式会社東芝 磁気ヘッド及び磁気記録再生装置
JP6850231B2 (ja) 2017-09-19 2021-03-31 株式会社東芝 磁気ヘッド及び磁気記録再生装置
US10700706B2 (en) 2017-09-22 2020-06-30 SK Hynix Inc. Memory system with decoders and method of operating such memory system and decoders
US10734013B2 (en) 2017-10-03 2020-08-04 Western Digital Technologies, Inc. Spin transfer torque (STT) device with multilayer seed layers for magnetic recording and memory
US10522744B2 (en) 2017-10-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. High thermal stability by doping of oxide capping layer for spin torque transfer (STT) magnetic random access memory (MRAM) applications
US10121497B1 (en) 2017-10-12 2018-11-06 Tdk Coporation Magnetic recording head with spin torque oscillator layers satisfying width, thickness and angle relationship formulas
KR102426047B1 (ko) * 2017-11-06 2022-07-26 삼성전자주식회사 폴라 부호 복호화 장치 및 방법
US10613927B1 (en) * 2018-03-09 2020-04-07 Toshiba Memory Corporation System and method for improved memory error rate estimation
CN110275796B (zh) 2018-03-16 2023-08-08 爱思开海力士有限公司 具有混合解码方案的存储器系统及其操作方法
US10742237B2 (en) 2018-06-21 2020-08-11 Western Digital Technologies, Inc. Memory device with adaptive descrambling
US10325618B1 (en) 2018-07-17 2019-06-18 Headway Technologies, Inc. Perpendicular magnetic recording (PMR) writer with one or more spin flipping elements in the gap
US10735031B2 (en) 2018-09-20 2020-08-04 Western Digital Technologies, Inc. Content aware decoding method and system
US10862512B2 (en) 2018-09-20 2020-12-08 Western Digital Technologies, Inc. Data driven ICAD graph generation
US11005029B2 (en) 2018-09-28 2021-05-11 Samsung Electronics Co., Ltd. Spin transfer torque switching of a magnetic layer with volume uniaxial magnetic crystalline anistotropy
US10911069B2 (en) * 2019-01-22 2021-02-02 Western Digital Technologies, Inc. Memory device with enhanced error correction

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008176911A (ja) 2006-12-29 2008-07-31 Marvel Internatl Ltd ホログラフィック記憶のための連結コード
JP2012118979A (ja) 2010-12-03 2012-06-21 Internatl Business Mach Corp <Ibm> Ｎａｎｄフラッシュ・メモリにおける確率論的多層エラー訂正のためのシステム、方法、およびコンピュータ・プログラム
US20160006462A1 (en) 2014-07-07 2016-01-07 Ocz Storage Solutions, Inc. Non-volatile memory controller with error correction (ecc) tuning via error statistics collection
JP2017097942A (ja) 2015-11-19 2017-06-01 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 時間変動信号品質に適合したトラック依存復号化のためのシステム
US20180091172A1 (en) 2016-03-04 2018-03-29 Western Digital Technologies, Inc. Ecc and raid-type decoding
US20210344356A1 (en) 2020-05-04 2021-11-04 Samsung Electronics Co., Ltd. Mobile data storage

Also Published As

Publication number Publication date
KR102479236B1 (ko) 2022-12-19
KR20220061833A (ko) 2022-05-13
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