JP7180841B2 - アレイ基板およびその製造方法、表示パネルおよび表示装置 - Google Patents

アレイ基板およびその製造方法、表示パネルおよび表示装置 Download PDF

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Description

本願は、２０１７年３月１７日に中国特許庁に提出された中国特許出願第２０１７１０１５９８４１．０号の優先権を主張し、その全ての内容が援用によりここに取り込まれる。
本開示は、表示技術分野に係り、特にアレイ基板およびその製造方法、表示パネルおよび表示装置に係る。
従来技術の共通電極を含むアレイ基板において、透明の共通電極の抵抗減少および共通電極への信号伝達のために、ゲート線に平行な金属共通電極線（ｇａｔｅ層共通電極線ともいう）がゲート金属層に設けられるが、ｇａｔｅ層共通電極線がビアホールを介して透明の共通電極に接続される。
本開示は、従来技術の表示パネルで共通電圧の分布が均一ではなく、安定しない共通電圧による表示不良の問題を解決するために、アレイ基板およびその製造方法、表示パネルおよび表示装置を提供する。
上記の技術課題を解決するために、本開示は、アレイ基板を提供する。当該アレイ基板は、透明の共通電極と、複数本の第１共通電極線と、複数本の第２共通電極線を含む。前記複数本の第１共通電極線と複数本の第２共通電極線とは、交差に設けられてグリッド状に形成される。前記第１共通電極線は、第１ビアホールを介して前記共通電極に接続され、前記第２共通電極線は、第２ビアホールを介して前記共通電極に接続される。
選択可能に、前記第１共通電極線と第２共通電極線とは、非同一層に設けられている。
選択可能に、前記アレイ基板は、前記第１共通電極線とは同一層で平行に設けられた複数本のゲート線をさらに含む。
選択可能に、前記アレイ基板は、前記第２共通電極線とは同一層で平行に設けられた複数本のデータ線をさらに含む。
選択可能に、前記アレイ基板は、二重ゲート線型（Ｄｏｕｂｌｅ－ｇａｔｅ－ｌｉｎｅ－ｔｙｐｅ）アレイ基板である。隣接する２行のサブピクセルの間に２本のゲート線が設けられている。隣接する２列のサブピクセルの間に、１列おきに１本のデータ線が設けられている。前記第２共通電極線は、前記データ線が設けられていない２列のサブピクセルの間に設けられている。
選択可能に、各サブピクセルの共通電極は、離間して設けられ、同一行に位置する共通電極が、第１共通電極線で導通し、同一列に位置する共通電極が、第２共通電極線で導通する。
選択可能に、前記第２ビアホールに比べ、前記第１ビアホールは、深いビアホールである。
選択可能に、前記アレイ基板は、前記第１共通電極線が設けられた下地基板と、前記複数本の第１共通電極線を覆うように前記下地基板に設けられるゲート絶縁層と、前記複数本の第２共通電極線とともに前記ゲート絶縁層に設けられた画素電極と、前記画素電極と前記複数本の第２共通電極線を覆うように前記ゲート絶縁層に設けられる絶縁層とをさらに含む。前記透明の共通電極は、前記絶縁層に設けられる。前記第１ビアホールは、前記絶縁層と前記ゲート絶縁層を貫通する。前記第２ビアホールは、前記絶縁層を貫通する。
本開示は、上記アレイ基板を含む表示パネルをさらに提供する。
本開示は、上記表示パネルを含む表示装置をさらに提供する。
本開示は、アレイ基板の製造方法を提供し、複数本の第１共通電極線と複数本の第２共通電極線を交差に設けてグリッド状に形成し、前記第１共通電極線が第１ビアホールを介して透明の共通電極に接続しかつ前記第２共通電極線が第２ビアホールを介して前記透明の共通電極に接続するように、前記透明の共通電極と、複数本の第１共通電極線と、複数本の第２共通電極線を形成することを含む。
選択可能に、前記第１共通電極線と第２共通電極線とは、非同一層に設けられる。
選択可能に、前記透明の共通電極と、複数本の第１共通電極線と、複数本の第２共通電極線を形成することは、一次パターニング工程によって、前記複数本の第１共通電極線と、前記複数本の第１共通電極線に平行な複数本のゲート線を形成することを含む。
選択可能に、前記透明の共通電極と、複数本の第１共通電極線と、複数本の第２共通電極線を形成することは、一次パターニング工程によって、前記複数本の第２共通電極線と、前記複数本の第２共通電極線に平行な複数本のデータ線を形成することを含む。
本開示の一実施例におけるアレイ基板の平面図である。 本開示の別の実施例におけるアレイ基板の断面図である。
本開示の実施例の目的、技術手段及び利点をより明確にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術手段を明確且つ完全的に記載する。明らかに、記載される実施例は、本開示の実施例の一部であり、全てではない。記載される本開示の実施例に基づき、当業者が為しえる全ての実施例は、すべて本開示の保護範囲に属するものである。
従来技術のアレイ基板において、横方向にしかｇａｔｅ層共通電極線を有しないため、パネル全体の共通電圧の分布が相対的に均一ではなく、共通電圧が安定せず、表示不良が生じる。本開示の実施例は、アレイ基板を提供する。当該アレイ基板は、透明の共通電極と、複数本の第１共通電極線と、複数本の第２共通電極線を含む。前記複数本の第１共通電極線と複数本の第２共通電極線とは、交差に設けられてグリッド状に形成される。前記第１共通電極線は、第１ビアホールを介して前記共通電極に接続され、前記第２共通電極線は、第２ビアホールを介して前記共通電極に接続される。
本開示の実施例において、アレイ基板の共通電極に対し、それに接続されたグリッド状の共通電極線を設けることによって共通電極の抵抗を効果的に低下させるとともに、共通電極線がグリッド状に分布し、横方向のみにｇａｔｅ層共通電極線が設けられたことではないため、パネル全体の共通電圧の安定と均一が保証される。また、グリッド状の共通電極線によって共通電極の抵抗を効果的に低下できるため、それに応じて、各共通電極線の幅を小さくして開口率を高めることができる。
共通電極は、通常、ＩＴＯなどの透明の導電材料から製造される。
選択可能に、第１共通電極線と第２共通電極線は、共通電極の抵抗減少に役立つように、金属導電材料から製造される。
しかし、本開示のほかの一部実施例において、開口率を高めるために、第１共通電極線と第２共通電極線が透明の導電材料から製造されることも除外されない。
選択可能に、前記第１共通電極線と第２共通電極線で形成されるグリッド状構造は、共通電極が位置するエリアを覆う。
本開示の実施例において、前記第１共通電極線と第２共通電極線とは、同一層に設けられてもよく、非同一層に設けられてもよい。
第１共通電極線と第２共通電極線とは同一層に設けられた場合、前記第１共通電極線は、第２共通電極線に接続される。この場合、アレイ基板におけるほかの機能的フィルム層のパターンとの干渉を避けるために、通常、第１共通電極線と第２共通電極線は、独立の層に設けられる。
前記第１共通電極線と第２共通電極線とは非同一層に設けられた場合、前記第１共通電極線および／または第２共通電極線は、フィルム層の厚さ軽減のために、アレイ基板におけるほかの機能的フィルム層と同一層に設けられる。選択可能に、ほかの導電層の機能的フィルム層と同一層に設けられることによって、当該導電機能のフィルム層とともに一次パターニング工程によって形成可能であり、マスク数を節約し、コストを低下させる。
前記アレイ基板は、複数本のゲート線をさらに含む。選択可能に、前記第１共通電極線を前記ゲート線と同一層に設けることによって、マスク数を節約し、コストを低下させる。さらに選択可能に、前記第１共通電極線は、ゲート線に平行に設けられてもよい。もちろん、本開示のほかの一部実施例において、前記第１共通電極線がゲート線と同一層に位置しかつゲート線に垂直に設けられる可能性も除外されない。その場合、各第１共通電極線は、ゲート線との交差箇所で切断される必要がある。
前記第１共通電極線が前記ゲート線とは同一層で平行に設けられた場合、１行のサブピクセルが１本の第１共通電極線に対応してもよく、複数行のサブピクセルが１本の第１共通電極線に対応してもよい。
前記アレイ基板は、複数本のデータ線をさらに含む。選択可能に、前記第２共通電極線を前記データ線と同一層に設けることによって、マスク数を節約し、コストを低下させる。さらに選択可能に、前記第２共通電極線は、データ線に平行に設けられてもよい。もちろん、本開示のほかの一部実施例において、前記第２共通電極線がデータ線と同一層に位置しかつデータ線に垂直に設けられる可能性も除外されない。その場合、各第２共通電極線は、データ線との交差箇所で切断される必要がある。
前記第２共通電極線が前記データ線とは同一層で平行に設けられた場合、１列のサブピクセルが１本の第２共通電極線に対応してもよく、複数列のサブピクセルが１本の第２共通電極線に対応してもよい。
図面を参照する。図１は、本開示の一実施例におけるアレイ基板の平面図である。本開示の実施例におけるアレイ基板は、二重ゲート線型アレイ基板であり、複数本のゲート線１０１と複数本のデータ線１０２を含み、隣接する２行のサブピクセルの間に２本のゲート線１０１が設けられ、隣接する２列のサブピクセルの間に、１列おきに１本のデータ線１０２が設けられ、各サブピクセルの共通電極１０３は、すべて離間して設けられている。前記アレイ基板は、複数本の第１共通電極線１０４と複数本の第２共通電極線１０５をさらに含み、前記第１共通電極線１０４が前記ゲート線１０１とは同一層で平行に設けられ、前記第２共通電極線１０５が前記データ線とは同一層で平行に設けられ、前記第２共通電極線１０５は、前記データ線１０２が設けられていない２列のサブピクセルの間に設けられている。前記第１共通電極線１０４と第２共通電極線１０５とは、グリッド状に形成される。前記第１共通電極線１０４は、第１ビアホール１０６を介して前記共通電極１０３に接続され、前記第２共通電極線１０５は、第２ビアホール１０７を介して前記共通電極１０３に接続される。
本開示の実施例において、二重ゲート線型アレイ基板で１列おきに１本のデータ線が設けられるという特別な構造によって、データ線が設けられていない列に設けられた第２共通電極線と第１共通電極線とはグリッド状の共通電極線を形成し、パネル全体の共通電圧の安定と均一を保証することができる。また、グリッド状の共通電極線によって共通電極の抵抗を効果的に低下できるため、それに応じて、各共通電極線の幅を小さくして開口率を高めることができる。
本開示の実施例において、各サブピクセルの共通電極１０３は、離間して設けられ、同一行に位置する共通電極１０３は、第１共通電極線１０４で導通し、同一列に位置する共通電極１０３は、第２共通電極線１０５で導通することによって、パネル全体の共通電極１０３は、すべて導通する。
従来技術で各サブピクセルの共通電極が離間して設けられるアレイ基板において、クロス配線が、ビアホールおよび上層金属層（たとえばソースドレイン金属層または共通電極層）を介して、隣接するサブピクセルの共通電極を導通し、さらにパネル全体の共通電極を導通する。このような設計の場合、配線量が増えるほか、配線とほかの電極（たとえばソースドレイン電極、ゲート電極など）との交差や横方向キャパシタンスが増え、キャパシタンスの増加によって負荷が大きくなり、サブピクセル充電に対し同様に影響を及ぶ。
本開示の実施例において、クロス配線の設置を必要とせず、横方向に第１共通電極線で同一行の共通電極を接続し、縦方向に第２共通電極線で同一列の共通電極を接続することができるため、構造が簡単である。また、共通電極と周辺電極のキャパシタンスを効果的に低下させ、サブピクセルの充電がさらに容易に行われる。
図２を参照する。図２は、本開示の別の実施例におけるアレイ基板の断面図である。当該実施例のアレイ基板は、共通電極１０３が棒状の共通電極である点で、図１に示す実施例のアレイ基板と相違する。図１に示す実施例のアレイ基板で、共通電極１０３が塊状の共通電極である。図２において、１００は、下地基板であり、１０８は、ゲート絶縁層であり、１０９は、画素電極であり、１１０は、絶縁層である。
図２によれば、第１ビアホール１０６と第２ビアホール１０７を介して、共通電極１０３が、ゲート金属層に位置する第１共通電極線１０４と、ソースドレイン金属層に位置する第２共通電極線１０５に接続されることは、自明である。ここで、第１ビアホール１０６は、深いビアホールであり、第２ビアホール１０７は、浅いビアホールである。
本開示の実施例のアレイ基板は、ＨＡＤＳアレイ基板、ＩＰＳアレイ基板、または、ほかのタイプの、共通電極を含むアレイ基板である。
本開示の実施例は、上記いずれか１つの実施例のアレイ基板を含む表示パネルをさらに提供する。
本開示の実施例は、上記表示パネルを含む表示装置をさらに提供する。
本開示の実施例の表示装置は、駆動チップをさらに含んでもよい。前記駆動チップは、第１共通電極線および／または第２共通電極線に接続され、第１共通電極線および／または第２共通電極線を介して共通電圧信号を共通電極に伝送する。
本開示の実施例は、アレイ基板の製造方法をさらに提供し、透明の共通電極を形成するステップと、複数本の第１共通電極線と複数本の第２共通電極線を形成するステップとを含む。前記複数本の第１共通電極線と複数本の第２共通電極線とは、交差に設けられてグリッド状に形成される。前記第１共通電極線は、第１ビアホールを介して前記共通電極に接続され、前記第２共通電極線は、第２ビアホールを介して前記共通電極に接続される。
選択可能に、前記第１共通電極線と第２共通電極線とは、非同一層に設けられる。
前記アレイ基板の製造方法において、複数本のゲート線を形成するステップをさらに含む。選択可能に、前記第１共通電極線は、前記ゲート線とともに、一次パターニング工程によって形成され、かつ前記ゲート線に平行する。
前記アレイ基板の製造方法において、複数本のデータ線を形成するステップをさらに含む。選択可能に、前記第２共通電極線は、前記データ線とともに、一次パターニング工程によって形成され、かつ前記データ線に平行する。
別途に定義することを除き、本開示で使用される技術用語や科学用語は、本開示の所属する分野の一般技能を持つ者が理解する通常の意味である。本開示に使用される「第１」、「第２」及び類似用語は、単に異なる構成部分を区別するためのものであり、順番、数量又は重要度をいっさい表さない。同様に、「１つ」又は「一」などその他の類似用語は、少なくとも１つ存在することを表し、数の限定ではない。「接続」や「連結」などその他の類似用語は、物理や機械的接続に限定するのではなく、直接か間接かを関係なしに電気的接続も含む。「上」、「下」、「左」、「右」などは、相対的位置関係を表すものであり、記載対象の絶対位置が変わると、当該相対的位置関係も対応的に変わる。
以上の記載は、本開示の選択可能な実施形態である。なお、当業者にとって、本開示に記載した原理を逸脱することなくいくつかの改良や修飾を行うこともできる。これらの改良や修飾も、本開示の保護範囲として見なされるべきである。

Claims (10)

  1. 透明の共通電極と、複数本の第１共通電極線と、複数本の第２共通電極線を含むアレイ基板において、
    前記複数本の第１共通電極線と複数本の第２共通電極線とは、交差に設けられてグリッド状に形成され、
    前記第１共通電極線は、第１ビアホールを介して前記共通電極に接続され、
    前記第２共通電極線は、第２ビアホールを介して前記共通電極に接続され、
    前記アレイ基板は、
    前記第１共通電極線が設けられた下地基板と、
    前記下地基板に設けられて前記複数本の第１共通電極線を覆うゲート絶縁層と、
    前記複数本の第２共通電極線とともに前記ゲート絶縁層に設けられた画素電極と、
    前記ゲート絶縁層に設けられて前記画素電極と前記複数本の第２共通電極線を覆う絶縁層と
    をさらに含み、
    前記透明の共通電極は、前記絶縁層に設けられ、
    前記第１ビアホールは、前記絶縁層と前記ゲート絶縁層を貫通し、
    前記第２ビアホールは、前記絶縁層を貫通し、
    前記第１共通電極線と第２共通電極線とは、非同一層に設けられており、
    前記第２共通電極線とは同一層で平行に設けられた複数本のデータ線をさらに含み、
    前記アレイ基板は、二重ゲート線型アレイ基板であり、
    隣接する２行のサブピクセルの間に２本のゲート線が設けられ、
    隣接する２列のサブピクセルの間に、１列おきに１本のデータ線が設けられ、
    前記第２共通電極線は、前記データ線が設けられていない２列のサブピクセルの間に設けられている、アレイ基板。
  2. 前記第１共通電極線とは同一層で平行に設けられた複数本のゲート線をさらに含む、請求項１に記載のアレイ基板。
  3. 各サブピクセルの共通電極は、離間して設けられ、
    同一行に位置する共通電極は、第１共通電極線で導通し、
    同一列に位置する共通電極は、第２共通電極線で導通する、請求項１に記載のアレイ基板。
  4. 前記第２ビアホールに比べ、前記第１ビアホールは、深いビアホールである、請求項１に記載のアレイ基板。
  5. 請求項１～４のいずれか一項に記載のアレイ基板を含む表示パネル。
  6. 請求項５に記載の表示パネルを含む表示装置。
  7. 複数本の第１共通電極線と複数本の第２共通電極線を交差に設けてグリッド状に形成し、前記第１共通電極線が第１ビアホールを介して透明の共通電極に接続しかつ前記第２共通電極線が第２ビアホールを介して前記透明の共通電極に接続するように、前記透明の共通電極と、複数本の第１共通電極線と、複数本の第２共通電極線を形成する、請求項１～４のいずれか一項に記載のアレイ基板を製造する方法。
  8. 前記第１共通電極線と第２共通電極線とは、非同一層に設けられる、請求項７に記載の方法。
  9. 前記透明の共通電極と、複数本の第１共通電極線と、複数本の第２共通電極線を形成することは、
    一次パターニング工程によって、前記複数本の第１共通電極線と、前記複数本の第１共通電極線に平行な複数本のゲート線を形成することを含む、請求項８に記載の方法。
  10. 前記透明の共通電極と、複数本の第１共通電極線と、複数本の第２共通電極線を形成することは、
    一次パターニング工程によって、前記複数本の第２共通電極線と、前記複数本の第２共通電極線に平行な複数本のデータ線を形成することを含む、請求項８または９に記載の方法。
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