JP7176283B2 - multilayer electronic components - Google Patents
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Description
本発明の一側面は、積層電子部品に関する。 One aspect of the present invention relates to laminated electronic components.
特許文献1には、複数の絶縁体層が積層されて構成されている素体と、素体の底面上に設けられている底面電極と、を備える電子部品が開示されている。この電子部品では、素体の上面近傍に反り防止用導体が設けられている。これにより、素体の上面の収縮率が底面の収縮率に近づくので、素体の反りが抑制される。
上述の電子部品が基板に実装されて使用される場合、電子部品及び基板の熱膨張率の違いから、環境温度の変化等に応じた応力が底面電極に作用する。これにより、素体において、底面電極近傍にクラックが発生するおそれがある。 When the electronic component described above is mounted on a substrate and used, a stress corresponding to a change in environmental temperature or the like acts on the bottom electrode due to the difference in coefficient of thermal expansion between the electronic component and the substrate. As a result, cracks may occur in the vicinity of the bottom electrode in the element.
本発明の一側面は、素体におけるクラックの発生を抑制可能な積層電子部品を提供する。 One aspect of the present invention provides a laminated electronic component capable of suppressing the occurrence of cracks in a base body.
本発明の一側面に係る積層電子部品は、実装面とされる第1主面と、第1主面と対向している第2主面と、第1主面及び第2主面の対向方向に延び、第1主面及び第2主面と隣り合う側面と、を有している素体と、側面から離間するように第1主面に設けられた第1電極と、素体内に設けられた第2電極と、素体内に設けられ、第1電極と第2電極とに接続された接続導体と、互いに連続している第1樹脂部及び第2樹脂部を有する導電性樹脂層と、を備え、第1樹脂部は、第1主面に設けられ、第1電極を覆っており、第2樹脂部は、側面に設けられている。 A multilayer electronic component according to one aspect of the present invention includes: a first main surface serving as a mounting surface; a second main surface facing the first main surface; a base body having a first main surface and side surfaces adjacent to the second main surface; a first electrode provided on the first main surface so as to be spaced apart from the side surfaces; a second electrode provided in the base body, a connection conductor connected to the first electrode and the second electrode, and a conductive resin layer having a first resin portion and a second resin portion that are continuous with each other; , the first resin portion is provided on the first main surface and covers the first electrode, and the second resin portion is provided on the side surface.
この積層電子部品では、実装面とされる第1主面に設けられた第1電極が導電性樹脂層に覆われている。これにより、第1電極に作用する応力が緩和される。導電性樹脂層は、第1主面に設けられた第1樹脂部だけでなく、側面に設けられ、第1樹脂部と連続する第2樹脂部を有している。このため、第1電極に作用する応力が更に緩和される。この結果、素体におけるクラックの発生を抑制することができる。 In this multilayer electronic component, the first electrode provided on the first main surface serving as the mounting surface is covered with the conductive resin layer. This relieves the stress acting on the first electrode. The conductive resin layer has not only the first resin portion provided on the first main surface, but also the second resin portion provided on the side surface and continuous with the first resin portion. Therefore, the stress acting on the first electrode is further relaxed. As a result, it is possible to suppress the occurrence of cracks in the element.
第2樹脂部は、第2主面から離間していてもよい。この場合、側面のうち、第1電極が設けられた第1主面に近い領域に第2樹脂部を配置することができる。よって、効果的に第1電極に作用する応力を緩和することができる。 The second resin portion may be spaced apart from the second main surface. In this case, the second resin portion can be arranged in a region of the side surface that is close to the first main surface on which the first electrode is provided. Therefore, it is possible to effectively relax the stress acting on the first electrode.
第2樹脂部は、側面に設けられた凹部に配置されていてもよい。この場合、積層電子部品の外形寸法が増大することを抑制可能となる。 The second resin portion may be arranged in a recess provided on the side surface. In this case, it is possible to suppress an increase in the outer dimensions of the multilayer electronic component.
本発明の一側面に係る積層電子部品は、第1電極と導電性樹脂層との間に設けられ、第1電極と導電性樹脂層とに接している導電性密着層を更に備えてもよい。この場合、第1電極と導電性樹脂層との間の密着性を高めることができる。 The multilayer electronic component according to one aspect of the present invention may further include a conductive adhesion layer provided between the first electrode and the conductive resin layer and in contact with the first electrode and the conductive resin layer. . In this case, the adhesion between the first electrode and the conductive resin layer can be enhanced.
本発明の一側面によれば、素体におけるクラックの発生を抑制可能な積層電子部品を提供する。 According to one aspect of the present invention, there is provided a multilayer electronic component capable of suppressing the occurrence of cracks in a base body.
以下、添付図面を参照して、実施形態について詳細に説明する。説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and overlapping descriptions are omitted.
図1は、実施形態に係る方向性結合器の回路構成を示す回路図である。図1に示すように、実施形態に係る方向性結合器1は、第1ポート11と、第2ポート12と、第3ポート13と、第4ポート14とを備えている。本実施形態では、特に、第1ポート11は入力ポートであり、第2ポート12は出力ポートであり、第3ポート13は結合ポートであり、第4ポート14は終端ポートである。第4ポート14は、例えば50Ωの抵抗値を有する終端抵抗を介して接地される。
FIG. 1 is a circuit diagram showing the circuit configuration of a directional coupler according to an embodiment. As shown in FIG. 1, the
方向性結合器1は、主線路10と、第1副線路部20Aと、第2副線路部20Bと、移相器30とを更に備えている。主線路10は、第1ポート11と第2ポート12とを接続している。第1副線路部20A及び第2副線路部20Bは、それぞれ主線路10に対して電磁界結合する線路からなっている。第1副線路部20A、移相器30、及びと第2副線路部20Bは、回路構成上、第3ポート13と第4ポート14との間に、この順に直列に設けられている。
The
第1副線路部20Aは、互いに反対側に位置する第1端部20A1及び第2端部20A2を有している。第2副線路部20Bは、互いに反対側に位置する第1端部20B1及び第2端部20B2を有している。第1副線路部20Aの第1端部20A1は、第3ポート13に接続されている。第2副線路部20Bの第1端部20B1は、第4ポート14に接続されている。
The
移相器30は、第1経路31と、第2経路32とを含んでいる。第1経路31は、第1副線路部20Aと第2副線路部20Bとを接続している。第1経路31は、第1インダクタンス要素L1と、第2インダクタンス要素L2とを含んでいる。第1インダクタンス要素L1及び第2インダクタンス要素L2は、それぞれインダクタンスを有し、互いに誘導結合している。第1インダクタンス要素L1は、それぞれ互いに反対側に位置する第1端部L1a及び第2端部L1bを有している。第2インダクタンス要素L2は、それぞれ互いに反対側に位置する第1端部L2a及び第2端部L2bを有している。
第1インダクタンス要素L1の第1端部L1aは、第1副線路部20Aの第2端部20A2に接続されている。第2インダクタンス要素L2の第1端部L2aは、第2副線路部20Bの第2端部20B2に接続されている。第1インダクタンス要素L1の第2端部L1bと第2インダクタンス要素L2の第2端部L2bとは、互いに接続され、かつ、第2経路32を介してグラウンドに接続されている。第2経路32は、第1キャパシタC1を含んでいる。
A first end portion L1a of the first inductance element L1 is connected to a second end portion 20A2 of the
本実施形態では、第1インダクタンス要素L1及び第2インダクタンス要素L2は、それぞれ線路であるが、集中定数素子であるインダクタであってもよい。第1インダクタンス要素L1を第1線路とし、第2インダクタンス要素L2を第2線路とする。第1線路と第2線路は、少なくとも誘導結合する。第1線路と第2線路は、更に、分布定数回路のように、第1線路と第2線路の間のキャパシタンスが第1及び第2線路に沿って連続的に分布するように容量結合してもよい。 In this embodiment, the first inductance element L1 and the second inductance element L2 are each lines, but they may be inductors that are lumped constant elements. The first inductance element L1 is the first line, and the second inductance element L2 is the second line. The first line and the second line are at least inductively coupled. The first line and the second line are further capacitively coupled such that the capacitance between the first line and the second line is continuously distributed along the first and second lines, like a distributed constant circuit. good too.
第1線路は、第1線路部分を含んでいてもよく、第2線路は、第1線路部分に対向する第2線路部分を含んでいてもよい。第1線路部分は、回路構成上、第1副線路部20Aに最も近い第1端縁と、その反対側の第2端縁とを有している。第2線路部分は、回路構成上、第2副線路部20Bに最も近い第1端縁と、その反対側の第2端縁とを有している。第2線路部分の第1端縁は、物理的に、第1線路部分のうち、第1線路部分の第2端縁に最も近い。第2線路部分の第2端縁は、物理的に、第1線路部分のうち、第1線路部分の第1端縁に最も近い。第1線路部分及び第2線路部分については、後で更に詳しく説明する。
The first line may include a first line portion and the second line may include a second line portion facing the first line portion. The first line portion has a first edge closest to the
主線路10は、第1副線路部20Aと電磁界結合する第1部分10Aと、第2副線路部20Bと電磁界結合する第2部分10Bとを有している。ここで、第1部分10Aと第1副線路部20Aとを合わせて第1結合部40Aと言う。また、第2部分10Bと第2副線路部20Bとを合わせて第2結合部40Bと言う。
The
次に、方向性結合器1の作用について説明する。第1ポート11には高周波信号が入力され、この高周波信号は第2ポート12から出力される。第3ポート13からは、第1ポート11に入力された高周波信号の電力に応じた電力を有する結合信号が出力される。
Next, the action of the
第1ポート11と第3ポート13との間には、第1結合部40Aを経由する第1信号経路と、第2結合部40B及び移相器30を経由する第2信号経路とが形成される。第1ポート11に高周波信号が入力されたとき、第3ポート13から出力される結合信号は、それぞれ第1及び第2信号経路を通過した信号が合成されて得られる信号である。方向性結合器1の結合度は、第1結合部40A及び第2結合部40Bのそれぞれ単独の結合度と、それぞれ第1信号経路及び第2信号経路を通過した信号の位相の関係とに依存する。
Between the
第2ポート12と第3ポート13との間には、第1結合部40Aを経由する第3信号経路と、第2結合部40B及び移相器30を経由する第4信号経路とが形成される。方向性結合器1のアイソレーションは、第1結合部40A及び第2結合部40Bの各々の単独の結合度と、それぞれ第3及び第4信号経路を通過した信号の位相の関係とに依存する。
Between the
移相器30は、入力信号に対して位相が遅延した信号を出力する。移相器30の入力信号に対する移相器30の出力信号の位相遅延量は、入力信号の周波数が高くなるほど大きくなる。位相遅延量が90度となるときの入力信号の周波数の2倍の周波数は、位相遅延量が180度となるときの入力信号の周波数よりも低い。この移相器30の特性については、後で更に詳しく説明する。
The
次に、方向性結合器1の構造について説明する。図2は、図1に示す方向性結合器の斜視図である。図3は、図1に示す方向性結合器の一部断面図である。図2及び図3に示すように、方向性結合器1は、素体50と、底面電極111~116と、複数の被覆電極120と、を備えている。
Next, the structure of the
素体50は、後述するように、複数の誘電体層が積層されてなる。素体50は、直方体形状を呈している。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。素体50は、その外表面として、上面50Aと、実装面とされる底面50Bと、4つの側面50C,50D,50E,50Fとを有している。上面50A及び底面50Bは互いに対向している。側面50C,50Dは、互いに対向している。側面50E,50Fは、互いに対向している。側面50C~50Fは、上面50A及び底面50Bの対向方向Tに延び、上面50A及び底面50Bと隣り合っている。素体50において、上面50A及び底面50Bは、対向方向Tの両端に位置する。
The
側面50C,50D,50E,50Fの底面50B側の縁部には、凹部70が設けられている。凹部70は、側面50C,50D,50E,50Fの底面50B側の縁部に設けられた段差部である。底面50B側から見て、凹部70は、底面50Bの周縁50Gに沿って溝状に延在し、底面50Bを取り囲んでいる。周縁50Gは、底面50Bと側面50C~50Fとの間における稜線部の湾曲の頂部である。底面50B側から見て、側面50C,50D,50E,50Fで規定される方向性結合器1の周縁は、周縁50Gに沿って、周縁50Gの外側に位置している。
凹部70の幅(凹部70の対向方向Tの長さ)は、例えば80μm以上150μm以下である。凹部70の深さ(各側面50C~50Fに垂直方向における凹部70の長さ)は、例えば20μm以上80μm以下である。凹部70の底面70Aは、底面50Bと隣り合っている。底面70A及び底面50Bは、互いに連続している。凹部70の形成方法として、例えば、方向性結合器1を積層体基板からダイシングにより得る際に、ブレード幅の広いダイシングブレードで積層体基板をハーフカットした後、ブレード幅の狭いダイシングブレートで積層体基板をフルカットする方法が挙げられる。
The width of the concave portion 70 (the length of the
底面電極111~116は、側面50C~50Fから離間するように底面50Bに設けられている。底面電極111~116は、対向方向Tから見て、矩形状を呈している。底面電極111~116は、互いに同形状を呈している。本実施形態では、底面電極111~116の表面は、底面50Bと面一であるが、底面電極111~116の表面は、底面50Bよりも外方に突出していてもよいし、底面50Bよりも内方に窪んでいてもよい。
The bottom electrodes 111-116 are provided on the
底面電極111は、第1ポート11(図1参照)に対応している。底面電極112は、第2ポート12(図1参照)に対応している。底面電極113は、第3ポート13(図1参照)に対応している。底面電極114は、第4ポート14(図1参照)に対応している。底面電極115,116は、グラウンドに接続されるグランウンド端子である。
The
各被覆電極120は、互いに離間している。各被覆電極120は、底面50Bの一部と、側面50C又は側面50Dの一部と、に連続して設けられ、底面電極111~116のいずれかの全体を覆っている。各被覆電極120は、上面50A、側面50E、及び側面50Fから離間している。上面50A、側面50E、及び側面50Fは、各被覆電極120から露出している。図3では、底面電極111を覆う被覆電極120の断面図が示されているが、各被覆電極120は、互いに同じ構成を有している。
Each covered
各被覆電極120は、導電性樹脂層140と、第1めっき層(不図示)と、第2めっき層(不図示)と、を有している。導電性樹脂層140は、素体50上に設けられている。導電性樹脂層140は、底面50Bの一部と、側面50C又は側面50Dの一部と、に連続して設けられ、底面電極111~116のいずれかを覆っている。
Each covered
導電性樹脂層140は、素体50上に付与された導電性樹脂を硬化させることにより形成される。導電性樹脂は、樹脂(例えば、熱硬化性樹脂)、導電性材料(例えば、金属粉末)、及び有機溶媒を含んでいる。導電性材料としては、例えば、Agが用いられる。熱硬化性樹脂としては、例えば、フェノール樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、又はポリイミド樹脂が用いられる。導電性樹脂は、例えば、スクリーン印刷により付与される。スクリーン印刷は、例えば、底面50Bに対して行われる。導電性樹脂が底面50Bから側面50C及び側面50Dに回り込むので、側面50C及び側面50Dにも導電性樹脂が付与される。
The
導電性樹脂層140は、互いに連続している第1樹脂部141及び第2樹脂部142を有している。第1樹脂部141は、底面50Bに設けられ、底面電極111~116のいずれかを覆っている。第1樹脂部141は、底面50Bに沿って略一定の厚さで設けられている。第1樹脂部141の厚さは、第1樹脂部141の第1めっき層側の表面に垂直な方向における第1樹脂部141の長さで規定される。第1樹脂部141の厚さは、例えば、20μm以上40μm以下である。
The
第2樹脂部142は、側面50C又は側面50Dに設けられている。第2樹脂部142は、側面50C又は側面50Dに設けられた凹部70に配置されている。第2樹脂部142の厚さは、第1樹脂部141の厚さよりも厚い。第2樹脂部142の厚さは、第2樹脂部142の第1めっき層側の表面に垂直な方向における第2樹脂部142の長さで規定される。第2樹脂部142の厚さの最大値は、例えば、20μm以上80μm以下である。
The
第1めっき層は、導電性樹脂層140の全体を覆うように、導電性樹脂層140上に設けられている。第1めっき層は、導電性樹脂層140に沿って略一定の厚さで設けられている。第1めっき層は、例えばNiめっきにより形成されたNiめっき層である。第1めっき層は、Snめっき層、Cuめっき層、又はAuめっき層であってもよい。
The first plating layer is provided on the
第2めっき層は、第1めっき層の全体を覆うように、第1めっき層上に設けられている。第2めっき層は、第1めっき層に沿って略一定の厚さで設けられている。第2めっき層は、例えばSnめっきにより形成されたSnめっき層である。第2めっき層は、Cuめっき層又はAuめっき層であってもよい。 The second plating layer is provided on the first plating layer so as to cover the entire first plating layer. The second plating layer is provided with a substantially constant thickness along the first plating layer. The second plating layer is a Sn plating layer formed by Sn plating, for example. The second plating layer may be a Cu plating layer or an Au plating layer.
次に、方向性結合器の内部構成を説明する。素体50は、積層された16層の誘電体層を有している。以下、この16層の誘電体層を、下から順に1層目ないし16層目の誘電体層と呼ぶ。1層目の誘電体層51は、底面50Bを含んでいる。16層目の誘電体層51は、上面50Aを含んでいる。
Next, the internal configuration of the directional coupler will be described. The
図4及び図5は、図1に示す方向性結合器の内部構成を示す斜視図である。図4及び図5に示すように、方向性結合器1は、素体50内に設けられた内部電極521,522,524,525,541,551,552,571,591,601,611,621,631,641,651と、接続導体51T1,51T2,51T3,51T4,51T5,51T6,52T1,52T2,52T3,52T4,52T5,52T6,53T1,53T2,53T3,53T4,53T5,53T6,54T1,54T2,54T3,54T4,54T5,54T6,55T3,55T4,55T5,55T6,56T3,56T4,56T5,56T6,57T3,57T4,57T5,57T6,58T3,58T4,58T5,58T6,59T3,59T4,59T5,59T6,60T3,60T4,60T5,60T6,60T7,61T3,61T4,61T7,62T3,62T4,62T7,62T8,63T3,63T4,63T7,63T8,64T4,64T8と、を更に備えている。
4 and 5 are perspective views showing the internal configuration of the directional coupler shown in FIG. 1. FIG. As shown in FIGS. 4 and 5, the
各内部電極は、誘電体層のパターン形成面(底面50B側の主面)に形成された導体層である。各内部電極は、対向方向Tと交差すると共に、上面50A及び底面50Bと略平行をなしている。各接続導体は、誘電体層を対向方向Tに貫通するスルーホール内に形成され、対向方向Tに沿って延在している。図示を省略するが、対向方向Tで隣り合い、互いに接続される一対の接続導体の間には、接続性を高めるための導体層が配置されている。
Each internal electrode is a conductor layer formed on the pattern formation surface (main surface on the
図6において(a)~(d)は、それぞれ、1層目ないし4層目の誘電体層のパターン形成面を示している。図7において(a)~(d)は、それぞれ、5層目ないし8層目の誘電体層のパターン形成面を示している。図8において(a)~(d)は、それぞれ、9層目ないし12層目の誘電体層のパターン形成面を示している。図9において(a)~(d)は、それぞれ、13層目ないし16層目の誘電体層のパターン形成面を示している。 In FIG. 6, (a) to (d) respectively show the pattern formation surfaces of the first to fourth dielectric layers. In FIG. 7, (a) to (d) show pattern formation surfaces of the fifth to eighth dielectric layers, respectively. In FIG. 8, (a) to (d) show pattern formation surfaces of the 9th to 12th dielectric layers, respectively. In FIG. 9, (a) to (d) show the pattern formation surfaces of the 13th to 16th dielectric layers, respectively.
図6(a)に示したように、1層目の誘電体層51のパターン形成面(すなわち、底面50B)には、底面電極111~116が形成されている。また、誘電体層51には、それぞれ底面電極111~116に接続された接続導体51T1,51T2,51T3,51T4,51T5,51T6が形成されている。
As shown in FIG. 6A,
図6(b)に示したように、2層目の誘電体層52のパターン形成面には、内部電極521,522,524と、グラウンド用の内部電極525とが形成されている。また、誘電体層52には、接続導体52T1,52T2,52T3,52T4,52T5,52T6が形成されている。接続導体52T1と、図6(a)に示した接続導体51T1は、内部電極521に接続されている。接続導体52T2と、図6(a)に示した接続導体51T2は、内部電極522に接続されている。接続導体52T3には、図6(a)に示した接続導体51T3が接続されている。接続導体52T4と、図6(a)に示した接続導体51T4は、内部電極524に接続されている。接続導体52T5,52T6と、図6(a)に示した接続導体51T5,52T6は、内部電極525に接続されている。
As shown in FIG. 6B,
図6(c)に示したように、3層目の誘電体層53には、接続導体53T1,53T2,53T3,53T4,53T5,53T6が形成されている。接続導体53T1~53T6には、それぞれ図6(b)に示した接続導体52T1~52T6が接続されている。
As shown in FIG. 6(c), connection conductors 53T1, 53T2, 53T3, 53T4, 53T5 and 53T6 are formed on the
図6(d)に示したように、4層目の誘電体層54のパターン形成面には、内部電極541が形成されている。また、誘電体層54には、接続導体54T1,54T2,54T3,54T4,54T5,54T6が形成されている。接続導体54T1,54T3~54T6には、それぞれ図6(c)に示した接続導体53T1,53T3~53T6が接続されている。接続導体54T2は、内部電極541と、図6(c)に示した接続導体53T2に接続されている。
As shown in FIG. 6D,
図7(a)に示したように、5層目の誘電体層55のパターン形成面には、主線路10を構成するために用いられる内部電極551と、第2副線路部20Bを構成するために用いられる内部電極552とが形成されている。内部電極551,552の各々は、第1端と第2端を有している。また、誘電体層55には、接続導体55T3,55T4,55T5,55T6が形成されている。接続導体55T3,55T5,55T6には、それぞれ図6(d)に示した接続導体54T3,54T5,54T6が接続されている。接続導体55T4は、内部電極552における第1端の近傍部分に接続されている。図6(d)に示した接続導体54T1は、内部電極551における第1端の近傍部分に接続されている。図6(d)に示した接続導体54T2は、内部電極551における第2端の近傍部分に接続されている。図6(d)に示した接続導体54T4は、内部電極552における第2端の近傍部分に接続されている。
As shown in FIG. 7A, on the pattern formation surface of the
図7(b)に示したように、6層目の誘電体層56には、接続導体56T3,56T4,56T5,56T6が形成されている。接続導体56T3~56T6には、それぞれ図7(a)に示した接続導体55T3~55T6が接続されている。
As shown in FIG. 7B, connection conductors 56T3, 56T4, 56T5, and 56T6 are formed on the
図7(c)に示したように、7層目の誘電体層57のパターン形成面には、第1副線路部20Aを構成するために用いられる内部電極571が形成されている。内部電極571は、第1端と第2端を有している。また、誘電体層57には、接続導体57T3,57T4,57T5,57T6が形成されている。接続導体57T3は、内部電極571における第1端の近傍部分に接続されている。接続導体57T4,57T5,57T6には、それぞれ図7(b)に示した接続導体56T4,56T5,56T6が接続されている。図7(b)に示した接続導体56T3は、内部電極571における第2端の近傍部分に接続されている。
As shown in FIG. 7C,
図7(d)に示したように、8層目の誘電体層58には、接続導体58T3,58T4,58T5,58T6が形成されている。接続導体58T3~58T6には、それぞれ図7(c)に示した接続導体57T3~57T6が接続されている。
As shown in FIG. 7D, connection conductors 58T3, 58T4, 58T5, and 58T6 are formed on the
図8(a)に示したように、9層目の誘電体層59のパターン形成面には、グラウンド用の内部電極591が形成されている。また、誘電体層59には、接続導体59T3,59T4,59T5,59T6が形成されている。接続導体59T3,59T4には、それぞれ図7(d)に示した接続導体58T3,58T4が接続されている。接続導体59T5,59T6と、図7(d)に示した接続導体58T5,58T6は、内部電極591に接続されている。
As shown in FIG. 8A, an
図8(b)に示したように、10層目の誘電体層60のパターン形成面には、第1キャパシタC1を構成するために用いられる内部電極601が形成されている。また、誘電体層60には、接続導体60T3,60T4,60T5,60T6,60T7が形成されている。接続導体60T3~60T6には、それぞれ図8(a)に示した接続導体59T3~59T6が接続されている。接続導体60T7は、内部電極601に接続されている。
As shown in FIG. 8(b), an
図8(c)に示したように、11層目の誘電体層61のパターン形成面には、グラウンド用の内部電極611が形成されている。また、誘電体層61には、接続導体61T3,61T4,61T7が形成されている。接続導体61T3,61T4,61T7には、それぞれ図8(b)に示した接続導体60T3,60T4,60T7が接続されている。図8(b)に示した接続導体60T5,60T6は、内部電極611に接続されている。
As shown in FIG. 8C, an
図8(d)に示したように、12層目の誘電体層62のパターン形成面には、内部電極621が形成されている。また、誘電体層62には、接続導体62T3,62T4,62T7,62T8が形成されている。接続導体62T3,62T4には、それぞれ図8(c)に示した接続導体61T3,61T4が接続されている。接続導体62T7,62T8と、図8(c)に示した接続導体61T7は、内部電極621に接続されている。
As shown in FIG. 8D,
図9(a)に示したように、13層目の誘電体層63のパターン形成面には、内部電極631が形成されている。また、誘電体層63には、接続導体63T3,63T4,63T7,63T8が形成されている。接続導体63T3,63T7,63T8には、それぞれ図8(d)に示した接続導体62T3,62T7,62T8が接続されている。接続導体63T4と、図8(d)に示した接続導体62T4は、内部電極631に接続されている。
As shown in FIG. 9A, an
図9(b)に示したように、14層目の誘電体層64のパターン形成面には、第1インダクタンス要素L1を構成するために用いられる内部電極641が形成されている。内部電極641は、第1端と第2端を有している。また、誘電体層64には、接続導体64T4,64T8が形成されている。接続導体64T4,64T8には、それぞれ図9(a)に示した接続導体63T4,63T8が接続されている。図9(a)に示した接続導体63T3は、内部電極641における第1端の近傍部分に接続されている。図9(a)に示した接続導体63T7は、内部電極641における第2端の近傍部分に接続されている。
As shown in FIG. 9B,
図9(c)に示したように、15層目の誘電体層65のパターン形成面には、第2インダクタンス要素L2を構成するために用いられる内部電極651が形成されている。内部電極651は、第1端と第2端を有している。図9(b)に示した接続導体64T4は、内部電極651における第1端の近傍部分に接続されている。図9(b)に示した接続導体64T8は、内部電極651における第2端の近傍部分に接続されている。
As shown in FIG. 9(c), the
図9(d)に示したように、16層目の誘電体層66のパターン形成面には、マーク661が形成されている。
As shown in FIG. 9D, marks 661 are formed on the pattern formation surface of the
図3に示した素体50は、1層目の誘電体層51のパターン形成面が素体50の底面50Bになるように、1層目ないし16層目の誘電体層51~66が積層されて構成される。
In the
図4は、側面50C側から見た素体50の内部を示している。図5は、側面50E側から見た素体50の内部を示している。
FIG. 4 shows the inside of the
以下、図1に示した方向性結合器1の回路の構成要素と、図6ないし図9に示した素体50の内部の構成要素との対応関係について説明する。主線路10は、図7(a)に示した内部電極551によって構成されている。内部電極551における第1端の近傍部分は、接続導体51T1、内部電極521及び接続導体52T1,53T1,54T1を介して、底面電極111に接続されている。内部電極551における第2端の近傍部分は、接続導体51T2、内部電極522及び接続導体52T2,53T2,54T2を介して、底面電極112に接続されている。
The correspondence between the circuit components of the
図7(c)に示した内部電極571の一部は、誘電体層55,56を介して、内部電極551の一部に対向している。第1副線路部20Aは、上記の内部電極571の一部によって構成されている。内部電極571における第2端の近傍部分は、接続導体51T3、及び接続導体52T3,53T3,54T3,55T3,56T3を介して、底面電極113に接続されている。
A portion of the
図7(a)に示した内部電極552の一部は、内部電極551の一部に対向している。第2副線路部20Bは、上記の内部電極552の一部によって構成されている。内部電極552における第2端の近傍部分は、接続導体51T4、内部電極524及び接続導体52T4,53T4,54T4を介して、底面電極114に接続されている。
A portion of the
第1インダクタンス要素L1は、図9(b)に示した内部電極641によって構成されている。内部電極641における第1端の近傍部分は、接続導体57T3,58T3,59T3,60T3,61T3,62T3,63T3を介して、第1副線路部20Aを構成する内部電極571に接続されている。内部電極641と接続導体63T3との接続箇所は、第1インダクタンス要素L1の第1端部L1aに対応する。内部電極641と接続導体63T7との接続箇所は、第1インダクタンス要素L1の第2端部L1bに対応する。
The first inductance element L1 is composed of the
第2インダクタンス要素L2は、図9(c)に示した内部電極651によって構成されている。内部電極651における第1端の近傍部分は、接続導体55T4,56T4,57T4,58T4,59T4,60T4,61T4,62T4、内部電極631及び接続導体63T4,64T4を介して、第2副線路部20Bを構成する内部電極552に接続されている。内部電極651と接続導体64T4との接続箇所は、第2インダクタンス要素L2の第1端部L2aに対応する。内部電極651と接続導体64T8との接続箇所は、第2インダクタンス要素L2の第2端部L2bに対応する。
The second inductance element L2 is composed of the
第1キャパシタC1は、図8(a)~(c)に示した内部電極591,601,611と、内部電極591,601の間の誘電体層59と、内部電極601,611の間の誘電体層60とによって構成されている。内部電極591,611は、接続導体51T5,51T6、内部電極525、接続導体52T5,52T6,53T5,53T6,54T5,54T6,55T5,55T6,56T5,56T6,57T5,57T6,58T5,58T6,59T5,59T6,60T5,60T6を介して、底面電極115,116に接続されている。内部電極601は、接続導体60T7,61T7を介して、図8(d)に示した内部電極621に接続されている。内部電極621は、接続導体62T7,63T7を介して、第1インダクタンス要素L1を構成する内部電極641に接続されている。また、内部電極621は、接続導体62T8,63T8,64T8を介して、第2インダクタンス要素L2を構成する内部電極651に接続されている。
The first capacitor C1 includes the
以下、素体50を備えた方向性結合器1の構造上の特徴について説明する。素体50において、第1インダクタンス要素L1を構成する内部電極641と、第2インダクタンス要素L2を構成する内部電極651と、第1キャパシタC1を構成する内部電極591,601,611及び誘電体層59,60は、主線路10を構成する内部電極551、第1副線路部20Aを構成する内部電極571及び第2副線路部20Bを構成する内部電極552に比べて、上面50Aにより近い位置にある。従って、移相器30は、主線路10ならびに第1副線路部20A及び第2副線路部20Bに比べて、上面50Aにより近い位置にある。
Structural features of the
また、第1インダクタンス要素L1を構成する内部電極641と、第2インダクタンス要素L2を構成する内部電極651は、第1キャパシタC1を構成する内部電極591,601,611及び誘電体層59,60に比べて、上面50Aにより近い位置にある。
Further, the
内部電極641,651と、主線路10を構成する内部電極551の間には、グラウンド用の内部電極591が介在している。従って、第1インダクタンス要素L1と第2インダクタンス要素L2は、主線路10に対して電磁界結合しない。
An
前述のように、方向性結合器1では、第1インダクタンス要素L1は第1線路であり、第2インダクタンス要素L2は第2線路である。第1線路は、図9(b)に示した内部電極641によって構成されている。第2線路は、図9(c)に示した内部電極651によって構成されている。
As described above, in the
第1線路は、第1線路部分31Aを含んでいる。図9(b)では、第1線路部分31Aを、ハッチングを付して表している。第1線路部分31Aは、回路構成上、第1副線路部20Aに最も近い第1端縁31Aaと、その反対側の第2端縁31Abとを有している。第1端縁31Aaは、第1インダクタンス要素L1の第1端部L1aの近傍に位置する。第2端縁31Abは、第1インダクタンス要素L1の第2端部L1bの近傍に位置する。
The first line includes a
第2線路は、第1線路部分31Aに対向する第2線路部分31Bを含んでいる。図9(c)では、第2線路部分31Bを、ハッチングを付して表している。第2線路部分31Bは、回路構成上、第2副線路部20Bに最も近い第1端縁31Baと、その反対側の第2端縁31Bbとを有している。第1端縁31Baは、第2インダクタンス要素L2の第1端部L2aの近傍に位置する。第2端縁31Bbは、第2インダクタンス要素L2の第2端部L2bの近傍に位置する。
The second line includes a
図9(b),(c)に示したように、第2線路部分31Bの第1端縁31Baは、物理的に、第1線路部分31Aのうち、第2端縁31Abに最も近い。第2線路部分31Bの第2端縁31Bbは、物理的に、第1線路部分31Aのうち、第1端縁31Aaに最も近い。
As shown in FIGS. 9B and 9C, the first edge 31Ba of the
以上説明したように、方向性結合器1では、実装面とされる底面50Bに設けられた底面電極111~116が導電性樹脂層140に覆われている。これにより、底面電極111~116に作用する応力が緩和される。導電性樹脂層140は、樹脂を含むことにより軟らかいので、応力を効果的に緩和することができる。導電性樹脂層140は、底面50Bに設けられた第1樹脂部141だけでなく、側面50C~50Fに設けられ、第1樹脂部141と連続する第2樹脂部142を有している。このため、底面電極111~116に作用する応力が更に緩和される。この結果、素体50におけるクラックの発生を抑制することができる。
As described above, in the
第2樹脂部142は、上面2Aから離間している。このため、側面50C及び側面50Dのうち、底面電極111~116が設けられた底面50Bに近い領域に第2樹脂部142を配置することができる。よって、効果的に底面電極111~116に作用する応力を緩和することができる。
The
第2樹脂部142は、側面50C及び側面50Dに設けられた凹部70に配置されている。このため、第2樹脂部142が凹部70の外に配置されている場合に比べて、方向性結合器1の外形寸法が増大することを抑制可能となる。
The
底面電極111~116は、側面50C~50Fから離間するように底面50Bに設けられている。このため、例えば、方向性結合器1を積層体基板からダイシングにより得る際に、ダイシングブレードが底面電極111~116にかからず、切断し易い。
The bottom electrodes 111-116 are provided on the
本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。 The present invention is not necessarily limited to the above-described embodiments, and various modifications are possible without departing from the scope of the invention.
図10は、変形例に係る方向性結合器の一部断面図である。図10に示すように、変形例に係る方向性結合器1Aは、被覆電極120が導電性密着層130を更に備えている点で、図3に示す方向性結合器1と相違している。導電性密着層130は、底面電極111~116(図2参照)と導電性樹脂層140との間に設けられている。導電性密着層130は、底面電極111~116(図2参照)と導電性樹脂層140とに接している。導電性密着層130は、素体50上に設けられている。導電性密着層130は、底面50Bの一部と、側面50C又は側面50D(図2参照)の一部と、に連続して設けられ、底面電極111~116のいずれかを覆っている。導電性密着層130は、素体50の表面に沿って略一定の厚さで設けられている。
FIG. 10 is a partial cross-sectional view of a directional coupler according to a modification. As shown in FIG. 10, the
導電性密着層130は、例えば、素体50の外表面に付与された導電性ペーストを焼き付けることにより形成されている。導電性密着層130は、導電性ペーストに含まれる金属成分(金属粉末)が焼結して形成された焼結金属層である。金属成分としては、例えば、Ag、Au、Cu,Ag/Pd合金が用いられる。導電性ペーストは、例えば、金属成分、ガラス成分、有機バインダ、及び有機溶媒を含んでいる。導電性密着層130は、素体50及び底面電極111~116への導電性樹脂層140の密着性を向上させるための金属層である。
The
導電性ペーストは、例えば、スクリーン印刷により付与される。スクリーン印刷は、例えば、底面50Bに対して行われる。導電性ペーストが底面50Bから側面50C及び側面50Dに回り込むので、側面50C及び側面50Dにも導電性ペーストが付与される。方向性結合器1Aでは、導電性樹脂層140は、導電性密着層130の全体を覆うように、導電性密着層130上に設けられている。方向性結合器1Aでは、導電性樹脂層140の電気伝導率は、導電性密着層130の電気伝導率よりも低い。導電性樹脂層140は、導電性密着層130よりも軟らかい。
The conductive paste is applied, for example, by screen printing. Screen printing is performed on the
方向性結合器1Aでは、このような導電性密着層130を更に備えることにより、底面電極111~116と導電性樹脂層140との間の密着性を高めることができる。よって、被覆電極120の剥離を抑制可能となる。導電性密着層130を設けることにより、被覆電極120の体積が増すので、底面電極111~116に作用する応力の抑制効果が向上する。
In the
上記実施形態では、積層電子部品として、方向性結合器1を例に説明したが、本発明はこれに限られることなく、ダイプレクサ、コンデンサ、インダクタ、バリスタ、又はサーミスタ等の積層電子部品に適用されてもよい。
In the above embodiments, the
上記実施形態では、各被覆電極120が、底面50Bの一部と、側面50C又は側面50Dの一部と、に連続して設けられる形態を例に説明したが、各被覆電極120の形状(配置形態)はこれに限定されない。例えば、各被覆電極120が、底面50Bの一部と、側面50E又は側面50Dの一部と、に連続して設けられていてもよい。導電性樹脂層140の第2樹脂部142は、側面50E又は側面50Dの一部に設けられていてもよい。
In the above-described embodiment, each covered
上記実施形態では、各被覆電極120は、上面50Aから離間している形態を例に説明したが、各被覆電極120は、上面50Aから離間していなくてもよい。導電性樹脂層140の第2樹脂部142は、例えば、側面50C~50Fの上面50A側の縁まで設けられ、上面50Aと接していてもよいし、上面50Aまで連続して設けられていてもよい。この場合、導電性樹脂層140の体積が増すので、底面電極111~116に作用する応力の抑制効果が向上する。
In the above-described embodiment, each covered
上記実施形態では、凹部70は、底面50Bの周縁50Gに沿って延在し、底面50Bを取り囲んでいるが、凹部70は、側面50C~50Fのうち、第2樹脂部142が配置される部分にのみ設けられていてもよい。
In the above-described embodiment, the
1,1A…方向性結合器、50…素体、50A…上面(第2主面)、50B…底面(第1主面)、50C,50D,50E,50F…側面、70…凹部、111,112,113,114,115,116…底面電極(第1電極)、130…導電性密着層、140…導電性樹脂層、141…第1樹脂部、142…第2樹脂部、521,522,524,525,541,551,552,571,591,601,611,621,631,641,651…内部電極(第2電極)、51T1,51T2,51T3,51T4,51T5,51T6,52T1,52T2,52T3,52T4,52T5,52T6,53T1,53T2,53T3,53T4,53T5,53T6,54T1,54T2,54T3,54T4,54T5,54T6,55T3,55T4,55T5,55T6,56T3,56T4,56T5,56T6,57T3,57T4,57T5,57T6,58T3,58T4,58T5,58T6,59T3,59T4,59T5,59T6,60T3,60T4,60T5,60T6,60T7,61T3,61T4,61T7,62T3,62T4,62T7,62T8,63T3,63T4,63T7,63T8,64T4,64T8…接続導体、T…対向方向。
DESCRIPTION OF
Claims (3)
前記側面から離間するように前記第1主面に設けられた第1電極と、
前記素体内に設けられた第2電極と、
前記素体内に設けられ、前記第1電極と前記第2電極とに接続された接続導体と、
互いに連続している第1樹脂部及び第2樹脂部を有する導電性樹脂層と、を備え、
前記第1樹脂部は、前記第1主面に設けられ、前記第1電極を覆っており、
前記第2樹脂部は、前記側面に設けられた凹部に配置されている、積層電子部品。 a first main surface serving as a mounting surface; a second main surface facing the first main surface; a body having a side surface adjacent to the second main surface;
a first electrode provided on the first main surface so as to be spaced apart from the side surface;
a second electrode provided in the element body;
a connection conductor provided in the element body and connected to the first electrode and the second electrode;
a conductive resin layer having a first resin portion and a second resin portion that are continuous with each other;
The first resin portion is provided on the first main surface and covers the first electrode,
The laminated electronic component, wherein the second resin portion is arranged in a concave portion provided on the side surface.
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000188228A (en) | 1998-12-21 | 2000-07-04 | Murata Mfg Co Ltd | Chip type electronic component |
JP2004128130A (en) | 2002-10-01 | 2004-04-22 | Tdk Corp | Coil component and its manufacturing method |
JP2012060013A (en) | 2010-09-10 | 2012-03-22 | Kyocera Corp | Electronic component module, electronic component and method for manufacturing the same |
JP2013211302A (en) | 2012-03-30 | 2013-10-10 | Tdk Corp | Laminate coil component |
WO2015186780A1 (en) | 2014-06-04 | 2015-12-10 | 株式会社村田製作所 | Electronic component and method for producing same |
-
2018
- 2018-08-06 JP JP2018147690A patent/JP7176283B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000188228A (en) | 1998-12-21 | 2000-07-04 | Murata Mfg Co Ltd | Chip type electronic component |
JP2004128130A (en) | 2002-10-01 | 2004-04-22 | Tdk Corp | Coil component and its manufacturing method |
JP2012060013A (en) | 2010-09-10 | 2012-03-22 | Kyocera Corp | Electronic component module, electronic component and method for manufacturing the same |
JP2013211302A (en) | 2012-03-30 | 2013-10-10 | Tdk Corp | Laminate coil component |
WO2015186780A1 (en) | 2014-06-04 | 2015-12-10 | 株式会社村田製作所 | Electronic component and method for producing same |
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Publication number | Publication date |
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