JP7171946B1

JP7171946B1 - 電源装置

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Abstract

複数の半導体スイッチ（ＳＷ１～ＳＷｎ）および機械式スイッチ（１２）は、第１の端子（Ｔ１）および第２の端子（Ｔ２）間に直列に接続される。複数の電圧検出器（１５）は、複数の半導体スイッチ（ＳＷ１～ＳＷｎ）にそれぞれ対応して設けられ、対応する半導体スイッチの端子間電圧を検出する。複数の駆動回路（ＧＤ１～ＧＤｎ）は、複数の半導体スイッチ（ＳＷ１～ＳＷｎ）にそれぞれ対応して設けられ、主制御部（４０）からの制御信号に応答して、対応する半導体スイッチをオフさせる。各駆動回路は、対応する半導体スイッチの端子間電圧と、複数の半導体スイッチの他の１つの半導体スイッチの端子間電圧とが一致しているか否かを判定し、判定結果を出力する。主制御部（４０）は、複数の駆動回路（ＧＤ１～ＧＤｎ）の各々から与えられる判定結果に基づいて、複数の半導体スイッチ（ＳＷ１～ＳＷｎ）が正常にオフされない遮断異常を検出する。

Description

本開示は、電源装置に関する。

特開平２－１０６１５８号公報（特許文献１）には、複数の自己消弧型の半導体スイッチング素子を直列接続して構成された回路を有する電力変換装置が開示される。特許文献１では、各半導体スイッチング素子に対し、遮断不能を検出するための検出手段を設ける。検出手段は、半導体スイッチング素子であるＧＴＯ（Gate Turn-Off thyristor）の端子間電圧を利用して、遮断不能を検出するように構成される。

特開平２－１０６１５８号公報

負荷に交流電力を供給するための電源装置として、瞬停補償装置（Multiple Power Compensator）がある。瞬低補償装置は、一般的に、交流電源および負荷の間に接続され、交流電源の停電または瞬時電圧低下が発生した場合でも安定した交流電力を無瞬断で負荷に供給することが可能に構成される。

瞬停補償装置には、交流電源および負荷の間に直列接続された機械式スイッチおよびスイッチ回路を有するものがある。スイッチ回路は、複数の半導体スイッチを直列接続して構成されている。交流電源の正常時には、機械式スイッチおよび複数の半導体スイッチを導通（オン）させることにより、電源装置は交流電源の交流電力を負荷へ供給する。一方、交流電源の停電または瞬時電圧低下の発生時には、機械式スイッチおよび複数の半導体スイッチを遮断（オフ）させるとともに、電力変換器を経由して力貯蔵装置から負荷への電力供給を開始する。

このような電源装置において、複数の半導体スイッチの何れかが遮断不能となる遮断異常が発生すると、スイッチ回路の内部では、スイッチ回路の入力端子および出力端子間の電圧差が、正常にオフされた一部の半導体スイッチに集中的に印加される可能性がある。したがって、複数の半導体スイッチの遮断異常を検出する手段が必要となる。

しかしながら、機械式スイッチおよびスイッチ回路がともにオフされると、電源装置の入力端子および出力端子の電圧差がほとんど機械式スイッチの端子間に印加される。これは、半導体スイッチのオフ抵抗（オフ時の抵抗）に比べて、機械式スイッチのオフ抵抗が十分に大きいことによる。そのため、正常にオフされた半導体スイッチの端子間電圧は零電圧に近い値となり、遮断異常が生じている半導体スイッチの端子間電圧との間に有意差が現れにくくなる。したがって、上記特許文献１に記載されるように、半導体スイッチの端子間電圧を利用すると、誤って遮断異常の発生を検出することが懸念される。

本開示は上述のような問題点を解決するためになされたものであって、本開示の目的は、直列接続された複数の半導体スイッチおよび機械式スイッチを備える電源装置において、複数の半導体スイッチの遮断異常を正確に検出することである。

本開示の一態様に係る電源装置は、交流電源から供給される交流電圧を受ける第１の端子と、負荷に接続される第２の端子と、複数の半導体スイッチと、機械式スイッチと、複数の電圧検出器と、制御装置とを備える。複数の半導体スイッチは、第１の端子および第２の端子間に直列に接続される。機械式スイッチは、第１の端子および第２の端子間に、複数の半導体スイッチと直列に接続される。複数の電圧検出器は、複数の半導体スイッチにそれぞれ対応して設けられ、対応する半導体スイッチの端子間電圧を検出する。制御装置は、主制御部と、複数の駆動回路とを含む。主制御部は、第１の端子が受ける交流電圧に基づいて、複数の半導体スイッチおよび機械式スイッチのオンオフを制御する。複数の駆動回路は、複数の半導体スイッチにそれぞれ対応して設けられ、主制御部からの制御信号に応答して、対応する半導体スイッチをオフさせる。複数の駆動回路の各々は、判定部を含む。判定部は、対応する半導体スイッチの端子間電圧と、複数の半導体スイッチの他の１つの半導体スイッチの端子間電圧とが一致しているか否かを判定し、判定結果を出力する。主制御部は、複数の駆動回路の各々から与えられる判定部の出力信号に基づいて、複数の半導体スイッチが正常にオフされない遮断異常を検出する。

本開示によれば、直列接続された複数の半導体スイッチおよび機械式スイッチを備える電源装置において、複数の半導体スイッチの遮断異常を正確に検出することができる。

実施の形態１に係る電源装置の概略構成を示す図である。図１に示した半導体スイッチの他の構成例を示す回路図である。図１に示した制御装置のうち機械式スイッチおよびスイッチ回路の制御に関連する部分の構成を示す回路ブロック図である。図３に示したゲート駆動回路の構成を示す回路ブロック図である。図４に示した判定部の第１の構成例を示す回路ブロック図である。主制御部における半導体スイッチの遮断異常の判定処理を説明する図である。図４に示した判定部の参考例を示す回路ブロック図である。ゲート駆動回路の動作を示すタイミングチャートである。図４に示した判定部の第２の構成例を示す回路ブロック図である。ゲート駆動回路の動作を示すタイミングチャートである。図４に示した判定部の第３の構成例を示す回路ブロック図である。ゲート駆動回路の動作を示すタイミングチャートである。

以下に、本開示の実施の形態について図面を参照して詳細に説明する。なお、以下では図中の同一または相当部分には同一符号を付してその説明は原則的に繰返さないものとする。

［実施の形態１］
図１は、実施の形態１に係る電源装置の概略構成を示す図である。

図１に示すように、実施の形態１に係る電源装置１０は、交流電源１および負荷２の間に接続され、交流電源１から交流電力を受けて負荷２に交流電力を供給するように構成される。電源装置１０は、例えば、交流電源１の停電または瞬時電圧低下が発生した場合において、安定した交流電力を無瞬断で負荷２に供給するための装置（例えば、瞬停補償装置）に適用され得る。

交流電源１は、代表的には商用交流電源であり、商用周波数の交流電力を電源装置１０に供給する。負荷２は、電源装置１０から供給される商用周波数の交流電力によって駆動される。なお、図１では、一相の交流電力に関連する部分のみが示されているが、電源装置１０は三相交流電力を受けて三相交流電力を出力するようにしてもよい。

図１に示すように、電源装置１０は、入力端子Ｔ１、出力端子Ｔ２、直流端子Ｔ３、機械式スイッチ１２、スイッチ回路１４、双方向コンバータ１６、電圧検出器１５，１８，２０、および制御装置３０を備える。

入力端子Ｔ１は、交流電源１に電気的に接続されており、交流電源１から供給される商用周波数の交流電圧ＶＩを受ける。入力端子Ｔ１は「第１の端子」の一実施例に対応する。

機械式スイッチ１２は、入力端子Ｔ１と出力端子Ｔ２との間に電気的に接続される。機械式スイッチ１２は、制御装置３０から与えられるＨ（論理ハイ）レベルの制御信号Ｓ０に応答して導通（オン）され、Ｌ（論理ロー）レベルの制御信号Ｓ０に応答して遮断（オフ）される。なお、機械式スイッチ１２は、オン状態においてＬレベルの制御信号Ｓ０を受けたときには、制御信号Ｓ０を受けてから数十ミリ秒後にオフされる。

出力端子Ｔ２は負荷２に接続される。負荷２は、出力端子Ｔ２から供給される交流電圧ＶＯによって駆動される。出力端子Ｔ２は「第２の端子」の一実施例に対応する。

直流端子Ｔ３はバッテリ３に接続される。バッテリ３は、直流電力を蓄積する「電力貯蔵装置」の一実施例に対応する。電力貯蔵装置として、バッテリ３に代えて、電気二重層コンデンサを直流端子Ｔ３に接続してもよい。直流端子Ｔ３の直流電圧ＶＢ（バッテリ３の端子間電圧）の瞬時値は、制御装置３０によって検出される。

スイッチ回路１４は、入力端子Ｔ１および出力端子Ｔ２の間に機械式スイッチ１２と電気的に直列に接続される。スイッチ回路１４は、入力ノード１４ａおよび出力ノード１４ｂと、ｎ個（ｎは２以上の整数）の半導体スイッチＳＷ１～ＳＷｎとを有する。

入力ノード１４ａは機械式スイッチ１２を介して入力端子Ｔ１に電気的に接続され、出力ノード１４ｂは出力端子Ｔ２に接続される。半導体スイッチＳＷ１～ＳＷｎは、入力ノード１４ａおよび出力ノード１４ｂの間に直列に接続される。図１の例では、ｎ＝４である。ただし、半導体スイッチの数ｎは４に限定されない。

半導体スイッチＳＷ１～ＳＷｎは、制御装置３０からそれぞれ入力されるゲート信号Ｇ１～Ｇｎによってオンオフが制御される。以下では、半導体スイッチＳＷ１～ＳＷｎを包括的に表記する場合には、単に「半導体スイッチＳＷ」とも称し、ゲート信号Ｇ１～Ｇｎを包括的に表記する場合には、単に「ゲート信号Ｇ」とも称する。

半導体スイッチＳＷｉ（ｉは１以上ｎ以下の整数）は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）Ｑｉと、ＩＧＢＴＱｉと逆並列に接続されるダイオードＤｉと、スナバ回路ＳＮｉと、バリスタＺｉとを有する。ＩＧＢＴＱｉのコレクタは入力ノード１４ａに電気的に接続され、エミッタは出力ノード１４ｂに電気的に接続される。ダイオードＤｉは、出力ノード１４ｂから入力ノード１４ａに向かう向きを順方向として接続される。なお、半導体スイッチＳＷｉには、ＩＧＢＴに限らず、任意の自己消弧型の半導体スイッチング素子を用いることができる。以下では、ＩＧＢＴＱ１～Ｑｎを包括的に表記する場合には、単に「ＩＧＢＴＱ」とも称し、スナバ回路ＳＮ１～ＳＮｎを包括的に表記する場合には、単に「スナバ回路ＳＮ」とも称し、バリスタＺ１～Ｚｎを包括的に表記する場合には、単に「バリスタＺ」とも称する。

半導体スイッチＳＷ（ＩＧＢＴＱ）は、Ｈレベルのゲート信号Ｇによってオンされ、Ｌレベルのゲート信号Ｇによってオフされる。すなわち、Ｈレベルのゲート信号Ｇは半導体スイッチＳＷ（ＩＧＢＴＱ）をオンするためのオン指令（導通指令）に相当し、Ｌレベルのゲート信号Ｇは半導体スイッチＳＷ（ＩＧＢＴＱ）をオフするためのオフ指令（遮断指令）に相当する。

スナバ回路ＳＮ１～ＳＮｎは、それぞれＩＧＢＴＱ１～ＩＧＢＴＱｎに並列接続され、対応するＩＧＢＴＱをサージ電圧から保護する。スナバ回路ＳＮは、例えば、対応するＩＧＢＴＱのコレクタ－エミッタ間に直列接続された抵抗素子およびコンデンサを有する。ＩＧＢＴＱに電流が流れている場合に、ＩＧＢＴＱを突然オフさせると、自己インダクタンスによってＩＧＢＴＱのコレクタ－エミッタ間にサージ電圧が発生する。スナバ回路ＳＮは、そのようなサージ電圧を抑制することによってＩＧＢＴＱを保護する。

バリスタＺ１～Ｚｎは、それぞれＩＧＢＴＱ１～Ｑｎに並列接続される。バリスタＺは、抵抗値が電圧依存性を有する抵抗器である。バリスタＺは、例えば、ＺｎＲ（Zinc oxide nonlinear resistor）である。バリスタＺの抵抗値は、その端子間電圧に応じて変化し、所定の閾値電圧を超えると急に低下する。したがって、ＩＧＢＴＱのコレクタ－エミッタ間電圧が閾値電圧を超えることを防止し、ＩＧＢＴＱがサージ電圧によって破壊されることを防止することができる。

なお、半導体スイッチＳＷは、図１の構成に限定されるものではなく、例えば図２に示す構成とすることもできる。図２の例では、半導体スイッチＳＷは、逆直列に接続されたＩＧＢＴＱＡ，ＱＢと、ＩＧＢＴＱＡ，ＱＢにそれぞれ逆並列に接続されるダイオードＤ１Ａ，Ｄ１Ｂと、スナバ回路ＳＮと、バリスタＺとを有する。ＩＧＢＴＱＡのコレクタは入力ノード１４ａに電気的に接続され、エミッタはＩＧＢＴＱＢのエミッタに接続される。ＩＧＢＴＱＢのコレクタは出力ノード１４ｂに電気的に接続される。ダイオードＤＡは出力ノード１４ｂから入力ノード１４ａに向かう向きを順方向として接続される。ダイオードＤＢは、入力ノード１４ａから出力ノード１４ｂに向かう向きを順方向として接続される。スナバ回路ＳＮおよびバリスタＺは、ＩＧＢＴＱＡ，ＱＢの直列回路と並列に接続される。

図１に戻って、双方向コンバータ１６は、スイッチ回路１４の出力ノード１４ｂと直流端子Ｔ３との間に接続される。双方向コンバータ１６は、出力ノード１４ｂに出力される交流電力とバッテリ３に蓄えられる直流電力との間で双方向に電力変換を行うように構成される。双方向コンバータ１６は「電力変換器」の一実施例に対応する。

双方向コンバータ１６は、交流電源１から交流電力が供給されている正常時は、交流電源１からスイッチ回路１４を介して供給される交流電力を直流電力に変換し、その直流電力をバッテリ３に蓄える。一方、交流電源１からの交流電力の供給が停止する停電もしくは、交流電源１の瞬時電圧低下の発生時には、双方向コンバータ１６は、バッテリ３の直流電力を商用周波数の交流電力に変換し、その交流電力を負荷２に供給する。

双方向コンバータ１６は、図示は省略するが、複数の半導体スイッチング素子を有する。複数の半導体スイッチング素子は、制御装置３０により生成される制御信号によってオンオフが制御される。制御信号は、パルス信号列であり、ＰＷＭ（Pulse Width Modulator）信号である。双方向コンバータ１６は、制御信号に応答して複数の半導体スイッチング素子をオンまたはオフさせることにより、出力ノード１４ｂに出力する交流電力と直流端子Ｔ３に入出力される直流電力との間で双方向の電力変換を実行することができる。

電圧検出器１８は、交流電源１から入力端子Ｔ１に供給される交流電圧ＶＩの瞬時値を検出し、その検出値を示す信号を制御装置３０に与える。制御装置３０は、交流電圧ＶＩの瞬時値に基づいて、交流電源１が正常であるか否かを判定する。例えば、制御装置３０は、交流電圧ＶＩが予め定められた下限電圧よりも高い場合には、交流電源１が正常であると判定する。制御装置３０は、交流電圧ＶＩが下限電圧よりも低下した場合には、交流電源１が正常でない（異常である）と判定する。

電圧検出器２０は、出力端子Ｔ２に現れる交流電圧ＶＯの瞬時値を検出し、その検出値を示す信号を制御装置３０に与える。

電圧検出器１５は、半導体スイッチＳＷの端子間電圧Ｖの瞬時値を検出し、その検出値を示す信号を制御装置３０に与える。図１の例では、電圧検出器１５は、各半導体スイッチＳＷのＩＧＢＴＱのコレクタ－エミッタ間の電圧Ｖの瞬時値を検出する。電圧検出器１５によって検出される検出値Ｖ１～Ｖｎは、それぞれ半導体スイッチＳＷ１～ＳＷｎの端子間電圧に対応する。以下では、端子間電圧Ｖ１～Ｖｎを包括的に表記する場合には、単に「端子間電圧Ｖ」とも称する。

半導体スイッチＳＷがオン状態である場合、半導体スイッチＳＷの端子間電圧Ｖは零電圧となる。一方、半導体スイッチＳＷがオフ状態である場合、半導体スイッチＳＷの端子間電圧Ｖは入力端子Ｔ１に供給される交流電圧ＶＩと出力端子Ｔ２に現れる交流電圧ＶＯとの電圧差に応じた値となる。このように半導体スイッチＳＷの端子間電圧Ｖは、理想的には、半導体スイッチＳＷのオン状態とオフ状態とで異なる値となる。

制御装置３０は、図示しない上位コントローラからの指令や電圧検出器１８，２０から入力される信号などを用いて、スイッチ回路１４（半導体スイッチＳＷ）のオンオフおよび双方向コンバータ１６の運転を制御する。制御装置３０は、例えば、マイクロコンピュータなどで構成することができる。一例として、制御装置３０は、図示しないＣＰＵ（Central Processing Unit）およびメモリを有しており、メモリに予め格納されたプログラムをＣＰＵが実行することによるソフトウェア処理によって、以下で説明する制御動作を実行することができる。あるいは、当該制御動作の一部または全部について、ソフトウェア処理に代えて、内蔵された専用の電子回路などを用いたハードウェア処理によって実現することも可能である。

次に、実施の形態１に係る電源装置１０の動作について説明する。
交流電源１の正常時には、制御装置３０は、機械式スイッチ１２に対してＨレベルの制御信号Ｓ０を与えるとともに、スイッチ回路１４の半導体スイッチＳＷ１～ＳＷｎに対して、Ｈレベルのゲート信号Ｇ１～Ｇｎをそれぞれ与える。機械式スイッチ１２およびスイッチ回路１４の半導体スイッチＳＷ１～ＳＷｎがオンされることにより、交流電源１から機械式スイッチ１２およびスイッチ回路１４を介して負荷２に交流電力が供給され、負荷２が駆動される。また、交流電源１から機械式スイッチ１２およびスイッチ回路１４を介して双方向コンバータ１６に交流電力が供給され、その交流電力が直流電力に変換されてバッテリ３に蓄えられる。このとき、制御装置３０は、バッテリ３の端子間電圧ＶＢが参照電圧ＶＢｒになるように双方向コンバータ１６を制御する。

交流電源１の異常時（交流電源１の停電時または瞬時電圧低下時）には、制御装置３０は、機械式スイッチ１２に対してＬレベルの制御信号Ｓ０を与えるとともに、スイッチ回路１４の半導体スイッチＳＷ１～ＳＷｎに対して、Ｌレベルのゲート信号Ｇ１～Ｇｎをそれぞれ与える。機械式スイッチ１２およびスイッチ回路１４の半導体スイッチＳＷ１～ＳＷｎが瞬時にオフされるとともに、バッテリ３の直流電力が双方向コンバータ１６によって交流電力に変換されて負荷２に供給される。したがって、交流電源１の異常が発生した場合でも、バッテリ３に直流電力が蓄えられている期間は、負荷２の運転を継続することができる。このとき、制御装置３０は、電圧検出器２０により検出される交流電圧ＶＯに基づき、交流電圧ＶＯが参照電圧ＶＯｒになるように双方向コンバータ１６を制御する。制御装置３０は、バッテリ３の端子間電圧ＶＢが低下して下限電圧に到達した場合には、双方向コンバータ１６の運転を停止させる。

なお、スイッチ回路１４において素子故障または制御異常が発生した場合においても、双方向コンバータ１６を運転するとともに、機械式スイッチ１２およびスイッチ回路１４をオフすることにより、バッテリ３の直流電力が双方向コンバータ１６を経由して負荷２に供給される。したがって、交流電源１またはスイッチ回路１４に異常が発生した場合であっても、無瞬断で負荷２に安定した電力を供給し続けることができる。

しかしながら、スイッチ回路１４において、半導体スイッチＳＷ１～ＳＷｎの一部が遮断不能となる異常（以下、「遮断異常」とも称する）が生じている場合、Ｌレベルのゲート信号Ｇ１～Ｇｎ（遮断指令）の発生中、当該一部の半導体スイッチＳＷがオフせず、オン状態を維持するとともに、残りの半導体スイッチＳＷがオフするという不揃いの状態が発生することがある。このように直列接続される半導体スイッチＳＷ１～ＳＷｎに不揃いの状態が発生すると、入力ノード１４ａおよび出力ノード１４ｂの間の電圧差が、オフ状態となっている残りの半導体スイッチＳＷの端子間に集中的に印加されることになる。したがって、当該残りの半導体スイッチＳＷに過電圧が印加されることが懸念される。

そこで、本実施の形態では、制御装置３０は、スイッチ回路１４を構成する半導体スイッチＳＷ１～ＳＷｎの遮断異常を検出するように構成される。以下、実施の形態１に係る電源装置１０におけるスイッチ回路１４の遮断異常の検出処理について説明する。

図３は、図１に示した制御装置３０のうち機械式スイッチ１２およびスイッチ回路１４の制御に関連する部分の構成を示す回路ブロック図である。図３に示すように、制御装置３０は、主制御部４０と、複数のゲート駆動回路ＧＤ１～ＧＤｎとを有する。

主制御部４０は、電圧検出器１８により検出される交流電圧ＶＩの瞬時値に基づいて、交流電源１が正常であるか否かを判定する。交流電圧ＶＩが下限電圧よりも高い場合には、主制御部４０は、交流電源１が正常であると判定する。この場合、主制御部４０は、Ｈレベルの制御信号Ｓ０を機械式スイッチ１２に与えるとともに、Ｈレベルの制御信号Ｓ１～Ｓｎをゲート駆動回路ＧＤ１～ＧＤｎにそれぞれ与える。

一方、交流電圧ＶＩが下限電圧よりも低い場合には、主制御部４０は、交流電源１が正常でないと判定する。この場合、主制御部４０は、Ｌレベルの制御信号Ｓ０を機械式スイッチ１２に与えるとともに、Ｌレベルの制御信号Ｓ１～Ｓｎをゲート駆動回路ＧＤ１～ＧＤｎにそれぞれ与える。以下では、ゲート駆動回路ＧＤ１～ＧＤｎを包括的に表記する場合には、単に「ゲート駆動回路ＧＤ」とも称し、制御信号Ｓ１～Ｓｎを包括的に表記する場合には、単に「制御信号Ｓ」とも称する。

ゲート駆動回路ＧＤ１～ＧＤｎは、半導体スイッチＳＷ１～ＳＷｎにそれぞれ対応して設けられる。ゲート駆動回路ＧＤ１～ＧＤｎは、主制御部４０から与えられる制御信号Ｓ１～Ｓｎに応答して、ゲート信号Ｇ１～Ｇｎを半導体スイッチＳＷ１～ＳＷｎにそれぞれを出力する。具体的には、制御信号ＳがＨレベルである場合には、ゲート駆動回路ＧＤはＨレベルのゲート信号Ｇを出力することにより、半導体スイッチＳＷをオンさせる。制御信号ＳがＬレベルである場合には、ゲート駆動回路ＧＤは、Ｌレベルのゲート信号Ｇを出力することにより、半導体スイッチＳＷをオフさせる。

ゲート駆動回路ＧＤ１～ＧＤｎは、半導体スイッチＳＷ１～ＳＷｎに設けられた電圧検出器１５の出力信号Ｖ１～Ｖｎをそれぞれ受ける。ゲート駆動回路ＧＤ１～ＧＤｎは、電圧検出器１５の出力信号Ｖ１～Ｖｎに基づいて、半導体スイッチＳＷ１～ＳＷｎの状態を判定し、判定結果を示す信号ＤＥＴ１～ＤＥＴｎを主制御部４０に出力する。

ゲート駆動回路ＧＤは、入力端子Ｔ１１，Ｔ１４，Ｔ１５および出力端子Ｔ１２，Ｔ１３，Ｔ１６を有する。入力端子Ｔ１４は、主制御部４０から制御信号Ｓを受ける。出力端子Ｔ１２は、対応する半導体スイッチＳＷのＩＧＢＴＱのゲート端子に接続される。ゲート駆動回路ＧＤは、入力端子Ｔ１４に入力される制御信号Ｓに基づいてゲート信号Ｇを生成し、生成したゲート信号Ｇを、出力端子Ｔ１２を経由して対応するＩＧＢＴＱのゲート端子に出力する。

入力端子Ｔ１１は、対応する半導体スイッチＳＷから電圧検出器１５の出力信号Ｖを受ける。出力端子Ｔ１３は主制御部４０に接続される。ゲート駆動回路ＧＤは、信号ＤＥＴを、出力端子Ｔ１３を経由して主制御部４０に出力する。

入力端子Ｔ１５は、他の１つのゲート駆動回路ＧＤの出力端子Ｔ１６に接続される。図３の例では、ゲート駆動回路ＧＤ２の入力端子Ｔ１５は、ゲート駆動回路ＧＤ１の出力端子Ｔ１６に接続される。ゲート駆動回路ＧＤ３の入力端子Ｔ１５は、ゲート駆動回路ＧＤ２の出力端子Ｔ１６に接続される。ゲート駆動回路ＧＤ４の入力端子Ｔ１５は、ゲート駆動回路ＧＤ３の出力端子Ｔ１６に接続される。ゲート駆動回路ＧＤ１の入力端子Ｔ１５は、ゲート駆動回路ＧＤ４の出力端子Ｔ１６に接続される。すなわち、ゲート駆動回路ＧＤｉ（ｉは２以上ｎ以下の整数）の入力端子Ｔ１５は、ゲート駆動回路ＧＤｉ－１の出力端子Ｔ１６に接続される。ただし、ゲート駆動回路ＧＤ１の入力端子Ｔ１５は、ゲート駆動回路ＧＤｎの出力端子Ｔ１６に接続される。

図４は、図３に示したゲート駆動回路ＧＤの構成を示す回路ブロック図である。図４に示すように、ゲート駆動回路ＧＤは、比較器５０と、ＥＸＯＲ（排他的論理和）回路５２と、判定部５４と、ドライバ５６とを有する。

ドライバ５６は、入力端子Ｔ１４に与えられた制御信号Ｓに基づいて、ゲート信号Ｇを生成する。ドライバ５６は、生成したゲート信号Ｇを、出力端子Ｔ１２を経由して対応する半導体スイッチＳＷ（ＩＧＢＴＱ）に出力する。制御信号ＳがＨレベルであるとき、ドライバ５６はＨレベルのゲート信号Ｇを出力する。制御信号ＳがＬレベルであるとき、ドライバ５６はＬレベルのゲート信号Ｇを出力する。

比較器５０は、入力端子Ｔ１に入力される電圧検出器１５の出力信号Ｖと、閾値電圧Ｖｔｈとを比較する。電圧検出器１５の出力信号Ｖは、半導体スイッチＳＷの端子間電圧Ｖの検出値を示す。上述したように、半導体スイッチＳＷがオン状態のときには、端子間電圧Ｖは零電圧となり、半導体スイッチＳＷがオフ状態のときには、端子間電圧Ｖは交流電圧ＶＩと交流電圧ＶＯとの電圧差に応じた値となる。比較器５０は、端子間電圧Ｖの検出値と閾値電圧Ｖｔｈとを比較し、比較結果を示す信号Ｃを出力する。端子間電圧Ｖの検出値が閾値電圧Ｖｔｈよりも大きいとき、比較器５０の出力信号ＣはＨレベルとなる。端子間電圧Ｖの検出値が閾値電圧Ｖｔｈよりも小さいとき、比較器５０の出力信号ＣはＬレベルとなる。

比較器５０の出力信号Ｃは、ＥＸＯＲ回路５２の第１入力端子に入力されるとともに、出力端子Ｔ１６に入力される。出力端子Ｔ１６に入力された信号Ｃは、他の１つのゲート駆動回路ＧＤの入力端子Ｔ１５に入力される。

ＥＸＯＲ回路５２は、第１入力端子に比較器５０の出力信号Ｃを受け、第２入力端子に入力端子Ｔ１５を経由して他の１つのゲート駆動回路ＧＤの比較器５０の出力信号Ｃを受ける。ＥＸＯＲ回路５２は、２つの比較器５０の出力信号Ｃの排他的論理和を算出し、算出結果を示す信号Ｅを出力する。２つの比較器５０の出力信号Ｃの値が一致しないとき、すなわち、一方の信号Ｃの値がＨであり、他方の信号Ｃの値がＬであるとき、ＥＸＯＲ回路５２の出力信号ＥはＨレベルとなる。２つの比較器５０の出力信号Ｃの値が一致するとき、ＥＸＯＲ回路５２の出力信号ＥはＬレベルとなる。

判定部５４は、ＥＸＯＲ回路５２の出力信号Ｅに基づいて、２つの半導体スイッチＳＷの端子間電圧Ｖが一致しているか否かを判定する。判定部５４は、判定結果を示す信号ＤＥＴを、出力端子Ｔ１３を経由して主制御部４０に出力する。２つの半導体スイッチＳＷの端子間電圧Ｖが一致していると判定された場合、判定部５４はＬレベルの信号ＤＥＴを出力する。２つの半導体スイッチＳＷの端子間電圧Ｖが一致していないと判定された場合、判定部５４はＨレベルの信号ＤＥＴを出力する。

図５は、図４に示した判定部５４の第１の構成例を示す回路ブロック図である。図５に示すように、判定部５４は、遅延回路６０と、比較器６２と、フリップフロップ６４とを有する。

遅延回路６０は、ＥＸＯＲ回路５２の出力信号Ｅを所定時間Ｔｄ１だけ遅延させて信号Ｆを生成する。遅延回路６０には、例えば、入力端子と直列に接続される抵抗素子と入力端子と並列に接続されるコンデンサとを有するローパスフィルタを用いることができる。信号ＥがＬレベルである場合、信号ＦはＬレベルになっている。信号ＥがＬレベルからＨレベルに立ち上がると、所定時間Ｔｄ１の経過後に、信号ＦがＬレベルからＨレベルに立ち上げられる。信号ＥがＨレベルからＬレベルに立ち下がると、所定時間Ｔｄ１の経過後に、信号ＦがＨレベルからＬレベルに立ち下げられる。すなわち、遅延回路６０は、信号Ｅの立ち上がりエッジおよび立ち下がりエッジを所定時間Ｔｄ１だけ遅延させて信号Ｆを生成する。所定時間Ｔｄ１の設定方法については後述する。

比較器６２は、遅延回路６０の出力信号Ｆの値と閾値Ｓｔｈとを比較し、比較結果を示す信号を出力する。閾値Ｓｔｈは０以上１未満の値を有する。信号Ｆの値が閾値Ｓｔｈよりも大きいとき、比較器６２の出力信号の値は「１」となる。信号Ｆの値が閾値Ｓｔｈよりも小さいとき、比較器６２の出力信号の値は「０」となる。すなわち、比較器６２は、信号ＦがＨレベルのときに値「１」を出力し、信号ＦがＬレベルのときに値「０」を出力する。

フリップフロップ６４は、セット（Ｓ）に比較器６２の出力信号を受け、リセット（Ｒ）に値「０」を受ける。Ｓ＝１，Ｒ＝０のとき、出力（Ｑ）は「１」になる。出力（Ｑ）Ｓ＝０，Ｒ＝０のとき、出力（Ｑ）はその状態を維持する。すなわち、信号ＦがＬレベルからＨレベルに立ち上がると、フリップフロップ６４は出力状態を「１」の状態に保持する。フリップフロップ６４の出力は、信号ＤＥＴとして出力端子Ｔ１３を経由して主制御部４０に与えられる。

このように判定部５４では、ＥＸＯＲ回路５２の出力信号ＥがＬレベルからＨレベルに立ち上がると、所定時間Ｔｄ１の経過後に信号ＦがＬレベルからＨレベルに立ち上げられる。信号ＦがＬレベルからＨレベルに立ち上げられると、比較器６２の出力信号のＬレベルからＨレベルに変化し、フリップフロップ６４の出力信号ＤＥＴはＨレベルとなる（ＤＥＴ＝１）。

ただし、ＥＸＯＲ回路５２の出力信号ＥがＬレベルからＨレベルに立ち上がってから所定時間Ｔｄ１の経過前に信号ＥがＬレベルに立ち下がった場合には、信号ＦがＬレベルからＨレベルに立ち上げられないため、比較器６２の出力信号はＬレベルから変化することなく、フリップフロップ６４の出力信号ＤＥＴはＬレベルとなる（ＤＥＴ＝０）。

すなわち、ＥＸＯＲ回路５２の出力信号ＥがＬレベルからＨレベルに立ち上がり、立ち上がりエッジから所定時間Ｔｄ１に亘ってＨレベルの状態を維持している場合、判定部５４の出力信号ＤＥＴはＨレベルとなる。一方、信号Ｅが立ち上がりエッジから所定時間Ｔｄ１に亘ってＨレベルの状態を維持していない場合には、判定部５４の出力信号ＤＥＴはＬレベルとなる。

上記構成によれば、２つの比較器５０の出力信号Ｃが一致していない状態が所定時間Ｔｄ１に亘って継続している場合には、判定部５４は、当該２つの出力信号Ｃにそれぞれ対応する２つの半導体スイッチＳＷの端子間電圧Ｖが一致していないと判定し、Ｈレベルの信号ＤＥＴを出力する。一方、２つの比較器５０の出力信号Ｃが一致していない状態が所定時間Ｔｄ１に亘って継続していない場合には、判定部５４は、当該２つの出力信号Ｃにそれぞれ対応する２つの半導体スイッチＳＷの端子間電圧Ｖが一致していると判定し、Ｌレベルの信号ＤＥＴを出力する。

次に、図４および図５を用いて、ゲート駆動回路ＧＤの動作について説明する。ゲート駆動回路ＧＤ１～ＧＤｎの動作は基本的に同じであるため、代表的にゲート駆動回路ＧＤ２の動作を説明する。

ゲート駆動回路ＧＤ２では、比較器５０は、半導体スイッチＳＷ２の端子間電圧Ｖ２と閾値電圧Ｖｔｈとを比較し、比較結果を示す信号Ｃ２をＥＸＯＲ回路５２および出力端子Ｔ１６に出力する。入力端子Ｔ１５は、ゲート駆動回路ＧＤ１の比較器５０の出力信号Ｃ１を受ける。ＥＸＯＲ回路５２は、比較器５０の出力信号Ｃ２と、比較器５０の出力信号Ｃ１との排他的論理和を算出し、算出結果を示す信号Ｅ２を出力する。信号Ｃ１と信号Ｃ２との値が一致するときに信号Ｅ２はＬレベルとなり、信号Ｃ１と信号Ｃ２との値が一致しないときに信号Ｅ２はＨレベルとなる。

判定部５４は、ＥＸＯＲ回路５２の出力信号Ｅ２に基づいて、２つの比較器５０の出力信号Ｃ１，Ｃ２が一致しているか否かを判定する。信号Ｃ１，Ｃ２が一致していない状態が所定時間Ｔｄ１に亘って継続している場合、判定部５４は、信号Ｃ１，Ｃ２にそれぞれ対応する半導体スイッチＳＷ１，ＳＷ２の端子間電圧Ｖ１，Ｖ２が一致していないと判定し、Ｈレベルの信号ＤＥＴ２を出力する。一方、信号Ｃ１，Ｃ２が一致していない状態が所定時間Ｔｄ１に亘って継続していない場合には、判定部５４は、信号Ｃ１，Ｃ２にそれぞれ対応する半導体スイッチＳＷ１，ＳＷ２の端子間電圧Ｖ１，Ｖ２が一致していると判定し、Ｌレベルの信号ＤＥＴ２を出力する。

ゲート駆動回路ＧＤ３は、上述したゲート駆動回路ＧＤ２と同様の動作を行うことにより、信号ＤＥＴ３を出力する。ゲート駆動回路ＧＤ３の比較器５０の出力信号Ｃ３と、ゲート駆動回路ＧＤ２の比較器５０の出力信号Ｃ２とが一致していない状態が所定時間Ｔｄ１に亘って継続している場合、判定部５４は、信号Ｃ２，Ｃ３にそれぞれ対応する半導体スイッチＳＷ２，ＳＷ３の端子間電圧Ｖ２，Ｖ３が一致していないと判定し、Ｈレベルの信号ＤＥＴ３を出力する。信号Ｃ２，Ｃ３が一致していない状態が所定時間Ｔｄ１に亘って継続していない場合には、判定部５４は、信号Ｃ２，Ｃ３にそれぞれ対応する半導体スイッチＳＷ２，ＳＷ３の端子間電圧Ｖ２，Ｖ３が一致していると判定し、Ｌレベルの信号ＤＥＴ３を出力する。

ゲート駆動回路ＧＤ４は、上述したゲート駆動回路ＧＤ２と同様の動作を行うことにより、信号ＤＥＴ４を出力する。ゲート駆動回路ＧＤ４の比較器５０の出力信号Ｃ４と、ゲート駆動回路ＧＤ３の比較器５０の出力信号Ｃ３とが一致していない状態が所定時間Ｔｄ１に亘って継続している場合、判定部５４は、信号Ｃ３，Ｃ４にそれぞれ対応する半導体スイッチＳＷ３，ＳＷ４の端子間電圧Ｖ３，Ｖ４が一致していないと判定し、Ｈレベルの信号ＤＥＴ４を出力する。信号Ｃ３，Ｃ４が一致していない状態が所定時間Ｔｄ１に亘って継続していない場合には、判定部５４は、信号Ｃ３，Ｃ４にそれぞれ対応する半導体スイッチＳＷ３，ＳＷ４の端子間電圧Ｖ３，Ｖ４が一致していると判定し、Ｌレベルの信号ＤＥＴ４を出力する。

ゲート駆動回路ＧＤ１は、上述したゲート駆動回路ＧＤ２と同様の動作を行うことにより、信号ＤＥＴ１を出力する。ゲート駆動回路ＧＤ１の比較器５０の出力信号Ｃ１と、ゲート駆動回路ＧＤ４の比較器５０の出力信号Ｃ４とが一致していない状態が所定時間Ｔｄ１に亘って継続している場合、判定部５４は、信号Ｃ１，Ｃ４にそれぞれ対応する半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致していないと判定し、Ｈレベルの信号ＤＥＴ１を出力する。信号Ｃ１，Ｃ４が一致していない状態が所定時間Ｔｄ１に亘って継続していない場合には、判定部５４は、信号Ｃ１，Ｃ４にそれぞれ対応する半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致していると判定し、Ｌレベルの信号ＤＥＴ１を出力する。

主制御部４０は、ゲート駆動回路ＧＤ１～ＧＤｎから信号ＤＥＴ１～ＤＥＴｎを受ける。主制御部４０は、信号ＤＥＴ１～ＤＥＴｎに基づいて、半導体スイッチＳＷ１～ＳＷｎの遮断異常が発生しているか否かを判定する。

図６は、主制御部４０における半導体スイッチＳＷの遮断異常の判定処理を説明する図である。図６には、信号ＤＥＴ１～ＤＥＴ４の値と、当該値に基づいた主制御部４０における判定結果とが例示されている。

ケース１は、信号ＤＥＴ１～ＤＥＴ４がいずれもＬレベルとなっている場合を示している。Ｌレベルの信号ＤＥＴ１は、半導体スイッチＳＷ１の端子間電圧Ｖ１と半導体スイッチＳＷ４の端子間電圧Ｖ４とが一致していることを示している。Ｌレベルの信号ＤＥＴ２は、半導体スイッチＳＷ１の端子間電圧Ｖ１と半導体スイッチＳＷ２の端子間電圧Ｖ２とが一致していることを示している。Ｌレベルの信号ＤＥＴ３は、半導体スイッチＳＷ２の端子間電圧Ｖ２と半導体スイッチＳＷ３の端子間電圧Ｖ３とが一致していることを示している。Ｌレベルの信号ＤＥＴ４は、半導体スイッチＳＷ３の端子間電圧Ｖ３と半導体スイッチＳＷ４の端子間電圧Ｖ４とが一致していることを示している。

すなわち、信号ＤＥＴ１～ＤＥＴ４が何れもＬレベルであることは、半導体スイッチＳＷ１～ＳＷ４の端子間電圧Ｖ１～Ｖ４が互いに一致していることを意味している。この場合、主制御部４０は、半導体スイッチＳＷ～ＳＷ４の状態が互いに一致しており、半導体スイッチＳＷ１～ＳＷ４が何れも正常にオフされていると判定する。

ケース２は、信号ＤＥＴ１，ＤＥＴ４がＨレベルとなっており、信号ＤＥＴ２，ＤＥＴ３がＬレベルとなっている場合を示している。Ｈレベルの信号ＤＥＴ１は、半導体スイッチＳＷ１の端子間電圧Ｖ１と半導体スイッチＳＷ４の端子間電圧Ｖ４とが一致していないことを示している。Ｌレベルの信号ＤＥＴ２は、半導体スイッチＳＷ１の端子間電圧Ｖ１と半導体スイッチＳＷ２の端子間電圧Ｖ２とが一致していることを示している。Ｌレベルの信号ＤＥＴ３は、半導体スイッチＳＷ２の端子間電圧Ｖ２と半導体スイッチＳＷ３の端子間電圧Ｖ３とが一致していることを示している。Ｈレベルの信号ＤＥＴ４は、半導体スイッチＳＷ３の端子間電圧Ｖ３と半導体スイッチＳＷ４の端子間電圧Ｖ４とが一致していないことを示している。

ケース２は、上述したケース１とは異なり、半導体スイッチＳＷ１～ＳＷ４の端子間電圧Ｖ１～Ｖ４が一致していない。ただし、半導体スイッチＳＷ１～ＳＷ３の端子間電圧Ｖ１～Ｖ３は互いに一致している。したがって、主制御部４０は、半導体スイッチＳＷ１～ＳＷ３の状態が互いに一致する一方で、半導体スイッチＳＷ４の状態が半導体スイッチＳＷ１～ＳＷ３の状態と一致していないと判定する。この場合、主制御部４０は、半導体スイッチＳＷ４の遮断異常が発生していると判定する。このように半導体スイッチＳＷ１～ＳＷ４のうちの何れか１つの半導体スイッチＳＷにおいて遮断異常が発生した場合には、信号ＤＥＴ１～ＤＥＴ４のうちの２つがＨレベルとなる。したがって、主制御部４０は、信号ＤＥＴ１～ＤＥＴ４に基づいて、半導体スイッチＳＷの遮断異常を検出することができる。

ケース３は、信号ＤＥＴ１がＨレベルとなっており、信号ＤＥＴ２，ＤＥＴ３，ＤＥＴ４がＬレベルとなっている場合を示している。Ｈレベルの信号ＤＥＴ１は、半導体スイッチＳＷ１の端子間電圧Ｖ１と半導体スイッチＳＷ４の端子間電圧Ｖ４とが一致していないことを示している。Ｌレベルの信号ＤＥＴ２は、半導体スイッチＳＷ１の端子間電圧Ｖ１と半導体スイッチＳＷ２の端子間電圧Ｖ２とが一致していることを示している。Ｌレベルの信号ＤＥＴ３は、半導体スイッチＳＷ２の端子間電圧Ｖ２と半導体スイッチＳＷ３の端子間電圧Ｖ３とが一致していることを示している。Ｌレベルの信号ＤＥＴ４は、半導体スイッチＳＷ３の端子間電圧Ｖ３と半導体スイッチＳＷ４の端子間電圧Ｖ４とが一致していることを示している。

ケース３は、信号ＤＥＴ１～ＤＥＴ４のうちの１つがＨレベルとなり、残り３つがＬレベルとなっている。ケース２で示したように、半導体スイッチＳＷ１～ＳＷ４のうちの１つに遮断異常が発生している場合には、信号ＤＥＴ１～ＤＥＴ４のうちの２つがＨレベルとなる。したがって、ケース３では、主制御部４０は、信号ＤＥＴ１，ＤＥＴ２の何れかの値が正しくないと判定する。この場合、主制御部４０は、ゲート駆動回路ＧＤ１またはＧＤ２において内部回路に故障が生じていると判定する。

次に、実施の形態１に係る電源装置１０が奏する効果について説明する。
実施の形態１に係る電源装置１０においては、交流電源１の異常時（交流電源１の停電時または瞬時電圧低下時）には、機械式スイッチ１２に対してＬレベルの制御信号Ｓ０が与えられるとともに、スイッチ回路１４の半導体スイッチＳＷ１～ＳＷｎに対して、Ｌレベルのゲート信号Ｇ１～Ｇｎがそれぞれ与えられる。機械式スイッチ１２および半導体スイッチＳＷ１～ＳＷｎが瞬時にオフされるとともに、バッテリ３の直流電力が双方向コンバータ１６によって交流電力に変換されて負荷２に供給される。なお、Ｌレベルの制御信号Ｓ０およびＬレベルのゲート信号Ｇ１～Ｇｎが与えられた時点から数マイクロ秒後に半導体スイッチＳＷ１～ＳＷｎがオフされ、当該時点から数十ミリ秒後に機械式スイッチ１２がオフされる。

半導体スイッチＳＷが正常にオフされると、半導体スイッチＳＷの端子間電圧Ｖは、交流電圧ＶＩおよび交流電圧ＶＯの電圧差に応じた電圧となる。半導体スイッチＳＷに遮断異常が生じている場合には、半導体スイッチＳＷが正常にオフされず、端子間電圧Ｖは零電圧となる。したがって、電圧検出器１５により検出される端子間電圧Ｖの大きさに基づいて、半導体スイッチＳＷが正常にオフされているか否かを判定することができる。

しかしながら、実施の形態１に係る電源装置１０においては、入力端子Ｔ１と出力端子Ｔ１との間に、機械式スイッチ１２およびスイッチ回路１４が直列に接続されている。そのため、機械式スイッチ１２およびスイッチ回路１４の半導体スイッチＳＷ１～ＳＷｎがともにオフされると、交流電圧ＶＩおよび交流電圧ＶＯの電圧差がほとんど機械式スイッチ１２の端子間に印加される。これは、半導体スイッチのオフ抵抗（オフ時の抵抗）に比べて、機械式スイッチ１２のオフ抵抗が十分に大きいことによる。そのため、正常にオフされた半導体スイッチＳＷの端子間電圧Ｖは零電圧に近い値となり、遮断異常が生じている半導体スイッチＳＷの端子間電圧Ｖとの間に有意差が現れにくくなる。その結果、端子間電圧Ｖの検出値の大きさに基づいて遮断異常の発生を検出することが困難となる。

上述したように、実施の形態１では、制御装置３０は、複数の半導体スイッチＳＷ１～ＳＷｎの間で端子間電圧Ｖが互いに一致しているか否かを判定することにより、半導体スイッチＳＷ１～ＳＷｎの遮断異常を検出するように構成される。具体的には、制御装置３０は、半導体スイッチＳＷ１～ＳＷｎの間で端子間電圧Ｖが互いに一致していないときに、半導体スイッチＳＷ１～ＳＷｎの遮断異常を検出する。これによると、正常にオフされた半導体スイッチＳＷの端子間電圧Ｖが零電圧に近い値となった場合においても、半導体スイッチＳＷ１～ＳＷｎの遮断異常の発生を検出することができる。

なお、２つの半導体スイッチＳＷの端子間電圧Ｖが一致しているか否かを判定する手法としては、図７に示す参考例のように、ゲート駆動回路ＧＤ２が、比較器５０の出力信号Ｃ２と、ゲート駆動回路ＧＤ１から与えられる比較器５０の出力信号Ｃ１とに基づいて、半導体スイッチＳＷ１，ＳＷ２の端子間電圧Ｖ１，Ｖ２が一致しているか否かを判定するとともに、ゲート駆動回路ＧＤ４が、比較器５０の出力信号Ｃ４と、ゲート駆動回路ＧＤ３から与えられる比較器５０の出力信号Ｃ３とに基づいて、半導体スイッチＳＷ３，ＳＷ４の端子間電圧Ｖ３，Ｖ４が一致しているか否かを判定する構成を採用することができる。図７の参考例においても、主制御部４０は、信号ＤＥＴ２，ＤＥＴ４に基づいて、半導体スイッチＳＷ１～ＳＷ４の遮断異常を検出することができる。

しかしながら、図７に示す参考例では、ゲート駆動回路ＧＤ２またはＧＤ４が故障した場合には、信号ＤＥＴ２またはＤＥＴ４が誤った値を示すために、半導体スイッチＳＷ１～ＳＷ４の遮断異常を正確に検出できなくなるおそれがある。

これに対して、実施の形態１では、制御装置３０は、１つの半導体スイッチＳＷの端子間電圧Ｖについて、２つのゲート駆動回路ＧＤが一致／不一致を判定するように構成されている。そのため、１つの半導体スイッチＳＷの遮断異常が発生したときには、図６のケース２に示すように、２つのゲート駆動回路ＧＤが、端子間電圧Ｖが一致していないと判定することになる。したがって、１つのゲート駆動回路ＧＤの故障に起因して、誤って半導体スイッチＳＷ１～ＳＷｎの遮断異常が検出されることを防ぐことができる。

なお、上述したように、各ゲート駆動回路ＧＤにおいて、判定部５４は、自己の比較器５０の出力信号Ｃと、他の１つのゲート駆動回路ＧＤの比較器５０の出力信号Ｃとが一致していない状態が所定時間Ｔｄ１に亘って継続している場合に、対応する２つの半導体スイッチＳＷの端子間電圧Ｖが一致していないと判定するように構成されている。以下、図８を用いて、判定部５４における所定時間Ｔｄ１の設定方法について説明する。

図８は、ゲート駆動回路ＧＤ１の動作を示すタイミングチャートである。
図８には、制御信号Ｓ０およびゲート信号Ｇ１～Ｇ４（制御信号Ｓ１～Ｓ４）の波形、機械式スイッチ１２の状態を示す波形、および半導体スイッチＳＷの端子間電圧Ｖの波形が示されている。図８にはさらに、ゲート駆動回路ＧＤ１の比較器５０の出力信号Ｃ１およびゲート駆動回路ＧＤ４の比較器５０の出力信号Ｃ４の波形、およびゲート駆動回路ＧＤ１のＥＸＯＲ回路５２の出力信号Ｅ１および判定部５４の出力信号ＤＥＴ１の波形が示されている。

図８に示すように、時刻ｔ０にて、機械式スイッチ１２および半導体スイッチＳＷは何れもオン状態となっている。交流電源１の異常が発生すると、制御装置３０は、機械式スイッチ１２に対してＬレベルの制御信号Ｓ０を与えるとともに、半導体スイッチＳＷに対してＬレベルのゲート信号Ｇを与える（時刻ｔ１）。

時刻ｔ１にて、制御信号Ｓ０およびゲート信号ＧがＨレベルからＬレベルに立ち下がると、機械式スイッチ１２および半導体スイッチＳＷがオフされる。なお、機械式スイッチ１２は、半導体スイッチＳＷがオフされるタイミングから遅れたタイミング（時刻ｔ４）にてオフされる。

時刻ｔ１にて、半導体スイッチＳＷは電流が流れている状態で突然オフされると、半導体スイッチＳＷの端子間にサージ電圧が発生する。続いて、スナバ回路ＳＮに含まれるコンデンサに蓄えられた電荷が放電されることによって端子間電圧Ｖが徐々に低下する。なお、時刻ｔ４にて機械式スイッチ１２がオフされると、端子間電圧Ｖは零電圧に近い値となる。図８中の波形ｋ１は、半導体スイッチＳＷ１の端子間電圧Ｖ１の時間変化を示し、波形ｋ２は、半導体スイッチＳＷ４の端子間電圧Ｖ４の時間変化を示している。

半導体スイッチＳＷ１，ＳＷ４はともに正常にオフされているものの、２つの波形ｋ１，ｋ２は完全には一致していない。これは、主に、スナバ回路ＳＮに含まれるコンデンサの容量ばらつきに起因して、半導体スイッチＳＷ１およびＳＷ４の間でコンデンサの放電速度が異なることによる。

ゲート駆動回路ＧＤにおいて、比較器５０の出力信号Ｃは、対応する半導体スイッチＳＷの端子間電圧Ｖが閾値電圧Ｖｔｈを下回ると、ＨレベルからＬレベルに変化する。図８の例では、半導体スイッチＳＷ１の端子間電圧Ｖ１と半導体スイッチＳＷ４の端子間電圧Ｖ４とは波形が異なるため、ゲート駆動回路ＧＤ１内の比較器５０の出力信号Ｃ１と、ゲート駆動回路ＧＤ４内の比較器５０の出力信号Ｃ４とは、互いに異なるタイミングでＨレベルからＬレベルに変化する。具体的には、信号Ｃ１は時刻ｔ２にてＨレベルからＬレベルに変化し、信号Ｃ４は時刻ｔ２より後の時刻ｔ３にてＨレベルからＬレベルに変化する。図中のΔｔは時刻ｔ２と時刻ｔ３との時間差を示している。

ゲート駆動回路ＧＤ１において、ＥＸＯＲ回路５２は、信号Ｃ１，Ｃ４の値が一致するときにＬレベルの信号Ｅ１を出力し、信号Ｃ１，Ｃ４の値が一致しないときにＨレベルの信号Ｅ１を出力する。図８の例では、信号Ｅ１は、信号Ｃ１，Ｃ４が不一致となる時間ΔｔにおいてＨレベルとなる。

判定部５４は、ＥＸＯＲ回路５２の出力信号Ｅ１に基づいて、２つの半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致しているか否かを判定し、判定結果を示す信号ＤＥＴ１を主制御部４０に出力する。判定部５４は、信号Ｅ１が所定時間Ｔｄ１に亘ってＨレベルを維持している場合、半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致していないと判定し、Ｈレベルの信号ＤＥＴ１を出力する。

ここで、所定時間Ｔｄ１が時間Δｔよりも短い場合には（Ｔｄ１＜Δｔ）、図８に示すように、判定部５４は、時刻ｔ３にてＨレベルの信号ＤＥＴ１を出力することになる。その結果、Ｈレベルの信号ＤＥＴ１を受けた主制御部４０は、半導体スイッチＳＷ１，ＳＷ４が正常にオフされているにもかかわらず、半導体スイッチＳＷ１，ＳＷ４の何れかに遮断異常が生じていると判定してしまう。このような誤判定を防ぐために、所定時間Ｔｄ１は、時間差Δｔに比べて十分に長い時間に設定する必要がある。

［実施の形態２］
実施の形態２では、ゲート駆動回路ＧＤ内の判定部５４の第２の構成例について説明する。

図９は、図４に示した判定部５４の第２の構成例を示す回路ブロック図である。図９に示すように、判定部５４は、カウンタ６６と、比較器６８とを有する。

カウンタ６６は、ＥＸＯＲ回路５２の出力信号ＥがＨレベルとなる回数をカウントし、カウント値を示す信号を出力する。カウンタ６６は、ＥＸＯＲ回路５２の出力信号Ｅが予め定められた所定時間Ｈレベルを維持するごとに、カウント値を１ずつインクリメントする。

比較器６８は、カウンタ６６のカウント値と閾値Ｃｔｈとを比較し、比較結果を示す信号を出力する。閾値Ｃｔｈは２以上の整数である。カウント値が閾値Ｃｔｈよりも大きいとき、比較器６８の出力信号はＨレベルとなる。カウント値が閾値Ｃｔｈよりも小さいとき、比較器６８の出力信号はＬレベルとなる。比較器６８の出力は、信号ＤＥＴとして出力端子Ｔ１３を経由して主制御部４０に与えられる。

このように判定部５４では、ＥＸＯＲ回路５２の出力信号ＥがＨレベルとなる回数が閾値Ｃｔｈを超えた場合、比較器６８の出力信号がＬレベルからＨレベルに変化し、出力信号ＤＥＴはＨレベルになる。一方、ＥＸＯＲ回路５２の出力信号ＥがＨレベルとなる回数が閾値Ｃｔｈ未満である場合には、比較器６８の出力信号はＬレベルから変化することなく、出力信号ＤＥＴはＬレベルとなる。

上記構成によれば、２つの比較器５０の出力信号Ｃが一致していない回数が閾値Ｃｔｈを超える場合には、判定部５４は、当該２つの出力信号Ｃにそれぞれ対応する２つの半導体スイッチＳＷの端子間電圧Ｖが一致していないと判定し、Ｈレベルの信号ＤＥＴを出力する。一方、２つの比較器５０の出力信号Ｃが一致していない回数が閾値Ｃｔｈ未満である場合には、判定部５４は、当該２つの出力信号Ｃにそれぞれ対応する２つの半導体スイッチＳＷの端子間電圧Ｖが一致していると判定し、Ｌレベルの信号ＤＥＴを出力する。

次に、図１０を用いて、図９に示したゲート駆動回路ＧＤの動作について説明する。ゲート駆動回路ＧＤ１～ＧＤｎの動作は基本的に同じであるため、代表的にゲート駆動回路ＧＤ１の動作を説明する。

図１０は、ゲート駆動回路ＧＤ１の動作を示すタイミングチャートである。
図１０には、制御信号Ｓ０およびゲート信号Ｇ１～Ｇ４（制御信号Ｓ１～Ｓ４）の波形、機械式スイッチ１２の状態を示す波形、および半導体スイッチＳＷの端子間電圧Ｖの波形が示されている。図１０にはさらに、ゲート駆動回路ＧＤ１の比較器５０の出力信号Ｃ１およびゲート駆動回路ＧＤ４の比較器５０の出力信号Ｃ４の波形、およびゲート駆動回路ＧＤ１のＥＸＯＲ回路５２の出力信号Ｅ１および判定部５４の出力信号ＤＥＴ１の波形が示されている。

図１０に示すように、時刻ｔ０にて、機械式スイッチ１２および半導体スイッチＳＷは何れもオン状態となっている。交流電源１の異常が発生すると、制御装置３０は、機械式スイッチ１２に対してＬレベルの制御信号Ｓ０を与えるとともに、半導体スイッチＳＷに対してＬレベルのゲート信号Ｇを与える。時刻ｔ１にて、制御信号Ｓ０およびゲート信号ＧがＨレベルからＬレベルに立ち下がると、機械式スイッチ１２および半導体スイッチＳＷがオフされる。なお、機械式スイッチ１２は、半導体スイッチＳＷがオフされるタイミングから遅れたタイミング（時刻ｔ１１）にてオフされる。

時刻ｔ１にて、半導体スイッチＳＷは電流が流れている状態で突然オフされると、半導体スイッチＳＷの端子間にサージ電圧が発生する。続いて、スナバ回路ＳＮに含まれるコンデンサに蓄えられた電荷が放電されることによって端子間電圧Ｖが徐々に低下する。

なお、時刻ｔ１以降、制御装置３０は、電圧検出器２０の検出値に基づいて、交流電圧ＶＯが参照電圧ＶＯｒになるように双方向コンバータ１６を制御する。交流電圧ＶＯが正弦波となるため、交流電圧ＶＩと交流電圧ＶＯとの電圧差も正弦波となる。そのため、半導体スイッチＳＷの端子間電圧Ｖも正弦波となる。ただし、時刻ｔ１１にて機械式スイッチ１２がオフされると、端子間電圧Ｖは零電圧に近い値となる。

図１０中の波形ｋ１は、半導体スイッチＳＷ１の端子間電圧Ｖ１の時間変化を示し、波形ｋ２は、半導体スイッチＳＷ４の端子間電圧Ｖ４の時間変化を示している。図１０では、図８とは異なり、半導体スイッチＳＷ１は正常にオフされる一方で、半導体スイッチＳＷ４は正常にオフされず、オン状態を維持しているものとする。

ゲート駆動回路ＧＤ１内の比較器５０の出力信号Ｃ１は、時刻ｔ１以降、端子間電圧Ｖ１の変化に応じてＨレベルとＬレベルとの間を遷移する。具体的には、信号Ｃ１は、端子間電圧Ｖ１は閾値電圧Ｖｔｈより大きいときにＨレベルとなり、端子間電圧Ｖ１が閾値電圧Ｖｔｈより小さいときにＬレベルとなる。一方、ゲート駆動回路ＧＤ４内の比較器５０の出力信号Ｃ４は時刻ｔ１以降もＬレベルのままである。

ゲート駆動回路ＧＤ１において、ＥＸＯＲ回路５２は、信号Ｃ１，Ｃ４の値が一致するときにＬレベルの信号Ｅ１を出力し、信号Ｃ１，Ｃ４の値が一致しないときにＨレベルの信号Ｅ１を出力する。

判定部５４は、ＥＸＯＲ回路５２の出力信号Ｅ１に基づいて、２つの半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致しているか否かを判定し、判定結果を示す信号ＤＥＴ１を主制御部４０に出力する。判定部５４は、信号Ｅ１がＨレベルとなる回数をカウントし、カウント値が閾値Ｃｔｈを超えたときに（時刻ｔ８）、半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致していないと判定し、Ｈレベルの信号ＤＥＴ１を出力する。図１０では、閾値ＣｔｈはＣｔｈ＝４に設定されている。

以上説明したように、実施の形態２に係る電源装置１０において、判定部５４は、ＥＸＯＲ回路５２の出力信号Ｅ１がＨレベルとなる回数が閾値Ｃｔｈ（Ｃｔｈ≧２）を超えた場合に、半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致していないと判定し、Ｈレベルの信号ＤＥＴ１を出力する。これによると、図８で説明したように、端子間電圧Ｖの波形のばらつきに起因して、時間差Δｔの間、信号Ｅ１が一時的にＨレベルとなる場合に、カウント値が１インクリメントされる。ただし、カウント値が閾値Ｃｔｈ未満であるため、信号ＤＥＴ１はＬレベルのままとなる。すなわち、信号ＤＥＴ１は、端子間電圧Ｖの波形のばらつきに影響されない。したがって、主制御部４０が半導体スイッチＳＷ１，ＳＷ４の何れかに遮断異常が生じていると誤って判定することを防止することができる。

［実施の形態３］
実施の形態３では、ゲート駆動回路ＧＤ内の判定部５４の第３の構成例について説明する。

図１１は、図４に示した判定部５４の第３の構成例を示す回路ブロック図である。なお、ゲート駆動回路ＧＤ１～ＧＤｎの判定部５４は同じ構成を備えるため、図１１では、ゲート駆動回路ＧＤ１の判定部５４を代表的に示す。

図１１に示すように、判定部５４は、遅延回路６０と、比較器６２と、フリップフロップ６４と、オフディレイ回路７０と、ＡＮＤ（論理積）回路７２とを有する。図１１に示す判定部５４は、図５に示した判定部５４に対して、オフディレイ回路７０およびＡＮＤ回路７２を追加したものである。

オフディレイ回路７０は、入力端子Ｔ１４を経由して制御信号Ｓ１を受ける。オフディレイ回路７０は、制御信号Ｓ１から判定部５４における判定タイミングを生成するための遅延回路である。オフディレイ回路７０は、制御信号Ｓ１がＬレベルからＨレベルに立ち上げられると、直ちに出力信号Ｈ１をＬレベルからＨレベルに立ち上げる。一方、オフディレイ回路７０は、制御信号Ｓ１がＨレベルからＬレベルに立ち下げられると、予め定めた遅延時間Ｔｄ２の経過後に、出力信号Ｈ１をＨレベルからＬレベルに立ち下げる。オフディレイ回路７０の出力信号Ｈ１は、ＡＮＤ回路７２の第１入力端子に入力される。遅延時間Ｔｄ２は「第１の時間」に対応する。

ＡＮＤ回路７２は、第１入力端子にオフディレイ回路７０の出力信号Ｈ１を受け、第２入力端子にＥＸＯＲ回路５２の出力信号Ｅ１を受ける。ＡＮＤ回路７２は、信号Ｈ１および信号Ｅ１の論理積を算出し、算出結果を示す信号Ｅ１１を出力する。ＡＮＤ回路７２は、信号Ｈ１がＨレベルのときには信号Ｅ１をそのまま出力する。すなわち、Ｅ１＝Ｅ１１となる。一方、信号Ｈ１がＬレベルのときには、ＡＮＤ回路７２はＬレベルの信号を出力する。これによると、オフディレイ回路７０の出力信号Ｈ１がＨレベルとなる期間において、判定部５４は、ＥＸＯＲ回路５２の出力信号Ｅ１に基づいて、半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致しているか否かを判定することになる。

遅延回路６０は、ＡＮＤ回路７２の出力信号Ｅ１１を所定時間Ｔｄ１だけ遅延させて信号Ｆ１を生成する。所定時間Ｔｄ１は「第２の時間」に対応する。所定時間Ｔｄ１は遅延時間Ｔｄ２よりも短くなるように設定されている。

比較器６２は、遅延回路６０の出力信号Ｆ１の値と閾値Ｓｔｈとを比較し、比較結果を示す信号を出力する。比較器６２は、信号Ｆ１がＨレベルのときに値「１」を出力し、信号Ｆ１がＬレベルのときに値「０」を出力する。

フリップフロップ６４は、セット（Ｓ）に比較器６２の出力信号を受け、リセット（Ｒ）に値「０」を受ける。フリップフロップ６４の出力は、信号ＤＥＴ１として出力端子Ｔ１３を経由して主制御部４０に与えられる。

上記構成によれば、オフディレイ回路７０の出力信号Ｈ１がＨレベルとなる期間において、ＥＸＯＲ回路５２の出力信号Ｅ１が立ち上がりエッジから所定時間Ｔｄ１に亘ってＨレベルの状態を維持している場合には、判定部５４の出力信号ＤＥＴ１はＨレベルとなる。一方、当該期間において信号Ｅが立ち上がりエッジから所定時間Ｔｄ１に亘ってＨレベルの状態を維持していない場合には、信号ＤＥＴ１はＬレベルとなる。また、オフディレイ回路７０の出力信号Ｈ１がＬレベルとなる期間においても、信号ＤＥＴ１はＬレベルとなる。

このような構成とすることにより、オフディレイ回路７０の出力信号Ｈ１がＨレベルとなる期間において、比較器５０の出力信号Ｃ１，Ｃ４が一致していない状態が所定時間Ｔｄ１に亘って継続している場合には、判定部５４は、半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致していないと判定し、Ｈレベルの信号ＤＥＴ１を出力する。

一方、比較器５０の出力信号Ｃ１，Ｃ４が一致していない状態が所定時間Ｔｄ１に亘って継続していない場合、またはオフディレイ回路７０の出力信号Ｈ１がＬレベルとなる期間には、判定部５４はＬレベルの信号ＤＥＴ１を出力する。

次に、図１２を用いて、図１１に示したゲート駆動回路ＧＤの動作について説明する。ゲート駆動回路ＧＤ１～ＧＤｎの動作は基本的に同じであるため、代表的にゲート駆動回路ＧＤ１の動作を説明する。

図１２は、ゲート駆動回路ＧＤ１の動作を示すタイミングチャートである。
図１２には、制御信号Ｓ０およびゲート信号Ｇ１～Ｇ４（制御信号Ｓ１～Ｓ４）の波形、機械式スイッチ１２の状態を示す波形、および半導体スイッチＳＷの端子間電圧Ｖの波形が示されている。図１２にはさらに、ゲート駆動回路ＧＤ１の比較器５０の出力信号Ｃ１およびゲート駆動回路ＧＤ４の比較器５０の出力信号Ｃ４の波形、およびゲート駆動回路ＧＤ１のＥＸＯＲ回路５２の出力信号Ｅ１、オフディレイ回路７０の出力信号Ｈ１、ＡＮＤ回路７２の出力信号Ｅ１１および判定部５４の出力信号ＤＥＴ１の波形が示されている。

図１２に示すように、時刻ｔ０にて、機械式スイッチ１２および半導体スイッチＳＷは何れもオン状態となっている。交流電源１の異常が発生すると、制御装置３０は、機械式スイッチ１２に対してＬレベルの制御信号Ｓ０を与えるとともに、半導体スイッチＳＷに対してＬレベルのゲート信号Ｇを与える。時刻ｔ１にて、制御信号Ｓ０およびゲート信号ＧがＨレベルからＬレベルに立ち下がると、機械式スイッチ１２および半導体スイッチＳＷがオフされる。なお、機械式スイッチ１２は、半導体スイッチＳＷがオフされるタイミングから遅れたタイミング（時刻ｔ６）にてオフされる。

時刻ｔ１にて、半導体スイッチＳＷは電流が流れている状態で突然オフされると、半導体スイッチＳＷの端子間にサージ電圧が発生する。続いて、スナバ回路ＳＮに含まれるコンデンサに蓄えられた電荷が放電されることによって端子間電圧Ｖが徐々に低下する。時刻ｔ３から時刻ｔ５までの期間は、コンデンサの放電期間に相当する。時刻ｔ６にて機械式スイッチ１２がオフされると、端子間電圧Ｖは零電圧に近い値となる。

図１２中の波形ｋ１は、半導体スイッチＳＷ１の端子間電圧Ｖ１の時間変化を示し、波形ｋ２は、半導体スイッチＳＷ４の端子間電圧Ｖ４の時間変化を示している。図１２では、図８とは異なり、半導体スイッチＳＷ１は正常にオフされる一方で、半導体スイッチＳＷ４は正常にオフされず、オン状態を維持しているものとする。

ゲート駆動回路ＧＤ１において、ＥＸＯＲ回路５２は、信号Ｃ１，Ｃ４の値が一致するときにＬレベルの信号Ｅ１を出力し、信号Ｃ１，Ｃ４の値が一致しないときにＨレベルの信号Ｅ１を出力する。図１２の例では、時刻ｔ１から時刻ｔ４までの期間、信号Ｅ１はＨレベルとなっている。

判定部５４において、オフディレイ回路７０の出力信号Ｈ１は、制御信号Ｓ１がＬレベルに立ち下げられてから（時刻ｔ１）から遅延時間Ｔｄ２の経過後に（時刻ｔ２）、Ｌレベルに立ち下げられる。ＡＮＤ回路７２は、信号Ｅ１と信号Ｈ１との論理積を算出し、算出結果を示す信号Ｅ１１を出力する。信号Ｅ１１は、信号Ｈ１がＨレベルのとき、信号Ｅ１と同じ値となり、信号Ｈ１がＬレベルのとき、Ｌレベルに固定される。図１２では、信号Ｅ１１は、時刻ｔ１から時刻ｔ２までの期間（遅延時間Ｔｄ２に相当）、Ｈレベルとなる。

判定部５４は、ＡＮＤ回路７２の出力信号Ｅ１１に基づいて、２つの半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致しているか否かを判定し、判定結果を示す信号ＤＥＴ１を主制御部４０に出力する。判定部５４は、信号Ｅ１１が所定時間Ｔｄ１に亘ってＨレベルを維持している場合、半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致していないと判定し、Ｈレベルの信号ＤＥＴ１を出力する。

以上説明したように、実施の形態３に係る電源装置１０において、判定部５４は、制御信号Ｓ１（ゲート信号Ｇ１）がＬレベルに立ち下げられてから（時刻ｔ１）から遅延時間Ｔｄ２が経過するまで（時刻ｔ２）までの期間に、半導体スイッチＳＷ１，ＳＷ４の端子間電圧Ｖ１，Ｖ４が一致しているか否かを判定するように構成される。すなわち、遅延時間Ｔｄ２は、判定部５４における判定タイミングに相当する。

上記構成において、遅延時間Ｔｄ２は、スナバ回路ＳＮのコンデンサの放電期間（図中の時刻ｔ３～ｔ５の期間）を含まないように設定される。これによると、図８で説明したように、コンデンサの放電期間において、端子間電圧Ｖの波形のばらつきに起因して信号Ｅ１が一時的にＨレベルとなる場合においても、判定部５４の判定タイミングが既に終了しているため、信号ＤＥＴ１はＬレベルのままとなる。したがって、主制御部４０が半導体スイッチＳＷ１，ＳＷ４の何れかに遮断異常が生じていると誤って判定することを防止することができる。

なお、実施の形態３では、判定部５４における所定時間Ｔｄ１は、遅延時間Ｔｄ２よりも短い時間に設定される。実施の形態１のようにスナバ回路ＳＮのコンデンサの容量ばらつきを考慮して所定時間Ｔｄ１を設定する必要がないため、実施の形態３における所定時間Ｔｄ１は、実施の形態１における所定時間Ｔｄ１に比べて、十分に短い時間に設定することができる。その結果、制御信号ＳがＬレベルに立ち下げられてから短時間で半導体スイッチＳＷ１～ＳＷｎの遮断異常を検出することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示は上記した説明ではなくて請求の範囲に示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１交流電源、２負荷、３バッテリ、１０電源装置、１２機械式スイッチ、１４スイッチ回路、１６双方向コンバータ、１５，１８，２０電圧検出器、３０制御装置、４０主制御部、５０，６２，６８比較器、５２ＥＸＯＲ回路、５４判定部、５６ドライバ、６０遅延回路、６４フリップフロップ、６６カウンタ、７０オフディレイ回路、７２ＡＮＤ回路、ＳＷ１～ＳＷｎ，ＳＷ半導体スイッチ、Ｑ１～Ｑｎ，ＱＡ，ＱＢＩＧＢＴ、Ｄ１～Ｄｎ，ＤＡ，ＤＢダイオード、ＳＮ１～ＳＮｎ，ＳＮスナバ回路、Ｚ１～Ｚｎ，Ｚバリスタ、Ｔ１，Ｔ１１，Ｔ１４，Ｔ１５入力端子、Ｔ２，Ｔ１２，Ｔ１３，Ｔ１６出力端子、Ｔ３直流端子。

Claims

交流電源から供給される交流電圧を受ける第１の端子と、
負荷に接続される第２の端子と、
前記第１の端子および前記第２の端子間に直列に接続される複数の半導体スイッチと、
前記第１の端子および前記第２の端子間に、前記複数の半導体スイッチと直列に接続される機械式スイッチと、
前記複数の半導体スイッチにそれぞれ対応して設けられ、対応する半導体スイッチの端子間電圧を検出する複数の電圧検出器と、
制御装置とを備え、
前記制御装置は、
前記第１の端子が受ける前記交流電圧に基づいて、前記複数の半導体スイッチおよび前記機械式スイッチのオンオフを制御する主制御部と、
前記複数の半導体スイッチにそれぞれ対応して設けられ、前記主制御部からの遮断指令に応答して、対応する半導体スイッチをオフさせる複数の駆動回路とを含み、
前記複数の駆動回路の各々は、前記対応する半導体スイッチの端子間電圧と、前記複数の半導体スイッチの他の１つの半導体スイッチの端子間電圧とが一致しているか否かを判定し、判定結果を出力する判定部を含み、
前記主制御部は、前記複数の駆動回路の各々から与えられる前記判定部の出力信号に基づいて、前記複数の半導体スイッチが正常にオフされない遮断異常を検出する、電源装置。
前記複数の駆動回路の各々において、前記判定部は、前記対応する半導体スイッチに設けられた電圧検出器の検出値と閾値との比較結果と、前記他の１つの半導体スイッチに設けられた電圧検出器の検出値と前記閾値との比較結果とが一致していない状態が所定時間継続した場合に、前記対応する半導体スイッチの端子間電圧と、前記他の１つの半導体スイッチの端子間電圧とが一致していないと判定する、請求項１に記載の電源装置。
前記複数の駆動回路の各々において、前記判定部は、前記対応する半導体スイッチに設けられた電圧検出器の検出値と閾値との比較結果と、前記他の１つの半導体スイッチに設けられた電圧検出器の検出値と前記閾値との比較結果とが一致していない状態となる回数が２以上の所定回数を超えた場合に、前記対応する半導体スイッチの端子間電圧と、前記他の１つの半導体スイッチの端子間電圧とが一致していないと判定する、請求項１に記載の電源装置。
前記複数の駆動回路の各々において、前記判定部は、前記主制御部から前記遮断指令を受けてから第１の時間内に、前記対応する半導体スイッチに設けられた電圧検出器の検出値と閾値との比較結果と、前記他の１つの半導体スイッチに設けられた電圧検出器の検出値と前記閾値との比較結果とが一致していない状態が、前記第１の時間より短い第２の時間継続した場合に、前記対応する半導体スイッチの端子間電圧と、前記他の１つの半導体スイッチの端子間電圧とが一致していないと判定する、請求項１に記載の電源装置。
前記第２の端子と電力貯蔵装置との間で電力を授受する電力変換器をさらに備え、
前記主制御部は、前記交流電源から正常に前記交流電圧が供給される場合に、前記複数の半導体スイッチおよび前記機械式スイッチをオンさせるとともに、前記交流電圧を直流電圧に変換して前記電力貯蔵装置に供給するように前記電力変換器を制御し、
前記主制御部は、前記交流電源から正常に前記交流電圧が供給されない場合に、前記複数の半導体スイッチおよび前記機械式スイッチをオフさせるとともに、前記電力貯蔵装置の直流電圧を交流電圧に変換して前記第２の端子に出力するように前記電力変換器を制御する、請求項１から４のいずれか１項に記載の電源装置。
前記複数の半導体スイッチの各々は、互いに並列に接続された半導体スイッチング素子およびスナバ回路を含む、請求項１から５のいずれか１項に記載の電源装置。
前記複数の半導体スイッチは、第１から第ｎ（ｎは２以上の整数）の半導体スイッチを含み、
前記複数の電圧検出器は、前記第１から第ｎの半導体スイッチにそれぞれ対応して設けられた第１から第ｎの電圧検出器を含み、
前記複数の駆動回路は、前記第１から第ｎの半導体スイッチにそれぞれ対応して設けられた第１から第ｎの駆動回路を含み、
第ｉ（ｉは２以上ｎ以下の整数）の駆動回路において、前記判定部は、第ｉの半導体スイッチの端子間電圧と第（ｉ－１）の半導体スイッチの端子間電圧とが一致しているか否かを判定し、
前記第１の駆動回路において、前記判定部は、前記第１の半導体スイッチの端子間電圧と前記第ｎの半導体スイッチの端子間電圧とが一致しているか否かを判定し、
前記主制御部は、前記第１から第ｎの駆動回路の各々から与えられる前記判定部の出力信号に基づいて、前記第１から第ｎの半導体スイッチの遮断異常を検出する、請求項１に記載の電源装置。
前記主制御部は、前記第１から第ｎの駆動回路のうち２以上の駆動回路において、前記判定部が、２個の半導体スイッチの端子間電圧が一致していないと判定した場合に、前記第１から第ｎの半導体スイッチの遮断異常を検出する、請求項７に記載の電源装置。
前記主制御部は、前記第１から第ｎの駆動回路のいずれか１つの駆動回路のみにおいて、前記判定部が、２個の半導体スイッチの端子間電圧が一致していないと判定した場合に、前記第１から第ｎの駆動回路の故障を検出する、請求項７または８に記載の電源装置。