JP7160104B2 - スイッチング駆動回路および電気装置 - Google Patents

Description

本発明は、回路の技術分野に関し、特にスイッチング駆動回路および電気装置に関する。

従来、スイッチング駆動回路を用いて被駆動デバイス（例えば継電器）をスイッチング駆動することができる。例えば、スイッチング駆動回路は、高電気レベルまたは低電気レベルを生成し、オン（ＯＮ；オンすると表現してもよい）またはオフ（ＯＦＦ；カットオフすると表現してもよい）の制御を行うことができる。

一般的に、スイッチング駆動回路は、サンプリング、判断処理および駆動などの機能を実現する回路を含む。

なお、背景技術に関する上記内容は、単に本発明の技術的構成を明確に、完全に説明し、当業者の理解に資するためのものである。これら技術的構成は、本明細書の背景技術の欄に記載されたことを理由に、当該技術的構成が当業者にとって公知であると認識されるべきではない。

本発明者は、被駆動デバイス、その他の回路、または負荷を保護するためには、駆動信号を一定時間遅延させる必要があることを見出した。ところが、従来のスイッチング駆動回路は、ヒステリシス遅延処理を行う回路構成が存在しないため、回路の保護に適していない。

上記の課題を解決するために、本発明の実施例は、スイッチング駆動回路および電気装置を提供する。

本発明の実施例に係る第１の態様によれば、制御信号に対してヒステリシス遅延処理を行うヒステリシス遅延回路を少なくとも含み、被駆動デバイスを制御するスイッチング駆動回路であって、前記ヒステリシス遅延回路は、
充電時に用いる充電抵抗値と、放電時に用いる放電抵抗値とが異なる充放電回路であって、前記制御信号に基づいて電源から充電されまたは前記制御信号に基づいて放電するキャパシタを、少なくとも含む、充放電回路と、
第１入力端が前記キャパシタの一端に接続されたコンパレータであって、前記キャパシタの一端における電位を参照電位と比較すると共に、駆動信号を、出力端を介して出力するコンパレータと、
少なくともフィードバック電気抵抗を含むフィードバック回路であって、一端が前記コンパレータの前記第１入力端に接続され、他端が前記コンパレータの前記出力端に接続されたフィードバック回路と、を含む、スイッチング駆動回路を提供する。

また、本発明の実施例に係る第２の態様によれば、電源、被駆動デバイスおよび上述したスイッチング駆動回路を含む、電気装置を提供する。

本発明は次の有益な効果を有する。すなわち、スイッチング駆動回路は、制御信号に対してヒステリシス遅延処理を行うヒステリシス遅延回路を少なくとも含み、前記ヒステリシス遅延回路は、充放電回路、コンパレータおよびフィードバック回路を含む。したがって、本発明の実施例によれば、ヒステリシス遅延処理を行う回路構成を提供することにより、スイッチング駆動回路および／または被駆動デバイスに対する保護をハードウェアの形式で実現すると同時に、異なる負荷時の遅延機能に対するユーザ需要を満たすことができる。

本発明の実施例に係るヒステリシス遅延回路の模式図である。 本発明の実施例に係るスイッチング駆動回路の模式図である。 本発明の実施例に係るヒステリシスサンプリング回路の一例を示す図である。 本発明の実施例に係るヒステリシス遅延回路の一例を示す図である。 本発明の実施例に係る定格不超過保持回路の一例を示す図である。

後述の内容および図面への参照により、本発明の特定実施形態は詳細に開示され、本発明の原理を採用可能な思想は明示される。本発明の実施形態の範囲は、後述の内容および図面によって限定されるものではないと理解すべきである。また、添付される請求の範囲の精神および条項の範囲内において、本発明の実施形態は、様々な変更、改修および均等的構成を含む。

また、１つの実施形態について記載および／または開示された特徴は、同様または類似の方式で１つ以上の他の実施形態に適用し、当該他の実施形態における特徴と組み合わせ、または、当該他の実施形態における特徴に代替することができる。

また、本明細書中に使用される「含む／包含する」という表現は、特徴、部材全体、ステップまたはアセンブリの存在を意味する。但し、１つまたは複数の他の特徴、部材全体、ステップまたはアセンブリの存在若しくは付加を排除するものではない。

また、本発明の実施例に対する更なる理解に資する図面は、明細書の一部を構成し、本発明の実施形態を例示しつつ文言表現と共に本発明の原理を描写するためのものである。言うまでもないが、以下に説明される図面は、単に本発明の幾つかの実施例を示すものであり、当業者にとっては、創造的労力を払わずとも、当該図面から別の図面を見出すことができる。

本発明の上記特徴およびその他の特徴は、図面および下記の明細書内容によって更に明らかになる。また、明細書および図面中に本発明の特定実施形態が具体的に開示されるが、これは、本発明において、本発明の原則に基づく幾つかの実施形態をも採用できることを意味する。本発明は、説明された実施形態に限定されず、むしろ、添付される請求の範囲に含まれる全ての改修、変形および均等的構成を含むと理解するべきである。

また、本発明の実施例では、「第１」、「第２」などの表現は、異なる要素を称呼で区別するためのものであり、これら要素の空間的配列または時間的順序などを意味するものではない。したがって、これら要素は、このような用語に限定されるべきではない。また、「および／または」という表現は、互いに関連するものとして列挙された１つの要素、複数の要素、または、それらの全ての組み合わせを意味する。「包含する」、「含む」、「有する」などの表現は、述べられた特徴、要素、素子またはアセンブリの存在を意味する。但し、１つまたは複数の他の特徴、要素、素子またはアセンブリの存在若しくは付加を排除するものではない。

また、本発明の実施例において、単数形表現である「１つ」、「当該」等は、複数形も含み、広い意味としての「１種類」または「１類別」と理解すべきであり、「１つ」の意味合いに限定すべきではない。また、「上記」という表現は、文脈によって明確に示されない限り、単数形および複数形の両方を含むと理解すべきである。さらに、文脈によって明確に示されない限り、「・・・による」という表現は、「少なくとも部分的に、・・・による」と理解すべきであり、「・・・に基づく」という表現は、「少なくとも部分的に、・・・による」と理解すべきである。

〔実施例１〕
本発明の実施例１は、制御信号に対してヒステリシス遅延処理を行うことにより駆動信号を生成するヒステリシス遅延回路を提供する。該ヒステリシス遅延回路は、被駆動デバイスを制御するスイッチング駆動回路中に含まれてもよい。

図１は、本発明の実施例に係るヒステリシス遅延回路（スイッチング駆動回路）の模式図である。図１に示すように、ヒステリシス遅延回路（スイッチング駆動回路１００）は、充放電回路１０１と、コンパレータ１０２と、フィードバック回路１０４とを含む。

充放電回路１０１は、充電時に用いる充電抵抗値と、放電時に用いる放電抵抗値とが異なる充放電回路１０１であって、第１電気抵抗１０１２と、第２電気抵抗１０７と、制御信号（以下、ＮＲ１と表記する）に基づいて第２電気抵抗１０７を介して電源１１０（例えば１２Ｖ）から充電され、または前記制御信号ＮＲ１に基づいて前記第１電気抵抗１０１２を介して放電するキャパシタ１０１１と、を少なくとも含む。

コンパレータ１０２は、第１入力端１０２１（例えば「＋」端）が前記キャパシタ１０１１の一端に接続され、第２入力端１０２２（例えば「－」端）が参照電位に接続されたコンパレータ１０２であって、前記キャパシタ１０１１の一端における電位を参照電位と比較すると共に、出力端１０２３を介して前記駆動信号（以下、ＤＲ１と表記する）を出力する。

フィードバック回路１０４は、少なくともフィードバック電気抵抗１０４１を含むフィードバック回路１０４であって、一端が前記コンパレータ１０２の前記第１入力端１０２１に接続され、他端が前記コンパレータ１０２の前記出力端１０２３に接続されている。

なお、前記キャパシタ１０１１は、前記制御信号ＮＲ１に基づいて前記フィードバック電気抵抗１０４１を介して放電してもよい。

本実施例では、制御信号ＮＲ１が変化したとき（例えば低レベルから高レベルに変化、または、高レベルから低レベルに変化したとき）、充放電回路１０１が充放電を行うことにより、コンパレータ１０２の出力端１０２３における駆動信号ＤＲ１の変化は、制御信号ＮＲ１の変化に比べ、異なる時間の遅延が生じるため、異なる時間の信号遅延が実現される。

これにより、本発明の実施例は、ヒステリシス遅延処理を行う回路構成を提供することができるため、スイッチング駆動回路および／または被駆動デバイスに対する保護をハードウェアの形式で実現することができると同時に、異なる負荷時の遅延機能に対するユーザ需要を満たすことができる。また、フィードバック回路１０４によれば、充電時にフィードバック電気抵抗１０４１で分圧することができるため、回路の信頼性を向上させると共に、コンパレータ１０２の出力端の状態を安定化することができる。

本実施例では、前記ヒステリシス遅延回路（スイッチング駆動回路１００）が、第１時間（例えば５００～８００ミリ秒）ヒステリシス化する遅延を、前記制御信号ＮＲ１に対して行い、前記被駆動デバイスが、前記第１時間遅延した後の前記駆動信号ＤＲ１によって作動する構成は可能である。さらに、前記ヒステリシス遅延回路（スイッチング駆動回路１００）が、第２時間（例えば２０～３０ミリ秒）ヒステリシス化する遅延を、前記制御信号ＮＲ１に対して行い、前記被駆動デバイスが、前記第２時間遅延した後の前記駆動信号ＤＲ１によってオフする構成は可能である。

また、本実施例では、電源１１０および第２電気抵抗１０７を介してキャパシタ１０１１に充電してもよく、キャパシタ１０１１を、第１電気抵抗１０１２および／またはフィードバック電気抵抗１０４１を介して放電させてもよい。例えば、第１電気抵抗１０１２、第２電気抵抗１０７の抵抗値、およびキャパシタ１０１１の容量値を設定し、充放電回路１０１の充電時間と放電時間とを異ならせることにより、前記第１時間と第２時間とを異ならせてもよい。

これにより、被駆動デバイスに対し、作動時とオフ時とで異なる時間制御を行うことが実現されるため、回路保護の実現だけではなく、スイッチング駆動に対する需要を更に満たすことができる。例えば継電器の場合は、入力時には、高電圧での作動、および、或る程度長い時間の遅延が要求され、断電時には、不足電圧点における電圧でのオフ、および、或る程度短い時間の遅延が要求されるが、本発明の実施例の構成によれば、これらの要求を満たすことができる。

なお、図１では第１電気抵抗１０１２および／またはフィードバック電気抵抗１０４１を放電抵抗とし、第２電気抵抗１０７を充電抵抗とする例について説明しているが、本発明はこれに限定されない。例えば、第１電気抵抗１０１２を省略し、放電時にキャパシタ１０１１を直接に接地させる構成、または、第２電気抵抗１０７を省略し、充電時にキャパシタ１０１１を直接に電源１１０と接続させる構成等であってもよい。前記充放電回路１０１の充電時に用いる充電抵抗値と、放電時に用いる放電抵抗値とを異ならせることにより、前記第１時間と第２時間とを異ならせることができる。

一実施形態において、図１に示すように、前記フィードバック回路１０４は、正極が前記フィードバック電気抵抗１０４１に接続され、負極が前記出力端１０２３に接続されたダイオード１０４２を、さらに含んでもよい。

該ダイオード１０４２を用いることにより、信号の流れ方向を規定すると共に、駆動信号の安定性をさらに向上させることができる。なお、フィードバック回路１０４の構成はこれに限定させず、例えば、前記ダイオード１０４２の正極が前記第１入力端１０２１に接続され、負極が前記フィードバック電気抵抗１０４１に接続されてもよい。

本実施例では、コンパレータ１０２の第２入力端１０２２における参照電位は、不変（例えば６Ｖ、８Ｖ等）であってもよく、設定可能もしくは可変であってもよい。さらに、該参照電位は、電源１１０に基づくものであってもよい。

一実施形態において、図１に示すように、前記スイッチング駆動回路１００は、第３電気抵抗１０３と第４電気抵抗１０５とをさらに含んでいてもよい。

第３電気抵抗１０３は、一端が前記電源１１０に接続され、他端が前記コンパレータ１０２の第２入力端１０２２に接続されている。第４電気抵抗１０５は、前記第３電気抵抗１０３と前記第２入力端１０２２とに接続した第４電気抵抗１０５であって、前記第３電気抵抗１０３と共同で前記電源１１０について分圧することにより、前記第２入力端１０２２において前記参照電位を形成する。

これにより、コンパレータ１０２の２つの入力端１０２１および１０２２が共に同一参照電源１１０に接続されるため、参照入力端を１つ省略することができ、回路のコンパクト化に有利である。また、２つの入力端１０２１および１０２２が共に同一参照電源１１０を参照するため、遅延の調整精度が更に向上する。

例えば、単純に１つのコンパレータ用参照電源を設けた場合、当該コンパレータの閾電圧を上げる（例えば６Ｖから８Ｖに変更する）と、もし参照電源１１０が不変（例えば１２Ｖに維持）であれば、キャパシタの充電速度が変化しないため、遅延の時間長さが大幅に変化してしまい、遅延に対する高精度の調整に不利である。また、この場合、参照電源１１０の電圧を上げようとする（例えば１２Ｖから１６Ｖに変更する）と、コンパレータの参照電源および参照電源１１０をそれぞれ調整する必要があり、誤差が生じ易いため、高精度の調整に依然として不利である。

一方、本発明の実施例によれば、参照電源の電圧のみを調整（例えば１２Ｖから１６Ｖに変更する）すればよく、それに追随して第２入力端１０２２の電圧が変化（例えば６Ｖから８Ｖに変化する）し、同時にキャパシタ１０１１の充電速度も速くなる。したがって、単純に１つの参照電源を設ける場合に比べ、本発明の実施例は、遅延の時間長さの増加量がより少ないため、調整の精度がより高い。

一実施形態において、図１に示すように、前記スイッチング駆動回路１００は、前記電源１１０と前記出力端１０２３とに接続した第５電気抵抗１０６をさらに含んでもよい。

これにより、コンパレータの２つの入力端１０２１および１０２２、並びに出力端１０２３が共に同一参照電源１１０を参照するため、遅延の調整精度が更に向上する。

なお、図１は単に本発明の実施例について模式的に説明するためのものであり、本発明はこれに限定されない。また、図１に示す部材または素子は、単に一例に過ぎないと理解すべきである。例えば、これら部材または素子の接続形態もしくは位置を調整、および／または、一部の部材または素子を省略、および／または、図１に示されていない部材または素子を追加してもよい。

以上の各実施例または実施形態は、単に本発明の実施例について例示的に説明したものである。本発明はこれに限定されず、上述した各実施例または実施形態を基に、適切な変形を施してもよい。例えば、上述した実施例または実施形態を単独で用いてもよく、以上の各実施例または実施形態のうち１つもしくは複数を組み合わせてもよい。

上述した実施例から分かるように、スイッチング駆動回路は、制御信号に対してヒステリシス遅延処理を行うヒステリシス遅延回路を少なくとも含み、前記ヒステリシス遅延回路は、充放電回路、コンパレータおよびフィードバック回路を含む。したがって、本発明の実施例は、ヒステリシス遅延処理を行う回路構成を提供することにより、スイッチング駆動回路および／または被駆動デバイスに対する保護をハードウェアの形式で実現することができると同時に、異なる負荷時の遅延機能に対するユーザ需要を満たすことができる。

〔実施例２〕
本発明の実施例２は、被駆動デバイスを制御するスイッチング駆動回路を提供する。本実施例では、実施例１の構成を基に説明するが、実施例１と同様の内容についてはその説明を省略する。

図２は、本発明の実施例に係るスイッチング駆動回路の模式図である。図２に示すように、スイッチング駆動回路２００は、入力信号についてヒステリシスサンプリングを行うことにより制御信号ＮＲ１を生成するヒステリシスサンプリング回路２０１を含む。なお、該入力信号は、整流フィルタリングを経た後の母線電圧を測定して得た信号であってもよく、整流フィルタリングを経た後の母線電圧の信号であってもよい。本発明はこれに限定されず、入力信号の具体的態様は、関連技術を参酌すればよい。

本実施例では、該被駆動デバイスは、例えばＩＧＦＥＴ（Insulated Gate Field Effect Transistor；絶縁ゲート電界効果トランジスタ）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属酸化膜半導体電界効果トランジスタ）またはＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラートランジスタ）などのトランジスタであってもよい。また、該被駆動デバイスは、継電器、サーボ電気モータなどであってもよい。但し、本発明はこれに限定されない。

図３は、本発明の実施例に係るヒステリシスサンプリング回路２０１の一例を示す図である。なお、便宜上、図３には、ヒステリシス処理を行う部分の回路構成のみが示され、信号サンプリングの詳細が示されていないが、信号サンプリングの詳細は関連技術を参酌すればよい。

図３に示すように、ヒステリシスサンプリング回路２０１は、充放電回路３０１とコンパレータ３０２とを含む。

充放電回路３０１は、電気抵抗３０１２と、前記入力信号に基づいて充電され、または前記電気抵抗３０１２を介して放電するキャパシタ３０１１とを少なくとも含む。コンパレータ３０２は、前記キャパシタ３０１１の一端における電位を、電源３１０（例えば１２Ｖ）について分圧した後の分圧電位と比較し、前記ヒステリシスサンプリングに供する比較結果を出力する。なお、該分圧電位は、電気抵抗３０４および３０５を用いて電源３１０について分圧することにより得られる。

また、図３に示すように、ヒステリシスサンプリング回路２０１は、電気抵抗３０３１およびダイオード３０３２を含むフィードバック回路３０３をさらに含んでもよい。

以下、ヒステリシスサンプリング回路２０１の動作原理について簡単に説明する。

例えば、信号電圧が入力されると、電気抵抗での分圧により、キャパシタ３０１１は充電される。そして、キャパシタ３０１１の一端における電位が該分圧電位を上回ったとき、コンパレータ３０２の出力端から、低レベルの制御信号ＮＲ１が出力される。また、当該入力信号が低レベルであり、または電圧降下すると、電気抵抗での分圧により、キャパシタ３０１１は、電気抵抗３０１２を介して放電または電圧降下する。そして、キャパシタ３０１１の一端における電位が該分圧電位を下回ったとき、コンパレータ３０２の出力端から、高レベルの制御信号ＮＲ１が出力される。

これにより、制御信号に対してヒステリシス処理を行うことができ、電圧の動揺により生じるノイズを除去し、制御信号の安定性を向上させることができる。

一実施形態において、前記ヒステリシスサンプリング回路２０１は、第１サンプリング閾値を用いて前記入力信号についてサンプリングし、前記被駆動デバイスを作動させる制御信号を生成することができる。また、前記ヒステリシスサンプリング回路２０１は、第２サンプリング閾値を用いて前記入力信号についてサンプリングし、前記被駆動デバイスをオフさせる制御信号を生成することができる。

これにより、被駆動デバイスについて、作動時とオフ時とで異なるサンプリングを行うことが実現されるため、回路保護の実現だけではなく、スイッチング駆動に対する需要を更に満たすことができる。

なお、図３は単に本発明の実施例について模式的に説明するためのものであり、本発明はこれに限定されない。また、図３に示す部材または素子は、単に一例に過ぎないと理解すべきである。例えば、これら部材または素子の接続形態もしくは位置を調整、および／または、一部の部材または素子を省略、および／または、図３に示されていない部材または素子を追加してもよい。

スイッチング駆動回路２００は、図２に示すように、制御信号に対してヒステリシス遅延処理を行うにより駆動信号を生成するヒステリシス遅延回路２０２を、さらに含んでもよい。ヒステリシス遅延回路２０２の具体的構成は実施例１を参照すればよい。

図４は、本発明の実施例に係るヒステリシス遅延回路２０２の一例を示し、ヒステリシス遅延回路２０２をより詳細に説明するための図である。図４に示すように、ヒステリシス遅延回路２０２は、充放電回路４０１とコンパレータ４０２とフィードバック回路４０４とを含む。

充放電回路４０１は、電気抵抗４０１２と、制御信号（以下、ＮＲ１と表記する）に基づいて電源４１０（例えば１２Ｖ）から充電され、または前記制御信号ＮＲ１に基づいて前記電気抵抗４０１２、４０４１等を介して放電するキャパシタ４０１１（図４では、例えば３つ示している）と、を少なくとも含む。

コンパレータ４０２は、一方の入力端（例えば「＋」端）が前記キャパシタ４０１１の一端に接続され、他方の入力端（例えば「－」端）が電気抵抗４０３を介して前記電源４１０に接続されたコンパレータ４０２であって、前記キャパシタ４０１１の一端における電位を、前記電源４１０について分圧した後の分圧電位（参照電位）と比較し、出力端を介して前記駆動信号（以下、ＤＲ１と表記する）を出力する。

フィードバック回路４０４は、一端が前記コンパレータ４０２の一方の入力端（「＋」端）に接続され、他端が前記コンパレータ４０２の出力端に接続されたフィードバック回路４０４であって、電気抵抗４０４１と、正極が前記電気抵抗４０４１に接続され、負極が前記コンパレータ４０２の出力端に接続されたダイオード４０４２とを含む。

また、図４に示すように、ヒステリシス遅延回路２０２は、電気抵抗４０５をさらに含んでもよい。電気抵抗４０５は、前記電気抵抗４０３とコンパレータ４０２の他方の入力端（「－」端）とに接続した電気抵抗４０５であって、前記電気抵抗４０３と共同で前記電源４１０について分圧することにより、前記第２入力端４０２２において前記分圧電位を形成する。

また、図４に示すように、ヒステリシス遅延回路２０２は、前記電源４１０と前記出力端とに接続した電気抵抗４０６を、さらに含んでもよい。充放電回路４０１は、前記電源４１０と前記キャパシタ４０１１の一端とに接続した電気抵抗４０７を、さらに含んでもよい。

また、図４に示すように、ヒステリシス遅延回路２０２は、スイッチング素子４０８および４０９をさらに含んでもよい。

以下、ヒステリシス遅延回路２０２の動作原理について簡単に説明する。

例えば、制御信号ＮＲ１が低レベルであると、スイッチング素子４０９がオフし、電源４１０からキャパシタ４０１１に充電する。そして、キャパシタ４０１１の電源４１０側端における電位が分圧電位を上回ったとき、コンパレータ４０２の出力端から、高レベルの駆動信号ＤＲ１が出力される。また、制御信号ＮＲ１が高レベルであると、スイッチング素子４０９が導通し、キャパシタ４０１１が主に電気抵抗４０１２を介して放電する。そして、キャパシタ４０１１の電源４１０側端における電位が分圧電位を下回ったとき、コンパレータ４０２の出力端から、低レベルの駆動信号ＤＲ１が出力される。

スイッチング駆動回路２００は、図２に示すように、前記被駆動デバイスが定格不超過状態に保持されるように前記駆動信号に基づいて定格不超過処理を行う、定格不超過保持回路２０３を、さらに含んでもよい。

図５は、本発明の実施例に係る定格不超過保持回路２０３の一例を示す図である。なお、便宜上、図５には、定格不超過保持処理を行う部分の回路構成のみが示されているが、より具体的な部材または素子は関連技術を参酌すればよい。

例えば、駆動信号ＤＲ１による作用下でスイッチング素子５０２および５０３が導通すると、電源５１０の電圧（例えば１２Ｖ）が直接に継電器５０１に印加されて継電器５０１が作動（ＯＮ）し、キャパシタ５０４が電源５１０から充電される。そして、一定時間充電した後、キャパシタ５０４の電圧が所定値に達すると、スイッチング素子５０３がオフし、電気抵抗５０５によって分圧された（例えば１２Ｖから１０Ｖに変化）電源５１０の電圧が継電器５０１に印加される。

これにより、前記被駆動デバイスを定格不超過の状態で用いることができるため、被駆動デバイスの消費電力を低減させ、被駆動デバイスの使用寿命を延ばすことができる。

なお、図２～図５は、単に本発明の実施例について模式的に説明するためのものであり、本発明はこれに限定されない。また、図２～図５に示す部材または素子は、単に一例に過ぎないと理解すべきである。例えば、これら部材または素子の接続形態もしくは位置を調整、および／または、一部の部材または素子を省略、および／または、図２～図５に示されていない部材または素子を追加してもよい。

また、図３～図５の回路の原理に関する説明は単に例示であり、本発明はこれに限定されない。

上述した実施例から分かるように、スイッチング駆動回路は、ヒステリシスサンプリング回路およびヒステリシス遅延回路を少なくとも含む。したがって、本発明の実施例は、ヒステリシスサンプリングおよびヒステリシス遅延処理を行う回路構成を提供することにより、スイッチング駆動回路および／または被駆動デバイスに対する保護をハードウェアの形式で実現することができると同時に、異なる負荷時の遅延機能に対するユーザ需要を満たすことができる。

〔実施例３〕
本発明の実施例では、さらに、実施例１に開示されているヒステリシス遅延回路、または実施例２に開示されているスイッチング駆動回路を備える電気装置を提供する。なお、当該ヒステリシス遅延回路またはスイッチング駆動回路の構成は、上記の通り、実施例１および２において既に詳細に説明したため、該構成の内容が本明細書内に含まれているものとして、その説明を省略する。

本実施例では、当該電気製品は家電機器または工業機器であってもよい。但し、本実施例はこれに限定されない。例えば、他の実施形態において、実施例２のスイッチング駆動回路を継電器の駆動デバイスとして用いてもよく、各種情報機器の駆動デバイス、産業機器の駆動デバイス等として用いてもよい。

〔まとめ〕
本発明の実施例に係る第１の態様によれば、制御信号に対してヒステリシス遅延処理を行うヒステリシス遅延回路を少なくとも含み、被駆動デバイスを制御するスイッチング駆動回路であって、前記ヒステリシス遅延回路は、
充電時に用いる充電抵抗値と、放電時に用いる放電抵抗値とが異なる充放電回路であって、前記制御信号に基づいて電源から充電されまたは前記制御信号に基づいて放電するキャパシタを、少なくとも含む、充放電回路と、
第１入力端が前記キャパシタの一端に接続されたコンパレータであって、前記キャパシタの一端における電位を参照電位と比較すると共に、駆動信号を、出力端を介して出力するコンパレータと、
少なくともフィードバック電気抵抗を含むフィードバック回路であって、一端が前記コンパレータの前記第１入力端に接続され、他端が前記コンパレータの前記出力端に接続されたフィードバック回路と、を含む、スイッチング駆動回路を提供する。

上記構成によれば、ヒステリシス遅延処理を行う回路構成を提供することができ、スイッチング駆動回路および／または被駆動デバイスに対する保護をハードウェアの形式で実現することができる。また、フィードバック回路によれば、充電の場合にフィードバック電気抵抗を利用して分圧することができると共に、コンパレータの出力端の状態を安定化することができるため、回路の信頼性を高めることができる。

一実施例において、前記ヒステリシス遅延回路が、第１時間ヒステリシス化する遅延を前記制御信号に対して行い、且つ前記被駆動デバイスが、前記第１時間遅延した後の前記駆動信号により作動し、および／または、前記ヒステリシス遅延回路が、第２時間ヒステリシス化する遅延を前記制御信号に対して行い、且つ前記被駆動デバイスが、前記第２時間遅延した後の前記駆動信号によりオフする。

上記構成によれば、被駆動デバイスに対し、作動時とオフ時とで異なる時間制御を行うことが実現されるため、回路保護の実現だけではなく、スイッチング駆動に対する需要を更に満たすことができる。

一実施例において、前記充放電回路は、前記キャパシタに接続した放電抵抗である第１電気抵抗、および／または、前記電源と前記キャパシタとに接続した充電抵抗である第２電気抵抗を、さらに含む。

上記構成によれば、前記充放電回路において、充電時に用いる充電抵抗値と、放電時に用いる放電抵抗値とを異ならせることができるため、ヒステリシス遅延処理を行う回路構成を提供することができる。

一実施例において、前記フィードバック回路は、正極が前記フィードバック電気抵抗に接続されて負極が前記出力端に接続されたダイオード、または、正極が前記第１入力端に接続されて負極が前記フィードバック電気抵抗に接続されたダイオードを、さらに含む。

上記構成によれば、信号の流れ方向を規定すると共に、駆動信号の安定性をさらに向上させることができる。

一実施例において、前記ヒステリシス遅延回路は、一端が前記電源に接続されて他端が前記コンパレータの第２入力端に接続された第３電気抵抗と、前記第３電気抵抗と前記第２入力端とに接続した第４電気抵抗であって、前記第２入力端において前記参照電位が形成されるように、前記第３電気抵抗と共同で前記電源について分圧する第４電気抵抗と、をさらに含む。

上記構成によれば、コンパレータの２つの入力端が共に同一参照電源に接続されるため、参照入力端を１つ省略することができ、回路のコンパクト化に有利である。また、２つの入力端が共に同一参照電源を参照するため、遅延の調整精度が更に向上する。

一実施例において、前記ヒステリシス遅延回路は、前記電源と前記出力端とに接続した第５電気抵抗を、さらに含む。

上記構成によれば、コンパレータの２つの入力端および出力端が共に同一参照電源を参照するため、遅延の調整精度が更に向上する。

一実施例において、前記スイッチング駆動回路は、入力信号についてヒステリシスサンプリングを行うことにより前記制御信号を生成するヒステリシスサンプリング回路を、さらに含む。

上記構成によれば、制御信号に対してヒステリシス処理を行うことができ、電圧の動揺により生じるノイズを除去し、制御信号の安定性を向上させることができる。

一実施例において、前記ヒステリシスサンプリング回路は、第１サンプリング閾値を用いて前記入力信号についてサンプリングすることにより、前記被駆動デバイスを作動させる制御信号を生成し、および／または、前記ヒステリシスサンプリング回路は、第２サンプリング閾値を用いて前記入力信号についてサンプリングすることにより、前記被駆動デバイスをオフさせる制御信号を生成する。

上記構成によれば、被駆動デバイスについて、作動時とオフ時とで異なるサンプリングを行うことが実現されるため、回路保護の実現だけではなく、スイッチング駆動に対する需要を更に満たすことができる。

一実施例において、前記スイッチング駆動回路は、前記被駆動デバイスが定格不超過状態に保持されるように前記駆動信号に基づいて定格不超過処理を行う、定格不超過保持回路を、さらに含む。

上記構成によれば、前記被駆動デバイスを定格不超過の状態で用いることができるため、被駆動デバイスの消費電力を低減させ、被駆動デバイスの使用寿命を延ばすことができる。

一実施例において、前記被駆動デバイスは、継電器、サーボ電気モータ、絶縁ゲートバイポーラートランジスタ、金属酸化膜半導体電界効果トランジスタ等のうち、少なくとも１つを含む。

また、本発明の実施例に係る第２の態様によれば、電源、被駆動デバイスおよび上述したスイッチング駆動回路を含む、電気装置を提供する。

以上、具体的な実施形態を挙げつつ本発明を説明したが、これらの説明は単に例示的なものであって、本発明の保護範囲を限定するものではない。また、当業者であれば、本発明の精神及び原理に基づき、本発明に対して様々な変形及び変更を行うことが可能である。当該変形及び変更も本発明の範囲に含まれる。

Claims (11)

1. 制御信号に対してヒステリシス遅延処理を行うヒステリシス遅延回路を少なくとも含み、被駆動デバイスを制御するスイッチング駆動回路であって、
   前記ヒステリシス遅延回路は、
   充電時に用いる充電抵抗値と、放電時に用いる放電抵抗値とが異なる充放電回路であって、前記制御信号に基づいて電源から充電されまたは前記制御信号に基づいて放電するキャパシタを、少なくとも含む充放電回路と、
   第１入力端が前記キャパシタの一端に接続されたコンパレータであって、前記キャパシタの一端における電位を参照電位と比較すると共に、駆動信号を、出力端を介して出力するコンパレータと、
   少なくともフィードバック電気抵抗を含むフィードバック回路であって、一端が前記コンパレータの前記第１入力端に接続され、他端が前記コンパレータの前記出力端に接続されたフィードバック回路と、
   を含み、
   前記スイッチング駆動回路は、
   入力信号についてサンプリングを行うことにより前記制御信号を生成するサンプリング回路を、さらに含むことを特徴とする、スイッチング駆動回路。
2. 前記ヒステリシス遅延回路が、第１時間前記制御信号を遅延させ、且つ、前記被駆動デバイスが、前記第１時間遅延した後の前記駆動信号により作動し、
   且つ、
   前記ヒステリシス遅延回路が、前記第１時間よりも短い第２時間前記制御信号を遅延させ、且つ、前記被駆動デバイスが、前記第２時間遅延した後の前記駆動信号によりオフする、
   請求項１に記載のスイッチング駆動回路。
3. 前記充放電回路は、前記キャパシタに接続した放電抵抗である第１電気抵抗、および／または、前記電源と前記キャパシタとに接続した充電抵抗である第２電気抵抗を、さらに含む、
   請求項１に記載のスイッチング駆動回路。
4. 前記フィードバック回路は、正極が前記フィードバック電気抵抗に接続されて負極が前記出力端に接続されたダイオード、または、正極が前記第１入力端に接続されて負極が前記フィードバック電気抵抗に接続されたダイオードを、さらに含む、
   請求項１に記載のスイッチング駆動回路。
5. 前記ヒステリシス遅延回路は、
   一端が前記電源に接続されて他端が前記コンパレータの第２入力端に接続された第３電気抵抗と、
   前記第３電気抵抗と前記第２入力端とに接続した第４電気抵抗であって、前記第２入力端において前記参照電位が形成されるように、前記第３電気抵抗と共同で前記電源について分圧する第４電気抵抗と、をさらに含む、
   請求項１に記載のスイッチング駆動回路。
6. 前記ヒステリシス遅延回路は、前記電源と前記出力端とに接続した第５電気抵抗をさらに含む、
   請求項１に記載のスイッチング駆動回路。
7. 前記サンプリング回路が、第１サンプリング閾値を用いて前記入力信号についてサンプリングすることにより、前記被駆動デバイスを作動させる制御信号を生成し、
   且つ、
   前記サンプリング回路が、第２サンプリング閾値を用いて前記入力信号についてサンプリングすることにより、前記被駆動デバイスをオフさせる制御信号を生成する、
   請求項１に記載のスイッチング駆動回路。
8. 前記スイッチング駆動回路は、
   前記被駆動デバイスが定格不超過状態に保持されるように前記駆動信号に基づいて定格不超過処理を行う定格不超過保持回路を、さらに含む、
   請求項１から５のいずれか１項に記載のスイッチング駆動回路。
9. 前記被駆動デバイスは、継電器、サーボ電気モータ、絶縁ゲートバイポーラートランジスタ、金属酸化膜半導体電界効果トランジスタのうち少なくとも１つを含む、
   請求項１から５のいずれか１項に記載のスイッチング駆動回路。
10. 制御信号に対してヒステリシス遅延処理を行うヒステリシス遅延回路を少なくとも含み、被駆動デバイスを制御するスイッチング駆動回路であって、
    前記ヒステリシス遅延回路は、
    充電時に用いる充電抵抗値と、放電時に用いる放電抵抗値とが異なる充放電回路であって、前記制御信号に基づいて電源から充電されまたは前記制御信号に基づいて放電するキャパシタを、少なくとも含む充放電回路と、
    第１入力端が前記キャパシタの一端に接続されたコンパレータであって、前記キャパシタの一端における電位を参照電位と比較すると共に、駆動信号を、出力端を介して出力するコンパレータと、
    少なくともフィードバック電気抵抗を含むフィードバック回路であって、一端が前記コンパレータの前記第１入力端に接続され、他端が前記コンパレータの前記出力端に接続されたフィードバック回路と、
    を含み、
    前記スイッチング駆動回路は、
    前記被駆動デバイスが定格不超過状態に保持されるように前記駆動信号に基づいて定格不超過処理を行う定格不超過保持回路を、さらに含むことを特徴とする、スイッチング駆動回路。
11. 電源、被駆動デバイスおよび請求項１から１０のいずれか１項に記載のスイッチング駆動回路を含む、電気装置。

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