JP7136448B2 - プロセスユニット並びに電子タグ及びその製造方法 - Google Patents

Description

本発明は、プロセスユニット並びに電子タグ及びその製造方法に関するものである。

電子タグとリーダライタとからなり、非接触でＲＦタグ内の情報を読み取り、あるいはさらに電子タグ内に情報を書き込むことができるＲＦＩＤシステムが知られている。電子タグは、ＲＦタグ、無線タグ、ＩＣタグ、ＩＤタグ等とも称される。また、電子タグにセンサを設け、管理対象ごとに、その状態を読み取ることができるようにしたセンサ付き電子タグ（以下、センサタグという）も知られている。近年では、センサタグを含む電子タグは、マイクロコンピュータやメモリ、センサとのインタフェース回路等の周辺回路を含むワンチップの集積回路で各種機能が実現されている（例えば、特許文献１を参照）。

特表２０１７－５１１５６０号公報

ところで、電子タグの利用用途は多様であり、その用途ごとに動作設定がカスタマイズされている。例えばリーダライタからの読み取りや書き込みに対する電子タグのレスポンス態様や、センサタグにおけるセンサの種類や仕様、測定対象、測定条件等に応じて動作設定がカスタマイズされている。このため、電子タグを容易にカスタマイズできる構成が望まれている。

本発明は、上記事情を鑑みてなされたものであり、電子タグを容易にカスタマイズできるプロセスユニット並びに電子タグ及びその製造方法を提供することを目的とする。

本発明のプロセスユニットは、アンテナを介して受信した信号を復調するとともに入力データに基づいて変調した信号を前記アンテナを介して送信する送受信部と、電子タグの動作を制御するとともに、前記電子タグに関する複数の動作のいずれかのコマンドが入力されたときに、当該コマンドに基づく動作を実行する制御部とが設けられるタグ用基板に実装され、１または複数の前記コマンドを格納する不揮発性のコマンド格納部と、前記コマンド格納部から前記コマンドを読み出し、前記制御部に入力する指示部とを備えるものである。

本発明の電子タグは、アンテナを介して受信した信号を復調するとともに入力データに基づいて変調した信号を前記アンテナを介して送信する送受信部と、電子タグの動作を制御するとともに、電子タグに関する複数の動作のいずれかのコマンドが入力されたときに、当該コマンドに基づく動作を実行する制御部と、１または複数の前記コマンドを格納した不揮発性のコマンド格納部と、前記コマンド格納部から前記コマンドを読み出し、前記制御部に送る指示部とを備えるものである。

本発明の電子タグの製造方法は、アンテナを介して受信した信号を復調するとともに入力データに基づいて変調した信号を前記アンテナを介して送信する送受信部と、電子タグの動作を制御するとともに、前記電子タグに関する複数の動作のいずれかのコマンドが入力されたときに、当該コマンドに基づく動作を実行する制御部と、前記コマンドを格納した不揮発性のコマンド格納部と、前記コマンド格納部から前記コマンドを読み出し前記制御部に送る指示部とをタグ用基板に実装する実装工程と、前記実装工程による前記コマンド格納部の前記タグ用基板への実装の前または後に、前記コマンド格納部に１または複数の前記コマンドを書き込んで格納するコマンド格納工程とを有するものである。

本発明によれば、プロセスユニットのコマンド格納部に格納するコマンドにより所望とする電子タグの動作、設定とすることができ、電子タグのカスタマイズを容易にすることができる。

また、本発明によれば、コマンド格納部へのコマンドの書き込みによって電子タグの動作、設定をカスタマイズできるので、所望とする動作、設定にカスタマイズした電子タグを容易に製造することができる。そして、本発明の電子タグを使用する使用者は、本電子タグを使用するための特別な設定をすることなく、直ぐに設備への導入が可能となる。

本発明を実施したＲＦＩＤシステムの概略を示す説明図である。 センサタグの概略を示す斜視図である。 センサタグの構成を示すブロック図である。 コマンド格納メモリに格納された１組のコマンドの一例を示す説明図である。 プロセスユニットの動作例を示すフローチャートである。 リーダライタの動作例を示すフローチャートである。 プロセスユニットの薄膜トランジスタの層構造を示す断面図である。 コマンド格納メモリの構成を示す回路図である。 データビットを格納していない状態におけるコマンド格納メモリの薄膜トランジスタの接続状態を示す断面図である。 「０」のデータビットを格納する状態を示すコマンド格納メモリの薄膜トランジスタの断面図である。 「１」のデータビットを格納する状態を示すコマンド格納メモリの薄膜トランジスタの断面図である。 第２実施形態のセンサタグの構成を示すブロック図である。 第２実施形態のプロセスユニットの動作例を示すフローチャートである。 第２実施形態のセンサタグに対応したリーダライタの動作例を示すフローチャートである。 データビットを格納するための上部電極を予め作成しておく例を示すコマンド格納メモリの薄膜トランジスタの断面図である。 コマンド格納メモリのセルを直列に接続した薄膜トランジスタと抵抗体とで構成した例を示す回路図である。 プロセスユニットの通信インタフェースにセンサを接続した例を示すブロック図である。

［第１実施形態］
図１において、ＲＦＩＤシステム１０は、センサタグ（センサ付き電子タグ）１２と、このセンサタグ１２から情報を非接触で読み取りまた設定等を書き込むリーダライタ（インテロゲータ）１４とを有する。センサタグ１２は、センサ１５（図２参照）を有している。このセンサタグ１２は、対象物１６に取り付けられて使用される。対象物１６は、物理量や化学量をセンサ１５が測定する対象であるのと同時に、センサタグ１２に設定される固有ＩＤによって識別される対象にもなる。対象物１６は、特に限定されず、例えば商品や貨物等の物、動物や人等の生体等である。

ＲＦＩＤシステム１０では、センサタグ１２は、設定されたパラメータにしたがってセンサ１５による測定データを収集して、内部のメモリに保存するロギングを行うデータロガーとして機能し、リーダライタ１４によってセンサタグ１２に保存されている測定データが読み出される。センサタグ１２及びリーダライタ１４は、例えばＩＳＯ１８０００－６Ｃ及びＥＰＣ Ｇｌｏｂａｌ Ｃｌａｓｓ１ Ｇｅｎｅｒａｔｉｏｎ２（ＥＰＣ Ｃ－１ Ｇ－２）等の国際規格に準拠している。

図２に示すように、センサタグ１２は、例えばアクテイブタイプのものであり、タグ用基板としてのフレキシブル基板２１にアンテナ２２、ＲＦＩＤチップ２３、センサ１５を含むセンサ部２４、ユニットチップ２５及び電源としてのバッテリ２６が実装されている。フレキシブル基板２１には、複数の配線が形成されており、その配線により、ＲＦＩＤチップ２３に、アンテナ２２、センサ部２４、ユニットチップ２５がそれぞれ接続され、またバッテリ２６からＲＦＩＤチップ２３、センサ部２４及びユニットチップ２５に給電がなされる。なお、センサタグ１２は、セミパッシブタイプのものでもよい。また、図２に示されるフレキシブル基板２１上の配線パターンは実際のものとは異なる。

アンテナ２２は、リーダライタ１４からの電波（信号）の受信と、リーダライタ１４への電波の送信とに用いられる。アンテナ２２は、フレキシブル基板２１上に導電性の配線パターンとして形成されている。アンテナ２２の形状は、使用する電波の周波数等に応じて適宜に設定できる。ＲＦＩＤチップ２３は、センサタグ１２のデータロガーとしての機能及びリーダライタ１４との通信機能を担うものであり、その制御を行う制御部３１（図３参照）や送受信部３２（図３参照）等の回路を１つの半導体チップにまとめたものである。

センサ部２４は、センサ１５と、このセンサ１５が実装されたフレキシブル基板２４ａとから構成される。フレキシブル基板２４ａの一端がフレキシブル基板２１に取り付けられることによって、センサ１５はフレキシブル基板２１に実装され、フレキシブル基板２１上のＲＦＩＤチップ２３にセンサ１５が電気的に接続される。この例では、センサ１５として、温度センサが用いられており、センサ部２４が対象物１６に貼り付けられることによって対象物１６の温度を測定する。

センサ１５は、温度センサに限定されず、例えば対象物１６の歪みを計測する歪みセンサ、対象物１６に加えられた衝撃を計測するための加速度センサ、対象物１６の位置情報を取得するＧＰＳセンサ等であってもよい。また、センサ１５としては、圧力センサや照度センサを用い、対象物１６の置かれた環境における圧力（気圧）や照度（明るさ）を測定してもよい。さらに、センサ１５をフレキシブル基板２１上に設けてもよく、ＲＦＩＤチップ２３に内蔵させてもよい。

ユニットチップ２５は、詳細を後述する指示部３５と、コマンド格納部としてのコマンド格納メモリ３６との回路を１つの集積回路とまとめたものである。この例では、ユニットチップ２５は、指示部３５及びコマンド格納メモリ３６のトランジスタを薄膜トランジスタで構成し、さらに薄膜トランジスタの活性領域を有機半導体で形成したものである。このようにユニットチップ２５を構成する薄膜トランジスタとして、その活性領域を有機半導体としたものを用いることにより、既存のシリコン半導体と異なり大気中での塗布・印刷プロセスで製造ができる。このように、薄膜トランジスタの活性領域を有機半導体とした構成は、非常に簡素なプロセスで製造が可能なため、少量多品種への対応も可能であり、更には、非常に低コストでデバイス導入を進めることができる。

ユニットチップ２５は、コマンド格納メモリ３６に内部入力コマンドを格納していない状態で作製され、フレキシブル基板２１への例えば実装の前にコマンド格納メモリ３６に内部入力コマンドが格納される。なお、フレキシブル基板２１への実装の後にコマンド格納メモリ３６に内部入力コマンドを格納してもよい。

バッテリ２６は、フレキシブル基板２１上に設けられており、上述のようにセンサ１５、ＲＦＩＤチップ２３、ユニットチップ２５に給電する。これにより、センサ１５、ＲＦＩＤチップ２３、ユニットチップ２５は、このバッテリ２６を電源として動作する。

図３において、ＲＦＩＤチップ２３には、制御部３１、送受信部３２及びメモリ３８が設けられている。送受信部３２は、復調回路、変調回路を有している。この送受信部３２は、アンテナ２２を介して受信したリーダライタ１４からの電波の変調された搬送波を復調する。送受信部３２は、復調で得られる受信データを制御部３１に送る。また、送受信部３２は、制御部３１から入力される送信データ（入力データ）に基づいて搬送波を変調する。変調された搬送波は、アンテナ２２を介して送信される。これにより、リーダライタ１４とセンサタグ１２との通信が行われる。また、送受信部３２は、リーダライタ１４からの搬送波を受信したときに、搬送波検知信号を出力する搬送波検知回路が内蔵されている。搬送波検知回路は、例えば搬送波を整流する整流回路等で構成される。

制御部３１は、動作を制御するロジック回路の他、図示を省略するが、指示部３５との間で通信を行う通信インタフェース回路、センサ１５からの信号を測定データに変換するＡ／Ｄコンバータ回路、時計回路等を有している。この制御部３１は、メモリ３８に記憶されている設定パラメータおよび入力されるコマンドにしたがって動作し、ロギング及びリーダライタ１４との通信制御を行う。また、制御部３１の動作には、制御部３１がコマンドにしたがって設定パラメータを設定、変更する動作が含まれる。

コマンドは、リーダライタ１４からの受信データとして入力される外部入力コマンドと、ユニットチップ２５の指示部３５から入力される内部入力コマンドとがある。外部入力コマンドは、内部入力コマンドと同じコマンドとすることができるが、例えば内部入力コマンドに独自のコマンドを追加することも好ましい。なお、以下の説明では、外部入力コマンドと内部入力コマンドを特に区別しない場合にコマンドと総称する。

コマンドには、例えば、ロギングの開始（ログ開始）やメモリ３８の指定するアドレスに記録されているデータをリーダライタ１４に送信を実行させるための実行コマンド、メモリ３８の指定するアドレスのデータ、設定パラメータを特定の値に設定、変更する設定コマンド等がある。設定パラメータには、例えば時刻、ロギングの間隔であるログ間隔、ロギングを開始する時刻等のロギング自体に関するもの、センサ１５の測定限界値（上限値、下限値）等のセンサ１５に関するもの等がある。

コマンドとしては、動作を指定するコードだけで構成されるもの、動作を指定するコードに１あるいは複数のデータが付加されたものが含まれる。動作を指定するコードに付加されるデータとしては、例えばログ間隔や、メモリ３８のアドレスやそのアドレスに書き込むべきデータ等がある。

制御部３１は、例えば、ロギングを開始させるコマンド（ログ開始）が入力された場合には、測定データを取得して、この測定データと取得時の時刻である測定時刻とをメモリ３８の所定の領域に書き込む。また、測定値の送信を指示するコマンドが入力された場合には、メモリ３８の所定の領域内に書き込まれているロギングされた各測定データ及び測定時刻を読み出して、これを送信データとして送受信部３２に送る。これにより、読み出された各測定データと測定時刻とが送受信部３２、アンテナ２２を介してリーダライタ１４に送信される。

メモリ３８は、不揮発性でありデータ書き換えが可能なメモリ、例えばＥＥＰＲＯＭで構成されている。このメモリ３８には、ロギングされた測定データや上述の各種設定パラメータ等が書き込まれている。メモリ３８の各種設定パラメータは、外部入力コマンドあるいは内部入力コマンドにしたがって制御部３１が設定、変更する。

ユニットチップ２５には、前述のように指示部３５とコマンド格納メモリ３６とが設けられており、これら指示部３５とコマンド格納メモリ３６とによりプロセスユニット４１が構成される。指示部３５は、タイミング生成カウンタ４２、コントローラ４３、通信インタフェース４４を有している。

タイミング生成カウンタ４２は、発振回路（図示省略）から入力されるクロック信号のパルス数をカウントする複数ビットのカウンタ等で構成されている。タイミング生成カウンタ４２は、カウントしているパルス数が予め決められた値になるごとに、タイミング信号をコントローラ４３に送る。これによって、予め決められた間隔でタイミング信号がコントローラ４３に送られる。発振回路は、例えばフレキシブル基板２１に直接に実装してされており、その発振回路からのクロック信号がプロセスユニット４１に入力される。なお、発振回路を内蔵したＲＦＩＤチップ２３を用いてもよく、発振回路をユニットチップ２５に内蔵してもよい。さらには、発振回路は独立した回路としてフレキシブル基板２１に独立して実装されていてもよい。

コントローラ４３は、タイミング生成カウンタ４２から入力されたタイミング信号を受けて回路の動作タイミングを生成する機能を有し、主に回路の動作タイミングを生成するタイミング生成部、アドレス生成部、通信インタフェース４４の通信状態を認識する通信制御部の回路で構成される。また、コントローラ４３は、所定の期間のみ発振回路から入力されたクロック信号を通信インタフェース４４に送る。通信インタフェース４４に送られるクロック信号は、通信の同期信号などに用いられる。

コントローラ４３は、制御部３１に送るべき順番でコマンド格納メモリ３６から内部入力コマンドを読み出すために、タイミング生成カウンタ４２からのタイミング信号が入力されるごとに、コントローラ４３内のアドレス生成部でアドレスをインクリメントして出力する。通信インタフェース４４は、制御部３１に接続されている。この通信インタフェース４４は、コマンド格納メモリ３６から読み出された複数ビットの内部入力コマンドをシリアルに変換し、制御部３１に送出する。

コマンド格納メモリ３６には、センサタグ１２を所望とする動作するための１組の内部入力コマンドが格納されている。１組の内部入力コマンドは、１または複数の内部入力コマンドで構成される。例えば、所望とするロギングの態様とするための内部入力コマンド、センサ１５の種類や仕様（測定の上限値下限値等）等からなる１組の内部入力コマンドが格納されている。コマンド格納メモリ３６に、個々のセンサタグ１２に割り当てられる固有ＩＤを設定するための内部入力コマンドを格納することもできる。

コマンド格納メモリ３６は、偽装など第三者による悪意のある改造を防ぐＩｏＴ向けエッジデバイスのセキュリティ上の観点やオペレーション上での意図せぬ書き換えなどを防止するため、内部入力コマンドの書き込み（格納）が１回だけ許容されるものが好ましい。

図４にコマンド格納メモリ３６に格納された１組の内部入力コマンドの一例を示す。コマンド格納メモリ３６には、１アドレスに対して１個の内部入力コマンドが格納される。また、コマンド格納メモリ３６には、Ｍ（Ｍは１以上の整数）個の内部入力コマンドの格納が可能であり、その全部または一部に内部入力コマンドが格納される。図４に示す例では、コマンド格納メモリ３６のアドレス１からアドレス１８までに内部入力コマンドが格納されており、アドレス１９からアドレスＭまでは、制御部３１は動作、設定を変化させないデータが格納されている。

コマンド格納メモリ３６では、内部入力コマンドは、小さなアドレスから制御部３１に送出すべき順番で格納されている。前述のように、コントローラ４３は、タイミング信号の入力ごとにアドレスをインクリメントするので、小さなアドレスから順番に内部入力コマンドが読み出される。これにより、コマンドを制御部３１に送出すべき順番でコマンド格納メモリ３６から内部入力コマンドが読み出されて制御部３１に送出される。なお、この例では、コントローラ４３は、アドレスＭの後にアドレス１を生成するようにサイクリックにアドレスを生成するので、これに応じて格納されている内部入力コマンドはサイクリックに読み出される。

センサタグ１２を製造する場合、アンテナ２２及び配線が形成されたフレキシブル基板２１に、ＲＦＩＤチップ２３、センサ部２４、ユニットチップ２５、バッテリ２６を実装する。このときに、前述のようにコマンド格納メモリ３６に内部入力コマンドを格納してからユニットチップ２５（コマンド格納メモリ３６）をフレキシブル基板２１に実装しても、またフレキシブル基板２１にユニットチップ２５を実装してからコマンド格納メモリ３６に内部入力コマンドを格納してもよい。ユニットチップ２５と他の部材との実装の順番も特に限定されないが、バッテリ２６を実装する前に、実装されているコマンド格納メモリ３６に内部入力コマンドが格納された状態にすることが好ましい。

上記ユニットチップ２５を、フレキシブル基板２１に実装してセンサタグ１２を完成品とした場合、バッテリ２６の給電が開始されると、プロセスユニット４１による内部入力コマンドの送出が開始される。例えば、コマンド格納メモリ３６に、図４に示されるように内部入力コマンドが格納されている場合では、１番目のタイミング信号の発生に応答して、コントローラ４３からアドレス１がコマンド格納メモリ３６に出力される。これにより、図５に示すように、最初にアドレス１の「Ｅｎｄ Ｌｏｇ」コマンドがコマンド格納メモリ３６から読み出され、これが通信インタフェース４４を介して制御部３１に送出される。この「Ｅｎｄ Ｌｏｇ」コマンドを受信すると、制御部３１は、ロギングのための動作を停止（ログ停止）させる。

１番目のタイミング信号から所定時間が経過した時点で発生する２番目のタイミング信号の発生に応答して、コントローラ４３からアドレス２がコマンド格納メモリ３６に出力される。これにより、アドレス２の「Ｒｅｓｅｔ」コマンドがコマンド格納メモリ３６から読み出され、これが通信インタフェース４４を介して制御部３１に送出される。「Ｒｅｓｅｔ」コマンドを受信すると、制御部３１は、電源投入後と同じ状態に初期化される。

同様に所定時間が経過するごとに、３番目以降のタイミング信号の発生に応答して、アドレス３以降の内部入力コマンドが順次に読み出されて、制御部３１に送出される。アドレス３からアドレス１７までの内部入力コマンドは、それぞれ設定コマンドであるので、それら設定コマンドにしたがって、制御部３１により、メモリ３８内の設定パラメータが変更される。これにより、制御部３１を含むＲＦＩＤチップ２３の動作が確定する。以後、アドレス１に戻り「Ｅｎｄ Ｌｏｇ」とアドレス２の「Ｒｅｓｅｔ」コマンドが実行されるまでは、設定値に従いＲＦＩＤチップ２３が動作する。

アドレス１８の「Ｓｔａｒｔ Ｌｏｇ」コマンドがコマンド格納メモリ３６から読み出され制御部３１に入力される。制御部３１は、「Ｓｔａｒｔ Ｌｏｇ」コマンドを受信すると、その時点から、「Ｄｅｌａｙ ｔｉｍｅ」コマンドで設定された遅延時間（例えば１秒）だけ遅れて、ロギングのための処理を開始する。

コントローラ４３は、アドレス１８の内部入力コマンドの送出後、内部タイマがオーバーフローするのを待って、アドレスの出力を開始する。これにより、タイミング信号がコントローラ４３に入力されるごとに再びアドレス１から順番にコマンド格納メモリ３６にアドレスが出力される。なお、内部タイマは、例えば、Ｍ番目の内部入力コマンドを制御部３１に送ってその内部入力コマンドが制御部３１で反映される長さ程度に設定されており、１番目のタイミング信号の入力時点から計時を開始する。さらに好ましくは、内部タイマは、Ｍ番目の内部入力コマンドを制御部３１に送ってその内部入力コマンドが制御部３１で反映される長さの２倍以上に設定されており、ＲＦＩＤチップ２３の設定が確定してから一定時間以上のロギングとリーダライタ１４との通信が行える専用の期間を設けておき、１番目のタイミング信号の入力時点から計時を開始する。

上記のようにプロセスユニット４１が動作することで、所定の周期Ｔａでコマンド格納メモリ３６に格納されている１組の内部入力コマンドの送出が繰り返される。この結果、設定されたログ間隔でセンサ１５が測定した温度（測定データ）をメモリ３８に記録するという動作が、周期Ｔａで繰り返し行われる。

このような動作を行うセンサタグ１２に対して、ロギングされた測定データを取得する場合には、リーダライタ１４は、図６に示すように、タグ状態を確認するための外部入力コマンドと、測定データを読み出すための外部入力コマンドとを順番に送信する。タグ状態を確認するための外部入力コマンドに応答して、制御部３１は、メモリ３８に測定データが記録されているか否かの情報を含む送信データを送受信部３２、アンテナ２２を介してリーダライタ１４に送信する。また、読み出しのための外部入力コマンドに応答して、制御部３１は、メモリ３８に記録されている測定データを含む送信データを送受信部３２、アンテナ２２を介してリーダライタ１４に送信する。なお、タグ状態を確認した結果、測定データが記録されていない場合には、リーダライタ１４は、読み出しのための外部入力コマンドの送信は行わない。

ところで、センサ１５として、異なる仕様、例えば測定限界値が異なるものを用いたセンサタグ１２を作製する場合や、異なるログ間隔で測定を繰り返すセンサタグ１２を作製する場合、他の設定を加えて測定動作を変えたセンサタグ１２を作製する場合等もある。このような場合では、それらに応じた組み合わせや設定パラメータの値を変えた内部入力コマンドをコマンド格納メモリ３６に格納した状態にし、そのコマンド格納メモリ３６を含むユニットチップ２５をフレキシブル基板２１に実装する。これにより、所望とする動作、設定のセンサタグ１２を作製できる。

コマンド格納メモリ３６の内容を変えただけのユニットチップ２５を実装するだけで、所望とする動作、設定のセンサタグ１２を作製でき、制御部３１を制御するためマイクロコンピュータやソフトウェアを開発する必要もなく、容易に所望とする動作、設定のセンサタグ１２にカスタマイズできる。

図７は、ユニットチップ２５のｎ型の薄膜トランジスタ５１及びｐ型の薄膜トランジスタ５２の断面構造の一例を示している。なお、図７では、基板５４、第１ゲート絶縁膜５６、第２ゲート絶縁膜６２、第１保護膜７１、第２保護膜７２の断面のハッチングを省略している。図８～図１１及び図１５についても同様である。

ユニットチップ２５は、最下層に絶縁性の基板５４が配され、基板５４の上面に薄膜トランジスタ５１のゲート電極５５が所定形状に形成されている。基板５４としては、例えば可撓性を有する樹脂製のものが用いられる。ゲート電極５５を覆うように、基板５４上に第１ゲート絶縁膜５６が形成されている。この第１ゲート絶縁膜５６の上面に、薄膜トランジスタ５１の活性領域となるｎ型の半導体膜５７が所定形状に形成されている。また、第１ゲート絶縁膜５６上には、半導体膜５７の端部をそれぞれ覆うように、薄膜トランジスタ５１のソース電極５８及びドレイン電極５９が所定形状に形成されている。第１ゲート絶縁膜５６の上面には、さらに薄膜トランジスタ５２のゲート電極６１が所定形状に形成されている。なお、基板５４の上面には、ゲート電極５５とともに下部配線（図示省略）を形成してもよい。

上記の半導体膜５７、ソース電極５８、ドレイン電極５９及びゲート電極６１を覆うように、第１ゲート絶縁膜５６上に、第２ゲート絶縁膜６２が形成されている。この第２ゲート絶縁膜６２の上面に薄膜トランジスタ５２の活性領域となるｐ型の半導体膜６３が所定形状に形成されている。また、第２ゲート絶縁膜６２上には、半導体膜６３の端部をそれぞれ覆うように、薄膜トランジスタ５２のソース電極６５及びドレイン電極６６が所定形状に形成されている。半導体膜６３、ソース電極６５及びドレイン電極６６を覆うように、第２ゲート絶縁膜６２上に、絶縁性の第１保護膜７１が形成されている。この第１保護膜７１の上面に、上部配線７３ａ、７３ｂが形成されている。第１保護膜７１上には、絶縁性の第２保護膜７２が形成されており、上部配線７３ａ、７３ｂを覆っている。

また、図示される例では、薄膜トランジスタ５１のドレイン電極５９と上部配線７３ａとがプラグ７４ａで電気的に接続され、薄膜トランジスタ５１のゲート電極５５と薄膜トランジスタ５２のドレイン電極６６と上部配線７３ｂとがプラグ７４ｂで接続されている。

プラグ７４ａ、７４ｂの形成方法は、特に限定されないが、例えば第１保護膜７１よりも下層の各構成及び第１保護膜７１の形成後に、プラグ７４ａ、７４ｂを形成する位置に、レーザにより貫通孔を形成し、その貫通孔内に導電性材料を充填することにより形成することができる。例えばインクジェット方式のプリンタにより貫通孔内に導電性材料を含有する導電性インクを吹き付けることで、貫通孔内に導電性材料を充填することができる。この例では、この手法によりプラグ７４ａ、７４ｂとともに上部配線７３ａ、７３ｂを形成している。

上述のように薄膜トランジスタ５１、５２の活性領域となる半導体膜５７、６３は、有機半導体で形成することが好ましい。有機半導体で半導体膜５７、６３を形成する手法としては、真空蒸着法に代表されるＰＶＤ法、有機半導体材料を含むインクを用いた有版印刷法及び無版印刷法、有機半導体材料を溶解した溶液を用いたエッジキャスト法や連続エッジキャスト法等が挙げられる。エッジキャスト法については、例えば特開２０１５－１８５６２０号公報に、連続エッジキャスト法については、例えば特開２０１７－１４７４５６号公報に詳しく記載されている。ＰＶＤ法や連続エッジキャスト法を用いた場合、絶縁膜の上面の全面に有機半導体膜を形成した後に、フォトリソグラフィー法等により半導体膜５７、６３の形状にパターニングしてもよく、マスクを用いて半導体膜５７、６３の形状にパターニングされた状態で半導体膜５７、６３を形成してもよい。半導体膜５７、６３は、有機半導体の単結晶の膜であることが好ましい。

ｎ型の半導体膜５７の有機半導体材料としては、ＰＤＩ１ＭＰＣＮ２（N,N‘-di((S)-1-methylpentyl)-1,7(6)-dicyano-perylene-3,4:9,10-bis-(dicarboximide)）、ＰＤＩ－ＦＣＮ_２（N-fluoroalkylated dicyanoperylene-3,4:9,10-bis(dicarboximides)）、ＰＤＩ－Ｃ８（N,N‘-dioctyl perylene diimide）、ＰＤＩ－Ｃ１３（N,N’-ditridecyl perylene diimide）、ＰＤＩ－８ＣＮ_２（N,N‘-bis(n-octyl),1,6-dicyanoperylene-3,4:9,10-bis(dicarboximide)）、ＰＢＩ－Ｆ_２、ＰＢＩ－Ｆ_４（fluoro-sub-stituted PBI(Perylene tetracarboxylic acid bisimide) derivatives）、Ｆ_１６ＣｕＰｃ（Copper hexadecafluoro phthalocyanine）、ＴＣ－ＰＴＣＤＩ（tetra-chloroperylene tetracarboxyldiimide）、ＢＰＥ－ＰＴＣＤＩ（N,N‘-bis(2-phenylethyl)perylene-3,4:9:10-bis-(dicarboximide)）、2,9-diphenethylanthra[9,1,2-cde:10,5,6-c'd'e']bis([2,7]naphthyridine)-1,3,8,10(2H,9H)-tetraone等が挙げられる。

また、蒸着により成膜可能なｐ型の半導体膜６３の有機半導体材料としては、ペンタセン(Pentacene)、銅フタロシアニン等が挙げられる。また、有版印刷法または無版印刷法、エッジキャスト法により成膜可能なｐ型の半導体膜６３の有機半導体材料としては、例えば、Ｔｉｐｓ－Ｐｅｎｔａｃｅｎｅ(６，１３－ビス（トリイソプロピルシリルエチニル）ペンタセン(6,13-bis(triisopropylsilylethynyl)pentacene))、ＮＳＦＡＡＰ(１３，６－Ｎ－スルフィニルアセトアミドペンタセン(13,6-N-sulfinylacetamidopentacene))、ＤＭＰ(６，１３－ジヒドロ－６，１３－メタノペンタセン－１５－オン(6,13-Dihydro-6,13-methanopentacene-15-one))、ペンタセン－Ｎ－スルフィニル－ｎ－ブチルカルバマート付加物(Pentacene-N-sulfinyl-n-butylcarbamate adduct)、ペンタセン－Ｎ－スルフィニル－ｔｅｒｔ－ブチルカルバマート(Pentacene-N-sulfinyl-tert-butylcarbamate)等に代表されるペンタセン前駆体、ＢＴＢＴ(［１］ベンゾチエノ［３，２－ｂ］ベンゾチオフェン([1]Benzothieno[3,2-b]benzothiophene))、Ｃ１０－ＤＮＢＤＴ(３,１１-ジデシルジナフト[２,３－ｄ:２’,３’－ｄ’]ベンゾ[１,２－ｂ:４,５－ｂ’]ジチオフェン(3,11-didecyldinaphto[2,3-d:2’,3’-d’]benzo[1,2-b:4,5-b’]dithiophene))やその側鎖長違いのＣ９－ＤＮＢＤＴ、ベンゾビスチアジアゾール骨格を有するもの、ポルフィリン、ベンゾポルフィリン、可溶性基としてアルキル基等を有するオリゴチオフェン等に代表される低分子化合物またはオリゴマー、ポリチオフェン、フルオレンコポリマーやＤ－Ａ構造を有するＩＤＴ－ＢＴ（indacenodithiophene benzothiadiazole）、ＣＤＴ－ＢＴ(Cyclopentadithiophene benzothiadiazole)等に代表される高分子化合物が挙げられる。

活性領域である半導体膜５７、６３をカーボンナノチューブ、グラフェン、酸化物半導体、黒りん等の金属化合物からなる半導体で形成することも好ましい。活性領域をカーボンナノチューブとした薄膜トランジスタについては、例えば特許第６００５２０５号公報、「Dong-ming Sun et al., “Flexible high-performance carbon nanotube integrated circuits”, Nature Nanotechnology volume 6, pages 156-161 (2011)」、「Donglai Zhong et al., "Gigahertz integrated circuits based on carbon nanotube films”, Nature Electronics volume 1, pages40-45 (2018)」、「Jianshi Tang et al., “Flexible CMOS integrated circuits based on carbon nanotubes with sub-10 ns stage delays”, Nature Electronics volume 1, pages191-196 (2018)」に詳しく記載されている。

活性領域をグラフェンとした薄膜トランジスタについては、例えば特開２０１３－２５３０１０号公報、「Seunghyun Lee1 et al., “Flexible and Transparent All-Graphene Circuits for Quaternary Digital Modulations” Nature Communications volume 3, Article number: 1018 (2012)」、「Shu-Jen Han1 et al. , “Graphene radio frequency receiver integrated circuit” Nature Communications volume 5, Article number: 3086 (2014)」、「Yu-Ming Lin et al., “Wafer-Scale Graphene Integrated Circuit” Science 10 Jun 2011,Vol. 332, Issue 6035, pp. 1294-1297」に詳しく記載されている。

活性領域を酸化物半導体とした薄膜トランジスタについては、例えば特開２０１７－７６７８９号公報、特開０１８－５００４３号公報、「Hiroaki Ozakia et al., “Wireless operations for 13.56-MHz band RFID tag using amorphous oxide TFTs”, IEICE Electronics Express Volume 8 (2011) Issue 4 Pages 225-231」、「Ming-Hao Hung et al., “Ultra Low Voltage I-V RFID Tag Implement in aIGZO TFT Technology on Plastic”, 2017 IEEE International Conference on RFID (RFID)」、「Byung-Do Yang et al., “A Transparent Logic Circuit for RFID Tag in a-IGZO TFT Technology”, ETRI Journal Volume35, Issue4 August 2013 Pages 610-616」に詳しく記載されている。

活性領域を黒りんの金属化合物からなる半導体とした薄膜トランジスタについては、例えば、特開２０１８－１４３５９号公報、特開２０１８－９８３３８号公報、「Xuewei Feng et al., “Complementary Black Phosphorus Nanoribbons Field-Effect Transistors and Circuits” IEEE Transactions on Electron Devices Volume 65 , Issue 10 , Oct. 2018 Page(s): 4122 - 4128」、「Peng Wu et al., ”High Performance Complementary Black Phosphorus FETs and Inverter Circuits Operating at Record-Low VDD down to 0.2V”, 2018 76th Device Research Conference (DRC)」に詳しく記載されている。

図８において、コマンド格納メモリ３６は、複数のセル８１がマトリクス状に配置されたセルアレイ８２を有する。各セル８１は、それぞれ１個のｐ型の薄膜トランジスタ５２Ａから構成されている。また、コマンド格納メモリ３６には、ワード線（行選択線）ＷＬ、ビット線（読出し線）ＢＬ、グランド線ＧＬ、電源線ＰＬが設けられている。

ワード線ＷＬは、セルアレイ８２の行ごとに設けられており、各々のワード線ＷＬには、対応する行内の各セル８１の薄膜トランジスタ５２Ａのゲート電極が接続されている。各ワード線ＷＬは、それぞれ行デコーダ８４に接続されている。１行が１アドレスに対応している。これにより、１行に１個の内部入力コマンドが格納される。１行の各セル８１が内部入力コマンドのビットデータにそれぞれ対応する。

ビット線ＢＬは、セルアレイ８２の列ごとに設けられており、各々のビット線ＢＬには対応する列内の各セル８１の薄膜トランジスタ５２Ａのソース電極が接続されている。各ビット線ＢＬは、それぞれアンプ８５を介して通信インタフェース４４に接続されている。

グランド線ＧＬと電源線ＰＬとから信号線対が構成され、信号線対は、ビット線ＢＬと同様にセルアレイ８２の列ごとに設けられている。グランド線ＧＬ、電源線ＰＬは、それぞれ列方向に延在している。グランド線ＧＬは、基準電位（０Ｖ）にされ、電源線ＰＬは、電源電圧が供給されて基準電位よりも高い電位ＶＤＤ（例えば１０Ｖ）にされている。この例では、グランド線ＧＬが低電位線であり、電源線ＰＬが高電位線である。

各セル８１の薄膜トランジスタ５２Ａのドレイン電極は、セル８１が記憶すべきビットデータ（１または０）に応じてグランド線ＧＬまたは電源線ＰＬのいずれか一方に接続されている。例えば、「１」のビットデータに対応する薄膜トランジスタ５２Ａのドレイン電極に電源線ＰＬが接続され、「０」のビットデータに対応する薄膜トランジスタ５２Ａのドレイン電極にグランド線ＧＬが接続される。なお、この例では、便宜的にドレイン電極をグランド線ＧＬまたは電源線ＰＬに接続したものとして説明しているが、ドレイン電極、ソース電極は特に区別されるものではない。

行デコーダ８４は、コントローラ４３からの入力されるアドレスに対応した１行のワード線ＷＬをアクテイブにする。アクテイブになったワード線ＷＬの行の各薄膜トランジスタ５２Ａがオンになり、各ビット線ＢＬには、オンになった薄膜トランジスタ５２Ａのドレイン電極が接続されているグランド線ＧＬまたは電源線ＰＬの電位に応じた電位がそれぞれ出力される。この例では、相対的に、「１」のビットデータを格納したセル８１に接続されているビット線ＢＬは高電位になり、「０」のビットデータを格納したセル８１に接続されているビット線ＢＬは低電位になる。通信インタフェース４４は、ビット線ＢＬの電位が高電位である場合にそのビットデータを「１」とし、低電位である場合にそのビットデータを「０」として内部入力コマンドの各ビットデータを取得する。行デコーダ８４に入力されるアドレスが順次にインクリメントされることで、各行に対応した内部入力コマンドが順番に読み出されて通信インタフェース４４に取得される。

前述のようにコマンド格納メモリ３６は、内部入力コマンドを格納していない状態で作製され、フレキシブル基板２１への実装の前または後に内部入力コマンドを格納する。このため、この例では、各薄膜トランジスタ５２Ａのドレイン電極を、グランド線ＧＬ及び電源線ＰＬのいずれにも接続していない状態で作製し、フレキシブル基板２１への実装の前または後に各薄膜トランジスタ５２Ａのドレイン電極をグランド線ＧＬまたは電源線ＰＬのいずれか一方に接続した状態にしている。

図９に示すように、ユニットチップ２５のコマンド格納メモリ３６の部分では、基板５４上にグランド線ＧＬと電源線ＰＬが下部配線として形成されている。なお、図９の左右方向がセルアレイ８２の行方向であり、紙面手前方向がセルアレイ８２の列方向であり、グランド線ＧＬと電源線ＰＬは、紙面手前方向に延在している。薄膜トランジスタ５２Ａは、そのゲート電極６１Ａ及び半導体膜６３Ａがグランド線ＧＬと電源線ＰＬに対して行方向にずらして配置されており、膜面（基板５４の上面、各絶縁膜の面）に垂直な方向から見て、グランド線ＧＬと電源線ＰＬに重ならない位置に設けられている。薄膜トランジスタ５２Ａのソース電極６５Ａは、半導体膜６３Ａのグランド線ＧＬ及び電源線ＰＬと反対側の端部に設けられ、ドレイン電極６６Ａは、半導体膜６３Ａのグランド線ＧＬ及び電源線ＰＬに近い側の端部に設けられている。ドレイン電極６６Ａは、膜面に垂直な方向から見て、グランド線ＧＬ及び電源線ＰＬに重なる位置まで長く設けられている。コマンド格納メモリ３６の部分では、第２保護膜７２（図７参照）が形成されていない状態でユニットチップ２５が作製される。

セル８１に「０」のビットデータを格納する場合、すなわち薄膜トランジスタ５２Ａのドレイン電極６６Ａをグランド線ＧＬに接続する場合では、図１０（Ａ）に示すように、ドレイン電極６６Ａとグランド線ＧＬとをそれぞれ貫通するビアホール８７ａを例えばレーザで形成する。この後に、図１０（Ｂ）に示すように、ビアホール８７ａの内部に導電性材料を充填することにより、プラグ８８ａを形成する。これにより、ドレイン電極６６Ａとグランド線ＧＬとがプラグ８８ａによって電気的に接続される。

セル８１に「１」のビットデータを格納する場合、すなわち薄膜トランジスタ５２Ａのドレイン電極６６Ａを電源線ＰＬに接続する場合では、図１１（Ａ）に示すように、ドレイン電極６６Ａと電源線ＰＬとをそれぞれ貫通するビアホール８７ｂをレーザで形成する。この後に、図１１（Ｂ）に示すように、ビアホール８７ｂの内部に導電性材料を充填することにより、プラグ８８ｂを形成する。これにより、ドレイン電極６６Ａと電源線ＰＬとがプラグ８８ｂによって電気的に接続される。

各薄膜トランジスタ５２Ａのドレイン電極６６Ａをプラグ８８ａ、８８ｂでグランド線ＧＬまたは電源線ＰＬに接続した後に、コマンド格納メモリ３６の部分に第２保護膜７２を形成する。なお、プラグ８８ａ、８８ｂは、プラグ７４ａ、７４ｂを形成する場合と同様な手法で形成することができる。このように内部入力コマンドを格納するコマンド格納メモリ３６は、物理的に接続を設定して内部入力コマンドの書き込み（格納）を行っており、内部入力コマンドの書き込みが１回だけ許容されるものである。

上記のように、コマンド格納メモリ３６には簡単な工程で内部入力コマンドを格納することができ、センサタグ１２のカスタマイズがより容易になる。また、まとまった個数のコマンド格納メモリ３６を含むユニットチップ２５を容易に作製できる。

［第２実施形態］
第２実施形態は、プロセスユニットが搬送波検知信号の入力に応答して内部入力コマンドの送出を開始するように構成したものある。なお、以下に説明する他は、第１実施形態と同様であり、同じ構成部材には同一の符号を付して、その詳細な説明を省略する。

図１２に示すように、コントローラ４３Ａには、送受信部３２から出力される搬送波検知信号が入力される。コントローラ４３Ａは、搬送波検知信号が入力されることに応答して、アドレスの出力を開始する。これにより、搬送波検知信号の入力に応答して内部入力コマンドの送出が開始される。また、この例のコントローラ４３Ａは、内部タイマがオーバーフローするとそれ以降のアドレスを出力しないようにロジック回路が構成されている。したがって、プロセスユニット４１（コントローラ４３Ａ）は、リーダライタ１４からの搬送波をセンサタグ１２が受信すると１組の内部入力コマンドを１回送出して実質的に停止する。

このような構成のプロセスユニット４１を用いたセンサタグ１２は、例えば任意のタイミングでリーダライタ１４からロギングの時間を指定して、ロギングを実行させる使用用途に好適である。この場合、例えば、プロセスユニット４１は、図１３に示すように、搬送波検知信号が入力されることに応答して、「Ｒｅｓｅｔ」コマンドの送出後に、センサタグ１２に固有の１組の設定コマンドを順次に制御部３１に送出させる。これにより、センサタグ１２を自動的に初期設定された状態にする。プロセスユニット４１は、制御部３１を初期設定した状態にして実質的に停止する。一方、リーダライタ１４側では、初期設定された後の任意のタイミングで、図１４に示すように、センサタグ１２に対して、ロギングの時間等を指定して、ロギングを実行させ、そのロギングされた情報を読み出すことができる。

なお、例えば、プロセスユニット４１のコントローラ４３Ａを、第１実施形態のように動作させるモードと、第２実施形態のように動作させるモードとのどちらかに設定できるようにしてもよい。この場合、例えば、コマンド格納メモリ３６のセルにビットデータを格納する場合と同様に、プラグを用いてコントローラ４３Ａの所定の端子をグランド線ＧＬまたは電源線ＰＬのいずれか一方に接続することで、いずれかの動作のモードに設定することができる。また。このような動作のモードを設定するための接続をフレキシブル基板２１上で行ってもよい。

上記各実施形態のコマンド格納メモリは、内部入力コマンドを格納するために、ビアホール及びプラグを形成してグランド線または電源線に薄膜トランジスタのドレイン電極を接続しているが、これらの接続手法やビットデータの格納手法は一例であり、これらに限定されない。

図１５は、内部入力コマンドのビットデータに対応して接続される上部電極９１ａ～９３ａを第１保護膜７１上に予め形成しておく例を示している。この例では、薄膜トランジスタ５２Ａのドレイン電極６６Ａに接続されたプラグ９１ｂ及びプラグ９１ｂを介して接続された上部電極９１ａ、グランド線ＧＬに接続されたプラグ９２ｂ及びプラグ９２ｂを介して接続された上部電極９２ａ及び電源線ＰＬに接続されたプラグ９３ｂ及びプラグ９３ｂを介して接続された上部電極９３ａがそれぞれ形成された状態で、ユニットチップ２５が作製される。

内部入力コマンドを格納する際には、上部電極９１ａと、上部電極９２ａまたは上部電極９３ａとを、第１保護膜７１の上面に例えば導電性インク等を用いて導電パターン９４を形成して接続する。図１５の例では、上部電極９１ａと上部電極９２ａとを導電パターン９４で接続している。この後に第２保護膜（図示省略）を形成する。このような構成では、内部入力コマンドを格納する際にビアホール及びプラグを形成する必要がなく、内部入力コマンドの格納がより容易になる。

図１６は、薄膜トランジスタ５２Ａに直列に接続された抵抗体９７の抵抗の高低でビットデータを格納するものである。セルアレイ８２を構成する各セル８１は、薄膜トランジスタ５２Ａと抵抗体９７とが直列に接続された直列回路を有し、この直列回路がビット線ＢＬとグランド線ＧＬとの間に接続されている。すなわち、薄膜トランジスタ５２Ａのソース電極がビット線ＢＬに接続され、ドレイン電極が抵抗体９７の一端に、抵抗体９７の他端が入力線としてのグランド線ＧＬにそれぞれ接続されている。抵抗体９７の抵抗は、例えば「１」のビットデータの場合に相対的に高くされ、「０」のビットデータの場合に相対的に低くされる。セル８１が格納しているビットデータは、ワード線ＷＬによって薄膜トランジスタ５２Ａがオンとされたときのビット線ＢＬの電位あるいはそれに流れる電流の大小で判別する。

抵抗体９７としては、その抵抗を変化させることができるものであればよい。例えば薄膜トランジスタ５２Ａのドレイン電極と電気的に接続された上部電極とグランド線ＧＬに接続された上部電極との間に抵抗体９７としての有機半導体膜を形成しておき、その有機半導体膜に対するドープ量で有機半導体膜の抵抗を設定することができる。また、抵抗体９７としての大容量のコンデンサを設け、このコンデンサの誘電体を破壊するか否か（コンデンサの電極間をショートさせるか否か）により、抵抗体９７として抵抗に高低を設定してもよい。

上記コマンド格納メモリは、一例であり、コマンド格納メモリは、不揮発性であって、内部入力コマンドを書き込む（格納する）ことができるものであればよく、例えば各種のＰＲＯＭ(Programmable ROM)、例えばＯＴＰ－ＲＯＭ(One Time Programmable ROM)、ＦＬＡＳＨ ＲＯＭを含むＥＥＰＲＯＭ（Electrically Erasable PROM）等を用いることもできる。また、後述する図１７のようにプロセスユニット側にセンサを接続し、さらに再書き込み可能な例えばＥＥＰＲＯＭを用いてコマンド格納メモリを構成する場合では、そのＥＥＰＲＯＭの一部記憶領域をロギングした測定データの一次格納メモリとして使用してもよい。

コマンドのコードとそれに付加するデータを送る場合に、コマンドのコードと付加するデータを別々にコマンド格納メモリに保存しておき、コマンドのコードのみを送った後または送る前に、当該コマンドのコードに付加するデータをコマンドの一部として制御部に送る構成としてもよい。また、コマンド格納メモリに格納されるコマンドは、実質的にコマンドとして機能するものであれば、ログ間隔の値やアドレス、センサのＩＤ等のデータとすることができる。例えば、入力されるデータに対する制御部における取り扱いが入力される順番で決まっている場合には、そのデータは実質的にコマンドとして機能するものとなる。さらには、コマンド格納メモリの格納されるコマンドが変更されるようにしてもよい。例えば、センサから得られる測定データを、コマンドのコードとともにそれに付加するデータとして格納メモリの１つのアドレスに格納するようにしておき、プロセスユニット側でセンサからの測定データを取得するごとに、新たに取得した測定データで当該付加するデータを更新するようにしてもよい。もちろん、コマンドとして格納されているデータを更新するようにしてもよい。さらには、複数のセンサを切り替える場合に、コマンドとしての、あるいはコマンドの一部としてのデータであるセンサのＩＤを変更するようにして、使用するセンサを切り替えることもできる。

コマンド格納メモリは、必ずしも複数のアドレス分の容量にする必要はなく、簡単なＩＤのみを格納する場合等では、１アドレス分のみの容量であってもよい。コマンド格納メモリは、セルをマトリクス状、アレイ状に必ずしも配置する必要はなく、容量や読み出しの方式に応じたセルの配置等の構成にすることができる。

上記各実施形態では、制御部にセンサを接続しているが、図１７に示すように、センサ１５を含むセンサ部２４をプロセスユニット４１の通信インタフェース４４に接続し、シリアル通信により通信インタフェース４４に測定データをいったん取り込み、通信インタフェース４４から制御部３１に送信するように構成してもよい。また、メモリ３８をＲＦＩＤチップ２３やユニットチップ２５の外部メモリとして実装する構成としてもよい。

上記各実施形態では、指示部とコマンド格納メモリとを１つのユニットチップに設けたが、指示部とコマンド格納メモリとを別々のチップとして作製し、これらをフレキシブル基板に実装してもよい。また、１つのユニットチップに、指示部及びコマンド格納メモリとともに、制御部及び送受信部の一方または両方を設けてもよい。

上記では、センサタグの例について説明したが、本発明は、センサを設けていない電子タグにも適用することができる。センサを設けていない電子タグでは、アクテイブタイプ、セミパッシブタイプ、パッシブタイプのいずれであってもよい。

１０ ＲＦＩＤシステム
１２ センサタグ
１５ センサ
２１ フレキシブル基板
２２ アンテナ
２５ ユニットチップ
３１ 制御部
３２ 送受信部
３５ 指示部
３６ コマンド格納メモリ
４１ プロセスユニット
５１、５２，５２Ａ 薄膜トランジスタ
９７ 抵抗体
ＢＬ ビット線
ＧＬ グランド線
ＰＬ 電源線
ＷＬ ワード線

Claims (22)

1. アンテナを介して受信した信号を復調するとともに入力データに基づいて変調した信号を前記アンテナを介して送信する送受信部と、電子タグの動作を制御するとともに、前記電子タグに関する複数の動作のいずれかのコマンドが入力されたときに、当該コマンドに基づく動作を実行する制御部とが設けられる前記電子タグのタグ用基板に実装され、
   １または複数の前記コマンドを格納する不揮発性のコマンド格納部と、
   前記コマンド格納部から前記コマンドを読み出し、前記制御部に入力する指示部と
   を備え、
   前記指示部及び前記コマンド格納部は、前記タグ用基板に実装される１つのユニットチップに設けられていることを特徴とするプロセスユニット。
2. 前記コマンド格納部は、書き込みが１回だけ許容されることを特徴とする請求項１に記載のプロセスユニット。
3. 前記指示部及び前記コマンド格納部を構成するトランジスタが薄膜トランジスタであることを特徴とする請求項１または２に記載のプロセスユニット。
4. 前記薄膜トランジスタは、活性領域が有機半導体、カーボンナノチューブ、グラフェン、酸化物半導体、金属化合物からなる半導体で形成されていることを特徴とする請求項３に記載のプロセスユニット。
5. 前記コマンド格納部は、
   前記コマンドのビットデータに対応した前記薄膜トランジスタが設けられ、
   前記薄膜トランジスタは、ドレイン及びソースの一方がビットデータを出力するための読出し線に接続され、他方が相対的に低電位になる低電位線及び高電位になる高電位線とからなる信号線対の一方に接続される
   ことを特徴とする請求項３または４に記載のプロセスユニット。
6. 前記コマンド格納部は、
   複数の前記コマンドの格納が可能であり、
   複数の前記薄膜トランジスタがマトリクス状に配列したセルアレイと、
   前記セルアレイの列毎に設けられ、列内の前記薄膜トランジスタのドレイン及びソースの一方がそれぞれ接続された読出し線と、
   前記セルアレイの行毎に設けられ、行内の前記薄膜トランジスタのゲートにそれぞれ接続された行選択線と、
   前記セルアレイの列方向に延在して列毎に設けられた相対的に低電位になる低電位線及び高電位になる高電位線とからなり、前記低電位線及び前記高電位線のいずれか一方が前記薄膜トランジスタのドレイン及びソースの他方に接続される信号線対と
   を備えることを特徴とする請求項３または４に記載のプロセスユニット。
7. 前記コマンド格納部は、
   相対的に低い抵抗または高い抵抗に設定可能な抵抗体と前記薄膜トランジスタとが直列に接続された直列回路を含む前記コマンドのビットデータに対応するセルが設けられ、
   前記直列回路は、所定の電位にされる入力線とビットデータを出力するための読出し線との間に接続され、
   前記抵抗体は、前記セルが記憶するビットデータに対応して相対的に低い抵抗または高い抵抗のいずれかにされる
   ことを特徴とする請求項３または４に記載のプロセスユニット。
8. 前記コマンド格納部は、
   複数の前記コマンドの格納が可能であり、
   相対的に低い抵抗または高い抵抗に設定可能な抵抗体と前記薄膜トランジスタとが直列に接続された直列回路を含む複数のセルがマトリクス状に配列したセルアレイと、
   前記セルアレイの列毎に設けられ、列内の前記セルの前記直列回路の一端がそれぞれ接続された読出し線と、
   前記セルアレイの列方向に延在して列毎に設けられ、列内の前記セルの前記直列回路の他端がそれぞれ接続されるとともに所定の電位にされる入力線と、
   前記セルアレイの行毎に設けられ、行内の前記薄膜トランジスタのゲートにそれぞれ接続された行選択線と
   を備え、
   前記抵抗体は、前記セルが記憶するビットデータに対応して、相対的に低い抵抗または高い抵抗のいずれかにされる
   ことを特徴とする請求項３または４に記載のプロセスユニット。
9. さらに外界の物理量または化学量を測定するセンサが前記タグ用基板に設けられ、
   前記コマンドには、前記センサによる測定間隔を設定する前記コマンドが含まれる
   ことを特徴とする請求項１ないし８のいずれか１項に記載のプロセスユニット。
10. 前記コマンドには、固有ＩＤを設定する前記コマンドが含まれることを特徴とする請求項１ないし９のいずれか１項に記載のプロセスユニット。
11. アンテナを介して受信した信号を復調するとともに入力データに基づいて変調した信号を前記アンテナを介して送信する送受信部と、
    電子タグの動作を制御するとともに、電子タグに関する複数の動作のいずれかのコマンドが入力されたときに、当該コマンドに基づく動作を実行する制御部と、
    １または複数の前記コマンドを格納した不揮発性のコマンド格納部と、
    前記コマンド格納部から前記コマンドを読み出し、前記制御部に送る指示部と
    を前記電子タグのタグ用基板に備え、
    前記指示部と前記コマンド格納部とは、前記タグ用基板に実装される１つのユニットチップに設けられていることを特徴とする電子タグ。
12. 前記コマンド格納部は、書き込みが１回だけ許容されるものであることを特徴とする請求項１１に記載の電子タグ。
13. 前記指示部及び前記コマンド格納部を構成するトランジスタが薄膜トランジスタであることを特徴とする請求項１１または１２に記載の電子タグ。
14. 前記薄膜トランジスタは、活性領域が有機半導体、カーボンナノチューブ、グラフェン、酸化物半導体、金属化合物からなる半導体で形成されていることを特徴とする請求項１３に記載の電子タグ。
15. さらに外界の物理量または化学量を測定するセンサを備えることを特徴とする請求項１１ないし１４のいずれか１項に記載の電子タグ。
16. アンテナを介して受信した信号を復調するとともに入力データに基づいて変調した信号を前記アンテナを介して送信する送受信部と、電子タグの動作を制御するとともに、前記電子タグに関する複数の動作のいずれかのコマンドが入力されたときに、当該コマンドに基づく動作を実行する制御部と、前記コマンドを格納した不揮発性のコマンド格納部と、前記コマンド格納部から前記コマンドを読み出し前記制御部に送る指示部とを前記電子タグのタグ用基板に実装する実装工程と、
    前記実装工程の前または後に、前記コマンド格納部に１または複数の前記コマンドを書き込んで格納するコマンド格納工程とを有し、
    前記実装工程では、前記指示部と前記コマンド格納部とが設けられた１つのユニットチップを前記タグ用基板に実装することを特徴とする電子タグの製造方法。
17. 前記コマンド格納部は、書き込みが１回だけ許容されるものであることを特徴とする請求項１６に記載の電子タグの製造方法。
18. 前記コマンド格納部は、
    前記コマンドのビットデータに対応した薄膜トランジスタと、
    前記薄膜トランジスタのドレイン及びソースの一方が接続された読出し線と、
    相対的に低電位になる低電位線及び高電位になる高電位線とからなる信号線対と
    を備えており、
    前記コマンド格納工程は、
    前記薄膜トランジスタのドレイン及びソースの他方に、前記低電位線及び前記高電位線のいずれか一方を接続することを特徴とする請求項１７に記載の電子タグの製造方法。
19. 前記コマンド格納部は、
    複数の薄膜トランジスタがマトリクス状に配列したセルアレイと、
    前記セルアレイの列毎に設けられ、列内の前記薄膜トランジスタのドレイン及びソースの一方がそれぞれ接続された読出し線と、
    前記セルアレイの行毎に設けられ、行内の前記薄膜トランジスタのゲートにそれぞれ接続された行選択線と、
    前記セルアレイの列方向に延在して列毎に設けられた相対的に低電位にされる低電位線及び高電位にされる高電位線とからなる信号線対と
    を備え、複数の前記コマンドの格納が可能にされており、
    前記コマンド格納工程は、
    前記セルアレイ内の各々の前記薄膜トランジスタについて、ドレイン及びソースの他方に、前記低電位線及び前記高電位線のいずれか一方を接続することを特徴とする請求項１７に記載の電子タグの製造方法。
20. 前記コマンド格納部は、
    所定の電位にされる入力線と、
    ビットデータを出力するための読出し線と、
    相対的に低い抵抗または高い抵抗に設定可能な抵抗体と薄膜トランジスタとが直列に接続された直列回路を含み、前記直列回路が前記入力線と前記読出し線との間に接続された前記コマンドのビットデータに対応するセルと
    を備えており、
    前記コマンド格納工程は、
    前記抵抗体を、前記セルが記憶するビットデータに対応して相対的に高い抵抗または低い抵抗のいずれかとすることを特徴とする請求項１７に記載の電子タグの製造方法。
21. 前記コマンド格納部は、
    相対的に低い抵抗または高い抵抗に設定可能な抵抗体と薄膜トランジスタとが直列に接続された直列回路を含む複数のセルがマトリクス状に配列したセルアレイと、
    前記セルアレイの列毎に設けられ、列内の前記セルの前記直列回路の一端がそれぞれ接続された読出し線と、
    前記セルアレイの列方向に延在して列毎に設けられた所定の電位にされ、列内の前記セルの前記直列回路の他端がそれぞれ接続された入力線と、
    前記セルアレイの行毎に設けられ行内の前記薄膜トランジスタのゲートにそれぞれ接続された行選択線と
    を備え、複数の前記コマンドの格納が可能にされており、
    前記コマンド格納工程は、
    前記抵抗体を、前記セルが記憶するビットデータに対応して相対的に低い抵抗または高い抵抗のいずれかにすることを特徴とする請求項１７に記載の電子タグの製造方法。
22. 前記実装工程は、さらに外界の物理量または化学量を測定するセンサを、前記タグ用基板に実装することを特徴とする請求項１６ないし２１のいずれか１項に記載の電子タグの製造方法。

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