JP7125787B2 - チャネルでの電気導電率の完全制御を伴う電界効果トランジスタ - Google Patents

チャネルでの電気導電率の完全制御を伴う電界効果トランジスタ Download PDF

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Description

以下に説明する発明は、Ｎａｔｉｏｎａｌ Ｒｅｓｅａｒｃｈ Ｆｕｎｄ、Ｌｕｘｅｍｂｏｕｒｇ（参照Ｃ１２／ＭＳ／３９５９５０２／ＤＥＰＴＯＳ）が支援する「Ｄｅｆｅｃｔ Ｅｎｇｉｎｅｅｒｉｎｇ ｏｆ Ｐ－ｔｙｐｅ Ｔｒａｎｓｐａｒｅｎｔ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ」という研究プロジェクト内で生成された。
本発明は、トランジスタの分野、より具体的には、電子特性が改変され、かつ潜在的に光学的に透明である電界効果トランジスタに関する。
トランジスタは、電気信号及び電力を増幅させるか、または切り替えるために使用される半導体デバイスである。電界効果トランジスタ（ＦＥＴ）は、電界を使用してデバイスの電気的挙動を制御するトランジスタであり、１つのキャリアタイプの動作を伴うため、ユニポーラトランジスタとも呼ばれる。電界効果ボトムゲート型トランジスタは、ゲート端子が基板を覆っており、誘電体層でコーティングされているトランジスタである。ゲート端子での電圧で、ソース端子とドレイン端子と間の電流を制御することができる。電界効果トップゲート型トランジスタとは、ゲート端子が誘電体層を覆っているトランジスタである。
ソース端子とドレイン端子との間に位置するトランジスタのチャネルは、半導体材料、例えば、ＣｕＣｒＯ２で作製されている。
Ｐ型の高導電性Ｃｕ－Ｃｒ－Ｏデラフォサイト薄膜の合成及び特性評価は、Ｐｏｐａ Ｐ．Ｌ．，らの研究で報告されている（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ Ｔｏｄａｙ、２０１７年９月、１８４～１９１）。非外因性ドープ膜では、１００Ｓｃｍ－１を超える導電率及び約４０～５０％の光透過率が測定された。決定された化学量論量から、過剰なクロム（Ｃｕ０．６６Ｃｒ１．３３Ｏ２）によって完全に相殺された銅が大幅に不足していることが明らかになった。これまでに観察されたこと、または示唆されたことのない本質的な欠陥が、透過型電子顕微鏡を使用して明らかになり、成膜直後の膜における高キャリア濃度の考えられる原因としてさらに示唆された。この欠陥は、結晶粒内にランダムに分布した有限の銅鎖空乏列を含む。
９００℃でのアニーリングプロセスでは、これらの欠陥は修正されるが、電気導電率がほぼ６桁低下し、結果としてキャリア濃度が１０２１から１０１７ｃｍ－３以下まで低下する。
デラフォサイト構造が変化しない状態である間は、プロセス中に平均レベルでの化学変化が観察されることはない。
実験結果では、化学量論量外の銅クロムデラフォサイトの導電を担うこれらの欠陥の準安定性が示された。
透明なＣｕ－Ｃｒ－Ｏ導電性チャネルに依存するトランジスタでの半導体材料の電気導電率の制御された変調は、実証されていない。
Ｐｏｐａ Ｐ．Ｌ．，Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ Ｔｏｄａｙ、２０１７年９月、１８４～１９１
本発明は、先行技術に存在する欠点の少なくとも１つを軽減するための技術的問題のためのものである。特に、本発明は、その電気導電率の全体的な制御を伴うチャネルを提供するトランジスタ、ならびに部分的に光学的に透明であるトランジスタのこうしたｐ型（正孔導電率）を形成するための方法を提供する技術的問題のためのものである。
本発明の第１の目的は、（ａ）基板と、（ｂ）ソース端子と、（ｃ）ドレイン端子と、（ｄ）ソース端子とドレイン端子との間のチャネルであって、ｙ／ｘ比が１を超えるＣｕｘＣｒｙＯ２の層であるチャネルとを備える電界効果ゲートトランジスタに関する。電界効果ゲートトランジスタは、ＣｕｘＣｒｙＯ２のチャネルが正孔濃度の勾配を示すという点で注目に値する。
有利には、電界効果ゲートトランジスタは、ＣｕｘＣｒｙＯ２の層によって作製されたソース及びドレインを備え、ｐ＋型であり、かつチャネルはｐ－型である。
好ましい実施形態によれば、勾配は、ドレイン端子からチャネルに向かって減少し、チャネルからソース端子に向かって増加する勾配である。
好ましい実施形態によれば、電界効果ゲートトランジスタは、ＣｕｘＣｒｙＯ２の結晶構造中に銅空乏を含む。
好ましい実施形態によれば、ＣｕｘＣｒｙＯ２の結晶構造中の銅空乏鎖は、２～２０の量のＣｕ空乏で構成される。
好ましい実施形態によれば、Ｃｒ／Ｃｕ比（ｙ／ｘ比）は、２を超える。
好ましい実施形態によれば、チャネルは、Ｃｕ０．６６Ｃｒ１．３３Ｏ２の層からなる。
好ましい実施形態によれば、ＣｕｘＣｒｙＯ２は、真性透明半導体である。
好ましい実施形態によれば、基板は、ガラス、Ｓｉ、Ｓｉ／Ｓｉ３Ｎ４、ＩＴＯ、ＳｉＯ２、または任意の誘電体層、または任意のプラスチック材料、好ましくはガラスである。
好ましい実施形態によれば、電界効果ゲートトランジスタのゲート端子は、基板を覆っており、誘電体層でコーティングされている。
本発明の第２の目的は、本発明の第１の目的による電界効果ゲートトランジスタをレーザーアニールするための方法を提供することであって、この方法は、（ａ）電界効果ゲートトランジスタの外面としてチャネルを備えた電界効果ゲートトランジスタを提供するステップであって、チャネルは、ｙ／ｘ比が１を超えるＣｕｘＣｒｙＯ２で作製されているステップと、（ｂ）チャネルにレーザービームを照射するステップと、を含む。この方法は、ステップ（ｂ）において、チャネルが、ドレイン端子からチャネルに向かって減少し、チャネルからソース端子に向かって増加する勾配に従って照射されるという点で注目に値する。
有利には、ステップ（ａ）は、ＣｕｘＣｒｙＯ２で作製された電界効果ゲートトランジスタのソース及びドレインを提供することも含む。
有利には、ソース、ドレイン及びチャネルは、ドレインからチャネルに向かって減少し、チャネルからソースに向かって増加する勾配に従って照射される。
好ましい実施形態によれば、レーザービームは、７Ｗ／ｃｍ２～１０Ｗ／ｃｍ２の最大出力密度、及び１Ｗ／ｃｍ２～３Ｗ／ｃｍ２の最小出力密度を有する。
好ましい実施形態によれば、ステップ（ｂ）は、１秒～１８００秒の時間、６００℃～１０００℃の温度で行われる。
好ましい実施形態によれば、方法は、ステップ（ｂ）の後に行われる冷却するステップ（ｃ）をさらに含む。
本発明は、チャネル内の電荷キャリアの数を制御することにより、こうしたｐ型ＦＥＴを透明な電子デバイスもしくは回路または光電子デバイスでさえもスムーズな統合が可能になるという点で特に興味深い。
本発明による電界効果トランジスタの概略図である。 Ｃｕ０．６６Ｃｒ１．３３Ｏ２のＸＰＳスペクトルの成膜直後及びアニール時の３０秒後及び４０００秒後の比較を示す図である。 エッチング時間に対応させたｐ型酸化物の材料の元素組成を示す図である。 成膜直後及びアニール時のＣｕ０．６６Ｃｒ１．３３Ｏ２層のラマンスペクトルを示す図である。 アニーリング温度と対応させて電荷キャリアの進化を示す図である。 ＫＰＦＭ研究の結果を示す図である。 トランジスタのＳＥＭ画像を示す図である。
図１を参照すると、本発明の電界効果トランジスタ（ＦＥＴ）１は、ガラス、Ｓｉ、Ｓｉ／Ｓｉ３Ｎ４、ＳｉＯ２、ＩＴＯ、任意の誘電材料／層、またはカプトンなどの任意のプラスチック材料から選択される１つの基板２を備える。
トランジスタに透明な特性を提供するために、優先的に、透明な基板が使用される。したがって、ＩＴＯで覆われ得るか否かにかかわらず、ガラスが一般的に使用される基板である。
本発明のＦＥＴは、ソース端子１２を備えたソース６と、ドレイン端子１４を備えたドレイン８と、ゲート端子１６を備えたチャネル１０とを有する。チャネル１０は、ソース６とドレイン８との間に延在する。
ソース６、ドレイン８及びチャネル１０は、有利には、ＣｕｘＣｒｙＯ２デラフォサイト薄膜のＭＯＣＶＤ成膜を介して、ＣｕｘＣｒｙＯ２から作製される。下付き文字ｘ及びｙは、合計が２以下の正の数である。
Ｃｕよりもはるかに高い濃度のＣｒが存在することが明らかにされている。典型的には、Ｃｒ／Ｃｕ比は１を超える（ｙ／ｘ比＞１）。
優先的に、本発明で使用されるＣｕｘＣｒｙＯ２は、真性半導体（または非ドープ半導体）である。また、ＣｕｘＣｒｙＯ２は、その透明性を利用していることも強調されている。
より優先的には、Ｃｒ／Ｃｕ比が２を超える（ｙ／ｘ比＞２）材料の結晶構造が存在し、これは、Ｃｕ０．６６Ｃｒ１．３３Ｏ２であることが確認されている。
ＣｕｘＣｒｙＯ２の結晶構造内の銅鎖空乏は、平均して２～２０の範囲のＣｕ空乏によって構成される。
ＦＥＴのチャネルにレーザービームが照射された場合（上記のレーザービームは、７Ｗ／ｃｍ２～１０Ｗ／ｃｍ２の最大出力密度を有し、１Ｗ／ｃｍ２～３Ｗ／ｃｍ２の最小出力密度を有し、レーザービームの一例は、４Ｗ／ｃｍ２に等しい出力密度を有する）、ＣｕｘＣｒｙＯ２層またはＣｕ０．６６Ｃｒ１．３３Ｏ２層の電気導電率を局所的に変調することが可能である。
この局所アニーリングは、１秒～１８００秒の時間、６００℃～１０００℃の温度で行った。典型的には、局所アニーリングステップは、１秒～２０秒の範囲である。
ＸＰＳスペクトル（図２）は、例えばＣｕ０．６６Ｃｒ１．３３Ｏ２の場合、４０００秒のアニーリング後であっても、材料の組成が変化しないことを示している。
図３に描写されたプロットは、エッチング実験の結果を示すものである。より正確には、エッチング時間と対応させたｐ－酸化物材料の組成を示している。これは、アニーリング中に材料の組成が変化していないことを示すものである。
実際、ＣｕｘＣｒｙＯ２を基板上に成膜させる間に、材料の原子格子の正孔（正電荷キャリア）に関連して、材料は、いくつかの欠陥を有する。材料をアニーリングすることにより、これらの正孔が消失することが判明した。この原子格子の「修復」は、ラマン分光法によって観察できる（図４を参照されたい）。
ラマンスペクトルでは、成膜直後のＣｕ０．６６Ｃｒ１．３３Ｏ２のｐ酸化物層が、約３００ｃｍ－１でラマンピークを呈さないことが示されている（図４の上部プロット、「前」と表示している）。このピークがないことにより、銅空乏鎖が存在していることが明らかである。これらの結晶欠陥の数が減少すると、このピークが現れる。アニーリング後、ラマンスペクトルでは、このピークが表示されていることが確認され得る（図４の下部のプロット、「後」と表示している）。
図５には、アニーリング温度に従って電荷キャリア濃度が低下していることが示されている。したがって、存在している電荷キャリアが少ない場合には、材料の絶縁体の挙動が増える。
したがって、ＫＰＦＭ（ケルビンプローブ力測定）の研究は、材料の表面での局所構造の組成及び電子状態に関する情報を得るために実施した。ＫＰＦＭ研究は、各セット、成膜直後の基準試料及び最初のセットからの２つの試料（１５分、７００℃及び８５０℃）、ならびに最後のセットからの２つの試料（９００℃、３０秒及び４０００秒）から３つずつ、６つの試料で行った。
測定は、ＨＯＰＧ（高配向熱分解グラファイト）と試料の１つとの間で代替的方法で実行した。これらの値は常に最新の基準値との比較が行われ、先端の仕事関数の変動（例えば、汚染による）を回避する。真空レベルの不整合を補正するには、ＫＰＦＭに電圧ＶＤＣ＝（Φｔｉｐ－Φｓａｍｐｌｅ）／ｅを挿入する。式中、Φｔｉｐ（Ｐｔ－Ｉｒ）＝５．５ｅＶである。試料は、異なるドーピングレベルを有し、異なるフェルミレベルが予測された。アクセプター濃度Ｎａが上昇することにより、フェルミが低下することが予測され、仕事関数Φの増大を測定する必要がある。
Figure 0007125787000001
 銅デラフォサイトの場合、電子親和力χは２．１ｅＶであり、バンドギャップＥｇは３．２ｅＶである。
結果を図６に示す。ここでは、仕事関数の差対ＨＯＰＧ（ΦＨＯＰＧ＝４．４ｅＶ）が、キャリア濃度に対応させて示されている。
中間ギャップ、すなわちＥｇ＝１．６ｅＶでは、半導体は真性半導体として挙動しており、すなわち導電性ではないことに留意されたい。成膜直後の試料（アニールされていない試料）では、フェルミレベルはわずか０．０９ｅＶ（したがって導電バンド（ＣＢ）の最大値から遠い）であり、したがって電気導電率が比較的高くなる。
試料を９００℃の温度で３０秒間処理すると、図６において、フェルミレベルが０．４３ｅＶまで上昇したことが確認され得る。４０００秒のアニーリングステップでは、フェルミレベルは１．１９ｅＶにまで上昇した。これは、中間ギャップ値（１．６ｅＶ）とほぼ同等である。この場合、電気導電率を変調させ得ること、及び電気導電性材料から、電気導電率を低下させ得ること、及び電気導電率を変調させ得ることが示されている。
７００℃で１５分のアニーリングでは、フェルミレベルは０．５３ｅＶまで（成膜直後の材料の０．０９ｅＶから）上昇し、８５０℃で１５分間行った場合には、フェルミレベルは１．０１ｅＶまで上昇した。
局所アニーリングを行った後、トランジスタは室温で冷却される。
成膜後にアニーリングするこの方法の利点は、上記のように、材料の電気導電率を変調できることである。したがって、レーザービームを使用して局所アニーリングを行うことにより、材料の特定の場所で電気導電率を変調させ得ることが観察されている。正孔が消失すると、電気導電率が低下し、逆も同様である。レーザーアニーリングは、材料内のキャリア密度の特定の場所（実際には、レーザーが材料と接触している場所）のみを変調させ得るため、大きい利点になる。
局所アニーリングは、ソース、ドレイン、及びチャネルのうちの少なくとも２つがＣｕｘＣｒｙＯ２で作製されている場合に特に有利である。これは、アニーリングが、正孔または正電荷キャリアの濃度を局所的に適合するように変調できるためである。例えば、結果として得られるＦＥＴは、ｐ＋型のソース及びドレインを示すが、チャネルはｐ－型である。
結果として得られるＦＥＴは、透明な電子デバイスで使用する場合に非常に重要である。
図７は、トランジスタのＳＥＭ（Ｓｅｃｏｎｄａｒｙ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）画像である。矢印は、正孔の勾配が作り出されているチャネルを示す。

Claims (12)

  1. 電界効果ゲートトランジスタ（１）であって、
    ａ）基板（２）と、
    ｂ）ソース端子（１２）と、
    ｃ）ドレイン端子（１４）と、
    ｄ）前記ソース端子（１２）と前記ドレイン端子（１４）との間のチャネル（１０）であって、ｙ／ｘ比が１を超えるＣｕｘＣｒｙＯ２の層であるチャネルと、を備え、
    ＣｕｘＣｒｙＯ２の前記チャネルが、正電荷キャリア濃度の勾配を示し、
    前記勾配が、前記ドレイン端子から前記チャネルに向かって減少し、かつ前記チャネルから前記ソース端子に向かって増加する勾配であることを特徴とする、トランジスタ。
  2. 前記電界効果ゲートトランジスタが、ＣｕｘＣｒｙＯ２の結晶構造中に銅空乏を含むことを特徴とする、請求項１に記載の電界効果ゲートトランジスタ（１）。
  3. ＣｕｘＣｒｙＯ２の前記結晶構造における前記銅空乏が、２～２０の量のＣｕ空乏を含むことを特徴とする、請求項２に記載の電界効果ゲートトランジスタ（１）。
  4. 前記ｙ／ｘ比が２を超えることを特徴とする、請求項１～３のいずれか一項に記載の電界効果ゲートトランジスタ（１）。
  5. 前記チャネルが、Ｃｕ０．６６Ｃｒ１．３３Ｏ２の層からなることを特徴とする、請求項１～４のいずれか一項に記載の電界効果ゲートトランジスタ（１）。
  6. 前記ＣｕｘＣｒｙＯ２が真性透明半導体であることを特徴とする、請求項１～５のいずれか一項に記載の電界効果ゲートトランジスタ（１）。
  7. 前記基板がガラス、Ｓｉ、Ｓｉ／Ｓｉ３Ｎ４、ＩＴＯ、ＳｉＯ２または任意の誘電体層または任意のプラスチック材料であることを特徴とする、請求項１～６のいずれか一項に記載の電界効果ゲートトランジスタ（１）。
  8. 前記チャネル（１０）に電気的に接続され、前記基板を覆い、誘電体層によりコーティングされたゲート端子（１６）をさらに備える、請求項１～７のいずれか一項に記載の電界効果ゲートトランジスタ（１）。
  9. 電界効果ゲートトランジスタをレーザーでアニールする方法（１）であって、
    ａ）前記電界効果ゲートトランジスタの外部表面としてチャネル（１０）を備えた電界効果ゲートトランジスタ（１）を提供するステップであって、前記チャネルは、ｙ／ｘ比が１を超えるＣｕｘＣｒｙＯ２で作製されているステップと、
    ｂ）前記チャネルにレーザービームを照射するステップとを含み、
    ステップ（ｂ）において、前記チャネルは、局所アニーリング温度及び／またはアニーリング時間に関して前記チャネルの前記表面を不均一に走査することによって照射され、かつ前記チャネル（１０）は、正電荷キャリア濃度がドレイン端子から前記チャネルに向かって減少し、前記チャネルからソース端子に向かって増加する勾配に従って照射される方法。
  10. 前記レーザービームが、７Ｗ／ｃｍ２～１０Ｗ／ｃｍ２の最大出力密度、及び１Ｗ／ｃｍ２～３Ｗ／ｃｍ２の最小出力密度を有する、請求項９に記載の方法。
  11. ステップ（ｂ）が、１秒～１８００秒の時間、６００℃～１０００℃の温度で行われる、請求項９または１０に記載の方法。
  12. 前記方法が、ステップ（ｂ）の後に実行される冷却ステップ（ｃ）をさらに含む、請求項９～１１のいずれか一項に記載の方法。
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