JP7120470B2 - 半導体装置 - Google Patents

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Description

本明細書が開示する技術は、半導体装置に関する。
特開２０１７－２０８３８５号公報には、半導体装置が開示されている。この半導体装置は、半導体素子と、半導体素子を封止する封止体と、封止体の内部で半導体素子と電気的に接続され、封止体から突出する複数の端子とを備える。複数の端子は、通常、例えば回路基板に設けられた外部のコネクタに接続される。
複数の端子をコネクタへ接続するときに、コネクタの位置や姿勢に応じて、複数の端子を予め屈曲させることがある。このとき、工具等を用いて複数の端子に均一な曲げ加工を加えても、各々の端子に不均一なスプリングバックが生じることによって、複数の端子の先端位置が不揃いとなることがある。複数の端子の先端位置が不揃いであると、複数の端子をコネクタへ接続する作業が困難、又は面倒となる。あるいは、複数の端子の先端位置を揃えるために、一部の端子に対して再度の曲げ加工が必要となる。本明細書は、このような現状を改善し得る技術を提供する。
本明細書が開示する半導体装置は、半導体素子と、半導体素子を封止する封止体と、封止体の内部で半導体素子と電気的に接続されているとともに、封止体から突出する複数の端子と、を備え、複数の端子の各々は、端子の長手方向における一部の区間に、表面粗さの大きい粗面エリアを有する。
上記した半導体装置では、複数の端子の各々が、端子の長手方向における一部の区間に、表面粗さの大きい粗面エリアを有している。粗面エリアが設けられた区間は、各々の端子において局所的な脆弱部となる。各々の端子がこのような脆弱部を有していると、複数の端子に曲げ加工を加えたときに、各々の端子に生じる塑性変形を、当該脆弱部に集中させることができる。即ち、各々の端子が塑性変形する長手方向の位置を、意図的に制限することができるので、その後に生じるスプリングバックを抑制又は正確に予測することができる。これにより、複数の端子に曲げ加工を加えたときに、例えば複数の端子の先端位置が不揃いとなることが抑制される。
実施例の半導体装置１０の外観を示す平面図。 図１のＩＩ－ＩＩ線における断面図。 図１のＩＩＩ－ＩＩＩ線における断面図。 半導体装置１０の構成を示す電子回路図。 図１のＶ部における拡大図。 図５のＶＩ－ＶＩ線における断面図。 図７（Ａ）～７（Ｃ）は、粗面エリアＲの一変形例を示す断面図である。 図８（Ａ）～８（Ｃ）は、粗面エリアＲの一変形例を示す平面図である。 図９（Ａ）～９（Ｃ）は、粗面エリアＲの一変形例を示す平面図である。
本技術の一実施形態では、複数の端子において、粗面エリアの長手方向における位置が、互いに等しくてもよい。このような構成によると、複数の端子の各々を、長手方向における同じ位置でそれぞれ変形することができる。従って、複数の端子に対して、均一な曲げ加工を加えることができる。
本技術の一実施形態では、粗面エリアの長手方向における寸法が、端子の基端における幅寸法よりも小さくてもよい。このような構成によると、各々の端子において、塑性変形が生じる位置を、より正確に制限することができる。
本技術の一実施形態では、粗面エリアから封止体までの距離が、端子の基端における幅寸法よりも小さくてもよい。この場合、粗面エリアは、封止体に接してもよいし、あるいは、封止体から離れていてもよい。このような構成によると、粗面エリアが端子の基端の近傍に位置するので、各々の端子を基端の近傍で精度よく曲げ加工することができる。
本技術の一実施形態では、粗面エリアが、封止体の内部から外部に亘って延びていてもよい。従って、複数の端子の各々は、封止体の内部にも粗面エリアを有する。このような構成によると、封止体内部の粗面エリアにおいて、複数の端子と封止体（例えば樹脂）との密着性を向上することができる。
本技術の一実施形態では、粗面エリアが、長手方向における一部の区間において、端子の幅方向の少なくとも一部に設けられていてよい。従って、粗面エリアの幅方向における位置や幅寸法は、様々に変更してもよい。例えば、粗面エリアは、端子の幅方向における一端に接してもよいし、端子の幅方向における両端に接していてもよいし、あるいは、端子の幅方向における両端から離れて位置していてもよい。また、粗面エリアの形状についても特に限定されず、粗面エリアは、例えば三角形状、矩形状、円形状、又は波線形状を有していてもよい。
本技術の一実施形態では、複数の端子の各々の表面に、金属めっき膜が設けられていてもよい。このような構成によると、端子の表面における粗面エリアと他のエリアとにおいて、金属めっきの皮膜量及び／又は皮膜状態が異なる。従って、端子に変形する力が作用したときに、各々の端子は、粗面エリアにおいて塑性変形され易くなる。これにより、本技術の効果はより高められる。一例ではあるが、金属めっき膜は、ニッケル等の金属を用いて構成されていてよい。
上記構成に加えて、粗面エリアでは、金属めっき膜が酸化されていてよい。一例ではあるが、金属めっき膜は、レーザ照射によって、酸化されていてもよい。その場合に、粗面エリアの境界では、周囲に対して陥没する段差が形成されてもよい。粗面エリアの境界にこのような段差が形成されていると、各々の端子は、粗面エリアにおいてより塑性変形され易くなる。
本技術の一実施形態では、半導体素子が、複数の信号電極を有していてよい。この場合に、端子は、信号電極に電気的に接続される信号端子であってよい。従って、信号電極が、例えば回路基板におけるコネクタに接続されるときに、そのコネクタの信号端子に対する相対位置に応じて、信号端子の長手方向における所望の位置で端子を変形することができる。これにより、各々の信号端子が意図しない位置で塑性変形することを抑制することができる。
本技術の一実施形態では、半導体素子がパワー半導体素子であってもよい。一例ではあるが、半導体素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）又は他の種類のパワー半導体素子であってもよい。
図面を参照して、半導体装置１０について説明する。半導体装置１０は、例えば電気自動車の電力制御装置に採用され、コンバータやインバータといった電力変換回路の少なくとも一部を構成することができる。ここでいう電気自動車は、車輪を駆動するモータを有する自動車を広く意味し、例えば、外部の電力によって充電される電気自動車、モータに加えてエンジンを有するハイブリッド車、及び燃料電池を電源とする燃料電池車等を含む。
図１－図４に示すように、半導体装置１０は、複数の半導体素子２０及び封止体１８を有する。封止体１８は、絶縁性の材料を用いて構成されている。一例ではあるが、封止体１８は、例えばエポキシ樹脂を用いて形成されることができる。封止体１８は、概して板形状を有しており、第１主表面１８ａと、第１主表面１８ａとは反対側に位置する第２主表面１８ｂを有する。また、封止体１８は、第１主表面１８ａと第２主表面１８ｂとの間に位置する第１端面１８ｃ、第２端面１８ｄ、第１側面１８ｅ及び第２側面１８ｆを有している。
各々の半導体素子２０は、パワー半導体素子であって、半導体基板２０ａと、複数の電極２０ｂ、２０ｃ、２０ｄとを有する。複数の電極２０ｂ、２０ｃ、２０ｄには、電力回路に接続される第１主電極２０ｂ及び第２主電極２０ｃと、信号回路に接続される複数の信号電極２０ｄとが含まれる。特に限定されないが、半導体素子２０はスイッチング素子であり、第１主電極２０ｂと第２主電極２０ｃとの間を導通及び遮断することができる。第１主電極２０ｂ及び複数の信号電極２０ｄは、半導体基板２０ａの一方の表面に位置しており、第２主電極２０ｃは、半導体基板２０ａの他方の表面に位置している。
主に図４に示すように、本実施例における半導体素子２０は、スイッチング素子であって、ＩＧＢＴ構造２０ｅを有している。第１主電極２０ｂは、ＩＧＢＴ構造２０ｅのエミッタに接続されており、第２主電極２０ｃは、ＩＧＢＴ構造２０ｅのコレクタに接続されており、信号電極２０ｄは、ＩＧＢＴ構造２０ｅのゲートに接続されている。加えて、半導体素子２０は、ＩＧＢＴ構造２０ｅと並列に接続されたダイオード構造２０ｆを有している。第１主電極２０ｂは、ダイオード構造２０ｆのアノードに接続されており、第２主電極２０ｃは、ダイオード構造２０ｆのカソードに接続されている。なお、他の実施形態として、半導体素子２０は、ＭＯＳＦＥＴ構造を有してもよい。この場合、第１主電極２０ｂは、ＭＯＳＦＥＴ構造のソースに接続され、第２主電極２０ｃは、ＭＯＳＦＥＴ構造のドレインに接続され、信号電極２０ｄは、ＭＯＳＦＥＴ構造のゲートに接続されている。
本実施例では、複数の半導体素子２０は、互いに同種の半導体素子である。但し、同種に限定されず、複数の半導体素子２０は、互いに異種の半導体素子であってもよい。半導体素子２０の具体的な構成は、特に限定されず、半導体素子２０には、各種の半導体素子を採用することができる。半導体素子２０の半導体基板２０ａを構成する材料についても特に限定されず、例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）といった各種の半導体材料を採用することができる。
半導体装置１０は、複数の第１導体板２２及び複数の第２導体板２４をさらに備える。第１導体板２２と第２導体板２４は、例えば銅又は他の金属といった導体で構成されている。第１導体板２２と第２導体板２４は、封止体１８によって保持されており、対応する半導体素子２０を挟んで互いに対向している。第１導体板２２の上面２２ａは、封止体１８の内部に位置しており、半導体素子２０の第２主電極２０ｃにはんだ層２３を介して接合されている。第１導体板２２の下面２２ｂは、封止体１８の第２主表面１８ｂに露出している。これにより、第１導体板２２は、半導体素子２０と電気的に接続された回路の一部を構成するとともに、半導体素子２０の熱を外部へ放出する放熱板としても機能する。
第２導体板２４の下面２４ｂは、封止体１８の内部に位置しており、導体スペーサ２６を介して、半導体素子２０の第１主電極２０ｂに接続されている。なお、第２導体板２４の下面２４ｂは、はんだ層２７を介して導体スペーサ２６に接合されており、導体スペーサ２６は、はんだ層２５を介して半導体素子２０の第１主電極２０ｂに接合されている。第２導体板２４の上面２４ａは、封止体１８の第１主表面１８ａに露出している。第１導体板２２と同様に、第２導体板２４は、半導体素子２０と電気的に接続された回路の一部を構成するとともに、半導体素子２０の熱を外部へ放出する放熱板としても機能する。
半導体装置１０は、複数の信号端子１２と、複数の電力端子１４、１５、１６とを備える。複数の電力端子１４、１５、１６には、第１電力端子１４と、第２電力端子１５と、第３電力端子１６とが含まれる。第１電力端子１４及び第２電力端子１５は、例えば外部の直流電源（不図示）に接続され、第３電力端子１６は、例えばモータ（不図示）の負荷に接続される。各々の電力端子１４、１５、１６は、封止体１８の第２端面１８ｄから突出している。各々の電力端子１４、１５、１６は、封止体１８の内部において、半導体素子２０を介して互いに電気的に接続されている。複数の信号端子１２は、封止体１８の第１端面１８ｃから突出しており、複数の信号端子１２において第１端面１８ｃに接している基端１２ｇから先端１２ｈまで延びている。各々の信号端子１２は、例えばボンディングワイヤ１３を介して、半導体素子２０の信号電極２０ｄ（図３参照）と電気的に接続されている。なお、複数の信号端子１２及び複数の電力端子１４、１５、１６は、例えば銅又は他の金属を用いて構成されている。
次に、図５、図６を参照して、本実施例における複数の信号端子１２の各々における細部について説明する。図５、図６に示すように、複数の信号端子１２の各々は、封止体１８から突出する細長い形状を有している。複数の信号端子１２の各々には、表面粗さの大きい粗面エリアＲを有している。粗面エリアＲは、信号端子１２の長手方向における一部の区間に設けられており、その少なくとも一部が封止体１８の外部に位置している。また、粗面エリアＲは、例えば信号端子１２の幅方向における一端１２ｅから他端１２ｆに亘って形成されている。一例ではあるが、粗面エリアＲは、概して矩形状を有しており、封止体１８側に位置する下端Ｒ２から、その反対側に位置する上端Ｒ１まで、信号端子１２の全幅に亘って形成されている。なお、粗面エリアＲは、複数の信号端子１２において、粗面エリアＲの長手方向（突出する方向）における位置が互いに等しい。
具体的には、複数の信号端子１２の各々の表面には、金属めっき膜１２ａが設けられている。金属めっき膜１２ａは、例えばニッケル系金属を用いて構成されている。ここでいうニッケル系金属とは、純ニッケル又はニッケルを主成分とした合金を示す。加えて、複数の信号端子１２の（粗面エリアＲを含む）一部には、金属めっき膜１２ａ上に金属酸化膜１２ｂが設けられている。金属酸化膜１２ｂには、微細な凹凸が形成されており、金属酸化膜１２ｂの表面は、金属めっき膜１２ａの表面よりも表面粗さが大きくなっている。この表面粗さにより粗面エリアＲは画定される。金属酸化膜１２ｂは、例えば金属めっき膜１２ａを酸化させたものであり、酸化されたニッケル系金属を用いて構成されている。ここで、金属酸化膜１２ｂは、その膜厚が、約２．５μｍ以下になるように形成されていてよい。また、粗面エリアＲの境界（即ち、粗面エリアＲの上端Ｒ１又は下端Ｒ２）には、周囲（即ち、露出する金属めっき膜１２ａの表面）に対して陥没する段差１２ｓが形成されている。即ち、粗面エリアＲにおける信号端子１２の表面の高さは、粗面エリアＲを除く他のエリアにおける信号端子１２の高さよりも低い。この段差１２ｓの大きさは、例えば２．５μｍ以下であってよい。
本実施例の半導体装置１０における金属酸化膜１２ｂは、信号端子１２の表面に金属めっき膜１２ａを形成した後、粗面エリアＲへ選択的にパルス発振のレーザ照射をすることによって形成されている。なお、このような金属酸化膜１２ｂの形成については、例えば特開２０１７－２０８３８５号公報に開示された手法を用いて行うことができる。この場合、一例ではあるが、金属酸化膜１２ｂ上の微細な凹凸における各凹部の幅は５μｍ～３００μｍであり、凹部の深さは０．５μｍ～５μｍである。また、凸部の平均幅は例えば１ｎｍ～３００ｎｍであり、凸部間の平均間隔が例えば１ｎｍ～３００ｎｍである。また、金属酸化膜１２ｂの平均膜厚は、１０ｎｍ～数百ｎｍである。
通常、このような半導体装置１０では、複数の信号端子１２を不図示のコネクタへ接続するときに、コネクタの位置や姿勢に応じて、複数の信号端子１２を予め屈曲させることがある。このとき、工具等を用いて複数の信号端子１２に均一な曲げ加工を加えても、各々の信号端子１２に不均一なスプリングバックが生じることによって、複数の信号端子１２の先端１２ｈの位置が不揃いとなることがある。複数の信号端子１２の先端１２ｈの位置が不揃いであると、複数の信号端子１２をコネクタへ接続する作業が困難、又は面倒となる。あるいは、複数の信号端子１２の先端１２ｈの位置を揃えるために、一部の信号端子１２に対して再度の曲げ加工が必要となる。
上記課題を解決するために、本実施例の半導体装置１０では、複数の信号端子１２の各々が、信号端子１２の長手方向における一部の区間に、表面粗さの大きい粗面エリアＲを有している。粗面エリアＲが設けられた区間は、各々の信号端子１２において局所的な脆弱部となる。各々の信号端子１２がこのような脆弱部を有していると、複数の信号端子１２に曲げ加工を加えたときに、各々の信号端子１２に生じる塑性変形を、当該脆弱部に集中させることができる。即ち、各々の信号端子１２が塑性変形する長手方向の位置を、意図的に制限することができるので、その後に生じるスプリングバックを抑制又は正確に予測することができる。これにより、複数の信号端子１２に曲げ加工を加えたときに、例えば複数の信号端子１２の先端１２ｈの位置が不揃いとなることが抑制される。
また、本実施例の半導体素子２０は、複数の信号電極２０ｄを有している。この信号電極２０ｄは信号端子１２に電気的に接続されている。従って、信号電極２０ｄが、例えば回路基板におけるコネクタに接続されるときに、そのコネクタの信号端子１２に対する相対位置に応じて、信号端子１２の長手方向における所望の位置で信号端子１２を変形することができる。これにより、各々の信号端子１２が意図しない位置で塑性変形することを抑制することができる。
さらに、本実施例の半導体装置では、これらの複数の信号端子１２において、粗面エリアＲの長手方向における位置が、互いに等しい。このような構成によると、複数の信号端子１２の各々を、長手方向における同じ位置でそれぞれ変形することができる。従って、複数の信号端子１２に対して、均一な曲げ加工を加えることができる。
本実施例の半導体装置１０では、粗面エリアＲの長手方向における寸法が、信号端子１２の基端１２ｇにおける幅寸法よりも小さい。このような構成によると、各々の信号端子１２において、塑性変形が生じる位置を、より正確に制限することができる。
本実施例の半導体装置１０では、粗面エリアＲの上端Ｒ１は封止体１８の外部に位置し、粗面エリアＲの下端Ｒ２は封止体１８の内部に位置する。一例ではあるが、本実施例の半導体装置１０では、粗面エリアＲの加工精度を考慮して、粗面エリアＲの上端Ｒ１から封止体１８の表面までの距離が０．４ｍｍ以上となり、下端Ｒ２から封止体１８までの距離が０～０．１５ｍｍの間となるように設計されている。但し、粗面エリアＲの位置は、図５、図６で例示した位置に限定されず、少なくとも上端Ｒ１が封止体１８の外部に位置していればよい。
但し、これらのように、粗面エリアＲの形成される位置、寸法（粗面エリアＲの長さ及び幅寸法や粗面エリアＲにおける厚み寸法）又は形状は、半導体装置１０の製造公差又は設計仕様に応じて、様々に変更／調整可能である。図７（Ａ）～７（Ｃ）、図８（Ａ）～８（Ｃ）、及び図９（Ａ）～９（Ｃ）を参照して、信号端子１２における粗面エリアＲのいくつかの変形例について説明する。
粗面エリアＲの一変形例では、粗面エリアＲから封止体１８との距離が、信号端子１２の基端１２ｇにおける幅寸法よりも小さくてもよい。この場合、図７（Ａ）及び図７（Ｃ）に示すように、粗面エリアＲの上端Ｒ１及び下端Ｒ２は、封止体１８の外部に位置していてもよい。即ち、粗面エリアＲは、封止体１８から離れていてもよい。あるいは、粗面エリアＲが封止体１８に接してもよい。このような構成によると、粗面エリアＲが信号端子１２の基端１２ｇの近傍に位置するので、各々の信号端子１２を基端１２ｇの近傍で精度よく曲げ加工を実施することができる。
また、粗面エリアＲは、封止体１８の内部から外部に亘って延びていてよい。図６及び図７（Ａ）に示すように、断続的に延びていてもよいし、図７（Ｂ）に示すように、連続的に延びていてもよい。このような場合、複数の信号端子１２の各々は、封止体１８の内部にも粗面エリアＲを有する。このような構成によると、封止体１８内部の粗面エリアＲにおいて、複数の信号端子１２と封止体１８（例えば樹脂）との密着性を向上することができる。あるいは、図７（Ｃ）に示すように、複数の信号端子１２の各々は、封止体１８の内部において粗面エリアＲを有していなくてもよい。
本実施例の半導体装置１０における粗面エリアＲは、信号端子１２の幅方向における一端１２ｅから他端１２ｆに亘って形成されている。但し、粗面エリアＲの幅方向において形成される位置も特に限定されない。図８（Ａ）に示すように、粗面エリアＲは、信号端子１２の幅方向における一端１２ｅに接する部分と、信号端子１２の幅方向における他端１２ｆに接する部分とに分割されていてもよい。あるいは、粗面エリアＲは、図８（Ｂ）に示すように、信号端子１２の一端１２ｅ（又は他端１２ｆ）にのみ接していてもよいし、図８（Ｃ）に示すように、信号端子１２の両端１２ｅ、１２ｆから離れて位置していてもよい。
本実施例の半導体装置１０における粗面エリアＲの形状は、矩形状を有している。但し、粗面エリアＲの形状は、矩形状に限定されない。粗面エリアＲの形状は、図９（Ａ）に示すように、楕円形状又は円形状を有していてもよいし、図９（Ｂ）に示すように、三角形状又は多角形状であってもよい。あるいは、粗面エリアＲの形状は、線状形状であってもよく、図９（Ｃ）に示すように、波線形状を有していてもよい。
以上のように、粗面エリアＲは様々に変更可能であり、複数の信号端子１２の各々は、信号端子１２の長手方向における一部の区間に、表面粗さの大きい粗面エリアＲを有していればよい。
なお、本実施例の半導体装置１０における複数の信号端子１２の各々の表面には、金属めっき膜１２ａが設けられている。このような構成によると、信号端子１２の表面における粗面エリアＲと、（周囲の）他のエリアとにおいて、金属めっきの皮膜量及び又は皮膜状態が互いに異なる。従って、信号端子１２に変形する力が作用したときに、各々の信号端子１２は、粗面エリアＲにおいて塑性変形され易くなる。特に、本実施例における粗面エリアＲでは、金属めっき膜１２ａがレーザ照射等によって酸化されており、金属めっき膜１２ａが脆くなっている。従って、信号端子１２に変形する力が作用したときに、粗面エリアＲでは金属めっき膜１２ａに亀裂が生じやすく、その位置を起点として信号端子１２に塑性変形が生じやすい。これにより、本技術の信号端子１２が塑性変形する長手方向の位置を意図的に制限するといった効果がより高められる。
また、半導体装置１０における粗面エリアＲの境界では、周囲に対して陥没する段差１２ｓが形成されている。粗面エリアＲの境界にこのような段差１２ｓが形成されていると、各々の信号端子１２は、粗面エリアＲにおいてより塑性変形され易くなる。なお、本実施例における粗面エリアＲでは、金属めっき膜１２ａが例えば、レーザ照射によって酸化されている。粗面エリアＲの形成方法はレーザ照射による粗面化方法に限定されず、他の粗面化方法によって粗面エリアＲが形成されてもよい。
本実施例の半導体装置１０では、粗面エリアＲは、複数の信号端子１２の各々の表面にのみ形成されている。なお、他の実施形態として、複数の電力端子１４、１５、１６の各々の表面に粗面エリアＲが設けられていてもよい。
本実施例の半導体装置１０では、二つの半導体素子２０を備える。半導体装置１０が備える半導体素子２０の数は、二つに限定されず、一又は三以上であってもよい。半導体素子２０の数に応じて、導体板２２、２４、導体スペーサ２６、複数の電力端子１４、１５及び複数の信号端子１２の数は変更されてよい。
以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書、又は、図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。本明細書又は図面に例示した技術は、複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：信号端子
１２ａ：金属めっき膜
１２ｂ：金属酸化膜
１２ｅ：一端
１２ｆ：他端
１２ｇ：基端
１２ｈ：先端
１２ｓ：段差
１４、１５、１６：電力端子
１８：封止体
２０：半導体素子
２０ａ：半導体基板
２０ｂ、２０ｃ：主電極
２０ｄ：信号電極
２２、２４：導体板
２３、２５、２７：はんだ層
２６：導体スペーサ
Ｒ：粗面エリア
Ｒ１：上端
Ｒ２：下端

Claims (20)

  1. 半導体素子と、
    前記半導体素子を封止する封止体と、
    前記封止体の内部で前記半導体素子と電気的に接続されているとともに、前記封止体から突出する複数の端子と、を備え、
    前記複数の端子の各々は、前記端子の長手方向における一部の区間に、表面粗さの大きい粗面エリアを有し、
    前記粗面エリアから前記封止体までの距離は、前記端子の基端における幅寸法よりも小さく、
    前記粗面エリアは、前記封止体に接し、かつ、前記封止体の内部から外部に亘って延びている、
    半導体装置。
  2. 半導体素子と、
    前記半導体素子を封止する封止体と、
    前記封止体の内部で前記半導体素子と電気的に接続されているとともに、前記封止体から突出する複数の端子と、を備え、
    前記複数の端子の各々は、前記端子の長手方向における一部の区間に、表面粗さの大きい粗面エリアを有し、
    前記粗面エリアから前記封止体までの距離は、前記端子の基端における幅寸法よりも小さく、
    前記粗面エリアは、前記封止体から離れている、
    半導体装置。
  3. 半導体素子と、
    前記半導体素子を封止する封止体と、
    前記封止体の内部で前記半導体素子と電気的に接続されているとともに、前記封止体から突出する複数の端子と、を備え、
    前記複数の端子の各々は、前記端子の長手方向における一部の区間に、表面粗さの大きい粗面エリアを有し、
    前記粗面エリアは、前記長手方向における前記一部の区間において、前記端子の幅方向の少なくとも一部に設けられており、かつ、前記端子の前記幅方向における一端に接する部分と、前記端子の前記幅方向における他端に接する部分とに分割されている、
    半導体装置。
  4. 半導体素子と、
    前記半導体素子を封止する封止体と、
    前記封止体の内部で前記半導体素子と電気的に接続されているとともに、前記封止体から突出する複数の端子と、を備え、
    前記複数の端子の各々は、前記端子の長手方向における一部の区間に、表面粗さの大きい粗面エリアを有し、
    前記粗面エリアは、前記長手方向における前記一部の区間において、前記端子の幅方向の少なくとも一部に設けられており、かつ、前記端子の前記幅方向における両端から離れて位置する、
    半導体装置。
  5. 半導体素子と、
    前記半導体素子を封止する封止体と、
    前記封止体の内部で前記半導体素子と電気的に接続されているとともに、前記封止体から突出する複数の端子と、を備え、
    前記複数の端子の各々は、前記端子の長手方向における一部の区間に、表面粗さの大きい粗面エリアを有し、
    前記粗面エリアの境界では、周囲に対して陥没する段差が形成されている、
    半導体装置。
  6. 前記粗面エリアは、前記長手方向における前記一部の区間において、前記端子の幅方向の少なくとも一部に設けられている、請求項１、２又は５のいずれか一項に記載の半導体装置。
  7. 前記粗面エリアは、前記端子の前記幅方向における一端に接する、請求項６に記載の半導体装置。
  8. 前記粗面エリアは、前記端子の前記幅方向における両端に接する、請求項６に記載の半導体装置。
  9. 前記粗面エリアは、前記端子の前記幅方向における一端に接する部分と、前記端子の前記幅方向における他端に接する部分とに分割されている、請求項６に記載の半導体装置。
  10. 前記粗面エリアは、前記端子の前記幅方向における両端から離れて位置する、請求項６に記載の半導体装置。
  11. 前記粗面エリアの境界では、周囲に対して陥没する段差が形成されている、請求項１又は２に記載の半導体装置。
  12. 前記粗面エリアから前記封止体までの距離は、前記端子の基端における幅寸法よりも小さい、請求項３、４又は５のいずれか一項に記載の半導体装置。
  13. 前記粗面エリアは、前記封止体に接する、請求項１２に記載の半導体装置。
  14. 前記複数の端子において、前記粗面エリアの前記長手方向における位置は、互いに等しい、請求項１から１３のいずれか一項に記載の半導体装置。
  15. 前記粗面エリアの前記長手方向における寸法は、前記端子の基端における幅寸法よりも小さい、請求項１から１４のいずれか一項に記載の半導体装置。
  16. 前記複数の端子の各々の表面には、金属めっき膜が設けられている、請求項１から１５のいずれか一項に記載の半導体装置。
  17. 前記粗面エリアでは、前記金属めっき膜が酸化されている、請求項１６に記載の半導体装置。
  18. 前記粗面エリアは、三角形状、矩形状、円形状、又は波線形状を有する、請求項１から１７のいずれか一項に記載の半導体装置。
  19. 前記半導体素子は、複数の信号電極を有し、
    前記端子は、前記信号電極に電気的に接続される信号端子である、請求項１から１８のいずれか一項に記載の半導体装置。
  20. 前記半導体素子は、パワー半導体素子である、請求項１から１９のいずれか一項に記載の半導体装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004339584A (ja) 2003-05-16 2004-12-02 Mitsui High Tec Inc リードフレーム及びそのめっき方法
JP6357752B2 (ja) 2013-10-04 2018-07-18 株式会社ニデック 視覚再生補助装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6357752U (ja) * 1986-09-30 1988-04-18
JP3810205B2 (ja) * 1998-03-10 2006-08-16 株式会社神戸製鋼所 ワイヤボンディング用ピン端子
JP2015041441A (ja) * 2013-08-21 2015-03-02 株式会社オートネットワーク技術研究所 電気接点およびコネクタ端子対

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004339584A (ja) 2003-05-16 2004-12-02 Mitsui High Tec Inc リードフレーム及びそのめっき方法
JP6357752B2 (ja) 2013-10-04 2018-07-18 株式会社ニデック 視覚再生補助装置の製造方法

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