JP7115222B2 - 半導体装置及び増幅器 - Google Patents

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Description

本発明は、半導体装置及び増幅器に関する。
半導体基板上に、トランジスタのドレインに接続される出力パッドと、トランジスタのドレインにバイアス電圧を印加するためのドレインパッドと、が設けられた半導体チップが知られている（例えば、特許文献１）。
特開平１１－２２０３４４号公報
半導体チップは、コストの低減などから小型化することが望ましい。半導体チップを小型化するために、再配線層を利用するＦＯＷＬＰ（Fan Out Wafer Level Package）技術を用いることが考えられる。この場合、半導体チップに設けられ、トランジスタのドレイン又はゲートに接続されるパッドに第１再配線を接続させ、第１再配線から分岐してスタブを構成する第２再配線を接続させることが考えられる。しかしながら、ＦＯＷＬＰの製造精度などのために、トランジスタのドレイン又はゲートからスタブの分岐点までの距離が所望値からずれることがあり、これにより特性に悪影響を及ぼすことがある。
１つの側面では、トランジスタのドレイン又はゲートからスタブの分岐点までの距離の所望値からのずれを少なくすることを目的とする。
１つの態様では、トランジスタと、前記トランジスタのゲート又はドレインに接続される第１パッド及び第２パッドと、前記トランジスタの前記ゲート又はドレインから前記第１パッドまで伸びる第１配線と、前記第１配線の途中から分岐して前記第２パッドまで伸びる第２配線と、を有する半導体チップと、前記半導体チップ上に設けられ、前記第１パッドに接続される第１再配線と、前記第２パッドに接続されてスタブを構成する第２再配線と、を有する再配線層と、を備える半導体装置である。
１つの態様では、高周波信号を増幅するトランジスタを有する半導体チップと、前記半導体チップ上に設けられた再配線層と、を備える半導体装置と、前記半導体装置が実装された実装基板と、を備え、前記半導体チップは、前記トランジスタのゲート又はドレインに接続される第１パッド及び第２パッドと、前記トランジスタの前記ゲート又はドレインから前記第１パッドまで伸びる第１配線と、前記第１配線の途中から分岐して前記第２パッドまで伸びる第２配線と、を有し、前記再配線層は、前記第１パッドに接続される第１再配線と、前記第２パッドに接続されてスタブを構成する第２再配線と、を有する、増幅器である。
１つの側面として、トランジスタのドレイン又はゲートからスタブの分岐点までの距離の所望値からのずれを少なくすることができる。
図１（ａ）は、ＦＯＷＬＰ（Fan Out Wafer Level Package）の半導体装置の断面図、図１（ｂ）は、ＣＳＰ（Chip Size Package）の半導体装置の断面図である。 図２は、実施例１に係る半導体装置の分解斜視図である。 図３は、半導体チップの断面図である。 図４は、キャパシタの断面図である。 図５は、比較例１に係る半導体装置を示す図である。 図６（ａ）及び図６（ｂ）は、比較例１に係る半導体装置で生じる課題を説明する図である。 図７（ａ）及び図７（ｂ）は、実施例１に係る半導体装置の効果を説明する図である。 図８は、実施例１に係る半導体装置と比較例１に係る半導体装置の電力付加効率についてのシミュレーション結果である。 図９は、実施例２に係る半導体装置の分解斜視図である。 図１０は、実施例３に係る半導体装置の分解斜視図である。 図１１は、実施例４に係る半導体装置の分解斜視図である。 図１２（ａ）及び図１２（ｂ）は、比較例１に係る半導体装置で生じる課題を説明する図である。 図１３（ａ）から図１３（ｃ）は、実施例４に係る半導体装置の効果を説明する図である。 図１４は、パッドに接続されるキャパシタの他の例を示す図である。 図１５は、実施例５に係る増幅器を示す断面図である。
以下、図面を参照して、本発明の実施例について説明する。
まず初めに、ＦＯＷＬＰ（Fan Out Wafer Level Package）の半導体装置とＣＳＰ（Chip Size Package）の半導体装置について説明する。図１（ａ）は、ＦＯＷＬＰの半導体装置の断面図、図１（ｂ）は、ＣＳＰの半導体装置の断面図である。図１（ａ）のように、ＦＯＷＬＰの半導体装置１０００は、半導体チップ１０、樹脂層４０、及び再配線層５０を備える。半導体チップ１０には、高周波信号を増幅するトランジスタなどが形成されている。
半導体チップ１０は、樹脂層４０内に埋設されている。樹脂層４０の一方の面側には、半導体チップ１０のパッド２４が樹脂層４０から露出している。樹脂層４０の他方の面には、半導体チップ１０と樹脂層４０を覆う金属膜４２が設けられている。金属膜４２は、例えばヒートスプレッダとして機能する。
半導体チップ１０のパッド２４が樹脂層４０から露出する側の半導体チップ１０上及び樹脂層４０上に、再配線層５０が設けられている。再配線層５０は、絶縁部５２と、絶縁部５２に設けられた再配線５４と、を含む。再配線５４は、半導体チップ１０のパッド２４に電気的に接続されている。再配線層５０の再外層の再配線５４には、半導体装置１０００のパッド６０が設けられている。半導体チップ１０で増幅される高周波信号のインピーダンス整合を行う入力整合回路４４及び出力整合回路４６は、再配線層５０で形成されている。
図１（ｂ）のように、ＣＳＰの半導体装置１１００は、ＦＯＷＬＰの半導体装置１０００と比べて、樹脂層４０及び再配線層５０を備えていない。半導体チップ１０のトランジスタ領域２６に配線２２を介して電気的に接続されるパッド２４が半導体装置１１００のパッドとなっている。ＣＳＰの半導体装置１１００では、樹脂層４０及び再配線層５０を備えていないため、入力整合回路４４及び出力整合回路４６は、半導体チップ１０に形成されている。
ＣＳＰの半導体装置１１００では、入力整合回路４４及び出力整合回路４６が半導体チップ１０に形成されている。整合回路は、増幅する信号の波長帯域で決まる寸法を有する。このため、半導体チップ１０に整合回路が形成される場合では、半導体チップ１０を小型化することが難しく、その結果、半導体チップ１０を構成する半導体基板を小型化することが難しい。半導体基板には例えば窒化ガリウム（ＧａＮ）基板のような高価な半導体基板を用いられる場合があることから、半導体チップ１０の小型化が難しい場合ではコストの低減が難しい。
一方、ＦＯＷＬＰの半導体装置１０００では、トランジスタは半導体チップ１０に形成されるが、入力整合回路４４及び出力整合回路４６は再配線層５０に形成されている。このため、半導体チップ１０を小型化することができ、その結果、半導体チップ１０を構成する半導体基板を小型化することができる。したがって、ＦＯＷＬＰ技術を用いることにより、安価な半導体装置を得ることができる。
図２は、実施例１に係る半導体装置の分解斜視図である。図２のように、実施例１の半導体装置１００は、半導体チップ１０、樹脂層４０、及び再配線層５０を備えるＦＯＷＬＰの半導体装置である。半導体チップ１０には、高周波信号を増幅するトランジスタ１２などが形成されている。トランジスタ１２は、例えば高電圧で大電流動作が可能な高出力トランジスタであり、一例として窒化ガリウムを用いた高電子移動度トランジスタであるが、その他の電界効果トランジスタ又はバイポーラトランジスタなどの場合でもよい。
図３は、半導体チップの断面図である。図３のように、半導体チップ１０は、半導体基板１４と、半導体基板１４上に形成される配線層１６と、を備える。半導体基板１４は、例えば窒化ガリウム基板であるが、シリコン基板又はガリウムヒ素基板などであってもよい。半導体基板１４にトランジスタ１２などの回路素子が形成されている。配線層１６は、絶縁部１８と、絶縁部１８に設けられるビア２０及び配線２２と、を含む。ビア２０及び配線２２は、トランジスタ１２などの回路素子に電気的に接続されている。配線層１６の再外層の配線２２には、半導体チップ１０のパッド２４が設けられている。
図２のように、半導体チップ１０は、樹脂層４０内に埋設されている。すなわち、半導体チップ１０の側方に、半導体チップ１０の側面を覆う樹脂層４０が設けられている。樹脂層４０の一方の面側では、半導体チップ１０のパッド２４ａ～２４ｄが樹脂層４０から露出している。樹脂層４０には、熱硬化性樹脂、熱可塑性樹脂、又は紫外線硬化性樹脂などが用いられる。樹脂層４０に、酸化シリコン、酸化アルミニウム、又は窒化シリコンなどのフィラーが含まれていてもよい。
半導体チップ１０のパッド２４ａ～２４ｄが樹脂層４０から露出する側での半導体チップ１０上及び樹脂層４０上に、再配線層５０が設けられている。再配線層５０は、絶縁部５２と、絶縁部５２内に設けられ、再配線層５０の厚さ方向に延びる再配線ビア５６ａ～５６ｄと、絶縁部５２に設けられ、再配線ビア５６ａ～５６ｄに交差する方向に延びる再配線５４ａ～５４ｅと、を含む。絶縁部５２には、エポキシ、ポリイミド、又はポリベンゾオキサゾールなどの樹脂材料が用いられる。再配線５４ａ～５４ｅ及び再配線ビア５６ａ～５６ｄには、銅又はアルミニウムなどの導電材料が用いられる。
半導体チップ１０のパッド２４ａは、トランジスタ１２のゲートに配線２２ａを介して接続され、トランジスタ１２で増幅される高周波信号が入力される入力パッドである。パッド２４ａには、再配線ビア５６ａ、再配線５４ａ、及び再配線５４ｄが電気的に接続され、再配線５４ａ及び再配線ビア５６ａを介して高周波信号が入力される。トランジスタ１２のゲートは、再配線５４ｄを介してバイアス電圧Ｖｇの供給を受ける。トランジスタ１２に入力される高周波信号のインピーダンスを整合する入力整合回路４４は、再配線層５０を用いて形成、すなわち再配線５４ａ及び５４ｄを用いて形成されている。
半導体チップ１０のパッド２４ｂは、トランジスタ１２のドレインに配線２２ｂを介して接続され、トランジスタ１２で増幅された高周波信号が出力される出力パッドである。パッド２４ｂには、再配線ビア５６ｂ及び再配線５４ｂが電気的に接続されている。トランジスタ１２で増幅された高周波信号は、再配線ビア５６ｂ及び再配線５４ｂを介して半導体装置１００の外部に出力される。このように、パッド２４ｂに電気的に接続される再配線５４ｂは高周波信号が伝送する伝送線路を構成する。パッド２４ｃは、配線２２ｂの途中の分岐点７０で配線２２ｂから分岐した配線２２ｃに電気的に接続されている。
パッド２４ｄは、再配線ビア５６ｄ、再配線５４ｃ、及び再配線ビア５６ｃを介してパッド２４ｃに電気的に接続されている。パッド２４ｄには、配線２２ｄを介してキャパシタ３０が電気的に接続されている。キャパシタ３０は、一方の端子が配線２２ｄを介してパッド２４ｄに接続され、他方の端子はグランド電位に接続されている。トランジスタ１２のドレインは、再配線５４ｅ及び５４ｃを介してバイアス電圧Ｖｄの供給を受ける。このように、パッド２４ｃに電気的に接続される再配線５４ｃはショートスタブを構成する。パッド２４ｄに電気的に接続されるキャパシタ３０は、バイアス電圧Ｖｄを安定させる役割を担う。トランジスタ１２から出力される高周波信号のインピーダンスを整合する出力整合回路４６は再配線層５０を用いて形成、すなわち再配線５４ｂ及び５４ｃを用いて形成されている。
図４は、キャパシタの断面図である。図４のように、キャパシタ３０は、配線２２で絶縁部１８を挟んだＭＩＭ（Metal-Insulator-Metal）キャパシタである。なお、キャパシタ３０は、ＭＩＭキャパシタ以外の場合でもよく、例えばキャパシタのチップ部品の場合でもよい。
図５は、比較例１に係る半導体装置を示す図である。なお、図５では、図の明瞭化のために、再配線層５０に形成される再配線にハッチングを付している。図５のように、比較例１の半導体装置７００では、トランジスタ１２のゲートに接続されるパッド２４ａに再配線ビア５６ａ及び再配線５４ａが接続され、再配線５４ａの途中の分岐点７４で再配線５４ａから分岐した再配線５４ｇが形成されている。再配線５４ｇの分岐点７４とは反対側の端部にキャパシタ７８が接続されている。再配線５４ｇはショートスタブを構成している。トランジスタ１２のゲートは、再配線５４ｇを介してバイアス電圧Ｖｇの供給を受ける。
同様に、トランジスタ１２のドレインに接続されるパッド２４ｂに再配線ビア５６ｂ及び再配線５４ｂが接続され、再配線５４ｂの途中の分岐点７６で再配線５４ｂから分岐した再配線５４ｈが形成されている。再配線５４ｈの分岐点７６とは反対側の端部にキャパシタ７８が接続されている。再配線５４ｈはショートスタブを構成している。トランジスタ１２のドレインは、再配線５４ｈを介してバイアス電圧Ｖｄの供給を受ける。
図６（ａ）及び図６（ｂ）は、比較例１に係る半導体装置で生じる課題を説明する図である。図６（ａ）及び図６（ｂ）は、図５の領域Ａを示している。図６（ａ）及び図６（ｂ）のように、ＦＯＷＬＰでの製造精度のために、半導体チップ１０に設けられるパッド２４ｂへの再配線ビア５６ｂの接続位置が所望の位置からずれる場合がある。図６（ａ）では、再配線ビア５６ｂがパッド２４ｂに所望の位置で接続されている場合を図示し、図６（ｂ）では、再配線ビア５６ｂが所望の位置からずれてパッド２４ｂに接続されている場合を図示している。再配線ビア５６ｂの所望の位置からのずれ量ΔＬｄは、例えば数１０μｍ程度となる場合がある。
再配線ビア５６ｂの接続位置が所望の位置からずれることで、トランジスタ１２のドレインから再配線５４ｈが再配線５４ｂから分岐する分岐点７６までの距離が変化することになる。例えば、再配線ビア５６ｂがパッド２４ｂに所望の位置で接続されている場合におけるトランジスタ１２のドレインから分岐点７６までの距離をＬｄとする。この場合に、再配線ビア５６ｂが所望の位置からΔＬｄだけずれてパッド２４ｂに接続された場合には、トランジスタ１２のドレインから分岐点７６までの距離はＬｄ＋ΔＬｄとなる場合がある。
トランジスタ１２のドレインからショートスタブを構成する再配線５４ｈの分岐点７６までの距離は、トランジスタ１２で増幅する高周波信号への影響が大きく、僅かなずれでも周波数シフト及び／又は電源効率の低下などの性能の劣化を招く。すなわち、比較例１の半導体装置７００では、性能の劣化が生じ得る。例えば、第５世代移動通信システムで利用される２８ＧＨｚ帯の場合において、ずれ量ΔＬｄが１０μｍの場合は波長の１％に相当することになるため、性能の劣化が生じ得る。
図７（ａ）及び図７（ｂ）は、実施例１に係る半導体装置の効果を説明する図である。なお、図７（ａ）及び図７（ｂ）では、図５と同様に、再配線にハッチングを付している。図７（ａ）は、再配線ビア５６ｂがパッド２４ｂに所望の位置で接続されている場合を図示し、図７（ｂ）は、再配線ビア５６ｂが所望の位置からずれてパッド２４ｂに接続されている場合を図示している。図７（ａ）及び図７（ｂ）のように、ショートスタブを構成する再配線５４ｃ及び配線２２ｃは、分岐点７０で配線２２ｂから分岐している。分岐点７０は、半導体チップ１０上に設けられている。このため、再配線ビア５６ｂのパッド２４ｂへの接続位置が所望の位置からずれた場合でも、トランジスタ１２のドレインから分岐点７０までの距離の所望値からのずれを少なくすることができる。
図８は、実施例１に係る半導体装置と比較例１に係る半導体装置の電力付加効率についてのシミュレーション結果である。図８の横軸は、再配線ビア５６ｂのパッド２４ｂへの接続位置の所望の位置からのずれ量ΔＬｄ（図６（ｂ）参照）である。図８の縦軸は、電力付加効率である。図８のように、比較例１では、再配線ビア５６ｂの接続位置のずれ量ΔＬｄが大きくなると、電力付加効率が急激に低下している。一方、実施例１では、ずれ量ΔＬｄが大きくなっても、電力付加効率はほとんど変化していない。このように、実施例１では、性能劣化が抑制されている。
実施例１によれば、図２のように、半導体チップ１０は、トランジスタ１２のドレインに接続されるパッド２４ｂ及び２４ｃと、トランジスタ１２のドレインとパッド２４ｂ及び２４ｃとの間を接続する配線２２ｂ及び２２ｃと、を有する。配線２２ｂは、トランジスタ１２のドレインからパッド２４ｂまで伸びている。配線２２ｃは、配線２２ｂの途中から分岐してパッド２４ｃまで伸びている。パッド２４ｂは、再配線層５０の再配線ビア５６ｂ及び再配線５４ｂに接続され、パッド２４ｃは、ショートスタブを構成する再配線ビア５６ｃ及び再配線５４ｃに接続されている。これにより、図７（ａ）及び図７（ｂ）で説明したように、再配線ビア５６ｂのパッド２４ｂへの接続位置が所望の位置からずれた場合でも、トランジスタ１２のドレインからショートスタブの分岐点７０までの距離の所望値からのずれを少なくすることができる。よって、周波数シフト及び／又は電源効率の低下などの性能の劣化を抑制できる。なお、実施例１では、再配線５４ｃはショートスタブを構成する場合を例に示したが、オープンスタブを構成する場合でもよい。
図９は、実施例２に係る半導体装置の分解斜視図である。図９のように、実施例２の半導体装置２００では、半導体チップ１０は、パッド２４ａ～２４ｄに加えて、パッド２４ｅ及び２４ｆを有する。パッド２４ｅは、配線２２ａの途中の分岐点７２で配線２２ａから分岐した配線２２ｅに電気的に接続されている。パッド２４ｆは、再配線ビア５６ｆ、再配線５４ｆ、及び再配線ビア５６ｅを介してパッド２４ｅに電気的に接続されている。パッド２４ｆには、配線２２ｆを介してキャパシタ３０が電気的に接続されている。キャパシタ３０は、一方の端子が配線２２ｆを介してパッド２４ｆに接続され、他方の端子はグランド電位に接続されている。トランジスタ１２のゲートは、再配線５４ｄ及び５４ｆを介してバイアス電圧Ｖｇの供給を受ける。このように、パッド２４ｅに電気的に接続される再配線５４ｆはショートスタブを構成する。パッド２４ｆに電気的に接続されるキャパシタ３０は、バイアス電圧Ｖｇを安定させる役割を担う。トランジスタ１２に入力される高周波信号のインピーダンスを整合する入力整合回路４４は再配線層５０を用いて形成、すなわち再配線５４ａ及び５４ｆを用いて形成されている。その他の構成は、実施例１と同じであるため説明を省略する。
実施例２によれば、半導体チップ１０は、トランジスタ１２のゲートに接続されるパッド２４ａ及び２４ｅと、トランジスタ１２のゲートとパッド２４ａ及び２４ｅとの間を接続する配線２２ａ及び２２ｅと、を有する。配線２２ａは、トランジスタ１２のゲートからパッド２４ａまで伸び、配線２２ｅは、配線２２ａの途中から分岐してパッド２４ｅまで伸びている。パッド２４ａは、再配線層５０の再配線ビア５６ａ及び再配線５４ａに接続され、パッド２４ｅは、ショートスタブを構成する再配線ビア５６ｅ及び再配線５４ｆに接続されている。これにより、トランジスタ１２のゲートからショートスタブの分岐点７２までの距離の所望値からのずれを少なくすることができる。よって、周波数シフト及び／又は電源効率などの性能劣化を抑制できる。
なお、実施例２において、トランジスタ１２のドレインは、実施例１におけるトランジスタ１２のゲートと同様に、配線２２ｂを介してパッド２４ｂが接続されているだけで、配線２２ｃ及びパッド２４ｃは設けられていない場合でもよい。したがって、再配線層５０に再配線ビア５６ｃ及び５６ｄ並びに再配線５４ｃが設けられず、再配線５４ｅは再配線ビア５６ｂを介してパッド２４ｂに接続されている場合でもよい。
図１０は、実施例３に係る半導体装置の分解斜視図である。図１０のように、実施例３の半導体装置３００では、半導体チップ１０は、パッド２４ａと分岐点７２との間に接続されるキャパシタ３０と、パッド２４ｂと分岐点７０との間に接続されるキャパシタ３０と、を有する。その他の構成は、実施例２と同じであるため説明を省略する。
実施例３によれば、半導体チップ１０は、パッド２４ａと分岐点７２との間に接続されるキャパシタ３０と、パッド２４ｂと分岐点７０との間に接続されるキャパシタ３０と、を有する。パッド２４ａと分岐点７２との間に接続されるキャパシタ３０によって、トランジスタ１２のゲートに供給されるバイアス電圧Ｖｇの直流がカットされる。同様に、パッド２４ｂと分岐点７０との間に接続されるキャパシタ３０によって、トランジスタ１２のドレインに供給されるバイアス電圧Ｖｄの直流がカットされる。これにより、複数のトランジスタ１２を多段に接続させることが可能となる。
なお、実施例３では、パッド２４ａと分岐点７２との間及びパッド２４ｂと分岐点７０との間の両方にキャパシタ３０が接続される場合を例に示したが、いずれか一方に接続される場合でもよい。
図１１は、実施例４に係る半導体装置の分解斜視図である。図１１のように、実施例４の半導体装置４００では、半導体チップ１０は、パッド２４ｄを３方向から囲む３つのキャパシタ３０ａ～３０ｃを有する。キャパシタ３０ａ～３０ｃは、配線２２ｃがパッド２４ｃから伸びる方向とは異なる３方向からパッド２４ｄを囲んでいる。例えば、キャパシタ３０ａ～３０ｃは、再配線ビア５６ｄから再配線５４ｃが伸びる方向とは異なる３方向からパッド２４ｄを囲んでいる。
キャパシタ３０ａ～３０ｃは、パッド２４ｄから伸びる配線２２ｄ１～２２ｄ３を介してパッド２４ｄに電気的に接続されている。配線２２ｄ１～２２ｄ３は、配線２２ｃがパッド２４ｃから伸びる方向とは異なる３方向にパッド２４ｄから伸びている。配線２２ｄ２は、配線２２ｃがパッド２４ｃから伸びる方向とは反対の方向にパッド２４ｄから伸びている。配線２２ｄ１及び２２ｄ３は、配線２２ｃがパッド２４ｃから伸びる方向に交差（例えば直交）する方向にパッド２４ｄから伸びている。
キャパシタ３０ａ～３０ｃは、一方の端子が配線２２ｄ１～２２ｄ３を介してパッド２４ｄに接続され、他方の端子はグランド電位に接続されている。配線２２ｄ１～２２ｄ３の長さは、再配線ビア５６ｄがパッド２４ｄの所定の位置（例えば中心）に接続された場合に再配線５４ｃがショートスタブとして機能し得る長さになっている。配線２２ｄ１～２２ｄ３の長さは、互いに同じ長さになっていてもよいし、互いに異なる長さになっていてもよい。その他の構成は、実施例１と同じであるため説明を省略する。
図１２（ａ）及び図１２（ｂ）は、比較例１に係る半導体装置で生じる課題を説明する図である。図１２（ａ）及び図１２（ｂ）のように、ＦＯＷＬＰの製造精度のために、パッド２４ｂへの再配線ビア５６ｂの接続位置が所望の位置からずれ、再配線５４ｂと再配線５４ｈの分岐点７６からキャパシタ７８までの距離が変化することがある。図１２（ａ）では、再配線ビア５６ｂがパッド２４ｂに所望の位置で接続し、分岐点７６からキャパシタ７８までの距離がＬｓである場合を図示している。図１２（ｂ）では、再配線ビア５６ｂが所望の位置からずれてパッド２４ｂに接続され、分岐点７６からキャパシタ７８までの距離がＬｓ＋ΔＬｓになっている場合を図示している。
分岐点７６からキャパシタ７８までの距離（すなわちスタブの長さ）は、トランジスタ１２で増幅する高周波信号に影響を及ぼし、所望の距離からのずれによって周波数シフト及び／又は電源効率の低下などの性能の劣化を招く。すなわち、比較例１の半導体装置７００では、この点においても性能の劣化が生じ得る。
図１３（ａ）から図１３（ｃ）は、実施例４に係る半導体装置の効果を説明する図である。なお、図１３（ａ）から図１３（ｃ）では、図５と同様に、再配線にハッチングを付している。図１３（ａ）のように、再配線ビア５６ｂのパッド２４ｂへの接続位置が所望の位置からパッド２４ｄ側の方向にずれた場合を想定する。この場合、再配線ビア５６ｄのパッド２４ｄへの接続位置のずれによって互いのずれが相殺され、分岐点７０からキャパシタ３０ｂまでの距離の所望の距離からのずれを少なくすることができる。したがって、性能の劣化が抑制される。同様に、図１３（ｂ）及び図１３（ｃ）のように、再配線ビア５６ｂのパッド２４ｂへの接続位置が所望の位置からパッド２４ｄ側の方向と交差する方向にずれた場合を想定する。この場合、再配線ビア５６ｄのパッド２４ｄへの接続位置のずれによって互いのずれが相殺され、分岐点７０からキャパシタ３０ａ又は３０ｃまでの距離の所望の距離からのずれを少なくすることができ、性能の劣化が抑制される。
実施例４によれば、図１１のように、再配線５４ｃの一端側は再配線ビア５６ｃによってパッド２４ｃに接続され、他端側は再配線ビア５６ｄによってパッド２４ｄに接続されている。これにより、再配線ビア５６ｂのパッド２４ｂへの接続位置がずれた場合でも、このずれを再配線ビア５６ｄのパッド２４ｄへの接続位置のずれで相殺することができる。よって、パッド２４ｄから伸びる配線２２ｄ１～２２ｄ３を介してキャパシタ３０ａ～３０ｃがパッド２４ｄに接続される場合に、ショートスタブの分岐点７０からキャパシタ３０ａ～３０ｃまでの距離の所望の距離からのずれを少なくできる。よって、性能の劣化を抑制できる。
図１１のように、配線２２ｄ１～２２ｄ３は、配線２２ｃがパッド２４ｃから伸びる方向とは反対の方向と配線２２ｃがパッド２４ｃから伸びる方向に交差する方向との３方向にパッド２４ｄから伸びる場合が好ましい。キャパシタ３０ａ～３０ｃは配線２２ｄ１～２２ｄ３を介してパッド２４ｄに接続される場合が好ましい。これにより、図１３（ａ）から図１３（ｃ）で説明したように、再配線ビア５６ｂのパッド２４ｂへの接続位置が所望の位置からずれた場合でも、分岐点７０からキャパシタ３０ａ～３０ｃのうちの１つまでの距離の所望の距離からのずれを少なくできる。よって、性能の劣化を抑制できる。
実施例４では、パッド２４ｄから３方向に伸びる配線２２ｄ１～２２ｄ３を介してキャパシタ３０ａ～３０ｃがパッド２４ｄに接続されている場合を例に示したが、この場合に限られる訳ではない。実施例１のように、パッド２４ｄから１方向に伸びる１つの配線２２ｄを介して１つのキャパシタ３０が接続されている場合でもよい。すなわち、配線２２ｃがパッド２４ｃから伸びる方向と異なる方向にパッド２４ｄから伸びる配線２２ｄを介してキャパシタ３０がパッド２４ｄに接続されている場合が好ましい。これにより、分岐点７０からキャパシタ３０までの距離の所望の距離からのずれを少なくすることができ、性能の劣化を抑制できる。
図１４は、パッドに接続されるキャパシタの他の例を示す図である。図１４のように、パッド２４ｄに３方向から接続するキャパシタは、パッド２４ｄを３方向から囲むコの字型（Ｕ字型）の形状をしたキャパシタ３０ｄの場合でもよい。キャパシタ３０ｄは、一方の端子が配線２２ｄ１～２２ｄ３を介してパッド２４ｄに接続され、他方の端子はグランド電位に接続されている。このように、パッド２４ｄに３方向から接続するキャパシタは、図１１のように別々に設けられたキャパシタ３０ａ～３０ｃの場合でもよいし、図１４のようにコの字型（Ｕ字型）形状をした１つのキャパシタ３０ｄの場合でもよい。別々のキャパシタ３０ａ～３０ｃとすることで、それぞれの静電容量を個別に設定することが可能となる。一方、１つのキャパシタ３０ｄとすることで、製造が容易となる。
なお、実施例４では、トランジスタ１２のドレインに接続されるパッド２４ｄの周りにキャパシタ３０ａ～３０ｃを設ける場合を例に示した。しかしながら、この場合に限られず、実施例２のように、トランジスタ１２のゲートに接続されるパッド２４ｆが設けられている場合には、パッド２４ｆの周りにキャパシタ３０ａ～３０ｃを設けてもよい。
図１５は、実施例５に係る増幅器を示す断面図である。図１５のように、実施例５の増幅器５００は、実装基板８０と、実装基板８０に実装された実施例１の半導体装置１００と、を備える。半導体装置１００は、再配線層５０に設けられるパッド６０が半田８４によって実装基板８０のパッド８２に接合されることで、実装基板８０に実装されている。実装基板８０は、半導体装置１００が実装される面とは反対側の面に、１又は複数の放射素子を備えるアンテナ基板の場合でもよい。実装基板８０は、例えばＦＲ－４（Flame Retardant type 4）規格のガラスエポキシ樹脂と金属箔を積層した基板、又は、セラミックと金属箔を積層した基板を加工することで形成される。なお、図１５では、実装基板８０に実施例１の半導体装置１００が実装された場合を例に示したが、実施例２から実施例４の半導体装置が実装基板８０に実装される場合でもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）トランジスタと、前記トランジスタのゲート又はドレインに接続される第１パッド及び第２パッドと、前記トランジスタの前記ゲート又はドレインから前記第１パッドまで伸びる第１配線と、前記第１配線の途中から分岐して前記第２パッドまで伸びる第２配線と、を有する半導体チップと、前記半導体チップ上に設けられ、前記第１パッドに接続される第１再配線と、前記第２パッドに接続されてスタブを構成する第２再配線と、を有する再配線層と、を備える半導体装置。
（付記２）前記半導体チップは、第３パッドを有し、前記再配線層は、前記第２パッドと前記第２再配線の一端側とを接続する第１ビアと前記第３パッドと前記第２再配線の他端側とを接続する第２ビアとを有する、付記１記載の半導体装置。
（付記３）前記半導体チップは、前記第３パッドから伸びる１又は複数の第３配線と、前記１又は複数の第３配線を介して前記第３パッドに接続する１又は複数のキャパシタと、を有する、付記２記載の半導体装置。
（付記４）前記１又は複数の第３配線は、前記第２配線が前記第２パッドから伸びる方向とは異なる方向に前記第３パッドから伸びる、付記３記載の半導体装置。
（付記５）前記１又は複数の第３配線は、前記第３パッドから伸びる３つの第３配線であり、前記３つの第３配線は、前記第２配線が前記第２パッドから伸びる第１方向とは反対の第２方向と前記第１方向に交差する第３方向及び第４方向とに前記第３パッドから伸びていて、前記１又は複数のキャパシタは、前記３つの第３配線を介して前記第３パッドに接続される、付記３記載の半導体装置。
（付記６）前記１又は複数のキャパシタは、前記第３パッドをコの字型に囲む１つのキャパシタである、付記５記載の半導体装置。
（付記７）前記トランジスタは、前記第２再配線を介してバイアス電圧が供給される、付記１から６のいずれか一項記載の半導体装置。
（付記８）前記半導体チップは、前記第２配線が前記第１配線から分岐する分岐点と前記第１パッドとの間に接続されるキャパシタを有する、付記１から７のいずれか一項記載の半導体装置。
（付記９）前記第１再配線及び前記第２再配線は、前記トランジスタで増幅される高周波信号のインピーダンス整合を行う整合回路を構成する、付記１から８のいずれか一項記載の半導体装置。
（付記１０）前記半導体チップは、窒化ガリウムからなる基板を備える、付記１から９のいずれか一項記載の半導体装置。
（付記１１）前記トランジスタは高周波信号を増幅する、付記１から１０のいずれか一項記載の半導体装置。
（付記１２）高周波信号を増幅するトランジスタを有する半導体チップと、前記半導体チップ上に設けられた再配線層と、を備える半導体装置と、前記半導体装置が実装された実装基板と、を備え、前記半導体チップは、前記トランジスタのゲート又はドレインに接続される第１パッド及び第２パッドと、前記トランジスタの前記ゲート又はドレインから前記第１パッドまで伸びる第１配線と、前記第１配線の途中から分岐して前記第２パッドまで伸びる第２配線と、を有し、前記再配線層は、前記第１パッドに接続される第１再配線と、前記第２パッドに接続されてスタブを構成する第２再配線と、を有する、増幅器。
１０ 半導体チップ
１２ トランジスタ
２２～２２ｆ 配線
２４～２４ｆ パッド
３０～３０ｄ キャパシタ
４０ 樹脂層
４２ 金属膜
４４ 入力整合回路
４６ 出力整合回路
５０ 再配線層
５２ 絶縁部
５４ａ～５４ｈ 再配線
５６ａ～５６ｆ 再配線ビア
６０ パッド
７０～７６ 分岐点
７８ キャパシタ
８０ 実装基板
８２ パッド
８４ 半田
１００～４００ 半導体装置
５００ 増幅器

Claims (10)

  1. トランジスタと、前記トランジスタのゲート又はドレインに接続される第１パッド及び第２パッドと、前記トランジスタの前記ゲート又はドレインから前記第１パッドまで伸びる第１配線と、前記第１配線の途中から分岐して前記第２パッドまで伸びる第２配線と、を有する半導体チップと、
    前記半導体チップ上に設けられ、前記第１パッドに接続される第１再配線と、前記第２パッドに接続されてスタブを構成する第２再配線と、を有する再配線層と、を備える半導体装置。
  2. 前記半導体チップは、第３パッドを有し、
    前記再配線層は、前記第２パッドと前記第２再配線の一端側とを接続する第１ビアと前記第３パッドと前記第２再配線の他端側とを接続する第２ビアとを有する、請求項１記載の半導体装置。
  3. 前記半導体チップは、前記第３パッドから伸びる１又は複数の第３配線と、前記１又は複数の第３配線を介して前記第３パッドに接続する１又は複数のキャパシタと、を有する、請求項２記載の半導体装置。
  4. 前記１又は複数の第３配線は、前記第２配線が前記第２パッドから伸びる方向とは異なる方向に前記第３パッドから伸びる、請求項３記載の半導体装置。
  5. 前記１又は複数の第３配線は、前記第３パッドから伸びる３つの第３配線であり、
    前記３つの第３配線は、前記第２配線が前記第２パッドから伸びる第１方向とは反対の第２方向と前記第１方向に交差する第３方向及び第４方向とに前記第３パッドから伸びていて、
    前記１又は複数のキャパシタは、前記３つの第３配線を介して前記第３パッドに接続される、請求項３記載の半導体装置。
  6. 前記１又は複数のキャパシタは、前記第３パッドをコの字型に囲む１つのキャパシタである、請求項５記載の半導体装置。
  7. 前記トランジスタは、前記第２再配線を介してバイアス電圧が供給される、請求項１から６のいずれか一項記載の半導体装置。
  8. 前記半導体チップは、前記第２配線が前記第１配線から分岐する分岐点と前記第１パッドとの間に接続されるキャパシタを有する、請求項１から７のいずれか一項記載の半導体装置。
  9. 前記第１再配線及び前記第２再配線は、前記トランジスタで増幅される高周波信号のインピーダンス整合を行う整合回路を構成する、請求項１から８のいずれか一項記載の半導体装置。
  10. 高周波信号を増幅するトランジスタを有する半導体チップと、前記半導体チップ上に設けられた再配線層と、を備える半導体装置と、
    前記半導体装置が実装された実装基板と、を備え、
    前記半導体チップは、前記トランジスタのゲート又はドレインに接続される第１パッド及び第２パッドと、前記トランジスタの前記ゲート又はドレインから前記第１パッドまで伸びる第１配線と、前記第１配線の途中から分岐して前記第２パッドまで伸びる第２配線と、を有し、
    前記再配線層は、前記第１パッドに接続される第１再配線と、前記第２パッドに接続されてスタブを構成する第２再配線と、を有する、増幅器。
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