JP7065084B2 - 単結晶半導体アイランドを含む構造、そのような構造を製造するための方法 - Google Patents

単結晶半導体アイランドを含む構造、そのような構造を製造するための方法 Download PDF

Info

Publication number
JP7065084B2
JP7065084B2 JP2019517074A JP2019517074A JP7065084B2 JP 7065084 B2 JP7065084 B2 JP 7065084B2 JP 2019517074 A JP2019517074 A JP 2019517074A JP 2019517074 A JP2019517074 A JP 2019517074A JP 7065084 B2 JP7065084 B2 JP 7065084B2
Authority
JP
Japan
Prior art keywords
layer
island
single crystal
seed layer
crystal semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019517074A
Other languages
English (en)
Other versions
JP2019535141A (ja
Inventor
ソッタ ダヴィド
コノンチュク オレグ
ベソー ジャン－マルク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2019535141A publication Critical patent/JP2019535141A/ja
Application granted granted Critical
Publication of JP7065084B2 publication Critical patent/JP7065084B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/544—Solar cells from Group III-V materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Thin Film Transistor (AREA)
  • Led Devices (AREA)

Description

本発明は、キャリア上に位置する単結晶半導体アイランドを含む構造に関する。この構造は、発光ダイオードなど半導体デバイスを構成する、ＩＩＩ－Ｖ族材料の活性層またはそのような活性層のスタックを受けることが意図されている。
非特許文献１、特許文献１、および特許文献２は、主面を有するキャリア、キャリアの主面上の誘電体層、および誘電体層上の複数の単結晶半導体アイランドによって形成された基板を作製するための異なる方法を開示している。
これらの文献に述べられているように、単結晶半導体アイランドは、材料の連続的な膜内において、弛緩処理中の変形によってこの膜に元々存在する応力を解放するように形成される。このようにして、弛緩または部分的に弛緩されたアイランドが、それらのアイランドが十分に小さな寸法を有することを条件に座屈による過剰な変形なしに形成される。
アイランドの形成および弛緩処理は、連続的な膜が誘電体層および基板キャリア上に位置する間に実施することができる。あるいは、アイランドの形成および弛緩処理は、連続的な膜が中間キャリア上にある間に実施することができ、中間キャリアから、弛緩または部分的に弛緩されたアイランドが、キャリアを覆う誘電体層に転写され、したがって基板を形成することになる。
アイランドは、ゲルマニウム、ＳｉＧｅ、一般的な配合ＩｎＡｌＧａＮのＩＩＩ－Ｎ族材料、または塊状の形態で一般に存在しない任意の他の材料製であることが有利である。
基板を作製するために使用される方法にかかわらず、アイランドは、半導体デバイスを構成するＩＩＩ－Ｖ族材料の活性層またはそのような半導体層および結晶層のスタックを受けることを意図することができる。これらは、たとえば、発光ダイオードの量子井戸を構成する単結晶活性層、または光電池の光発電層とすることができる。特許文献３を参照することができる。
機能的かつ効率的な半導体デバイスの開発は、それらを構成する活性層の性質および厚さの非常に精密な制御を必要とする。これらは、典型的には、数ｎｍから数百ｎｍに及ぶ厚さを有することができる。
このために、活性層の構成および均一性に影響を及ぼす成長機器のパラメータ（前駆体流の均一性、堆積チャンバ内の温度および分圧）が非常に精密に制御される。
これらのパラメータを制御するためになされるあらゆる注意にかかわらず、本出願人は、「アイランド」基板のアイランド上に形成されたＩＩＩ－Ｖ族材料の活性層は、アイランドの縁部上でその中央部におけるより大きい不均一な厚さを有する可能性があることを観察した。これは、弛緩または部分的に弛緩されたＩｎＧａＮアイランド上にＩｎＧａＮの活性層が成長するとき特に当てはまる。この大きすぎる周辺領域は活用することができず、これはアイランドの有用な表面積を制限する。
アイランドの寸法は、必ずしもこの使用可能でない周辺領域を補うために自由に選ぶことができないことに留意されたい。実際、これらの寸法は、過剰な座屈なしにアイランドの弛緩を可能にするために課されることがある。したがって、アイランドの有用な表面積は必然的に制限され、これは、大きな半導体構成要素の形成を可能にせず、これらの基板の利益を制限する。
欧州特許出願公開第２１５１８５２号明細書 欧州特許出願公開第２１５１８５６号明細書 米国特許出願公開第２０１５１５５３３１号明細書
"Ｂｕｃｋｌｉｎｇ ｓｕｐｐｒｅｓｓｉｏｎ ｏｆ ＳｉＧｅ ｉｓｌａｎｄｓ ｏｎ ｃｏｍｐｌｉａｎｔ ｓｕｂｓｔｒａｔｅｓ"， Ｙｉｎ ｅｔ ａｌ （２００３）， Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， ９４（１０）， ６８７５－６８８２
本発明は、上述の欠点のすべてまたは一部を補うことが意図されている。具体的には、均一な厚さを有する少なくとも１つの活性層の開発のための「アイランド」基板を提供することが目的である。
これらの目的の１つを達成することに鑑みて、本発明の対象は、ＩＩＩ－Ｖ族材料の少なくとも１つの活性層を準備するための構造であって、主面を有するキャリア、キャリアの主面上に位置する誘電体層、および誘電体層上に直接位置する複数の単結晶半導体アイランドによって形成された基板を備え、アイランドは、活性層の成長のためのシードとして使用されることになる上部表面を有する構造を提案する。本発明によれば、この構造は、アイランドの上部表面をマスクすることなく、アイランドによって覆われない誘電体層の部分上に直接、単結晶半導体アイランド間に位置するシード層を備え、その結果、誘電体層は、もはやその環境に露出されない。
本発明による構造は、成長によって、少なくとも１つの活性層を受けることが意図されている。広範な実験を行った後、本出願人は、活性層を構成するいくつかの種が、特にＩＩＩ－Ｖ族材料製であったとき、誘電体層の誘電体との化学親和力がない可能性があり、したがってそこに固定されない可能性があることを観察した。次いで、これらの種は、活性層の成長中、アイランドの縁部に固定されるように移動する可能性が高く、これは、アイランド上に形成する活性層の厚さ均一性を損なう。
構造に半導体アイランド間の誘電体層上に直接シード層を提供することにより、本発明の構造は、この現象を防止することを可能にし、特に均一な活性層を形成する。
単独での、または任意の技術的に可能な組合せにおける本発明の他の利点および非制限的な特徴によれば、
・ キャリアは、ケイ素またはサファイア製である。
・ 誘電体層は、酸化ケイ素および／または窒化ケイ素を含む。
・ 単結晶半導体アイランドは、ＩＩＩ－Ｖ族材料、より具体的にはＩＩＩ－Ｎ族材料を含む。
・ 単結晶半導体アイランドは、ＩｎＧａＮ製であり、またはＩｎＧａＮを含む。
・ シード層は、多結晶ＡＩＮ製である。
また、本発明は、構造を作製するための方法であって、主面を有するキャリア、キャリアの主面全体の上に位置する誘電体層、および誘電体層上に直接位置する複数の単結晶半導体アイランドで構成される基板を提供するステップを含み、アイランドは、ＩＩＩ－Ｖ族材料の活性層の成長のためのシードとして使用されることになる上部表面を有する、方法を提案する。本発明によれば、この方法は、アイランドの上部表面をマスクすることなく、アイランドによって覆われない誘電体層の部分上にシード層を形成するステップを含み、その結果、誘電体層は、もはやその環境に露出されない。
単独での、または任意の技術的に可能な組合せにおける本発明の他の利点および非制限的な特徴によれば、
・ シード層の形成は、単結晶半導体アイランド上およびその間にシード層を堆積するステップと、次いで結晶半導体アイランド上に位置するシード層の部分を選択的に除去するステップとを含む。
・ 単結晶半導体アイランド上に位置するシード層の部分の選択的除去は、機械的化学的研磨によって実施される。
・ シード層の形成は、単結晶半導体アイランド上での保護層の選択的形成と、保護層上および単結晶半導体アイランド間の誘電体層の露出された表面上でのシード層の堆積と、保護層、および単結晶半導体アイランド上に位置するシード層の部分の選択的除去とを含む。
・ 保護層は、感光性樹脂を含み、保護層の選択的形成は、フォトリソグラフィステップを含む。
・ 保護層および保護層上に位置するシード層の選択的除去は、化学エッチングによって実施される。
また、本発明は、半導体デバイスを作製するための方法であって、本発明による構造を提供するステップと、単結晶半導体アイランド上でＩＩＩ－Ｖ族材料の少なくとも１つの活性層を形成するステップとを含む方法に関する。
本発明の他の特徴および利点は、添付の図面を参照して以下の本発明の詳細な説明から明らかになろう。
本発明による構造の概略的な断面図である。 本発明による構造の概略的な上面図である。 本発明による構造を使用して半導体デバイスを作製するための方法の図である。 本発明による構造を使用して半導体デバイスを作製するための方法の図である。 本発明による構造を使用して半導体デバイスを作製するための方法の図である。 第１の実施形態による本発明による構造を作製するための方法のステップの図である。 第１の実施形態による本発明による構造を作製するための方法のステップの図である。 第１の実施形態による本発明による構造を作製するための方法のステップの図である。 第２の実施形態による本発明による構造を作製するための方法のステップの図である。 第２の実施形態による本発明による構造を作製するための方法のステップの図である。 第２の実施形態による本発明による構造を作製するための方法のステップの図である。 第２の実施形態による本発明による構造を作製するための方法のステップの図である。
図１ａおよび図１ｂは、本発明による構造１０の断面図および上面図を概略的に示す。構造１０は、たとえば直径２インチ（５０ｍｍ）、４インチ（１００ｍｍ）、さらには２００ｍｍの標準的なサイズの円形ウェハのように形作ることができる。しかし、本発明は、決してこれらの寸法または形状に限定されない。
構造１０は、たとえばケイ素またはサファイア製のキャリア２を含む。キャリア２は、主面を有する。誘電体層３は、キャリア２のこの主表面上に位置する。誘電体層３は、二酸化ケイ素、窒化ケイ素、または、たとえばこれらの材料製の層の単一もしくは複数のスタック製とすることができる。誘電体層３は、１０ｎｍと数ミクロンの間の厚さを有することができる。
また、構造１０は、誘電体層３上に直接、複数の単結晶半導体アイランド４（以下の説明では、より単純に「アイランド」と称される）を含む。「複数のアイランド」は、図１ｂに示されているように誘電体層３を露出するトレンチによって境界を画すことができる独立した、接合されていない領域のセットによって形成される膜を指す。すべてのアイランドが、同じまたは異なるサイズおよび／または形状を有してよい。
本発明は、決して特定の性質のアイランド４に限定されないが、構造１０は、これらのアイランドが弛緩または部分的に弛緩されたＩＩＩ－Ｖ族材料、特にＩｎＧａＮ製であるとき特に興味深い用途がある。ＩｎＧａＮ材料は、１％と１０％の間のインジウム含有量を有することができる。各アイランドは、１００ｎｍと２００ｎｍの間の厚さ、および数ミクロンと１ｍｍの間の主寸法（アイランドの形状に応じて直径または長さ）を有することができる。アイランド４は、その幅を１ミクロンと５０ミクロンの間とすることができ誘電体層をその環境に露出するトレンチによって、互いに分離されていることができる。
したがって、構造１０には、その露出された表面が０．３１８９ｎｍと０．３２１０ｎｍの間の格子パラメータを有し、発光ダイオードなど半導体デバイスを形成するためにＩＩＩ－Ｖ族材料の少なくとも１つの活性層を受けることが可能であるアイランド４を形成することができる。
また、作製される半導体デバイスの性質に応じて、ＡｌＧａＮの、またはＩＩＩ－Ｖ族材料、より具体的にはＩＩＩ－Ｎ材料など任意の他の材料の複数のアイランドを作製しようと決めることができる。
本発明によれば、構造１０は、誘電体層３上に直接、アイランド４間に結合層５をも含む。このシード層５は、アイランド４によって覆われない誘電体層３の部分上に直接位置し、その結果、この誘電体層３は、もはやその環境に直接露出されない。結合層５は、活性層（または活性層のスタック）の成長のためのシードとしてアイランド４の上部表面を使用することができるようにこれらの表面をマスクしない。シード層５の性質は、構造１０上に形成されることになる活性層のすべての構成要素と十分な化学親和力を有するように選ばれる。したがって、結合層５は、これらの要素を固定し、活性層の形成中にその移動を防止するのに適している。換言すれば、シード層５は、その性質およびその配置により、シード層５の表面からアイランド４またはこれらのアイランド上に形成される活性層６の表面への材料の輸送、典型的には吸着原子の拡散を制限する。
たとえば、構造１０、および特にアイランド４が、ＩＩＩ－Ｖ族材料を含む活性層を受けることが意図されているとき、シード層５は、ＡｌＮ製であることが好ましい。誘電体層３上に直接堆積することによって形成されるとき、シード層５は、多結晶とすることができる。したがって、特に例示的な実装において、層５は、多結晶ＡｌＮ製とすることができる。
実際のところ、出願人は、広範な実験中、ＩＩＩ族およびＶ族のいくつかの元素（特にインジウム）は、誘電体層３の誘電体と特に反応性がなく、したがってそこに固定することができないことを観察することができた。しかし、それらはすべて、ＡＩＮシード層５上に容易に固定することができる。
シード層５の厚さは、その露出された表面の性質だけが本発明の範囲内で利用されるため、特に決定的なものではない。したがって、シード層は、互いに積み重ねられた複数の層で構成することができ、表面が環境に露出された層だけが活性層の構成要素との化学親和力を必要とする。具体的には、この厚さは、その露出された表面を維持し後続の活性層の形成を促進するためにアイランド４の厚さ以下のままである厚さでアイランド４間の誘電体層３を完璧に覆えば十分である。たとえば、シード層５は、数ｎｍと数百ｎｍの間の厚さを有してよい。
図２は、ちょうど述べた構造１０を利用する半導体デバイスを作製するための方法を示す。
図２ａに示されている第１のステップでは、本発明による構造１０が提供される。構造１０は、従来の成長機器のチャンバ１１内に位置することができる。それ自体周知であるように、チャンバは、活性層を構成する種を輸送する前駆体ガスの流れが横断し、加熱される。図２ｂに概略的に示されているように、チャンバ１１内で循環する前駆体ガス内に含まれる種は、構造１０の露出された表面と反応する。単結晶半導体アイランドの露出された表面上には、単結晶活性層６がエピタキシによって徐々に形成される。シード層５と活性層６を構成するすべての種との間の良好な化学親和力は、シード層５上でアイランド４間の層６’の形成をももたらす。これは、シード層５がない場合のように、いくつかの種が移動し、アイランドの露出された表面の縁部に固着するのを防止する。
このステップが完了したとき、図２ｃに示されているように、活性な半導体の単結晶層６を有する構造１０が、均等な厚さを有するアイランド４の表面上に得られる。たとえば、活性層６は、それが形成されたアイランドのものと同様の均一性を有してよい。
アイランド４間において、シード層５上に、多結晶とすることができる残さ層６’が形成されている。この残さ層６’は特に有用でなく、感光性樹脂で有用な層６をマスクすること、フォトリソグラフィ露光、および層６’のドライまたはウェットエッチングの従来のステップによって除去することができる。
構造１０上の活性層６は、半導体デバイスの実現を完了しそれを機能するものにするために、追加の層の形成、電気接点の形成、最終基板の転写など、それ自体周知の追加の処理を受けることができる。
図３は、第１の実施形態による本発明に準拠した構造１０の実現に含まれるステップを示す。
図３ａに示されている第１のステップでは、主面を有するキャリア２と、キャリア２の主面全体の上の誘電体層３と、誘電体層３上に直接位置する複数の結晶半導体アイランド４とを備える基板１が提供される。
この基板１が得られた特定の方法は、本発明に特に関係がなく、たとえば、従来技術の開示に提示されている方法の１つが選ばれてよい。
第２のステップ３ｂでは、基板１の露出された表面全体の上にシード層５、５’が形成される。シード層５’の一部分はアイランド４上に位置し、シード層５の相補的な部分は、誘電体層３上に直接、アイランド４間に位置する。
第３のステップでは、アイランド４上に位置するシード層５’の部分が除去され、後続の活性層６または複数のそのような層の堆積のためにその表面を露出する。
この後退させるステップは、多数の方法で実施することができる。
第１の手法では、図３ｂにおける基板は、機械的化学的薄化によって基板表面のアイランド４上に位置する結合層５’の部分を選択的に除去するために機械的化学的研磨ステップ（「化学的機械的研磨」の頭字語のＣＭＰ）にかけられる。
別の手法は、誘電体層３上に直接位置するシード層５の部分を保護層で事前に選択的にマスクした後、アイランド４上に位置するシード層の部分５’をドライまたはウェットエッチングすることによって除去することである。この選択的マスキングは、樹脂の完全な表面堆積、除去されることになる樹脂の領域を画定するフォトリソグラフィマスクを通してのこの樹脂の露光、およびこれらの領域内の樹脂の化学的除去という従来のステップによって達成することができる。
このステップが完了したとき、図３ｃに示されているように、本発明に準拠した構造１０が得られ、これは、誘電体層３上に直接、アイランド４間だけに位置するシード層５を含む。
図４は、第２の実施形態による本発明に準拠した構造１０の実現に含まれるステップを示す。
図４ａに示されている基板１を提供する第１のステップは、第１の実施形態のものと同一であり、同じコメントが当てはまる。
図４ｂに示されている第２のステップでは、アイランド４の露出された表面が、保護層７、たとえば樹脂層で選択的にマスクされる。
この選択的マスキングステップは、従来の完全表面樹脂堆積プロセス、樹脂が保存されなければならないアイランド４に対応する領域を画定するためのフォトリソグラフィマスクを通してのその露光、およびこれらの領域の外側の樹脂の選択的な化学的除去によって実施することができる。
図４ｃに示されている第３のステップでは、シード層５、５’が、基板１の露出された表面全体の上に形成される。シード層５’の一部分は、アイランド４をマスクする保護層７上にあり、シード層５の別の部分は、アイランド４間で誘電体層５上に直接位置する。
第４のステップでは、保護層７、および保護層７上にあるシード層５’の部分が除去される。これは、たとえば、保護層７を選択的に除去しシード層５’の部分の除去をもたらす化学エッチング解決策を提供することによって達成することができる。このステップが完了したとき、図４ｄに示されている本発明に準拠した構造１０が得られる。
当然ながら、本発明は記載の例に限定されず、以下の特許請求の範囲によって定義される本発明の範囲を超えることなしに代替の実施形態を提供することができる。
したがって、「単結晶半導体」は、結晶格子が連続的である、すなわち結晶粒界を有していない結晶形態にある半導体材料を意味する。しかし、結晶は、その単結晶特徴を失うことなしに、欠陥、または点欠陥、転位など不完全部を有してよい。
構造１０は、基板２、誘電体層３、アイランド４、およびシード層５に加えて、たとえば誘電体層３の下に位置する他の層を含んでよい。
さらに、誘電体層３がキャリア２の主表面全体を覆う必要はない。たとえば、それはアイランド４間でキャリア２上だけ、またはさらにはアイランド４間でキャリア２の表面の一部上だけに位置することができる。あらゆる場合において、本発明によれば、シード層５は、その環境に露出される可能性が高い誘電体層３上に少なくとも直接形成される。

Claims (12)

  1. ＩＩＩ－Ｖ族材料（６）からなる少なくとも１つの活性層を作製するための構造（１０）であって、主面を有するキャリア（２）と、前記キャリアの前記主面上に位置する誘電体層（３）と、前記誘電体層（３）上に直接位置する複数の単結晶半導体アイランド（４）とからなる基板を備え、前記アイランドは、前記活性層の成長のためのシードとして使用されることになる上部表面を有し、前記構造は、前記アイランド（４）の前記上部表面をマスクすることなく、前記アイランド（４）によって覆われない前記誘電体層（３）の部分上に直接、前記単結晶半導体アイランド（４）間に位置する多結晶ＡｌＮシード層（５）を備え、その結果、前記誘電体層（３）は、もはやその環境に露出されず、
    前記多結晶ＡｌＮシード層（５）は、その露出された表面での前記活性層の後続の形成を促進して前記後続の形成が前記アイランド（４）の縁部に固着するのを防止することができるように、前記活性層の構成要素との化学親和力を有するように構成され、前記多結晶ＡｌＮシード層（５）の厚さは、前記アイランド（４）の厚さ以下であり、これにより、前記活性層が作製される前記アイランド（４）の表面上に均一な厚さをもたらすことを特徴とする構造。
  2. 前記キャリア（２）は、ケイ素またはサファイアからなることを特徴とする請求項１に記載の構造（１０）。
  3. 前記誘電体層（３）は、酸化ケイ素および／または窒化ケイ素を含むことを特徴とする請求項１または２に記載の構造（１０）。
  4. 前記単結晶半導体アイランド（４）は、ＩＩＩ－Ｖ族材料を含むことを特徴とする請求項１ないし３のいずれか１つに記載の構造（１０）。
  5. 前記単結晶半導体アイランド（４）は、ＩｎＧａＮからなり、またはＩｎＧａＮを含むことを特徴とする請求項４に記載の構造（１０）。
  6. 構造（１０）を作製するための方法であって、主面を有するキャリア（２）と、前記キャリア（２）の前記主面上に位置する誘電体層（３）と、前記誘電体層（３）上に直接位置する複数の単結晶半導体アイランド（４）とで形成される基板（１）を提供するステップを含み、前記アイランドは、ＩＩＩ－Ｖ族材料の活性層の成長のためのシードとして使用されることになる上部表面を有し、前記アイランド（４）の前記上部表面をマスクすることなく、前記アイランド（４）によって覆われない前記誘電体層（２）の部分上に直接位置する、前記単結晶半導体アイランド（４）間の多結晶ＡｌＮシード層（３）を形成するステップを含み、その結果、前記誘電体層（３）は、もはやその環境に露出されず、
    前記多結晶ＡｌＮシード層（５）は、その露出された表面での前記活性層の後続の形成を促進して前記後続の形成が前記アイランド（４）の縁部に固着するのを防止することができるように、前記活性層の構成要素との化学親和力を有するように構成され、前記多結晶ＡｌＮシード層（５）の厚さは、前記アイランド（４）の厚さ以下であり、これにより、前記活性層が作製される前記アイランド（４）の表面上に均一な厚さをもたらすことを特徴とする方法。
  7. 前記シード層（５）の前記形成は、前記単結晶半導体アイランド（４）上に、およびその間に前記シード層（５、５’）を堆積するステップと、次いで前記結晶半導体アイランド（４）上に位置する前記シード層（５’）の部分を選択的に除去するステップとを含むことを特徴とする請求項６に記載の方法。
  8. 前記単結晶半導体アイランド（４）上に位置する前記シード層（５’）の部分の前記選択的除去は、機械的化学的研磨によって実施されることを特徴とする請求項７に記載の方法。
  9. 前記シード層（５）の前記形成は、前記単結晶半導体アイランド（４）上で保護層（７）を選択的に形成するステップと、前記保護層上におよび前記単結晶半導体アイランド（４）間の前記誘電体層（３）の露出された表面上に前記シード層（５、５’）を堆積するステップと、前記保護層（７）および前記単結晶半導体アイランド（４）上に位置する前記シード層（５’）の部分を選択的に除去するステップとを含むことを特徴とする請求項６に記載の方法。
  10. 前記保護層（７）は、感光性樹脂を含み、前記保護層（７）の前記選択的形成は、フォトリソグラフィのステップを含むことを特徴とする請求項９に記載の方法。
  11. 前記保護層（７）および前記保護層（７）上に位置する前記シード層（５’）の前記選択的除去は、化学エッチングによって実施されることを特徴とする請求項９または１０に記載の方法。
  12. 半導体デバイスを製造するための方法であって、請求項１ないし５のいずれか１つに記載の構造（１０）を提供するステップと、前記単結晶半導体アイランド（４）上でＩＩＩ－Ｖ族材料の少なくとも１つの活性層を形成するステップとを含むことを特徴とする方法。
JP2019517074A 2016-09-29 2017-09-21 単結晶半導体アイランドを含む構造、そのような構造を製造するための方法 Active JP7065084B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1659343 2016-09-29
FR1659343A FR3056825B1 (fr) 2016-09-29 2016-09-29 Structure comprenant des ilots semi-conducteurs monocristallins, procede de fabrication d'une telle structure
PCT/FR2017/052529 WO2018060570A1 (fr) 2016-09-29 2017-09-21 Structure comprenant des ilots semi-conducteurs monocristallins, procede de fabrication d'une telle structure

Publications (2)

Publication Number Publication Date
JP2019535141A JP2019535141A (ja) 2019-12-05
JP7065084B2 true JP7065084B2 (ja) 2022-05-11

Family

ID=57349032

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019517074A Active JP7065084B2 (ja) 2016-09-29 2017-09-21 単結晶半導体アイランドを含む構造、そのような構造を製造するための方法

Country Status (8)

Country Link
US (1) US11295950B2 (ja)
EP (1) EP3520132B1 (ja)
JP (1) JP7065084B2 (ja)
KR (1) KR102485734B1 (ja)
CN (1) CN109791877B (ja)
FR (1) FR3056825B1 (ja)
TW (1) TW201826328A (ja)
WO (1) WO2018060570A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3088478B1 (fr) 2018-11-08 2020-10-30 Soitec Silicon On Insulator Procede de fabrication collective d'une pluralite de structures semi-conductrices
FR3104809B1 (fr) 2019-12-11 2021-12-17 Commissariat Energie Atomique Procede de realisation d’une couche de materiau structuree

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009004A (ja) 1999-11-15 2002-01-11 Matsushita Electric Ind Co Ltd 窒化物半導体の製造方法、窒化物半導体素子の製造方法、窒化物半導体素子、半導体発光素子及びその製造方法
JP2003183100A (ja) 2001-10-09 2003-07-03 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
JP2010278313A (ja) 2009-05-29 2010-12-09 Sharp Corp 窒化物半導体ウェハ、窒化物半導体素子および窒化物半導体素子の製造方法
JP2012507864A (ja) 2008-10-30 2012-03-29 エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法
JP2016529731A (ja) 2013-08-27 2016-09-23 レイセオン カンパニー 誘電体ウィンドウ内へのｉｉｉ−ｖ族成長中の不均一性の成長及びオートドーピングを抑制する方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2828002B2 (ja) * 1995-01-19 1998-11-25 松下電器産業株式会社 半導体発光素子およびその製造方法
US5787104A (en) * 1995-01-19 1998-07-28 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting element and method for fabricating the same
WO1999014804A1 (en) * 1997-09-16 1999-03-25 Massachusetts Institute Of Technology CO-PLANAR Si AND Ge COMPOSITE SUBSTRATE AND METHOD OF PRODUCING SAME
JP3252779B2 (ja) * 1998-01-16 2002-02-04 松下電器産業株式会社 半導体発光素子及び半導体発光装置
US6541349B2 (en) * 2001-01-18 2003-04-01 International Business Machines Corporation Shallow trench isolation using non-conformal dielectric and planarizatrion
US20040029365A1 (en) * 2001-05-07 2004-02-12 Linthicum Kevin J. Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
US8545629B2 (en) * 2001-12-24 2013-10-01 Crystal Is, Inc. Method and apparatus for producing large, single-crystals of aluminum nitride
US7638346B2 (en) * 2001-12-24 2009-12-29 Crystal Is, Inc. Nitride semiconductor heterostructures and related methods
JPWO2005106977A1 (ja) * 2004-04-27 2008-03-21 松下電器産業株式会社 窒化物半導体素子およびその製造方法
US20070054467A1 (en) * 2005-09-07 2007-03-08 Amberwave Systems Corporation Methods for integrating lattice-mismatched semiconductor structure on insulators
JP2009143778A (ja) * 2007-12-17 2009-07-02 Sumitomo Metal Mining Co Ltd 窒化アルミニウム結晶の成長方法と窒化アルミニウム基板および半導体デバイス
EP2151856A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Relaxation of strained layers
EP2151852B1 (en) 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
US8124470B1 (en) * 2010-09-29 2012-02-28 International Business Machines Corporation Strained thin body semiconductor-on-insulator substrate and device
FR2966975B1 (fr) * 2010-10-27 2013-04-12 Commissariat Energie Atomique Procede de fabrication d'un substrat muni de deux zones actives avec des materiaux semi-conducteurs differents.
US8709921B2 (en) * 2010-11-15 2014-04-29 Applied Materials, Inc. Method for forming a semiconductor device using selective epitaxy of group III-nitride
FR2992465B1 (fr) * 2012-06-22 2015-03-20 Soitec Silicon On Insulator Procede de fabrication collective de leds et structure pour la fabrication collective de leds
FR2997558B1 (fr) 2012-10-26 2015-12-18 Aledia Dispositif opto-electrique et son procede de fabrication
FR3007574B1 (fr) * 2013-06-21 2015-07-17 Commissariat Energie Atomique Procede de fabrication d'une structure semiconductrice et composant semiconducteur comportant une telle structure semiconductrice
US20160111618A1 (en) * 2014-05-07 2016-04-21 Sensor Electronic Technology, Inc. Optoelectronic device including improved thermal management

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009004A (ja) 1999-11-15 2002-01-11 Matsushita Electric Ind Co Ltd 窒化物半導体の製造方法、窒化物半導体素子の製造方法、窒化物半導体素子、半導体発光素子及びその製造方法
JP2003183100A (ja) 2001-10-09 2003-07-03 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
JP2012507864A (ja) 2008-10-30 2012-03-29 エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法
JP2010278313A (ja) 2009-05-29 2010-12-09 Sharp Corp 窒化物半導体ウェハ、窒化物半導体素子および窒化物半導体素子の製造方法
JP2016529731A (ja) 2013-08-27 2016-09-23 レイセオン カンパニー 誘電体ウィンドウ内へのｉｉｉ−ｖ族成長中の不均一性の成長及びオートドーピングを抑制する方法

Also Published As

Publication number Publication date
FR3056825A1 (fr) 2018-03-30
EP3520132B1 (fr) 2020-07-22
CN109791877B (zh) 2023-03-21
KR102485734B1 (ko) 2023-01-06
US11295950B2 (en) 2022-04-05
TW201826328A (zh) 2018-07-16
KR20190052000A (ko) 2019-05-15
CN109791877A (zh) 2019-05-21
WO2018060570A1 (fr) 2018-04-05
EP3520132A1 (fr) 2019-08-07
FR3056825B1 (fr) 2019-04-26
JP2019535141A (ja) 2019-12-05
US20190228967A1 (en) 2019-07-25

Similar Documents

Publication Publication Date Title
CN103117243B (zh) 反调sti形成
US8664084B2 (en) Method for making a thin-film element
US20090224285A1 (en) THREADING-DISLOCATION-FREE NANOHETEROEPITAXY OF Ge ON Si USING SELF-DIRECTED TOUCH-DOWN OF Ge THROUGH A THIN SiO2 LAYER
KR20110031988A (ko) 변형된 층의 이완 및 이동
JP2012514316A (ja) 半導体材料、半導体構造、デバイスおよびそれらを含む加工された基板の緩和した層を形成する方法
JP2009521391A (ja) エピタキシャル成長された構造体を製造するための簡易な方法
JP2008141206A (ja) 半導体ヘテロ構造を作製する方法
KR20060126968A (ko) 격자 조절 반도체 기판의 형성 방법
JP7065084B2 (ja) 単結晶半導体アイランドを含む構造、そのような構造を製造するための方法
KR20200136437A (ko) 다이아몬드 또는 이리듐 재질의 단결정 층을 제조하는 방법 및 다이아몬드 또는 이리듐 재질의 단결정 층의 에피택셜 성장을 위한 기판
US20110156047A1 (en) Nitride semiconductor template and method of manufacturing the same
JP2013542599A (ja) 半導体ウェハを処理するための方法、半導体ウェハおよび半導体デバイス
CN101944538B (zh) 半导体结构及其制造方法
CN111902571A (zh) AlN材料单晶层的制造方法和外延生长AlN材料单晶膜的衬底
US8912081B2 (en) Stiffening layers for the relaxation of strained layers
WO2014190890A1 (zh) 一种具有隔离层的复合衬底及其制造方法
JP7358707B2 (ja) ＧａＡｓ材料の単結晶層を製造するための方法、及びＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板
US8841207B2 (en) Reusable substrates for electronic device fabrication and methods thereof
TWI796525B (zh) 多個半導體結構的集體製作方法
KR100676828B1 (ko) 서로 다른 게르마늄 함유량을 갖는 반도체 에피층 패턴들의평탄화 방법
WO2015067681A1 (en) Epitaxial wafers avoiding edge melt-back-etching and method for fabricating the same
JP2014237570A (ja) 窒化物半導体基板の製造方法
US11444180B2 (en) Method of forming uniform fin features
CN107403715A (zh) 使用掺杂抛光材料控制内部裸片的均匀性
JP2014150248A (ja) 素子形成用基板の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190529

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200626

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220425

R150 Certificate of patent or registration of utility model

Ref document number: 7065084

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150