JP7060195B2 - 可変減衰器 - Google Patents

Description

本発明は、可変減衰器に関し、例えば制御電圧により高周波信号の減衰量を可変とする可変減衰器に関する。

制御電圧により高周波信号の減衰量を可変とする可変減衰器は、電圧可変アッテネータ（ＶＶＡ：Voltage Variable Attenuator）として知られている（特許文献１および２）。

特開２０００－１２４７０９号公報 特開２００９－２００６７１号公報

しかしながら、可変減衰器では、減衰量の可変幅を大きくしようとすると通過する高周波信号が歪んでしまう。このように、減衰量の可変幅を大きくすることと歪の抑制がトレードオフの関係となる。

本可変減衰器は、減衰量の可変幅を大きくしかつ歪特性を改善することを目的とする。

本発明の一実施形態は、高周波信号が入力する入力端子と、前記高周波信号を減衰した信号が出力する出力端子と、一端が前記入力端子に他端が前記出力端子に接続された伝送線路と、第１端子が前記伝送線路内の異なる複数のノードにそれぞれ接続され、第２端子が基準電位端子に接続された複数のＦＥＴと、を備え、前記複数のＦＥＴのうち少なくとも１つのＦＥＴの制御端子に印加される電圧は、前記複数のＦＥＴのうち他のＦＥＴの制御端子に印加される電圧とは異なる可変減衰器である。

本可変減衰器によれば、減衰量の可変幅を大きくしかつ歪特性を改善することができる。

図１は、比較例１に係る可変減衰器の回路図である。 図２は、比較例２に係る可変減衰器の回路図である。 図３（ａ）および図３（ｂ）は、比較例１および２における制御信号Ｖｃｏｎｔに対するそれぞれＩＩＰ３および通過量を示す図である。 図４は、比較例１における制御信号Ｖｃｏｎｔの所定の変化に対するドレイン電流の変化ΔＩｄを示す図である。 図５は、実施例１に係る可変減衰器の回路図である。 図６（ａ）および図６（ｂ）は、それぞれ比較例１および実施例１における制御信号Ｖｃｏｎｔの所定の変化に対するドレイン電流の変化ΔＩｄおよびＩＩＰ３を示す図である。 図７（ａ）および図７（ｂ）は、それぞれ比較例１および実施例１の制御信号Ｖｃｏｎｔに対する通過量を示す図である。 図８は、実施例２に係る可変減衰器の回路図である。 図９（ａ）および図９（ｂ）は、比較例２および実施例２における制御信号Ｖｃｏｎｔに対するＩＩＰ３および通過量を示す図である。 図１０は、実施例３に係る電子回路の回路図である。 図１１（ａ）および図１１（ｂ）は、それぞれ実施例１の変形例１および実施例４に係る可変減衰器の回路図である。 図１２（ａ）および図１２（ｂ）は、実施例１の変形例１における制御信号Ｖｃｏｎｔに対するそれぞれＦＥＴの制御電圧および通過量を示す図である。 図１３（ａ）および図１３（ｂ）は、実施例４における制御信号Ｖｃｏｎｔに対するそれぞれＦＥＴの制御電圧および通過量を示す図である。 図１４は、実施例４の変形例１に係る可変減衰器の回路図である。

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
（１）本願発明の一実施例は、高周波信号が入力する入力端子と、前記高周波信号を減衰した信号が出力する出力端子と、一端が前記入力端子に他端が前記出力端子に接続された伝送線路と、第１端子が前記伝送線路内の異なる複数のノードにそれぞれ接続され、第２端子が基準電位端子に接続された複数のＦＥＴと、を備え、前記複数のＦＥＴのうち少なくとも１つのＦＥＴの制御端子に印加される電圧は、前記複数のＦＥＴのうち他のＦＥＴの制御端子に印加される電圧とは異なる可変減衰器である。
これにより、複数のＦＥＴの間で、制御端子に印加される電圧が異なることで、インピーダンスの乱れが最も大きくなる制御信号の電圧が複数のＦＥＴの間で異なる。よって、減衰量の可変幅を大きくしかつ歪特性を改善できる。
（２）前記少なくとも１つのＦＥＴの制御端子に印加される電圧の掃引幅および掃引幅の中心は、前記他のＦＥＴの制御端子に印加される電圧の掃引幅および掃引幅の中心と異なることが好ましい。これにより、歪特性をより改善できる。
（３）前記複数のＦＥＴのうち前記入力端子の最も近くに接続されたＦＥＴの制御端子に印加される電圧は、前記他のＦＥＴの制御端子に印加される電圧と異なることが好ましい。これにより、歪特性をより改善できる。
（４）前記複数のＦＥＴのうち前記入力端子の最も近くに接続されたＦＥＴは、前記ノードと前記基準電位端子の間に直列接続された少なくとも２つのＦＥＴを含むことが好ましい。これにより、歪特性をより改善できる。
（５）前記複数のＦＥＴのうち前記出力端子の最も近くに接続されたＦＥＴは、前記ノードと前記基準電位端子の間に接続された単一のＦＥＴであることが好ましい。これにより、減衰量の可変幅をより大きくできる。
（６）単一の制御信号に基づき前記少なくとも１つのＦＥＴの制御端子に印加される電圧と前記他のＦＥＴの制御端子に印加される電圧とを生成する電圧生成回路を備えることが好ましい。これにより、ＦＥＴごとに異なる制御電圧を与えなくてもよい。
（７）前記電圧生成回路は、前記単一の制御信号が印加される制御信号端子と、アノードが基準電位端子に接続され、カソードが前記制御信号端子と前記他のＦＥＴの制御端子との間のノードに接続されたダイオードと、を備えることが好ましい。これにより、単一の制御信号に対する減衰量の傾きを緩やかにできる。

［本願発明の実施形態の詳細］
本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

［比較例１］
図１は、比較例１に係る可変減衰器の回路図である。図１に示すように、比較例１に係る可変減衰器１１０は、入力端子Ｔｉｎ、出力端子Ｔｏｕｔ、伝送線路Ｌ０、ＦＥＴ１０、２０、３０および制御電圧生成回路４０を備えている。伝送線路Ｌ０の一端および他端はそれぞれ入力端子Ｔｉｎおよび出力端子Ｔｏｕｔに接続されている。入力端子Ｔｉｎと伝送線路Ｌ０との間、および出力端子Ｔｏｕｔと伝送線路Ｌ０との間には直流成分を除去するキャパシタが設けられていてもよい。

伝送線路Ｌ０は、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に互いに直列に接続された複数の伝送線路Ｌ１からＬ４を含む。伝送線路Ｌ１からＬ４の間にそれぞれノードＮ１からＮ３が設けられている。ＦＥＴ１０、２０および３０の第１端子はそれぞれグランド端子に、第２端子はそれぞれノードＮ１からＮ３に接続されている。すなわち、複数のＦＥＴ１０、２０および３０の第１端子は伝送線路Ｌ０内の異なる複数のノードＮ１からＮ３にそれぞれ接続され、第２端子がグランド電位（すなわち基準電位が与えられた基準電位端子）に接続されている。

制御電圧生成回路４０はＦＥＴ１０、２０、３０の制御端子に制御電圧を印加する。制御電圧生成回路４０は、抵抗Ｒ１１からＲ１３、Ｒ４およびＲ５を有している。抵抗Ｒ１１からＲ１３はそれぞれＦＥＴ１０、２０および３０の制御端子とノードＮ５との間に接続されている。抵抗Ｒ４はノードＮ５とグランド端子との間に接続されている。抵抗Ｒ５はノードＮ５と制御信号端子Ｔｃとの間に接続されている。制御信号端子Ｔｃに印加された制御信号Ｖｃｏｎｔの電圧は、抵抗Ｒ４とＲ５で分圧され、ＦＥＴ１０、２０および３０の制御端子に制御電圧として供給される。

ＦＥＴ１０、２０および３０の第１端子はソースおよびドレインの一方であり、第２端子はソースおよびドレインの他方である。制御端子はゲートである。以下の比較例および実施例のＦＥＴも同様である。

入力端子Ｔｉｎに入力した高周波信号は伝送線路Ｌ０を伝送する。制御電圧が大きくなりＦＥＴ１０、２０および３０の第１端子と第２端子との間のインピーダンスが低くなると、伝送線路Ｌ０を伝送する高周波信号の一部がＦＥＴ１０、２０および３０を介しグランドに流れる。これにより、出力端子Ｔｏｕｔから出力される高周波信号の強度が小さくなる。すなわち、入力端子Ｔｉｎに入力した高周波信号が減衰して出力端子Ｔｏｕｔから出力される。制御電圧がＦＥＴ１０、２０および３０のピンチオフ電圧より小さくなると、ＦＥＴ１０、２０および３０がピンチオフし、伝送線路Ｌ０を伝送する高周波信号はグランドにほとんど流れない。すなわち、入力端子Ｔｉｎから入力した高周波信号はほとんど減衰せず出力端子Ｔｏｕｔから出力される。

［比較例２］
図２は、比較例２に係る可変減衰器の回路図である。図２に示すように、比較例２に係る可変減衰器１１２は、比較例１に比べＦＥＴ１２、２２および３２を備えている。ＦＥＴ１２、２２および３２は、それぞれノードＮ１からＮ３とグランド端子との間にＦＥＴ１０、２０および３０と直列に接続されている。制御電圧生成回路４０は、比較例１に比べＦＥＴ１２、２２および３２の制御端子とノードＮ５との間に接続された抵抗Ｒ２１、Ｒ２２およびＲ２３を備えている。その他の構成は比較例１と同じであり説明を省略する。

比較例２では、ノードＮ１とグランドとの間にＦＥＴ１０と１２とが直列に接続（すなわちカスコード接続）されている。同様にＦＥＴ２０と２２、ＦＥＴ３０と３２とが直列に接続されている。

比較例１および比較例２についてシミュレーションを行った。ＦＥＴ１０、１２、２０、２２、３０および３２は電子走行層がＩｎＧａＡｓ、電子供給層がＡｌＧａＡｓのＨＥＭＴ（High Electron Mobility Transistor）を用いた。ゲート長は０．１μｍ、ゲート幅は１６０μｍとした。入力端子Ｔｉｎに入力する高周波信号は周波数が２０ＧＨｚ、電力が０ｄＢｍとした。相互変調歪を算出する周波数間隔を１０ＭＨｚとした。制御信号Ｖｃｏｎｔを－３Ｖから０Ｖまで掃引した。各抵抗Ｒ１１からＲ１３、およびＲ２１からＲ２３の抵抗値を各々１ｋΩとし、抵抗Ｒ４およびＲ５の抵抗値をそれぞれ２ｋΩおよび６ｋΩとした。

図３（ａ）および図３（ｂ）は、比較例１および２における制御信号Ｖｃｏｎｔに対するそれぞれＩＩＰ３および通過量を示す図である。ＩＩＰ３は、３次相互変調歪のインターセクトポイントの入力電力である。通過量は、入力端子Ｔｉｎに入力される高周波信号に対する出力端子Ｔｏｕｔから出力される高周波信号の比を示し、０ｄＢからの減少量が減衰量に対応する。

図３（ａ）に示すように、比較例１ではＩＩＰ３が小さい。特に、Ｖｃｏｎｔが－２Ｖから－１Ｖの範囲でＩＩＰ３が小さい。比較例２では、比較例１に比べ全体的にＩＩＰ３が大きく歪が抑制されている。特に、Ｖｃｏｎｔが－２Ｖから－１．５ＶにおいてＩＰＰ３が改善している。

図３（ｂ）に示すように、比較例１では、Ｖｃｏｎｔ＝－３Ｖにおける通過量は－４ｄＢでありＶｃｏｎｔ＝０Ｖでは－４０ｄＢである。減衰量の可変幅を３６ｄＢ確保できる。比較例２では、Ｖｃｏｎｔ＝－３Ｖでの通過量は比較例１と同程度であるが、Ｖｃｏｎｔ＝０Ｖでは－２６ｄＢである。減衰量の可変幅は２２ｄＢと比較例１より小さい。

このように、比較例２のようにＦＥＴをカスコード化すると比較例１より歪特性を改善することができる。しかし、Ｖｃｏｎｔが大きい領域での減衰量が比較例１より小さくなってしまう。このように、歪特性と減衰量の可変幅が小さくなってしまう。

この理由を調査するため、伝送線路Ｌ０から各ＦＥＴ１０、２０および３０を介しグランドに流れる高周波信号のドレイン電流成分の制御信号Ｖｃｏｎｔの所定の変化に対する変化量｜ΔＩｄ｜／ΔＶｃｏｎｔをシミュレーションした。伝送線路Ｌ０にはバイアス電圧は印加されておらず、ＦＥＴ１０、２０および３０の第１端子と第２端子との間には実質的なバイアスは印加されていない。よって、｜ΔＩｄ｜／ΔＶｃｏｎｔは、無バイアス状態でのドレイン電流Ｉｄの、制御信号Ｖｃｏｎｔの微小変化ΔＶｃｏｎｔに対する変化量となる。

図４は、比較例１における制御信号Ｖｃｏｎｔに対する｜ΔＩｄ｜／ΔＶｃｏｎｔを示す図である。各ノードＮ１からＮ３からＦＥＴ１０、２０および３０に流れるドレイン電流の変化量と、ＦＥＴ１０、２０および３０のＦＥＴのドレイン電流の変化量の合計を示す。

図４に示すように、入力端子Ｔｉｎに近いＦＥＴ１０は遠いＦＥＴ２０および３０より｜ΔＩｄ｜／ΔＶｃｏｎｔが大きい。これは、伝送線路Ｌ０からグランドに流れる高周波信号のうちＦＥＴ１０を介して流れる高周波信号が最も大きいことに対応する。各ＦＥＴ１０、２０および３０の｜ΔＩｄ｜／ΔＶｃｏｎｔはＶｃｏｎｔ＝－１．７Ｖ付近で最大となる。各ＦＥＴ１０、２０および３０の｜ΔＩｄ｜／ΔＶｃｏｎｔのピーク位置がほぼ一致しているため、ＦＥＴ合計の｜ΔＩｄ｜／ΔＶｃｏｎｔはＶｃｏｎｔ＝－１．７Ｖ付近で鋭いピークとなる。Ｖｃｏｎｔ＝－１．７±０．３Ｖの範囲では合計の｜ΔＩｄ｜／ΔＶｃｏｎｔが大きい。

｜ΔＩｄ｜／ΔＶｃｏｎｔが大きいことは、伝送線路Ｌ０からＦＥＴ１０、２０および３０をみたドレインインピーダンスが制御信号Ｖｃｏｎｔの変化に対し大きく変化することを示している。このようなドレインインピーダンスの乱れにより、伝送線路Ｌ０のインピーダンスが影響を受け伝搬する高周波信号の歪特性が劣化しＩＩＰ３が小さくなってしまうと考えられる。よって、ドレインインピーダンスの乱れが最も大きくなる制御信号Ｖｃｏｎｔのとき、歪特性が最も劣化する。

比較例２のように、ＦＥＴ１０、２０および３０をカスコード化すると、カスコード化したＦＥＴのうち伝送線路Ｌ０側のＦＥＴのドレインインピーダンスの変化が小さくなる。このため、比較例２では比較例１に比べ歪特性が改善する。しかし、比較例２では伝送線路Ｌ０からグランドに流れる高周波信号は複数のＦＥＴを直列に通過するため、１個のＦＥＴを通過する比較例１に比べ高周波信号が流れにくくなる。このため、制御信号Ｖｃｏｎｔが０Ｖに近いとき（すなわちＦＥＴが導通状態のとき）、比較例２では比較例１に比べ減衰量が小さくなる。よって、減衰量の可変量が小さくなる。

そこで、各ＦＥＴの制御端子に印加される制御電圧をオフセットすることで、ＦＥＴ間で｜ΔＩｄ｜／ΔＶｃｏｎｔのピークの位置を分散させることを考えた。図５は、実施例１に係る可変減衰器の回路図である。図５に示すように、実施例１に係る可変減衰器１００では、各ＦＥＴ１０、２０および３０に供給する制御電圧を生成するための抵抗をＦＥＴ１０、２０および３０ごとに設けている。制御信号端子Ｔｃとグランドとの間に直列に抵抗Ｒ４１およびＲ５１が接続され、ＦＥＴ１０の制御端子は抵抗Ｒ４１およびＲ５１との間のノードＮ５１に接続されている。同様に、制御信号端子Ｔｃとグランドとの間に直列に抵抗Ｒ４２およびＲ５２が接続され、ＦＥＴ２０の制御端子は抵抗Ｒ４２およびＲ５２との間のノードＮ５２に接続されている。制御信号端子Ｔｃとグランドとの間に直列に抵抗Ｒ４３およびＲ５３が接続され、ＦＥＴ３０の制御端子は抵抗Ｒ４３およびＲ５３との間のノードＮ５３に接続されている。

これにより、ＦＥＴ１０の制御電圧は、制御信号Ｖｃｏｎｔが抵抗Ｒ４１とＲ５１により分圧された電圧となる。ＦＥＴ２０およびの制御電圧は、制御信号Ｖｃｏｎｔがそれぞれ抵抗Ｒ４２とＲ５２により分圧された電圧および抵抗Ｒ４３とＲ５３により分圧された電圧となる。抵抗Ｒ４１とＲ５１との比、抵抗Ｒ４２とＲ５２との比、および抵抗Ｒ４３とＲ５３との比、を異ならせることで、ＦＥＴ１０、２０および３０に供給される制御電圧を異ならせることができる。その他の構成は比較例１と同じであり説明を省略する。

実施例１についてシミュレーションを行った。抵抗Ｒ４１およびＲ５１の抵抗値をそれぞれ２ｋΩおよび６ｋΩ、抵抗Ｒ４２、Ｒ５２、Ｒ４３およびＲ５３の抵抗値を各々４ｋΩとした。その他のシミュレーション条件は比較例１と同じであり説明を省略する。

比較例１の各ＦＥＴおよび実施例１のＦＥＴ１０では、制御信号Ｖｃｏｎｔを－３Ｖから０Ｖまで掃引すると、制御電圧は－０．７５Ｖから０Ｖまで掃引される。一方、ＦＥＴ２０および３０では、制御電圧は－１．５Ｖから０Ｖまで掃引される。

図６（ａ）および図６（ｂ）は、それぞれ比較例１および実施例１における制御信号Ｖｃｏｎｔに対する｜ΔＩｄ｜／ΔＶｃｏｎｔおよびＩＩＰ３を示す図である。｜ΔＩｄ｜／ΔＶｃｏｎｔはＦＥＴの合計の｜ΔＩｄ｜／ΔＶｃｏｎｔである。図６（ａ）に示すように、比較例１では、｜ΔＩｄ｜／ΔＶｃｏｎｔはＶｃｏｎｔ＝－１．７Ｖ付近で鋭いピークを有する。ＩＩＰ３はＶｃｏｎｔ＝－２Ｖから－１Ｖ付近で小さくなる。

図６（ｂ）に示すように、実施例１では、合計の｜ΔＩｄ｜／ΔＶｃｏｎｔのピーク性（ピークング特性）が鈍っている。これは、実施例１では、ＦＥＴ１０とＦＥＴ２０および３０とでＶｃｏｎｔの掃引幅が異なるため、ＦＥＴ１０の｜ΔＩｄ｜／ΔＶｃｏｎｔがピークとなる制御信号ＶｃｏｎｔとＦＥＴ２０および３０の｜ΔＩｄ｜／ΔＶｃｏｎｔがピークとなる制御信号Ｖｃｏｎｔが異なっているためである。これにより、Ｖｃｏｎｔ＝－２Ｖから－１ＶにおけるＩＩＰ３が比較例１に比べ約５ｄＢ改善している。

このように、実施例１では、ＦＥＴ１０とＦＥＴ２０および３０とで、ドレインインピーダンスの乱れが生じる制御信号Ｖｃｏｎｔが異なる。よって、いずれの制御信号Ｖｃｏｎｔにおいてもドレインインピーダンスの乱れが小さく、比較例１に比べ歪特性が改善する。

図７（ａ）および図７（ｂ）は、それぞれ比較例１および実施例１の制御信号Ｖｃｏｎｔに対する通過量を示す図である。図７（ａ）および図７（ｂ）に示すように、比較例１および実施例１ともに、Ｖｃｏｎｔ＝－３Ｖでの通過量は約－４ｄＢ、Ｖｃｏｎｔ＝０Ｖでの通過量は－４０ｄＢである。このように、実施例１の減衰量の可変量は比較例１と同程度である。これは、ＦＥＴ１０、２０および３０をカスコード化していないためと考えられる。

実施例１によれば、複数のＦＥＴ１０、２０および３０のうち少なくとも１つのＦＥＴ１０の制御端子に印加される電圧は、他のＦＥＴ２０および３０の制御端子に印加される電圧とは異なる。これにより、ドレインインピーダンスの乱れが大きくなる制御信号ＶｃｏｎｔがＦＥＴ１０とＦＥＴ２０および３０との間で異なる。このため、減衰量の変動幅を小さくすることなく、歪特性を改善することができる。

また、ＦＥＴ１０の制御端子に印加される電圧の掃引幅（例えば－０．７５Ｖから０Ｖ）および掃引幅の中心（例えば－０．３７５Ｖ）は、他のＦＥＴの制御端子に印加される電圧の掃引幅（例えば－１．５Ｖから０Ｖ）および掃引幅の中心（例えば－０．７５Ｖ）と異なる。これにより、減衰量の変動幅を小さくすることなく、歪特性が改善される。実施例１では、ＦＥＴ１０とＦＥＴ２０および３０とで、制御電圧を異ならせたが、制御電圧が異なるＦＥＴの組み合わせは、他の組み合わせでもよい。入力端子Ｔｉｎに近いＦＥＴ１０の制御電圧の掃引幅をＦＥＴ２０および３０の掃引幅より小さくしたが、ＦＥＴ１０の制御電圧の掃引幅をＦＥＴ２０および３０の掃引幅より大きくしてもよい。ＦＥＴ１０の制御電圧の掃引幅の中心をＦＥＴ２０および３０の掃引幅の中心より高くしたが、ＦＥＴ１０の制御電圧の掃引幅の中心をＦＥＴ２０および３０の掃引幅の中心より低くしてもよい。

図４のように、入力端子Ｔｉｎに最も近いＦＥＴ１０の｜ΔＩｄ｜／ΔＶｃｏｎｔのピークが最も大きい。例えば、ＦＥＴ１０の｜ΔＩｄ｜／ΔＶｃｏｎｔのピークの大きさはＦＥＴ２０と３０との｜ΔＩｄ｜／ΔＶｃｏｎｔのピークの大きさの合計と同程度である。そこで、複数のＦＥＴ１０、２０および３０のうち入力端子Ｔｉｎの最も近くに接続されたＦＥＴ１０の制御端子に印加される電圧を、他のＦＥＴ２０および２０の制御端子に印加される電圧と異ならせる。これにより、ＦＥＴ１０、２０および３０の合計の｜ΔＩｄ｜／ΔＶｃｏｎｔのピークをより鈍らせることができる。よって、歪特性をより改善することができる。

制御電圧生成回路４０は、単一の制御信号Ｖｃｏｎｔに基づきＦＥＴ１０の制御端子に印加される電圧とＦＥＴ２０および３０の制御端子に印加される電圧とを生成する。これにより、ＦＥＴごとに異なる制御電圧を与えなくてもよい。

実施例２は、ＦＥＴの一部をカスコード化した例である。図８は、実施例２に係る可変減衰器の回路図である。図８に示すように、実施例２に係る可変減衰器１０２では、ノードＮ１とグランドとの間にＦＥＴ１０に直列にＦＥＴ１２が接続されている。ＦＥＴ１２の第１端子はグランドに、第２端子はＦＥＴ１０の第１端子に接続されている。同様にノードＮ２とグランドとの間にＦＥＴ２０に直列にＦＥＴ２２が接続されている。ノードＮ３とグランドとの間には単一のＦＥＴ３０が接続されている。ＦＥＴ１２および２２とノードＮ５１およびＮ５２との間にそれぞれ抵抗Ｒ２１およびＲ２２が接続されている。その他の構成は実施例１と同じであり説明を省略する。

実施例２についてシミュレーションを行った。抵抗Ｒ４１およびＲ５１の抵抗値をそれぞれ２ｋΩおよび６ｋΩ、抵抗Ｒ４２、Ｒ５２の抵抗値をそれぞれ４ｋΩおよび４ｋΩ、抵抗Ｒ４３およびＲ５３の抵抗値をそれぞれ６ｋΩおよび２ｋΩとした。その他のシミュレーション条件は実施例１と同じであり説明を省略する。

実施例２において、制御信号Ｖｃｏｎｔを－３Ｖから０Ｖまで掃引すると、ＦＥＴ１０、２０および３０の制御電圧は、それぞれ－０．７５Ｖから０Ｖ、－１．５Ｖから０Ｖ、および－２．２５Ｖから０Ｖまで掃引される。このように、実施例２では、ＦＥＴ１０および２０をカスコード化し、ＦＥＴ１０、２０および３０の制御電圧を互いに異ならせている。

図９（ａ）および図９（ｂ）は、比較例２および実施例２における制御信号Ｖｃｏｎｔに対するＩＩＰ３および通過量を示す図である。図９（ａ）に示すように、実施例２では、比較例２に比べＶｃｏｎｔ＝－２Ｖから－１Ｖの範囲においてＩＩＰ３が約４ｄＢ改善されている。

図９（ｂ）に示すように、Ｖｃｏｎｔ＝－３Ｖにおける通過量は実施例２と比較例２とで同程度である。Ｖｃｏｎｔ＝０Ｖにおける実施例２の通過量は比較例２より４ｄＢ程度小さい。これにより、実施例２は比較例２に比べ減衰量の可変幅を４ｄＢ大きくできる。このように、実施例２は比較例２に比べ、歪特性および減衰量の可変幅のいずれも改善できる。実施例１と比べると、実施例２は、ＩＩＰ３を約１０ｄＢ改善できる。

実施例２によれば、複数のＦＥＴ１０、２０および３０のうち入力端子Ｔｉｎの最も近くに接続されたＦＥＴは、ノードＮ１とグランドとの間に直列接続されたＦＥＴ１０および１２を含む。最も大きな高周波信号が加わるＦＥＴをカスコード化することで、歪特性をより改善できる。

また、出力端子Ｔｏｕｔに最も近いＦＥＴ３０には大きな高周波信号は加わらず、歪特性にはあまり影響していない。そこで、ＦＥＴ３０をカスコード化しない。すなわち、複数のＦＥＴ１０、２０および３０のうち出力端子Ｔｏｕｔの最も近くに接続されたＦＥＴ３０は、ノードＮ３と基準電位端子の間に接続された単一のＦＥＴである。これにより、減衰量の可変幅を大きくできる。入力端子Ｔｉｎに最も近いＦＥＴ１０のみをカスコード化し、他のＦＥＴはカスコード化しなくてもよい。

さらに、複数のＦＥＴ１０、２０および３０の制御電圧をすべて異ならせる。これにより、ＦＥＴ１０、２０および３０の｜ΔＩｄ｜／ΔＶｃｏｎｔのピーク位置をすべて異ならせることができる。よって、歪特性をより改善できる。直列接続されるＦＥＴの個数は、３以上でもよい。

実施例１および２では、伝送線路Ｌ０に３つのＦＥＴの経路が接続される例を説明したが、ＦＥＴの経路は複数であればよい。実施例１および２の可変減衰器は同一半導体基板上にＭＭＩＣ（Monolithic Microwave Integrated Circuit）として実現されてもよい。外部回路から制御信号端子Ｔｃに単一の同じ制御信号Ｖｃｏｎｔが与えられる例を説明したが、外部から各ＦＥＴの制御端子にそれぞれ制御電圧を与えてもよい。入力端子Ｔｉｎに入力される高周波信号として、マイクロ波、準ミリ波またはミリ波を用いることができる。

実施例３は、可変減衰器を用いた電子回路の例である。図１０は、実施例３に係る電子回路の回路図である。図１０に示すように、電子回路１０４は、可変減衰器５０，５２、方向性結合器５４および５６を備えている。可変減衰器５０および５２は、実施例１または２の可変減衰器である。キャパシタＣ１およびＣ２は直流カット用キャパシタである。方向性結合器５４は、端子Ｔ１から入力した高周波信号を位相が９０°シフトした信号に分離し可変減衰器５０および５２に出力する。可変減衰器５０および５２は制御信号Ｖｃｏｎｔに応じて高周波信号を減衰させる。方向性結合器５６は減衰した高周波信号の位相を合わせ合成し端子Ｔ２に出力する。

電子回路１０４は、特許文献１のように動作する可変減衰器として機能してもよいし、他の機能を有してもよい。このように、実施例１および２を、電子回路に用いてもよい。

実施例４は、電圧生成回路の一部にダイオードを用いる例である。図１１（ａ）および図１１（ｂ）は、それぞれ実施例１の変形例１および実施例４に係る可変減衰器の回路図である。図１１（ａ）に示すように、実施例１の変形例１の可変減衰器１０５では、伝送線路Ｌ０に接続されたＦＥＴ１０および２０が２個である。その他の構成は実施例１の図５と同じであり説明を省略する。

図１１（ｂ）に示すように、実施例４に係る可変減衰器１０６では、ダイオードＤ１がノードＮ５２とグランドとの間に接続されている。ダイオードＤ１のカソードはＮ５２にアノードはグランドに接続されている。

実施例１の変形例１と実施例４についてシミュレーションを行った。ＦＥＴ１０および２０並びにダイオードＤ１は、電子走行層がＧａＮ、電子供給層がＡｌＧａＮのＨＥＭＴ（High Electron Mobility Transistor）を用いた。ゲート長を０．１５μｍとした。ＦＥＴ１０および２０のゲート幅を４００μｍ、ダイオードＤ１のゲート幅を１５０μｍとした。抵抗Ｒ１１およびＲ１２の抵抗値を３ｋΩ、抵抗Ｒ４１およびＲ４２の抵抗値を１０ｋΩ、抵抗Ｒ５１の抵抗値を６ｋΩ、および抵抗Ｒ５２の抵抗値を０．２ｋΩとした。入力端子Ｔｉｎに入力する高周波信号は周波数が１４ＧＨｚ、電力が０ｄＢｍとし、制御信号Ｖｃｏｎｔを－５Ｖから０Ｖまで掃引した。その他のシミュレーション条件は実施例１と同じであり説明を省略する。

図１２（ａ）および図１２（ｂ）は、実施例１の変形例１における制御信号Ｖｃｏｎｔに対するそれぞれＦＥＴの制御電圧および通過量を示す図である。図１２（ａ）においてＶｇ１およびＶｇ２はそれぞれＦＥＴ１０および２０の制御端子（ゲート）に加わる制御電圧（ゲート電圧）である。通過量は入力端子Ｔｉｎと出力端子Ｔｏｕｔの間の高周波信号の通過量である。

図１２（ａ）に示すように、ＦＥＴ１０の制御端子には抵抗Ｒ４１とＲ５１とで抵抗分割された電圧が制御電圧Ｖｇ１として印加される。ＦＥＴ２０の制御端子には抵抗Ｒ４２とＲ５２とで抵抗分割された電圧が制御電圧Ｖｇ２として印加される。このため、制御信号Ｖｃｏｎｔが０Ｖのとき、制御電圧Ｖｇ１およびＶｇ２はいずれも０Ｖである。制御電圧Ｖｇ１およびＶｇ２は制御信号Ｖｃｏｎｔに対し直線的に変化する。制御信号Ｖｃｏｎｔに対する制御電圧Ｖｇ２の傾きは、制御電圧Ｖｇ１に比べ急峻になる。

図１２（ｂ）に示すように、制御信号Ｖｃｏｎｔが－５Ｖでは、ＦＥＴ１０および２０のソースとドレイン間のインピーダンスが高い。よって、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の通過量は０ｄＢ付近である。制御信号Ｖｃｏｎｔが－３Ｖ付近でＦＥＴ１０のソースとドレインとの間のインピーダンスが低くなる。このため、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の通過量が小さくなる。このときの制御信号Ｖｃｏｎｔに対する通過量の傾き６０は通過量１ｄＢ当たりの制御信号Ｖｃｏｎｔで表すと５９ｍＶ／ｄＢである。

制御信号Ｖｃｏｎｔが－２Ｖ付近でＦＥＴ１０に加えＦＥＴ２０のソースとドレインとの間のインピーダンスが低くなる。このため、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の通過量がさらに小さくなる。このときの制御信号Ｖｃｏｎｔに対する通過量の傾き６２は通過量１ｄＢ当たりの制御信号Ｖｃｏｎｔで表すと２７ｍＶ／ｄＢである。Ｖｃｏｎｔが－２Ｖ付近では傾き６２はＶｃｏｎｔが－３Ｖ付近の傾きより急峻になる。これは、図１２（ａ）のように、制御信号Ｖｃｏｎｔに対する制御電圧Ｖｇ２の傾きが制御信号Ｖｃｏｎｔに対する制御電圧Ｖｇ１の傾きより急峻なためである。

さらに、図１２（ｂ）のように、制御信号Ｖｃｏｎｔに対する通過量は階段状となる。傾き６２が急峻であると、減衰量の制御が難しくなる。また、減衰量が制御信号Ｖｃｏｎｔに対し階段状に変化すると、減衰量の制御がさらに難しくなる。通過量が階段状となることを抑制するために、制御電圧Ｖｇ１とＶｇ２とを近づけると、制御信号Ｖｃｏｎｔに対し通過量が急峻に変化してしまう。また、比較例１に近づくことになり、歪特性が劣化する。

図１３（ａ）および図１３（ｂ）は、実施例４における制御信号Ｖｃｏｎｔに対するそれぞれＦＥＴの制御電圧および通過量を示す図である。図１３（ａ）に示すように、制御信号Ｖｃｏｎｔが－１．５Ｖ以下ではＶｃｏｎｔに対するＶｇ１およびＶｇ２の傾きはほぼ同じである。これは、抵抗Ｒ４１とＲ５１との抵抗値の比と、抵抗Ｒ４２とＲ５２との抵抗値の比とがほぼ等しいためである。制御電圧Ｖｇ１とＶｇ２との差は、ダイオードＤ１のオフセット電圧（すなわち順方向電圧降下）に起因する。また、制御信号Ｖｃｏｎｔが－１．５Ｖ以上において、Ｖｇ２の傾きが変わるのは、ダイオードＤ１が作動し、抵抗Ｒ４２とＲ５２との抵抗比による電圧が制御電圧Ｖｇ２として印加されるからである。

図１３（ｂ）に示すように、制御信号Ｖｃｎｏｔが－３Ｖ付近の制御信号Ｖｃｏｎｔに対する通過量の傾き６０は通過量１ｄＢ当たりの制御信号Ｖｃｏｎｔで表すと４９ｍＶ／ｄＢである。制御信号Ｖｃｎｏｔが－２Ｖ付近の制御信号Ｖｃｏｎｔに対する通過量の傾き６２は通過量１ｄＢ当たりの制御信号Ｖｃｏｎｔで表すと５３ｍＶ／ｄＢである。このように、傾き６０と６２はほぼ同程度に緩やかである。これは、Ｖｃｏｎｔに対するＶｇ１の傾きおよびＶｇ２の傾きがほぼ同じためである。また、制御信号Ｖｃｏｎｔが－３．２Ｖから－１．５Ｖの範囲において、通過量は制御信号Ｖｃｏｎｔに対しほぼ一様に変化する。これにより、減衰量の制御が容易となる。

［実施例４の変形例１］
図１４は、実施例４の変形例１に係る可変減衰器の回路図である。図１４に示すように、可変減衰器１０８では、ノードＮ１とグランドとの間にＦＥＴ１０およびＦＥＴ１２が直列接続されている。ノードＮ２とグランドとの間にＦＥＴ２０およびＦＥＴ２２が直列接続されている。ＦＥＴ１２の制御端子とノードＮ５１との間に抵抗Ｒ２１が接続され、ＦＥＴ２２の制御端子とノードＮ５２との間に抵抗Ｒ２２が接続されている。抵抗Ｒ２１およびＲ２２の抵抗値は例えば１ｋΩである。その他の構成は実施例４と同じであり説明を省略する。実施例４の変形例１のように、複数のＦＥＴ１０および１２が直列接続されていてもよく、複数のＦＥＴ２０および２２が直列接続されていてもよい。

実施例４およびその変形例によれば、制御電圧生成回路４０は、単一の制御信号Ｖｃｏｎｔが印加される制御信号端子Ｔｃと、アノードが基準電位端子に接続され、カソードが制御信号端子ＴｃとＦＥＴ２０の制御端子との間のノードＮ５２に接続されたダイオードＤ１と、を備える。これにより、制御信号Ｖｃｏｎｔに対する減衰量の傾きを緩やかにでき、かつ減衰量を制御信号Ｖｃｏｎｔに対し一様に変化させることができる。よって、減衰量の制御が容易となる。

制御電圧Ｖｇ１とＶｇ２の傾きをほぼ同じとするため、抵抗Ｒ４１とＲ５１との比と、抵抗Ｒ４２とＲ５２との比と、はほぼ同じであることが好ましい。抵抗Ｒ４２とダイオードＤ１とはノードＮ５２とグランドとの間に直列に接続されていればよく、ノードＮ５２側にダイオードＤ１を接続しグランド側に抵抗Ｒ４２を接続してもよい。

制御電圧Ｖｇ１とＶｇ２とのオフセット量は、ダイオードＤ１のオフセット電圧で調整できる。例えばダイオードＤ１を複数個直列接続することでオフセット量を大きくすることができる。また、ダイオードＤ１の種類を変えることで、オフセット量を変更できる。制御電圧を高くする（０Ｖに近づける）ＦＥＴにダイオードＤ１を接続することが好ましい。

伝送線路Ｌ０とグランドとの間に並列に接続されたＦＥＴ１０および２０が２個の例を説明したが、３個以上でもよい。実施例３に係る電子回路に実施例４およびその変形例の可変減衰器を用いてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０、１２、２０、２２、３０、３２ ＦＥＴ
４０ 制御電圧生成回路
５０、５２ 可変減衰器
５４、５６ 方向性結合器

Claims (5)

1. 高周波信号が入力する入力端子と、
   前記高周波信号を減衰した信号が出力する出力端子と、
   一端が前記入力端子に他端が前記出力端子に接続された伝送線路と、
   第１端子が前記伝送線路内の位置が互いに異なる複数のノードにそれぞれ接続され、第２端子が基準電位端子に接続された複数のＦＥＴと、
   を備え、
   前記複数のＦＥＴのうち前記入力端子の最も近くに接続されたＦＥＴは、前記複数のノードのうち前記入力端子に最も近いノードと前記基準電位端子との間に直列接続された少なくとも２つのＦＥＴを含み、
   前記複数のＦＥＴのうち前記出力端子の最も近くに接続されたＦＥＴは、前記複数のノードのうち前記出力端子に最も近いノードと前記基準電位端子との間に接続された単一のＦＥＴであり、
   前記複数のＦＥＴのうち少なくとも１つのＦＥＴの制御端子に印加される電圧は、前記複数のＦＥＴのうち他のＦＥＴの制御端子に印加される電圧とは異なる、可変減衰器。
2. 前記少なくとも１つのＦＥＴの制御端子に印加される電圧の掃引幅および掃引幅の中心は、前記他のＦＥＴの制御端子に印加される電圧の掃引幅および掃引幅の中心と異なる請求項１に記載の可変減衰器。
3. 前記複数のＦＥＴのうち前記入力端子の最も近くに接続されたＦＥＴの制御端子に印加される電圧は、前記複数のＦＥＴのうち他のＦＥＴの制御端子に印加される電圧と異なる請求項１または請求項２に記載の可変減衰器。
4. 単一の制御信号に基づき前記複数のＦＥＴのうち少なくとも１つのＦＥＴの制御端子に印加される電圧と前記複数のＦＥＴのうち他のＦＥＴの制御端子に印加される電圧とを生成する電圧生成回路を備える請求項１から請求項３のいずれか一項に記載の可変減衰器。
5. 前記電圧生成回路は、
   前記単一の制御信号が印加される制御信号端子と、
   アノードが基準電位端子に接続され、カソードが前記制御信号端子と前記他のＦＥＴの制御端子との間のノードに接続されたダイオードと、
   を備える請求項４記載の可変減衰器。

Images