JP7057860B2

JP7057860B2 - 誤り訂正符号イベント検出

Info

Publication number: JP7057860B2
Application number: JP2021173563A
Authority: JP
Inventors: チャン，イファ; イー．マンガリンダン，パオロ; レイ，ヤンフェイ; ディー．プロエスコールト，アンドリュー; エー．クレイフェルズ，ジェラルド
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2016-06-29
Filing date: 2021-10-25
Publication date: 2022-04-20
Anticipated expiration: 2037-06-06
Also published as: EP3479242A4; CN109416654B; KR101970454B1; US10067827B2; US10949300B2; KR20190010745A; US10496475B2; US20180314593A1; EP3479242A1; CN109416654A; US20180004596A1; EP3479242B1; US20200073754A1; WO2018005022A1; JP2022009444A; JP2019526845A

Description

＜クロスリファレンス＞
本特許出願は「ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＣｏｄｅＥｖｅｎｔＤｅｔｅｃｔｉｏｎ」という名称のＺｈａｎｇらによる２０１６年６月２９日に出願された米国特許出願番号１５／１９７，４４６号に対する優先権を主張する２０１７年６月６日に出願された「ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＣｏｄｅＥｖｅｎｔＤｅｔｅｃｔｉｏｎ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１７／０３６１９４号に対する優先権を主張する。これらの特許の各々は、その譲受人に譲渡されており、その全体が参照により本明細書に明示的に含まれる。

本発明は、一般にメモリデバイスに関し、より具体的には、誤り訂正符号（ＥＣＣ）イベント検出に関する。

メモリデバイスは、例えばコンピュータ、無線通信デバイス、カメラ、およびデジタルディスプレイなどの様々な電子デバイス中に情報を記憶するために広く使用されている。情報は、メモリデバイスの異なる状態にプログラミングすることで記憶される。例えば、バイナリデバイスはロジック「１」もしくはロジック「０」でしばしば表される２つの状態を有する。他のシステムでは、３つ以上の状態が記憶され得る。記憶された情報にアクセスするために、電子デバイスはメモリデバイス中の記憶された状態を読み出しもしくは検知（sense；センス）し得る。情報を記憶するために、電子デバイスはメモリデバイスの状態を書き込み得る。

ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、および、その他を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性もしくは不揮発性であり得る。不揮発性メモリ（例えば、ＮＯＲフラッシュメモリおよびＮＡＮＤフラッシュメモリなど）は、外部電源が存在しなくても長期間にわたってデータを記憶できる。ＤＲＡＭなどの揮発性メモリデバイスは外部電源によって定期的にリフレッシュされないと、時間とともに記憶されたそれらの状態を失い得る。揮発性メモリのある機構は、読み出しもしくは書き込みの速度が速いことなどの有利な性能を提供し得るが、不揮発性メモリの機構は周期的なリフレッシュがなくてもデータを記憶できることなどが有利であり得る。

堅固なデータ記憶を必要とするシステムおよびデバイスは、ＮＯＲフラッシュメモリのような信頼性の高いフラッシュメモリを使用することができる。ＮＯＲフラッシュメモリは信頼性が高いが、エラーが発生する場合がある。ＮＯＲフラッシュメモリに依存するデバイスはエラーに気付かず、あたかもそれがエラーフリーであるかのようにデータを扱うことがあり、それはデバイスの動作に悪影響を及ぼす可能性がある。

本開示は、以下の図を参照し、含む。
本開示の様々な実施形態による誤り訂正符号（ＥＣＣ）イベント検出をサポートする例示的なメモリコンポーネントを説明する図である。本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリセルの例を説明する図である。メモリセルを含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的な回路を説明する図である。メモリセルを含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的な回路を説明する図である。本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的なパッケージを説明する図である。本開示の様々な実施形態によるＥＣＣイベント検出をサポートする回路の一例を説明する図である。本開示の様々な実施形態によるＥＣＣイベント検出のための例示的なタイミング図を説明する図である。本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリコンポーネントの例のブロック図を説明する図である。本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリコンポーネントを含むシステムを説明する図である。本開示の様々な実施形態によるＥＣＣイベント検出のための方法を説明するフローチャートである。本開示の様々な実施形態によるＥＣＣイベント検出のための方法を説明するフローチャートである。

ＮＯＲフラッシュメモリのエラーが検出され得、ハードウェア割り込みを介してデバイスに表示され得る。エラーは、誤り訂正符号（ＥＣＣ）を用いて検出され得る。エラーを検出すると、測定可能な信号が割り込みノードに送信され得る。信号は、ＮＯＲフラッシュメモリを使用するデバイスにエラーが発生したことを通知することができる。

メモリアレイ内のＮＯＲメモリセルを含むメモリセルは、データおよび情報を記憶するために使用され得る。各ＮＯＲメモリセルは、例えば、メモリセルの状態によって表され得る１ビットのデータを記憶するために使用され得る。例えば、メモリセルの第１の状態は、第１の２進値（例えば、ロジック０）を表すことができ、メモリセルの第２の状態は、第２の２進値（例えば、ロジック１）を表すことができる。高速化するために、メモリセルは、１組で書き込まれ、１組で読み出される。１組のデータが１組のメモリセルに書き込まれるとき、メモリセルが読み出されたときにエラーが検出可能であるようにＥＣＣが使用され得る。読み出し動作中にＥＣＣを使用してエラーが検出されると、割り込みノードに信号を送信することによってエラーがハードウェアでフラグを立てられ得る。例えば、割り込みノードの電圧を変更して、デバイスまたは、デバイスの他のコンポーネントにエラーを示すことができる。デバイスは、（例えば、信号を識別するか、または、割込みノードの電圧を測定することによって）エラーを知ることができ、それに応じて動作を調整することができる。

以上に紹介された開示の機構は、メモリコンポーネントに関して以下でさらに記載される。次に、ＥＣＣイベント検出のための詳細な例を記載する。本開示のこれらおよび他の機構は、ＮＯＲメモリにおけるエラーの通知に関連する装置図、システム図、およびフローチャートを参照してさらに説明され記載される。

図１は、本開示の様々な実施形態による、ＥＣＣイベント検出をサポートする例示的なメモリコンポーネント１００を説明する。メモリコンポーネント１００は、電子メモリ装置とも呼ばれることがある。メモリコンポーネント１００は、異なる状態を記憶するためにプログラム可能なメモリセル１０５の行および列を含むメモリアレイ１４５を含む。各メモリセル１０５は、ロジック０およびロジック１として表される２つの状態を記憶するようにプログラム可能であってもよい（例えば、メモリセル１０５は、シングルレベルセル（ＳＬＣ）であってもよい）。すなわち、各メモリセル１０５は、１ビットの情報を記憶することができる。場合によっては、メモリセル１０５は、３つ以上のロジック状態を記憶するように設定される（例えば、メモリセル１０５は、マルチレベルセル（ＭＬＣ）であってもよい）。メモリセル１０５は、プログラム可能な状態を表す電荷を記憶するためのフローティングゲートトランジスタ（例えば、ＭＯＳＦＥＴ）を含むことができる。例えば、充電および非充電フローティングゲートトランジスタは、それぞれ２つのロジック状態を表すことができる。ＮＯＲフラッシュメモリアーキテクチャは、そのような設計を一般に使用することができる。フローティングゲートトランジスタ上の異なるレベルの電荷は、異なるロジック状態を表すことができる。他の場合には、メモリセル１０５は、１つ以上のプログラム可能な状態を表すためにゲート誘電体に電荷を記憶するための電荷トラップトランジスタを含むことができる。

ソース線１５０は、共通電圧（例えば、共通グラウンドまたは０Ｖ）に接続され得る。ビット線とも呼ばれ得るデジット線１１５は、メモリセル１０５のアクセス動作（例えば、読み出し動作）のためのデータバスとして働くことができる。読み出しおよび書き込み（例えば、プログラミングおよび消去）のような動作は、適切なワード線１１０（アクセス線とも呼ばれ得る）およびデジット線１１５を活性化または選択することにより、メモリセル１０５に対して行われ得る。ワード線１１０もしくはデジット線１１５を活性化または選択することは、バイアス電圧をそれぞれの線に印加することを含むことができる。これにより、メモリセル１０５のワード線１１０およびデジット線１１５に印加される電圧の組み合わせは、アクセス動作（例えば、アクセス動作が読み出しまたは書き込み（消去もしくはプログラム）動作であるか）を定義することができる。

ワード線１１０、ソース線１５０、およびデジット線１１５は、導電性材料で形成される。例えば、ワード線１１０、ソース線１５０、およびデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、またはその他の導電性材料等で形成されていてもよい。図１の例によれば、メモリアレイ１４５内のメモリセル１０５の各行は、単一のワード線１１０に接続され、メモリセル１０５の各列は、単一のデジット線１１５に接続される。しかし、メモリセル１０５は、他の設定で配置されていてもよい。１本のワード線１１０と１本のデジット線１１５を活性化する（例えば、適切にバイアスをかける）ことにより、１組のメモリセル１０５（例えば、いくつかのメモリセル１０５に記憶されたロジック値に対応するデータのバイト）がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５の読み出しまたは書き込み（例えば、プログラミングまたは消去）を含むことができる。ある場合には、ワード線１１０とデジット線１１５との交点をメモリセルのアドレスと呼ぶことがある。ＮＯＲフラッシュメモリは、バイトレベルでアドレス可能（例えば、アクセス可能）であってもよい。

メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を介して制御され得る。いくつかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を活性化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１４５は、ＷＬ＿１～ＷＬ＿Ｍと符号付けされた複数のワード線１１０、および、ＤＬ＿１～ＤＬ＿Ｎと符号付けされた複数のデジット線１１５を含むことができる。ここで、ＭおよびＮは、アレイサイズに依存する。従って、適切なワード線１１０とデジット線１１５（例えば、ＷＬ＿２およびＤＬ＿３）をバイアスすることにより、それらの交点のメモリセル１０５がアクセスされ得る。

アクセスする際に、メモリセル１０５の記憶された状態を判定するためセンスコンポーネント１２５によってメモリセル１０５は読み出し、または検知され得る。例えば、メモリセル１０５を流れる電流は、メモリセル１０５のフローティングゲート上の電荷によって決定されるので、対応するデジット線１１５上に移動することができる。メモリセル１０５を流れる電流は、例えば、メモリセル１０５の制御ゲートに（例えば、対応するワード線１１０を介して）バイアス（例えば、電圧を印加）することに基づき得る。メモリセル１０５を流れる電流は、メモリセル１０５に記憶された状態を判定するためにリファレンス電流（図示せず）と比較され得る。例えば、デジット線１１５がリファレンス電流よりも高い電流を有する場合には、センスコンポーネント１２５は、メモリセル１０５に記憶された状態がロジック１であると判定し、その逆も同様である。場合によっては、電流は、メモリセル１０５のロジック状態を判定するためにリファレンス電圧と比較される電圧に変換されてもよい。センスコンポーネント１２５は、ラッチと呼ばれることがある信号の差を検出および増幅するために様々なトランジスタまたは増幅器を含むことができる。その後、メモリセル１０５の検出されたロジック状態は、出力１３５として列デコーダ１３０を介して出力され得る。

メモリセル１０５は、関連するワード線１１０およびデジット線１１５をバイアスすることによって書き込まれる（例えば、プログラムされるかまたは消去される）ことができる。場合によっては、ワード線１１０の活性化は、対応するメモリセル１０５のデジット線１１５をバイアスすることがある。ワード線１１０が活性化されている間に関連するデジット線１１５をバイアスすることによって、メモリセル１０５を書き込むことができ、すなわちロジック値（例えば１ビットのデータ）をメモリセル１０５に記憶することができる。列デコーダ１３０は、メモリセル１０５に書き込まれるべきデータ、例えば入力１３５を受け取ることができる。フローティングゲートトランジスタメモリセル１０５は、フローティングゲートトランジスタに電圧を印加することによって書き込まれてもよい。このプロセスは以下でさらに詳細に論じられる。場合によっては、データのストリングまたはブロックは、１組のメモリセル１０５に書き込むことによってメモリアレイ１４５に記憶され得る。そのような場合、書き込み動作中にＥＣＣコードを使用して、後続の読み出し動作中のエラー検出を可能にすることができる。本明細書に記載の技術によれば、読み出しプロセス中のＥＣＣ動作に少なくとも部分的に基づいて検出されたエラーは、ハードウェア割り込みを設定することによってフラグを立てることができる。

メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、およびセンスコンポーネント１２５などの様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、プログラム、消去など）を制御することができる。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５をバイアスするために行アドレス信号および列アドレス信号を生成してもよい。メモリコントローラ１４０はまた、メモリアレイ１４５の動作中に使用される様々な電位を生成および制御し得る。一般に、本明細書で論じられる印加電圧の振幅、形状、または持続時間は調整または変更することができ、メモリアレイ１４５を動作させるための様々な動作に対して異なることがある。さらに、メモリアレイ１４５内の１組または複数組のメモリセル１０５に同時にアクセスすることができる。例えば、全てのメモリセル１０５または１組のメモリセル１０５が単一のロジック状態に設定されるリセット動作中に、メモリアレイ１４５のセルの複数（または全て）の組に同時にアクセスすることができる。

本明細書に開示された技術はフローティングゲートメモリセルを参照して記載されているが、技術は電荷トラップメモリセルのようなロジック状態を記憶する他のタイプのセルを使用して実施されてもよい。

図２は、本開示の様々な実施形態による、ＥＣＣイベント検出をサポートするメモリセル１０５―ａの一例を説明する。メモリセル１０５―ａは、図１を参照して記載したメモリセル１０５の一例であり得る。メモリセル１０５―ａは、従来のトランジスタと同様であり得、ゲートと半導体との間に追加の電極を含み得るフローティングゲートトランジスタ（例えば、ＦＧＭＯＳ）を含むことができる。

メモリセル１０５―ａは、１ビットの情報を記憶するために使用されるフラッシュメモリアーキテクチャで使用されるメモリセルの一例であり得る。メモリセル１０５―ａはエラーを受けやすい可能性がある。例えば、メモリセル１０５―ａは、本明細書ではビット反転と呼ばれる、記憶されたビットが反転される（例えば、記憶されたロジック１がロジック０になる、またはその逆になる）現象を経験することがある。ビット反転は、メモリセル１０５―ａによって記憶された電圧レベルまたは電荷がその初期値からゆっくりドリフトするドリフト効果の結果であり得る。ビット反転はまた、１組のメモリセル１０５に対するプログラミング動作が誤ってメモリセル１０５―ａ上のビットを反転させるオーバープログラミング効果からも生じ得る。場合によっては、ビット反転は、１組のメモリセル１０５に対する読み出し動作が、検知されたメモリセル１０５のうちの１つ（例えば、メモリセル１０５―ａ）のビット値の永久的な変化を引き起こす読み出し妨害エラーから生じ得る。

メモリセル１０５―ａは、ＮＯＲフラッシュメモリセルとすることができ、従って、他のタイプのフラッシュメモリ（例えば、ＮＡＮＤアーキテクチャ）よりもビット反転の影響を受けにくい可能性がある。ＮＯＲメモリは、非常に高い信頼性（例えば、低い誤り率）を必要とするいくつかの用途において使用され得る。例えば、ＮＯＲメモリは、軍事、宇宙、および医療分野のシステムおよびデバイスに使用することができる。本明細書で記載されるように、エラーが発生したときにデバイスに通知を提供するエラー検出方式を使用することによって、ＮＯＲメモリの高信頼性を補完および向上させることができる。エラーを知ったデバイスは、エラーに関連するデータを使用する前に修正措置を講じることができる。あるいは、デバイスは他のエラーの可能性を減らすために動作を調整してもよい。場合によっては、デバイスはエラーフラグ（例えば、汎用レジスタに記憶されている）をチェックすることによってエラーを知ることができる。デバイスは、追加的または代替的に、エラーを示す信号を送るためにハードウェア割り込みノードを監視することによってエラーを知ることができる。ハードウェア割り込みノードを介したエラーの通知は、他のエラー検出手法と比べて高速で、オーバーヘッドが少なくなり得る。

メモリセル１０５―ａは、ソース線１５０―ａ、ワード線１１０―ａ、およびデジット線１１５―ａを含み得る。ワード線１１０―ａは制御ゲート２２０に接続することができ（例えば、制御ゲート２２０はワード線１１０―ａを介してアクセスされ得る）、ソース線１５０―ａはソース２３０に接続することができ（例えば、ソース２３０はソース線１５０―ａを介してアクセスされ得る）、デジット線１１５―ａはドレイン２４０に接続されることができる（例えば、ドレイン２４０はデジット線１１５―ａによってアクセスされ得る）。制御ゲート２２０は電極を含み得る。図２に示す例では、ソース２３０およびドレイン２４０は、ｐ基板半導体２０５によって囲まれたｎ基板を含む（例えば、メモリセル１０５―ａはＮＭＯＳトランジスタであり得る）。代替例では、ソース２３０およびドレイン２４０は、ｎ基板半導体によって囲まれたｐ基板を含み得る（例えば、メモリセル１０５―ａはＰＭＯＳトランジスタを含み得る）。制御ゲート２２０が放電するように制御ゲート２２０がバイアスされると、導電チャネルがソース２３０とドレイン２４０との間に形成され、電流がメモリセル１０５―ａを通って（例えば、ソース２３０からドレイン２４０へ）流れることを可能にする。電荷が制御ゲート２２０に蓄積するように制御ゲート２２０がバイアスされると、導電チャネルは、電流がソース２３０とドレイン２４０の間を流れないように制限され得る。

メモリセル１０５―ａは、制御ゲート２２０とｐ基板半導体２０５の間にフローティングゲート２１０（例えば電極）も含むことができる。フローティングゲート２１０は、絶縁体２３５によってメモリセル１０５―ａの他の部分から絶縁され得る。絶縁体２３５は、酸化物（例えば、金属酸化物、酸化シリコンなど）などの絶縁材料で作られ得る。メモリセル１０５―ａが適切にバイアスされると、電流はメモリセル１０５―ａを通って（例えば、ソース２３０とドレイン２４０との間のチャネルを通って）流れることができる。十分に高い電流がメモリセル１０５を通過するとき、チャネルを通って（例えば、ソース２３０からドレイン２４０へ）流れる電子は、（例えば、ホットキャリア注入を介して）絶縁体２３５を通過するのに十分な運動エネルギーを得ることができ、フローティングゲート２１０上に蓄積できる。従って、フローティングゲート２１０は負電荷を得ることができる。

電力（例えば、電圧バイアス）がメモリセル１０５から除去されたとき、フローティングゲート２１０上の電荷はフローティングゲート２１０上に留まることができ、バイナリ状態を示すことができる。すなわち、メモリセル１０５―ａは、電源を切っても特定の状態を維持することができる。フローティングゲート２１０の電荷状態は、１ビットのデータを表すために使用され得る。例えば、フローティングゲート２１０上の電荷の存在は第１のロジック状態（例えばロジック０）を示すことができ、フローティングゲート２１０上の電荷の不存在は第２のロジック状態（例えばロジック１）を示すことができる。メモリセル１０５にロジック０を書き込むまたは記憶するプロセスは、本明細書ではメモリセル１０５のプログラミングと呼ばれることがある。メモリセル１０５にロジック１を書き込むまたは記憶するプロセスは、本明細書では、メモリセル１０５の消去と呼ばれることがある。

フローティングゲート２１０上の電荷の存在またはその欠如は、メモリセル１０５―ａの挙動および／または特性（例えば、閾値電圧）に影響を及ぼし得る。フローティングゲート２１０が充電されていない場合（例えば、フローティングゲート２１０がロジック１に対応する中性電荷を有する場合）、メモリセル１０５―ａはほぼ従来のトランジスタと同様に動作することができる。すなわち、制御ゲート２２０に印加される正の電圧バイアスは、ソース２３０からドレイン２４０に電流を運ぶｐ基板半導体２０５内に導電性チャネルを作ることができる。フローティングゲート２１０が充電され（例えば、記憶されたロジック０に対応する負に充電され）、正電圧が制御ゲート２２０に印加されると、フローティングゲート２１０上の電荷は、チャネル領域を制御ゲート２２０から遮蔽することができ、ソース２３０とドレイン２４０の間にチャネルが形成されるのを防止でき、それによってメモリセル１０５―ａを通って流れる電流の量を制限する。従って、メモリセル１０５―ａがロジック１を記憶する（例えば、フローティングゲートが中性である）場合、メモリセル１０５―ａがロジック０を記憶する（例えば、フローティングゲートが負である）場合よりも、より多くの電流がメモリセル１０５―ａを通って流れ得る。

図３は、メモリセル１０５―ｂを含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的な回路３００を説明する。メモリセル１０５―ｂは、図１および図２を参照して記載したメモリセル１０５の例であり得る。メモリセル１０５―ｂは、ソース線（ＳＬ）１５０―ｂを使用してアクセスされるソース（図示せず）、およびデジット線１１５―ｂを使用してアクセスされるドレイン（図示せず）を含み得る。ソース線１５０―ｂは、メモリセル１０５―ｂのソースが中性の電圧またはバイアス（例えば、０Ｖ）を有するように、グラウンドリファレンス（例えば、グラウンド３０５）に接続されてもよい。メモリセル１０５―ｂの制御ゲート２２０―ａに接続されているワード線（ＷＬ）１１０―ｂを使用して、メモリセル１０５―ｂを動作（例えば、読み出しまたは書き込み動作）のために選択することができる。

メモリセル１０５―ｂは、（例えば、ワード線１１０―ｂ、ソース線１５０―ｂ、およびデジット線１１５―ｂを個々に介して）制御ゲート２２０―ａ、ソースおよびドレインの電圧を制御することによってアクセス（例えば、書き込みまたは検知）され得る。例えば、負および正の電圧バイアスを制御ゲート２２０―ａに印加し、適切な電圧バイアスをソースおよびドレインに印加することによって、メモリセル１０５―ｂは書き込まれ（例えば、プログラムされまたは消去され）得る。制御ゲート２２０―ａの電圧バイアスは、ワード線１１０―ｂを用いて修正することができる。後述するように、メモリセル１０５―ｂはまた、メモリセル１０５―ｂに適切な電圧を印加することによって読み出される（検知される）ことができる。

メモリセル１０５―ｂをプログラムする（例えば、ロジック０を書き込む）ために、（例えば、ワード線１１０―ｂを介して）制御ゲート２２０―ａに正電圧が印加され得るし、（例えば、デジット線１１５―ｂを介して）ドレインに小さい正電圧が印加され得る。そのような状況では、制御ゲート２２０―ａからソース線１５０―ａへの電圧降下（例えば、Ｖ_Ｇ－Ｖ_Ｓ＝Ｖ_ＧＳ）は、メモリセル１０５―ｂの閾値電圧（例えば、Ｖ_Ｔｈ）よりも大きくなり得る。すなわち、電子は、ソースからドレインへ（例えば、ソース線１５０―ｂからデジット線１１５―ｂへ）（例えば、電流Ｉの形態で）流れることができる。ソースからドレインへの電流が十分に高い場合、多数の高エネルギー電子がフローティングゲート２１０―ａの周囲のポテンシャル障壁を乗り越えることができ、ソースとドレインとの間の導電性チャネルから（絶縁層を介して）フローティングゲート２１０―ａ上にジャンプできる。従って、フローティングゲート２１０―ａは第１の状態に充電され得る。外部から（例えば電界によって）操作されない限り、電荷はフローティングゲート２１０―ａ上に残ることができる。場合によっては、フローティングゲート２１０―ａ上の電荷が制御ゲート２２０―ａからの電界を部分的に相殺し、それがメモリセル１０５―ｂの閾値電圧をシフトさせることがある。

メモリセル１０５―ｂを消去する（例えば、ロジック１を書き込む）ために、制御ゲート２２０―ａとソースとの間に負電圧を発生させることができる（例えば、Ｖ_ＧＳ＜０）。例えば、デジット線１１５―ｂがグラウンドにされている間に、負の電圧が（例えばワード線１１０―ｂを介して）制御ゲート２２０―ａに印加され得る。印加された負電圧が十分に大きい場合、負電圧によって生成された電界は、（例えば、量子力学的トンネリングを介して）フローティングゲート２１０―ａから多数の電子を引き出すことができる。従って、フローティングゲート２１０―ａ上の電荷を除去することができ（例えば、フローティングゲート２１０―ａからの電子を導電チャネルに再注入することができ）、フローティングゲート２１０―ａはロジック１を記憶することができる（例えば、フローティングゲート２１０―ａは中性電荷を有することができる）。場合によっては、フローティングゲート２１０―ａを放電させるために、制御ゲート２２０―ａとｐ基板半導体との間に負電圧が発生することがある。

フローティングゲート２１０―ａによって記憶されたロジック状態を読み出すために、制御ゲート２２０―ａに電圧が印加され得る。電圧は、フローティングゲート２１０―ａに蓄積された電荷が保存されるように十分に低く選択され得るが、フローティングゲート２１０―ａの充電状態と非充電状態とを区別するのに十分に高くされ得る。適切な電圧が印加されると、メモリセル１０５―ｂは、絶縁状態を維持するか、またはフローティングゲート２１０―ａ上に存在する電荷に基づいて導電性になる。上述したように、フローティングゲート２１０―ａが負電荷を有する場合（ロジック０に対応する）よりはむしろ、フローティングゲート２１０―ａが中性電荷を有する場合（ロジック１に対応する）、メモリセル１０５―ｂを通ってデジット線１１５―ｂに流れる電流が多くなる。

従って、メモリセル１０５―ｂのロジック状態は、デジット線１１５―ｂ上の電流（またはデジット線１１５―ｂ上の電流から生じる電圧）をリファレンス電流（またはリファレンス電圧）と比較することによって判定され得る。例えば、センスコンポーネント１２５―ａは、デジット線１１５―ｂ上の電流をリファレンス線３１０によって提供されたリファレンス電流と比較することができる。リファレンス電流は、ロジック１に対応する電流とロジック０に対応する電流との間（例えば、中間またはほぼ中間）であり得る。センスコンポーネント１２５―ａがデジット線１１５―ｂ上の電流がリファレンス電流よりも大きいと判定した場合、センスコンポーネントは、メモリセル１０５―ｂがロジック０を記憶したと判定できる。センスコンポーネント１２５―ａがデジット線１１５―ｂ上の電流がリファレンス電流よりも小さいと判定した場合、センスコンポーネントは、メモリセル１０５―ｂがロジック１を記憶したと判定できる。

場合によっては、メモリセル１０５―ｂに記憶されたロジック状態は、読み出し動作中にメモリセル１０５―ｂを通って流れる電流を用いて電圧を生成することによって判定されてもよい。例えば、電流－電圧変換器（例えば、値が電流の値に依存する電圧をセンスコンポーネント１２５―ａに供給することができる回路）によって、電流を電圧に変換することができる。そのような状況では、結果として生じる電圧は、メモリセル１０５―ｂによって記憶されたロジック状態を判定するために、（例えば、リファレンス線３１０によって供給される）リファレンス電圧と比較され得る。

図４は、メモリセル１０５を含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的回路４００を説明する。回路４００は、メモリセル１０５―ｃからメモリセル１０５―ｈを含み、これらは、図１～図３を参照して記載したメモリセル１０５の例であり得る。各メモリセル１０５は、対応するワード線１１０を用いてアクセスされ得る。例えば、メモリセル１０５―ｃはワード線１１０―ｃを用いてアクセスされ得る。メモリセル１０５―ｄはワード線１１０―ｄを用いてアクセスされ得る。メモリセル１０５―ｅはワード線１１０―ｅを用いてアクセスされ得る。メモリセル１０５―ｆはワード線１１０―ｆを用いてアクセスされ得る。メモリセル１０５―ｇはワード線１１０―ｇを用いてアクセスされ得る。さらに、メモリセル１０５―ｈはワード線１１０―ｈを用いてアクセスされ得る。

回路４００は、メモリセル１０５がＮＯＲロジック設定で配置されているＮＯＲメモリの一例であり得る。ＮＯＲロジック設定は、データのバイトが一度にアクセスされることを可能にし得る（例えば、メモリセル１０５は、データのバイトに対応する１組でアクセスされ得る）。ＮＯＲロジック設定では、各メモリセル１０５のドレインは、データバスを表し得る共通デジット線１１５―ｃに接続され得る。ソース線１５０は、メモリセル１０５のソースを共通のグラウンドリファレンス（例えば、グラウンド３０５）に接続することができる。例えば、ソース線１５０―ｃはメモリセル１０５―ｃおよびメモリセル１０５―ｄのソースをグラウンド３０５―ａに接続できる。ソース線１５０―ｄはメモリセル１０５―ｅおよびメモリセル１０５―ｆのソースをグラウンド３０５―ｂに接続できる。ソース線１５０―ｅは、メモリセル１０５―ｇおよびメモリセル１０５―ｈのソースをグラウンド３０５―ｃに接続できる。上述のように、各メモリセル１０５のワード線１１０、ソース線１５０、およびデジット線１１５に印加される電圧は、メモリセル１０５のアクセス動作（例えば、読み出しまたは書き込み動作）を決定することができる。

回路４００は、メモリセル１０５の列を表し得る。列内の各メモリセル１０５は、それぞれ対応するワード線１１０を有し、共通のデジット線１１５を共有する。従って、（例えば列内の）共有デジット線１１５上のメモリセル１０５は１度に１つずつアクセスされ得る。行内の各メモリセル１０５（図示せず）は、対応するデジット線１１５を有し、共通のワード線１１０を共有する。従って、各メモリセル１０５はデータを読み出す（または書き込む）ための異なるデジット線１１５を有するので、行内の１組のメモリセル１０５は共有ワード線１１０を使用して同時にアクセスされ得る。１組のメモリセル１０５は、１バイトのデータを形成するために使用されるビットを表すロジック状態を記憶することができる。回路４００は、回路４００のメモリセル１０５が同じワード線１１０を使用して他のメモリセルと同時にアクセスされ得るように、メモリアレイ（例えば、図１を参照して記載されたメモリアレイ１４５）に含まれ得る。同じワード線１１０を用いてアクセスされるメモリセル１０５は、異なるワード線１１０によってアクセスされるメモリセル１０５の状態を乱すことなく、書き込まれ（例えば、プログラムされ、または消去され）、読み出され得る。図４に示す例では、ロジック１を記憶するメモリセル１０５が検知されると（例えば、対応するワード線１１０に読み出し電圧が印加されると）、メモリセル１０５がグラウンド３０５とデジット線１１５―ｃの間の導電路として働くため、対応するデジット線１１５がローに引っぱられる。ロジック０を記憶するメモリセル１０５が検知されると（例えば、対応するワード線１１０に読み出し電圧が印加されると）、メモリセル１０５がデジット線１１５―ｃからグラウンド３０５を分離するため、対応するデジット線１１５はハイのままである。

場合によっては、１組のメモリセル１０５を検知し、対応するビットでデータブロック（またはストリング）を形成することができる。例えば、データのブロックは、いくつかのメモリセル１０５からのビットを含み得る。場合によっては、ある動作条件が１つ以上のメモリセル１０５の記憶状態を劣化または変更することがあり、それによってメモリセル１０５の検知中に１つ以上のエラーが生じることがある。例えば、メモリセル１０５を構成する材料が劣化し得、または、隣接するメモリセル１０５がアクセス動作を妨害し得る。検出されないエラーを防ぐために、データのブロックに冗長性を追加することができる。例えば、復号器がデータブロック内の誤りを識別し、場合によっては訂正することができるように、記憶されたデータを符号化するために、誤り訂正符号（ＥＣＣ）（例えば、ブロック符号または畳み込み符号）が使用され得る。データビットのブロックがＥＣＣを使用して符号化されるとき、結果として生じるデータビットのストリングはコードワードと呼ばれることがある。コードワードは複数のバイトを含むことがある。符号化処理は書き込み処理中に発生する可能性がある。

コードワードが１組のメモリセル１０５の読み出し動作から構築される（例えば識別される）と、コードワードはエラーが発生したかどうかを判定するために評価され得る。例えば、ＥＣＣ動作（例えば、ＥＣＣ復号化）が、読み出されたコードワードに対して実行され、ＥＣＣ動作の結果は、コードワードがエラーフリーであるか、訂正可能なエラー（例えば、１ビットエラー）を含むか、または訂正不可能なエラー（例えば、２ビットエラー）を含むかを示し得る。コードワード中のエラー（例えば、訂正可能なエラーまたは訂正不可能なエラー）は、ＥＣＣイベントと呼ばれることがある。従って、異なる種類のエラー（例えば、１ビットエラーおよび２ビットエラー）は、ＥＣＣイベントとして分類され得る。場合によっては、ＥＣＣイベントの検出は、本明細書で論じるようにハードウェア割り込みピンをトリガすることによって示され得る。特定のＥＣＣ実装に関して記載されているが、本明細書に開示された技術は様々なタイプのエラー、ＥＣＣイベント、およびＥＣＣ実装に適用可能である。例えば、本明細書に記載の技術は、異なるレベルの検出可能性および訂正可能性を有するＥＣＣ方式に適用可能であり得る。

図５は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートするパッケージ５００の一例を説明する。パッケージ５００は、ダイ５０５―ａ、ダイ５０５―ｂ、ダイ５０５―ｃ、およびダイ５０５―ｄを含むいくつかのダイ５０５（例えば、４つのダイ）を含む（例えば包み込む）ことができる。各ダイ５０５は、図１～図４を参照して記載したものなど、いくつかのメモリセル１０５を含むことができる。メモリセル１０５は、パラレル設定またはシリアル設定で配置することができる。パラレル設定は、別々のまたは多重化されたアドレスバスおよびデータバスのいずれかをサポートし得るが、シリアル設定は、ホスト制御同期転送における１、２、または４ビットのデータ転送をサポートし得る。パッケージ５００は、図１を参照して記載したように、メモリアレイ１４５に含められ得る。

各ダイ５０５は、記憶容量（例えば、５１２メガバイト（ＭＢ））を有し得る。場合によっては、複数のダイ５０５を積み重ねて、それらが単一のダイ５０５のように見え、機能するようにすることができる。例えば、記憶容量が事実上２倍になるように（例えば、１ギガバイト（ＧＢ）まで）、ダイ５０５―ａとダイ５０５―ｂとを積み重ねることができる。そのような場合、積み重ねられたダイ５０５（例えば、ダイ５０５―ａまたはダイ５０５―ｂのいずれか）内のメモリセル１０５にアクセスするために、単一のコマンドを使用することができる。従って、ダイ５０５に含まれるメモリセル１０５へのアクセスは、ダイごとまたは積み重ねられたダイごとに行われ得る。

本明細書に記載の技術によれば、パッケージ５００内の１組のメモリセル１０５を読み出し動作用に選択することができる。読み出し動作中に、各メモリセル１０５の状態が検知され得る。場合によっては、読み出し動作から識別されるコードワード内でＥＣＣイベントが検出されることがある。検出されたＥＣＣイベントは、ハードウェア割り込みノードに信号を送ることによってフラグを立てることができる。例えば、パッケージ５００に含まれるダイ５０５のいずれかから読み出されたコードワードについてＥＣＣイベントが検出されたときに、割り込みノード５１０に電圧が生成されてもよい。割り込みノード５１０が複数のダイ５０５によってトリガされることが可能になるように、割り込みノード５１０は、（プルアップ抵抗５１５によって有効にされる）オープンドレイン設定で設定され得る。場合によっては、検出されたＥＣＣイベントの表示は、割り込みノード５１０をトリガする代わりに、またはそれに加えて（例えば、メモリ内または汎用レジスタ内に）記憶され得る。検出されたＥＣＣイベントの表示は、ＥＣＣイベントのタイプおよび／またはＥＣＣイベントに関連するメモリセル１０５のアドレス位置に関する情報を含み得る。記憶されたＥＣＣイベント情報は累積的であり得る（例えば、ＥＣＣイベントが発生した場所のリスト、およびいくつかの例では、ＥＣＣイベントの種類）。

図６は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする回路６００の一例を説明する。回路６００は、デバイスまたはシステム（例えば、先進運転支援システム（ＡＤＡＳ））と電子的に通信することができ、データおよびＥＣＣイベントは、デバイスまたはシステムとの間で通信され得る。いくつかの例では、回路６００はパッケージ（例えば、図５を参照して記載したようなパッケージ５００）に含まれていてもよい。回路６００は、異なるタイプのＥＣＣイベントを検出するように（例えば、ユーザによって）設定可能であり得る。ＥＣＣイベントはハードウェア割り込みピンをトリガすることによって示され得るか、または、ＥＣＣイベントは回路６００の記憶部分（または回路６００と電子的に通信するデバイスまたはシステムによってアクセス可能な記憶場所）に記録されるか、あるいはその両方が行われる。例えば、検出されたＥＣＣイベントは、割り込みノード５１０―ａ上に測定可能な信号（例えば、電圧）を生成することによって示されてもよく、イベントの発生は将来の使用のために記録されてもよい。

回路６００は、入力ノード（またはパッド）６０５を含むことができる。入力ノード６０５は、ユーザから入力（例えば、コマンド）を受信することができ、その入力に対応する信号（例えば、電気信号）をユーザインタフェース６１０に渡すことができる。ユーザインタフェース６１０は、入力ノード６０５からユーザ入力コマンド信号を受信して復号することができる。ユーザインタフェース６１０は、復号されたコマンドからの情報を使用して回路６００の他のコンポーネントを設定し制御することができる。例えば、ユーザインタフェース６１０は、ユーザが入力ノード６０５を介して適切なコマンドを発行したことに応答して、割り込み設定モジュール６１５を設定または更新することができる。ユーザインタフェース６１０は、シグナリングを介して回路６００の他のコンポーネントの動作を制御し得る。例えば、ユーザインタフェース６１０は、メモリアレイ１４５―ａ、割り込み設定モジュール６１５、ラッチ６３０―ａ、ラッチ６３０―ｂ、出力ＥＣＣイベント検出ロジック６４５、および割り込みノード５１０―ａと電子的に通信し、それらに信号を渡すことができる。

ユーザインタフェース６１０は、アレイセンス制御信号をメモリアレイ１４５―ａに渡し得る。アレイセンス制御信号は、メモリアレイ１４５―ａに含まれるメモリセル１０５に対するアクセス動作をメモリアレイ１４５―ａに実行させることができる。例えば、アレイセンス制御信号は、メモリアレイ１４５―ａ内の１組のメモリセルに対して読み出し（検知）または書き込み動作を引き起こすことができる。ユーザインタフェース６１０は、信号（例えば、読み出しデータラッチイネーブル信号）をラッチ６３０に送信してもよい。信号は、ラッチ６３０の出力に信号を記憶するようにラッチ６３０に促すことができる。場合によっては、ユーザインタフェース６１０は、出力ＥＣＣイベント検出ロジック６４５に制御信号（例えば、割り込みイベント信号をチェックする）を送信することができる。信号は、出力ＥＣＣイベント検出ロジック６４５に、割り込み表示（例えば、アサート割り込み信号）を割り込みノード５１０―ａに出力させることができる。割り込み表示は、少なくとも部分的にラッチ６３０―ｂの出力状態に基づくことができる。

割り込み設定モジュール６１５はレジスタとすることができ、ＥＣＣイベント（例えば、エラー）検出を有効または無効にすることを担当することができる。ＥＣＣイベント検出が有効化されている場合、割り込み設定モジュール６１５はどのエラー検出モードを実施するかを選択することができる。例えば、各エラー検出モードは、固有のタイプ（またはタイプの組み合わせ）のエラーまたはＥＣＣイベントを検出することができる。第１のエラー検出モードでは、１ビットエラーおよび／または訂正が検出され報告される（例えば示される）。第１のエラー検出モードのいくつかの例では、２ビットエラーが検出されるが報告されないことがある。第２のエラー検出モードでは、２ビットエラーが検出され報告される（例えば示される）。第２のエラー検出モードのいくつかの例では、１ビットエラーは検出されるが報告されないことがある。第３のエラー検出モードでは、１ビットエラーと２ビットエラーの両方が検出され報告される。例えば、異なるコードワードで検出された異なるエラータイプが報告されてもよい（例えば、第１のコードワードで検出された１ビットエラーが報告され、第２のコードワードで検出された２ビットエラーも報告され得る）。３つのエラー検出モードを参照して記載したが、本明細書に記載の技術は他のエラー検出モード（例えば、異なる組み合わせおよび／またはタイプのエラーまたはＥＣＣイベントを認識するエラー検出モード）に適用可能である。一旦設定されると、割り込み設定モジュール６１５は設定情報をＥＣＣモジュール６２０に中継することができる。

ＥＣＣモジュール６２０は、メモリアレイ１４５―ａから受信したコードワード中のエラーを検出することができる。メモリアレイ１４５―ａは、いくつかのメモリセル１０５を含み得る（例えば、メモリアレイ１４５―ａは、図１を参照して記載したメモリアレイ１４５の一例であり得る）。メモリアレイ１４５―ａの読み出し動作から識別されたコードワードは、ＥＣＣエラー検出動作（例えば、ＥＣＣ復号化）を実行できるＥＣＣモジュール６２０に渡され得る。ＥＣＣモジュール６２０が報告するように設定されているＥＣＣイベントをＥＣＣモジュール６２０が検出すると、ＥＣＣモジュール６２０はそのＥＣＣイベントの表示をラッチ６３０―ｂに送信できる。例えば、１ビットエラーが検出され、ＥＣＣモジュール６２０が第１のエラー検出モードにあるときに、ＥＣＣモジュール６２０は、ＥＣＣイベント検出信号をラッチ６３０―ａに送信し得る。ＥＣＣモジュール６２０はまた、１ビットエラーを訂正し得る。ＥＣＣモジュール６２０は、訂正された読み出しデータ信号をラッチ６３０―ａに渡し得る。

ラッチ６３０―ａは、ＥＣＣモジュール６２０から訂正された読み出しデータ信号を（例えば、第１の入力で）受信でき、さらに、ユーザインタフェース６１０から読み出しデータラッチイネーブル信号を（例えば、第２の入力で）受信すると、訂正された読み出しデータ信号を（例えば、出力で）ラッチまたは記憶できる。ラッチ６３０―ａの出力で記憶される訂正された読み出しデータ信号は、ラッチ６３０―ａの第１の入力における変化に関係なく（例えば、訂正された読み出しデータ信号の変化に関係なく）保存され得る。従って、以前に検知されたデータを失うことなく、新しいデータを検知することができる。ラッチ６３０―ａの出力に記憶されている訂正された読み出しデータ信号は、データノード６４０への送信のために読み出しデータを処理または準備あるいはその両方ができる出力データロジック６３５に渡され得る。データノード６４０におけるデータ信号は、回路６００と電子的に通信している他のコンポーネント、システム、またはデバイスにアクセス可能であり得る。

ラッチ６３０―ｂは、ＥＣＣモジュール６２０からの検出されたＥＣＣイベントを示す信号、およびＥＣＣイベント検出信号のラッチを可能にするユーザインタフェース６１０からの信号を受信できる。ＥＣＣイベント検出信号がラッチ６３０―ｂの第１の入力に存在し、読み出しデータラッチイネーブル信号がラッチ６３０―ａの第２の入力に存在する場合、ＥＣＣイベント検出信号は、ラッチ６３０―ｂの出力にラッチまたは記憶され得る。ラッチ６３０―ｂの出力でラッチまたは記憶されるＥＣＣイベント検出信号は、ラッチ６３０―ｂの第１の入力における変化に関係なく（例えば、ＥＣＣイベント検出信号の変化に関係なく）保存され得る。ラッチ６３０―ｂの出力に記憶されるＥＣＣイベント検出信号は、出力ＥＣＣイベント検出ロジック６４５に渡されるか、または送信され得る。出力ＥＣＣイベント検出ロジック６４５は、入力に基づいて、出力ＥＣＣイベント検出ロジック６４５の出力にアサート割り込み信号を生成することができる。アサート割り込み信号は、割り込みノード５１０―ａに送信されてもよい。例えば、アサート割り込み信号は、例えばトランジスタ６５０を介して送信されても良い。トランジスタ６５０は、割り込みノード５１０―ａと電子的に通信してもよく、ドレインが割り込みノード５１０―ａに接続されるようにオープンドレイン設定でもよい。

アサート割り込み信号は、割り込みノード５１０―ａの電圧を第１の値から第２の値へと変化させることができる。割り込みノード５１０―ａの信号（例えば、電圧）は測定可能であり得、ラッチ６３０―ｂの状態の出力状態に基づき得る。従って、他のコンポーネント、デバイス、またはシステムは、割り込みノード５１０―ａを監視することによってＥＣＣイベントを知ることができる。ある期間内に閾値数のＥＣＣイベントが検出されたとデバイスが判断した場合、デバイスは、ＥＣＣイベントを軽減またはＥＣＣイベントに対応するようにその動作を修正できる。例えば、検出された１ビットエラーの数が閾値よりも大きい場合、デバイスは１ビットエラーの可能性を軽減するコマンドを発行することができる。例えば、デバイスは、メモリアレイ１４５―ａ内のメモリセル１０５の状態をリフレッシュすることができる。別の例では、ＥＣＣイベントが２ビットエラーであるとデバイスが判断した場合、デバイスは、２ビットエラーに関連するデータは信頼できないと判定でき、対応するメモリセル１０５に対して第２の読み出し動作を実行できる。

図７は、本開示の様々な実施形態によるＥＣＣイベント検出のための例示的なタイミング図７００を説明する。タイミング図７００は、割り込みイベントを伴うシリアル周辺インタフェース（ＳＰＩ）プロトコルにおける読み出しコマンドシーケンスの一例であり得る。タイミング図７００は、アクセス動作（例えば、読み出しおよび書き込み動作）のために（例えば、ダイレベル、パッケージレベル、アレイレベル、またはデバイスレベルで）メモリセルを選択するために使用され得る選択信号７０５を含み得る。タイミング図７００は、（例えば、図６を参照して記載したように回路６００のコンポーネントに対して）アクセス動作のタイミングを同期させるために使用され得るクロック信号７１０も含み得る。タイミング図７００はまた、２つのコンポーネント間のデータ線を介して送信されるアクセス動作に含まれるデータを表すことができるデータサイクル信号７１５を含むことができる。図７に示す例では、データサイクル信号７１５は、メモリアレイ１４５から読み出されるデータ（例えば、コードワード）を表すことができる。タイミング図７００は、割り込みノード（例えば、図５および図６を参照して記載したような割り込みノード５１０または５１０―ａ）における信号を表すことができる割り込み信号７２０も含むことができる。例えば、割り込み信号７２０は割り込みノード上の電圧を表すことができる。

７２５において、選択信号７０５は、選択されたコンポーネントまたはデバイスに対するアクセスコマンド（例えば、読み出しコマンド）を開始するように修正（例えば、中断（dropped）から減少（decreased））され得る。７３０で、データサイクル信号７１５を使用して読み出しコマンドが発行され得る。読み出しコマンドは、読み出し動作を実行することを可能にする情報（例えば、メモリセルアドレス情報）を含むことができる。７３５で、読み出しコマンドに応答して、データが（例えば、選択されたメモリセルから）読み出され、データサイクル信号７１５として転送され得る。タイミング図７００に対応する回路（例えば、回路６００）のオープンドレイン設定のため、割り込み信号７２０は（能動的にローに引っぱられない限り）ハイであり得る。７４０で、割り込み信号７２０が修正され得る（例えば、第１の（ハイ）値から第２の（ロー）値に変更される）。修正は、検出されたＥＣＣイベント（例えば、１組のメモリセルから読み出されたコードワード内のエラー）に応答してもよい。図７に示す例では、割り込み信号７２０は、ＥＣＣイベントを有するコードワードの最初のバイト（または最初のビット）から落とされることがある。割り込み信号７２０は、他の検出されたＥＣＣイベントまたは後続のコードワードからのデータ信号（例えば出力データ）とは無関係に修正値に（例えば７４５で）維持され得る。例えば、７４５において、（電圧であり得る）割り込み信号７２０は、別のエラー（例えば、異なる組のメモリセルからのコードワード内のエラー）の検出に関係なく、第２の値（例えば、ロー）に維持され得る。別の例では、（例えば、異なるダイ上に配置された）新しい組のメモリセルが選択されても、割り込み信号７２０は第２の値に維持され得る。第２の値での割り込み信号７２０の維持は、高い読み出し出力周波数でのＥＣＣイベントの通知を確実にし得る。

割り込み信号７２０は７５０まで維持されてもよく、その時点で割り込み信号７２０は第２の値（例えばロー）から第１の値（例えばハイ）に変更されてもよい。この変化は、選択信号７０５の変化に応答してもよく、それはメモリセルの組を選択解除してもよい。場合によっては、変更は、ＥＣＣイベントが検出されてから一定期間が経過したという判定に応答してもよい。例えば、変更はタイマの満了に応答してもよい。他の例では、変更は、システムによるリセット（例えば、自律的にまたはユーザ入力によって引き起こされるリセット）に応答してもよい。割り込み信号７２０をリセットするための基準または手順は、システムによって自動的に選択されるか、またはユーザによって（例えば、ユーザインタフェースを介して）設定され得る。

図８は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリコンポーネント１００―ａのブロック図８００を示す。メモリコンポーネント１００―ａは電子メモリ装置と呼ばれることがある。メモリコンポーネント１００―ａは、図１および図２を参照して記載したメモリコントローラ１４０およびメモリアレイ１４５の例であり得るメモリコントローラ１４０―ａおよびメモリアレイ１４５―ｂを含む。メモリコントローラ１４０―ａは、ユーザインタフェースと電子的に通信でき、図１～図７を参照して記載したように（例えば、バイアスコンポーネント８１０およびタイミングコンポーネント８１５にコマンドを発行することによって）メモリコンポーネント１００―ａのコンポーネントを動作させることができる。メモリコントローラ１４０―ａは、メモリアレイ１４５―ｂ、リファレンスコンポーネント８２０、ＥＣＣイベント検出ロジック８３０、およびラッチ６３０―ｃと電子的に通信できる。メモリコンポーネント１００―ａのコンポーネントは、互いに電子的に通信でき、図１～図７を参照して記載した機能を実行できる。図５を参照して記載したように、メモリコンポーネント１００―ａの素子の全部または一部をパッケージ５００内に収容できる。

メモリアレイ１４５―ｂは、図１～図７を参照して記載したようないくつかのメモリセル１０５を含むことができる。例えば、メモリアレイ１４５―ｂは、割り込みノード５１０―ｂと電子的に通信する複数組のセルを含むことができる。場合によっては、複数の組のセルは、図５を参照して記載したように複数のダイ上に配置される。メモリアレイ１４５―ｂは、メモリアレイ１４５―ｂと電子的に通信し、かつＥＣＣ動作用のメモリセルを含むＥＣＣアレイ８２５も含み得る。メモリアレイ１４５―ｂに含まれるように示されているが、ＥＣＣアレイ８２５はメモリアレイ１４５―ｂの外部にあってもよい。一例では、ＥＣＣアレイ８２５およびメモリアレイ１４５―ｂは、デュアルインラインメモリモジュール（ＤＩＭＭ）の一部であり得る。

メモリコントローラ１４０―ａは、メモリアレイバイアス８０５をメモリアレイ１４５―ｂに印加するように設定され得る。例えば、メモリコントローラ１４０―ａは、ワード線およびデジット線（例えば、デジット線１１５―ｄ）を含む、メモリアレイ１４５―ｂ内の様々なノードおよび線に電圧を印加できる。例えば、バイアスコンポーネント８１０は、メモリアレイ１４５―ｂ内のメモリセル（例えば、メモリセルの組）を動作させるために電圧を印加して、上述のようにメモリセルを読み書きするように設定されてもよい。バイアスは、別のコンポーネントからのコマンド（例えば、読み出しコマンド）またはユーザ入力に応答してもよい。場合によっては、メモリコントローラ１４０―ａは、図１を参照して記載したように、行デコーダ、列デコーダ、またはその両方を含み得る。これは、メモリコントローラ１４０―ａがメモリアレイ１４５―ｂ内の１つ以上のメモリセルにアクセスすることを可能にし得る。バイアスコンポーネント８１０はまた、メモリコンポーネント１００―ａの他のコンポーネントによる使用のためのリファレンス信号（例えば、リファレンス電圧またはリファレンス電流）を生成するためにリファレンスコンポーネント８２０に電位を提供し得る。さらに、バイアスコンポーネント８１０は、ＥＣＣイベント検出ロジック８３０の動作のための電位またはコマンドを提供し得る。

場合によっては、メモリコントローラ１４０―ａは、タイミングコンポーネント８１５を使用してその動作を実行できる。例えば、タイミングコンポーネント８１５は、本明細書で論じる読み出しおよび書き込みなどのメモリ機能を実行するための電圧印加のタイミングを含む、さまざまなコマンド、信号、およびバイアス印加のタイミングを制御できる。場合によっては、タイミングコンポーネント８１５はバイアスコンポーネント８１０の動作を制御できる。

リファレンスコンポーネント８２０は、ＥＣＣイベント検出ロジック８３０のためのリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント８２０は、１つ以上のリファレンス信号（例えば、リファレンス電圧および／またはリファレンス電流）を生成するように特に設定された回路を含み得る。例えば、リファレンスコンポーネント８２０は、メモリアレイ１４５―ｂの検知動作で使用するためのＥＣＣイベント検出ロジック８３０への第１のリファレンス信号と、ＥＣＣアレイ８２５のＥＣＣ動作用のＥＣＣイベント検出ロジック８３０への第２のリファレンス信号とを提供できる。

ＥＣＣイベント検出ロジック８３０は、図６を参照して記載した回路６００からの様々なコンポーネントを含むことができ、対応する動作の態様も実行できる。ＥＣＣイベント検出ロジック８３０は、（デジット線１１５―ｄを介して）メモリセルからの信号をリファレンスコンポーネント８２０からのリファレンス信号と比較することによって、メモリアレイ１４５―ｂおよび／またはＥＣＣアレイ８２５内のメモリセルの状態を検知できる。場合によっては、ＥＣＣイベント検出ロジック８３０は、本明細書で記載されるようなＥＣＣイベント検出の態様を実行し得る。

ＥＣＣイベント検出ロジック８３０は、メモリコンポーネント１００―ａのメモリアレイ１４５―ｂに含まれる１組のメモリセルの読み出し動作からコードワードを識別できる。識別は、メモリセルの状態を検知することを含み得る。ＥＣＣイベント検出ロジック８３０は、１組のメモリセルの検知状態に関連するエラーを検出できる（例えば、ＥＣＣイベント検出ロジック８３０は、コードワードに関連するＥＣＣ動作に基づいて識別コードワード内のエラーを検出できる）。エラーは、１ビットエラーまたは２ビットエラー（または別のタイプのエラー）であり得、ＥＣＣを使用して訂正され得る。エラーを検出すると、ＥＣＣイベント検出ロジック８３０は、エラーを示す信号を割り込みノード５１０―ｂに送信する。例えば、ＥＣＣイベント検出ロジック８３０は、エラーの検出に応答して、割り込みノード５１０―ｂの電圧を第１の値から第２の値に変えることができる。

従って、メモリコンポーネント１００―ａは、割り込みノード５１０―ｂの電圧の変化に少なくとも部分的に基づいてエラーが検出されたことを示し得る（例えば、メモリコンポーネント１００―ａは、エラーが検出されたという判定を可能にし得る）。例えば、メモリコンポーネント１００―ａのコンポーネント、および／またはメモリコンポーネント１００―ａと通信するコンポーネントおよびデバイスは、少なくとも部分的に割り込みノード５１０―ｂの電圧の変化に基づいて、エラーが検出されたと判定できる。場合によっては、信号を割り込みノード５１０―ｂに送信する前に、信号を（例えば、ラッチ６３０―ｃを介して）ラッチすることができる。ラッチ６３０―ｃは、ＥＣＣアレイ８２５と電子的に通信でき、ＥＣＣアレイ８２５の読み出し動作（例えば、ＥＣＣ動作のための読み出し動作）に少なくとも部分的に基づいて出力状態を変更するように動作可能であり得る。ラッチ６３０―ｃはまた、ＥＣＣイベント検出ロジック８３０による後続の読み出し動作中にラッチされた信号が割り込みノード５１０―ｂに送信され得るように、割り込みノード５１０―ｂと電子的に通信してもよい。従って、割り込みノード５１０―ｂで測定可能な信号（例えば、電圧）は、少なくとも部分的にラッチの出力状態に基づくことがある。場合によっては、メモリコンポーネント１００―ａは、検出されたエラーの表示をメモリコンポーネント１００―ａの記憶部分に記憶できる。

ＥＣＣイベント検出ロジック８３０は、異なるエラー検出モードで動作するように動的に設定可能であり得る。例えば、ＥＣＣイベント検出ロジック８３０は、ユーザ入力に応答してどのタイプのエラー（ＥＣＣイベント）を検出するかを選択できる。ＥＣＣイベント検出ロジック８３０によって検出可能なタイプのエラーは、１ビットエラー、２ビットエラー、１ビットおよび２ビットエラー、または他のタイプのエラーを含み得る。ＥＣＣイベント検出ロジック８３０は、（例えば、ユーザ入力に応答して）有効化または無効化されてもよい。例えば、ＥＣＣイベント検出ロジック８３０は、そのエラー検出モードが有効にされたときにエラーを検出し、そのエラー検出モードが無効にされたときにエラーを無視するか、またはエラーを検出するためのＥＣＣ動作の実行を控えることができる。

いくつかの例では、ＥＣＣイベント検出ロジック８３０によって実行される読み出し動作は、（例えば、適切なワード線を活性化することによって）検知のためにメモリセルの組を選択することを含み得る。セルの組は、エラーを有するコードワードと関連付けられてもよい。メモリセルの状態に応じて（例えば、メモリセルのフローティングゲートの電荷によって決定されるような）メモリセルを通って電流が流れるように、読み出し電圧がメモリセルの組（例えば、対応するワード線）に印加され得る。ＥＣＣイベント検出ロジック８３０は、少なくとも部分的に読み出し電圧の印加に基づいて、各メモリセルに対応する電圧（例えば、各メモリセルからの電流に対応する電圧）を判定できる。ＥＣＣイベント検出ロジック８３０は、各メモリセルからの電圧をリファレンス電圧と比較することができ、各メモリセルの状態は、少なくとも部分的にその比較に基づいて判定され得る。従って、ＥＣＣイベント検出ロジック８３０によって識別されたコードワードは、各メモリセルに対応する電圧の判定に少なくとも部分的に基づいてもよい。

いくつかの例では、（例えば、対応するワード線に印加されるバイアスを変更することによって）読み出し動作のために選択されたメモリセルの組を選択解除し、新しいメモリセルの組を選択することができる。そのような場合には、割り込みノード５１０―ｂの電圧は第２の値から第１の値へ変化してもよい。選択解除は、エラーが検出されたという判定の後に行われてもよい。いくつかの例では、エラーが検出されたと判定してから閾値時間が経過したと判定することができる（例えば、タイミングコンポーネント８１５によって）。割り込みノード５１０―ｂの電圧は、閾値時間が経過したという判定に少なくとも部分的に基づいて第１の値に変更され得る。場合によっては、ＥＣＣイベント検出ロジック８３０は、異なる組のメモリセルに関連する別のエラーを検出することができる。割り込みノード５１０―ｂの電圧は、他のエラーの検出に関係なく第２の値に維持されてもよい。

図９は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートするシステム９００を説明する。システム９００は、様々なコンポーネントを接続するかまたは物理的にサポートするためのプリント回路基板であり得るか、またはそれを含み得るデバイス９０５を含む。デバイス９０５は電子メモリ装置とも呼ばれる。デバイス９０５は、図１および図８を参照して記載したメモリコンポーネント１００の一例であり得るメモリコンポーネント１００―ｂを含む。メモリコンポーネント１００―ｂは、メモリコントローラ１４０―ｂ、ＥＣＣイベント検出ロジック８３０―ａ、およびメモリアレイ１４５―ｃを含み得る。デバイス９０５はまた、プロセッサ９１０、ＢＩＯＳコンポーネント９１５、周辺コンポーネント９２０、および入出力制御コンポーネント９２５を含み得る。デバイス９０５のコンポーネントは、バス９３０を介して互いに電子的に通信できる。

プロセッサ９１０は、メモリコントローラ１４０―ｂを介してメモリコンポーネント１００―ｂを動作させるように設定され得る。プロセッサ９１０は、入力９３５を介して設定または制御され得る。場合によっては、プロセッサ９１０は、図１および図８を参照して記載したメモリコントローラ１４０の機能を実行できる。他の場合では、メモリコントローラ１４０―ｂはプロセッサ９１０に統合されてもよい。プロセッサ９１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、またはこれらのタイプのコンポーネントの組み合わせであり得、プロセッサ９１０は、ＥＣＣイベント検出および通知を含む、本明細書に記載されている様々な機能を実行し得る。プロセッサ９１０は、例えば、デバイス９０５に様々な機能またはタスクを実行させるためにコンピュータ読み取り可能な命令を実行するように設定され得る。

ＢＩＯＳコンポーネント９１５は、ファームウェアとして動作するベーシック・インプット／アウトプット・システム（ＢＩＯＳ）（システム９００の様々なハードウェアコンポーネントを初期化し実行することができる）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント９１５は、プロセッサ９１０と様々なコンポーネント（例えば周辺コンポーネント９２０、入出力制御コンポーネント９２５など）との間のデータフローを管理することもできる。ＢＩＯＳコンポーネント９１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、または他の任意の不揮発性メモリに格納されたプログラムまたはソフトウェアを含み得る。

周辺コンポーネント９２０は、デバイス９０５に統合されている、任意の入力または出力デバイスもしくはシステム、またはそのようなデバイスおよびシステムのためのインタフェースであり得る。例は、ディスクコントローラ、サウンドコントローラ、グラフィックコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルまたはパラレルポート、あるいは、周辺コンポーネントインターコネクト（ＰＣＩ）もしくはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カードスロットを含み得る。

入出力制御コンポーネント９２５は、プロセッサ９１０と周辺コンポーネント９２０、入力９３５、または出力９４０との間のデータ通信を管理することができる。入出力制御コンポーネント９２５はまた、デバイス９０５に統合されていない周辺機器を管理し得る。場合によっては、入出力制御コンポーネント９２５は、外部周辺機器への物理的接続またはポートを表し得る。

入力９３５は、デバイス９０５またはそのコンポーネントに入力を提供するデバイス９０５の外部のデバイスまたは信号を表すことができる。これは（例えば、図６を参照して記載したような）ユーザインタフェースまたは、他のデバイスとのインタフェースもしくは他のデバイス間のインタフェースを含み得る。場合によっては、入力９３５は、周辺コンポーネント９２０を介してデバイス９０５と連動する周辺機器であり得るか、または入出力制御コンポーネント９２５によって管理され得る。

出力９４０は、デバイス９０５またはその任意のコンポーネントから出力を受信するように設定されたデバイス９０５の外部のデバイスまたは信号を表すことができる。出力９４０の例は、ディスプレイ、オーディオスピーカー、プリントデバイス、別のプロセッサまたはプリント回路基板などを含み得る。場合によっては、出力９４０は、周辺コンポーネント９２０を介してデバイス９０５と連動する周辺機器であり得るか、または入出力制御コンポーネント９２５によって管理され得る。

メモリコントローラ１４０―ｂ、デバイス９０５、およびメモリアレイ１４５―ｃのコンポーネントは、それらの機能を実行するように設計された回路により作り上げられてもよい。これは、本明細書に記載された機能を実行するように設定された様々な回路素子（例えば、導電線、トランジスタ、コンデンサ、コイル、抵抗、増幅器、または、他の能動素子もしくは受動素子）を含み得る。

図１０は、本開示の様々な実施形態によるＥＣＣイベント検出のための方法１０００を説明するフローチャートを示す。方法１０００の動作は、図１、図８および図９を参照して記載したように、メモリコンポーネント１００によって実装され得る。例えば、方法１０００は、図１、図８および図９を参照して記載したように、メモリ装置に含まれるメモリコントローラ１４０によって実行され得る。いくつかの例では、メモリコントローラ１４０は、メモリアレイ１４５の機能素子を制御して以下に記載される機能を実行するための１組のコードを実行できる。追加または代替として、メモリコントローラ１４０は、専用ハードウェアを使用して以下に記載される機能を実行してもよい。

ブロック１００５において、図１～図９を参照して記載したように、方法は、電子メモリ装置の読み出し動作からコードワードを識別することを含み得る。場合によっては、方法は、エラー検出モードを有効にすることを含み得る。従って、コードワード中のエラーは、エラー検出モードを有効にすることに少なくとも部分的に基づいて検出され得る。場合によっては、方法は、ユーザ入力に応答して検出および報告されるべきエラーのタイプ（例えば、１ビットエラー、２ビットエラー、またはその両方）を選択することを含み得る。いくつかの例では、方法は、コードワードに関連付けられたメモリセルの組に第１の電圧を印加することと、第１の電圧の印加に少なくとも部分的に基づいてメモリセルの組の各メモリセルに対応する電圧を判定することとを含み得る。コードワードは、各メモリセルに対応する電圧の判定に少なくとも部分的に基づいて識別され得る。いくつかの例では、ブロック１００５の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。

ブロック１０１０において、図１～図９を参照して記載したように、方法は、コードワードに関連するＥＣＣ動作に少なくとも部分的に基づいてコードワード中のエラーを検出することを含み得る。検出されたエラーは、１ビットエラーまたは２ビットエラーであり得る。場合によっては、方法は、エラーが１ビットエラーであると判定すること、および１ビットエラーを訂正することを含むことができる。いくつかの例では、ブロック１０１０の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。

ブロック１０１５において、図１～図９を参照して記載したように、方法は、エラー検出を示す信号を電子メモリ装置のノードに送信することを含み得る。いくつかの例では、方法は、信号をノードに送信する前に信号をラッチすることを含み得る。ラッチされた信号は、後続の読み出し動作中にノードに送信されてもよい。場合によっては、方法は、電子メモリ装置の記憶部分に検出されたエラーの表示を記憶することを含み得る。いくつかの例では、ブロック１０１５の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。

いくつかの例では、本明細書に記載されるような電子メモリ装置は、方法１０００などの１つ以上の方法、またはそのバリエーションを実行することができる。装置は、例えば、電子メモリ装置の読み出し動作からコードワードを識別すること、コードワードに関連する誤り訂正符号（ＥＣＣ）動作に少なくとも部分的に基づいてコードワード中のエラーを検出すること、およびエラーの検出を示す信号を電子メモリ装置のノードに送信することのための機構、手段、回路、または命令（例えば、プロセッサによって実行可能な命令を記憶する非一時的コンピュータ読み取り可能な媒体）を含むことができる。いくつかの例では、装置は、本明細書に記載の方法１０００のバリエーションを実行するための機構、手段、回路、または命令を含み得る。

図１１は、本開示の様々な実施形態によるＥＣＣイベント検出のための方法１１００を説明するフローチャートを示す。方法１１００の動作は、図１、図８および図９を参照して記載したように、メモリ装置に含まれるメモリコンポーネント１００によって実装され得る。例えば、方法１１００の動作は、図１、図８および図９を参照して記載したように、メモリコントローラ１４０によって実行され得る。いくつかの例では、メモリコントローラ１４０は、メモリアレイ１４５の機能素子を制御して以下に記載される機能を実行するための１組のコードを実行できる。追加または代替として、メモリコントローラ１４０は、専用ハードウェアを使用して以下に記載される機能を実行してもよい。

ブロック１１０５において、図１～図９を参照して記載したように、方法は、電子メモリ装置の１組のメモリセルの各セルの状態を検知することを含み得る。いくつかの例では、方法は、検知のためにメモリセルの１組を選択することを含み得る。１組のメモリセルを検知することは、各メモリセルからの電圧または電流をリファレンス電圧または電流と比較することを含み得る。各メモリセルの状態は、各メモリセルの比較に少なくとも部分的に基づいて決定され得る。いくつかの例では、方法は、ユーザ入力に応答して、検出されるエラーのタイプ（例えば、１ビットエラー、２ビットエラー、またはその両方）を設定することを含み得る。いくつかの例では、ブロック１１０５の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。

ブロック１１１０において、図１～図９を参照して記載したように、方法は、１組のメモリセルの検知状態に関連するエラーを検出することを含むことができる。いくつかの例では、ブロック１１１０の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。

ブロック１１１５において、図１～図９を参照して記載したように、方法は、検出に応答して電子メモリ装置のノードの電圧を第１の値から第２の値に変更することを含み得る。方法は、メモリセルの組の選択解除に少なくとも部分的に基づいてノードの電圧を第１の値に変更することも含み得る。いくつかの例では、方法は、エラーが検出されたと判定してから閾値時間が経過したと判定することと、判定に少なくとも部分的に基づいてノードの電圧を第１の値に変更することとを含み得る。場合によっては、方法は、異なる組のメモリセルに関連する別のエラーを検出することと、他のエラーの検出に関係なくノードの電圧を第２の値に維持することを含み得る。選択解除は、エラーが検出されたという判定の後に発生し得る。いくつかの例では、ブロック１１１５の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。

ブロック１１２０において、方法は、図１～図９を参照して記載したように、ノードの電圧を変更することに少なくとも部分的に基づいてエラーが検出されたことを示すことを含み得る。いくつかの例では、ブロック１１２０の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。

いくつかの例では、本明細書に記載されるような電子メモリ装置は、方法１１００などの１つ以上の方法、またはそのバリエーションを実行することができる。装置は、例えば、電子メモリ装置の１組のメモリセルの各セルの状態を検知すること、１組のメモリセルの検知された状態に関連するエラーを検出すること、エラー検出に応答して、電子メモリ装置のノードの電圧を第１の値から第２の値に変更すること、および、ノードの電圧を変更することに少なくとも部分的に基づいてエラーが検出されたことを示すことのための機構、手段、回路、または命令（例えば、プロセッサによって実行可能な命令を記憶する非一時的コンピュータ読み取り可能な媒体）を含むことができる。いくつかの例では、装置は、本明細書に記載の方法１１００のバリエーションを実行するための機構、手段、回路、または命令を含み得る。

従って、方法１０００および方法１１００、ならびに方法１０００および方法１１００を実行する装置は、ＥＣＣイベント検出を提供することができる。方法１０００および方法１１００は可能な実装を記述しており、他の実装が可能であるように動作およびステップが再配置または修正され得ることに留意すべきである。いくつかの例では、方法１０００および方法１１００のうちの２つ以上からの機構を組み合わせることができる。

本明細書で述べたことは例を提供するものであって、特許請求の範囲に記載された範囲、応用可能性、または例を限定するものではない。本開示の範囲から逸脱することなしに、上述した素子の機能や配置を変更してもよい。様々な例は、適宜、様々な手順もしくはコンポーネントを省略、置換、または追加するものであってもよい。また、ある例に関して述べた機構を、他の例で組み合わせるようにしてもよい。

本明細書で添付図面と関連付けて説明したことは、例示的な設定を述べたものであって、実施可能なまたは請求項の範囲内にある全ての実施例を示したわけではない。ここで使用した「実施例」、「例示的な」、および「実施形態」という用語は、「実施例、実例、もしくは説明としての役割をなす」という意味であって、「好ましい」や「他の例よりも有利な」という意味ではない。詳細な説明は、記載する技術についての理解を提供するために、具体的詳細を含んでいる。しかし、これらの技術は、それらの具体的詳細なしでも実施され得る。ある実例では、記述した実施例の概念を不明瞭にするのを避けるために、周知の構造およびデバイスをブロック図の形で示している。

添付図面において、同様なコンポーネントもしくは機構は、同じ参照符号を有し得る。さらに、同じタイプの様々なコンポーネントは、参照符号の後に、同様なコンポーネント間を区別するダッシュと第２の符号とを付すことによって、区別され得る。第１の参照符号が本明細書中で使用される場合、この記載は、第２の参照符号にかかわらず、同じ第１の参照符号を有する同様なコンポーネントのいずれか１つに適用され得る。

本明細書に記載した情報および信号は、様々な異なる技術や技法のうちのいずれかを用いて表され得る。例えば、これまでの記載の全体にわたって参照された、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光粒子、あるいはそれらの任意の組み合わせによって表され得る。いくつかの図は、複数の信号を１つの信号として示し得るが、当業者であれば、その信号は信号のバス（ここで、バスは様々なビット幅を有している）を表し得る、と理解するであろう。

「電子的に通信（electronic communication）」という用語は、コンポーネント間の電子の流れをサポートする、コンポーネント間の関係を表している。これは、コンポーネント間の直接的な接続を含み得るし、あるいは、それらの中間のコンポーネントを含んでもよい。電子的に通信しているコンポーネントは、（例えば、電圧が印加された回路内で）電子または信号を動的に交換し得るし、あるいは、（例えば、電圧が印加されていない回路内で）電子または信号を動的に交換しないものであってよいが、回路に電圧が印加されることに応じて電子または信号を交換するように設定されるか、もしくはそのように動作可能であり得る。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つのコンポーネントは、そのスイッチの状態（すなわち、開状態もしくは閉状態）にかかわらず、電子的に通信している。

メモリアレイ１４５を含む本明細書で論じられたデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、砒化ガリウム、窒化ガリウム等のような半導体基板上に形成されてもよい。いくつかの場合では、基板は半導体ウェハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ）等のシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよく、または、他の基板上の半導体材料のエピキシャル層であってもよい。基板もしくはその部分領域の導電性は、リン、ホウ素、または砒素を含むがこれらには限定されない様々な化学種を用いたドーピングによって、制御され得る。ドーピングは、基板の初期の形成又は成長中に、イオン注入もしくはその他の任意のドーピング手段によって行われ得る。

本明細書で議論されたトランジスタは、電界効果トランジスタ（ＦＥＴ）を表わし得るし、ソース、ドレイン、およびゲートを含む３端子デバイスを含み得る。代替的に、１つまたは複数のトランジスタは、フローティングゲート金属酸化膜トランジスタ（ＦＧＭＯＳ）を表すことができ、ソース、ドレイン、コントロールゲート、およびフローティングゲートを含む３端子デバイスを含むことができる。トランジスタ端子は、導電性物質（例えば、金属）を通して他の電子素子に接続され得る。ソースおよびドレインは、導電性であっても良く、高濃度にドープされた（例えば、縮退した）半導体領域を含み得る。ソースおよびドレインは低濃度にドープされた半導体領域もしくはチャネルにより分離され得る。チャネルがｎ型（すなわち、主なキャリアは電子）である場合、トランジスタはｎ型トランジスタと称され得る。チャネルがｐ型（すなわち、主なキャリアは正孔）である場合、トランジスタはｐ型トランジスタと称され得る。チャネルは、絶縁するゲート酸化物によって覆われ得る。チャネルの導電性はゲートに電圧を印加することによって制御され得る。例えば、正の電圧もしくは負の電圧を、ｎ型トランジスタまたはｐ型トランジスタの各々に印加することは、チャネルを導電性にし得る。トランジスタは、該トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されたとき、「動作開始（ｏｎ）」もしくは「活性化」される。トランジスタは、該トランジスタの閾値電圧未満の電圧がトランジスタゲートに印加されたとき、「動作終了（ｏｆｆ）」もしくは「不活性化」される。

本明細書での開示に関連して記載された様々な例示的なブロック、コンポーネント、およびモジュールは、本明細書に記載された機能を実行するように設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくはその他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいはそれらの任意の組み合わせを用いて、実施もしくは実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、いずれかの従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと共同動作する１つ以上のマイクロプロセッサ、又は任意の他の同様な設定）として実装されてもよい。

本明細書に記載された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせにおいて実装され得る。プロセッサによって実行されるソフトウェアにおいて実装される場合には、その機能は、コンピュータ読み取り可能媒体上の１つ以上の命令もしくはコードとして、記憶されるかまたは送信され得る。その他の実施例および実装も、本開示ならびに添付の請求項の範囲内である。例えば、ソフトウェアの性質上、上述した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、もしくはそれらのいずれかの組み合わせを用いて実施可能である。機能を実装する機構も様々な位置に物理的に配置されてよく、それは、機能の一部がそれぞれ異なる物理的位置で実施されるように分散されることを含む。また、請求項を含む本明細書中で使用されているように、項目のリスト（例えば、「・・・のうちの少なくとも１つ」もしくは「・・・のうちの１つ以上」のようなフレーズによって始まる項目のリスト）中で使用される「ｏｒ」は、包括的なリストを示す。例えば、Ａ、Ｂ、もしくはＣのうちの少なくとも１つというリストは、Ａ、またはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。

コンピュータ読み取り可能媒体は、非一時的コンピュータ記憶媒体と、コンピュータプログラムをある場所から他の場所へ転送することを容易なものにする何らかの媒体を含む通信媒体との両方を含む。非一時的記憶媒体は、汎用のもしくは特定用途向けのコンピュータによってアクセス可能な、任意の利用可能な媒体であってよい。一例として、非一時的コンピュータ読み取り可能媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能なプログラマブル・リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくはその他の光ディスクストレージ、磁気ディスクストレージまたはその他の磁気ストレージデバイス、あるいは、所望のプログラムコード手段を命令又はデータ構造の形式で担持しもしくは記憶するように使用可能であって、かつ、汎用もしくは特定用途向けのコンピュータ、あるいは、汎用または特定用途向けのプロセッサによってアクセス可能である他の非一時的媒体を含み得るが、これらに限定されない。

また、任意の接続が、適切にコンピュータ読み取り可能媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は、赤外、高周波、およびマイクロ波等の無線技術を用いて、ウェブサイト、サーバ、又はその他のリモートソースから送信される場合には、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または、赤外、高周波、およびマイクロ波等の無線技術が、上記媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピディスク、およびブルーレイディスクを含む。ディスク（disk）は通常データを磁気的に再生するのに対し、ディスク（disc）はデータをレーザで光学的に再生する。それらの組み合わせも、コンピュータ読み取り可能媒体の範囲内に含まれ得る。

本明細書に述べたことは、当業者が本開示を実施または使用することを可能にするために提供される。本開示に対する様々な変更は、当業者にとって容易になし得るものであり、本明細書に定義された一般的な原理も、本開示の範囲から逸脱することなく、他の変形例に適用され得る。従って、本開示は、ここに述べた例や設計に限定されるべきものではなく、本明細書に述べた原理および新規な機構と矛盾しない最も広い範囲が本開示に認められるべきである。

Claims

電子メモリ装置を動作させる方法であって、
第１の組のメモリセルに対して第１の読み出し動作を実行すること、
前記第１の組のメモリセルから読み出した第１のデータ内の第１のエラーを、前記第１のデータに対して実行される第１の誤り訂正符号（ＥＣＣ）動作に少なくとも部分的に基づいて検出すること、
前記第１のＥＣＣ動作によって前記第１のエラーが訂正された、訂正された第１のデータをラッチでラッチすること、
前記第１のエラーを検出することに少なくとも部分的に基づいて、前記電子メモリ装置の出力ピンの電圧を第１のレベルから第２のレベルに変更することであって、前記第２のレベルが前記第１のエラーを示していること、
第２の組のメモリセルに対して第２の読み出し動作を実行すること、
前記第２の組のメモリセルから読み出した第２のデータ内の第２のエラーを、前記第２のデータに対して実行される第２のＥＣＣ動作に少なくとも部分的に基づいて検出すること、
前記第２のエラーの前記検出に関係なく、前記出力ピンの前記電圧を前記第２のレベルで維持すること、
前記第２のエラーが検出された後も、前記訂正された第１のデータを前記ラッチで保存すること、および
前記第１のエラーが検出されてから閾値時間が経過したと判定することに少なくとも部分的に基づいて、前記出力ピンの前記電圧を前記第２のレベルから前記第１のレベルに変更すること
を含む、電子メモリ装置を動作させる方法。
検出されたエラーの数を表すカウンタをインクリメントすることであって、前記カウンタは、前記出力ピンの前記電圧が前記第１のレベルから前記第２のレベルに変化することに少なくとも部分的に基づいてインクリメントされること、および
前記カウンタが閾値を上回ることに少なくとも部分的に基づいて、リフレッシュ動作を実行すること
をさらに含む、請求項１に記載の方法。
前記第２の組のメモリセルを前記第２の読み出し動作用に選択すること、および
前記第２の組のメモリセルの前記選択に関係なく、前記出力ピンの前記電圧を前記第２のレベルで維持すること
をさらに含む、請求項１に記載の方法。
１以上のビットに及ぶエラーをフラグするように前記電子メモリ装置を設定することであって、前記出力ピンでの前記電圧が、前記１以上のビットに及ぶ前記検出された第１のエラーに少なくとも部分的に基づいて、前記第１のレベルから前記第２のレベルに変更されること
をさらに含む、請求項１に記載の方法。
ユーザインタフェースから制御信号を受信すること、および
前記１以上のビットとは違う第２の１以上のビットに及ぶエラーをフラグするように前記電子メモリ装置を再設定すること
をさらに含む、請求項４に記載の方法。
前記第２のエラーは、前記１以上のビットとは違う第２の１以上のビットに及ぶ
請求項４に記載の方法。
前記検出された第１のエラーの表示を前記電子メモリ装置の記憶部分に記憶すること、および
前記検出された第１のエラーに関連するメモリアドレスの表示を前記電子メモリ装置の前記記憶部分に記憶すること
をさらに含む、請求項１に記載の方法。
電子メモリ装置であって、
メモリセルを含むメモリアレイ、
前記メモリアレイと電子的に通信する誤り訂正符号（ＥＣＣ）回路、および
前記ＥＣＣ回路と電子的に通信するメモリコントローラ
を備え、
前記メモリコントローラは、前記電子メモリ装置に、
第１の組のメモリセルに対して第１の読み出し動作を実行すること、
前記第１の組のメモリセルから読み出した第１のデータ内の第１のエラーを、前記第１のデータに対して前記ＥＣＣ回路によって実行される第１のＥＣＣ動作に少なくとも部分的に基づいて検出すること、
前記第１のＥＣＣ動作によって前記第１のエラーが訂正された、訂正された第１のデータをラッチでラッチすること、
前記第１のエラーを検出することに少なくとも部分的に基づいて、前記電子メモリ装置の出力ピンの電圧を第１のレベルから第２のレベルに変更することであって、前記第２のレベルが前記第１のエラーを示していること、
第２の組のメモリセルに対して第２の読み出し動作を実行すること、
前記第２の組のメモリセルから読み出した第２のデータ内の第２のエラーを、前記第２のデータに対して実行される第２のＥＣＣ動作に少なくとも部分的に基づいて検出すること、
前記第２のエラーの前記検出に関係なく、前記出力ピンの前記電圧を前記第２のレベルで維持すること、
前記第２のエラーが検出された後も、前記訂正された第１のデータを前記ラッチで保存すること、および
前記第１のエラーが検出されてから閾値時間が経過したと判定することに少なくとも部分的に基づいて、前記出力ピンの前記電圧を前記第２のレベルから前記第１のレベルに変更すること
を行わせるように動作可能である、
電子メモリ装置。
前記メモリコントローラは、前記電子メモリ装置に、
前記第２の組のメモリセルを前記第２の読み出し動作用に選択すること、および
前記第２の組のメモリセルの前記選択に関係なく、前記出力ピンの前記電圧を前記第２のレベルで維持すること
を行わせるように動作可能である、
請求項８に記載の電子メモリ装置。
前記メモリコントローラは、前記電子メモリ装置に、
第１の個数のビットに及ぶエラーをフラグするように前記電子メモリ装置を設定することであって、前記出力ピンでの前記電圧が、前記第１の個数のビットに及ぶ前記検出された第１のエラーに少なくとも部分的に基づいて、前記第１のレベルから前記第２のレベルに変更されること
を行わせるように動作可能である、
請求項８に記載の電子メモリ装置。
前記メモリコントローラは、前記電子メモリ装置に、
前記メモリアレイと結合されているユーザインタフェースから制御信号を受信すること、および
前記第１の個数のビットとは違う第２の個数のビットに及ぶエラーをフラグするように前記電子メモリ装置を再設定すること
を行わせるように動作可能である、
請求項１０に記載の電子メモリ装置。
前記第２のエラーは、前記第１の個数のビットとは違う第２の個数のビットに及ぶ
請求項１０に記載の電子メモリ装置。
電子メモリ装置であって、
メモリセルを含み、第１の組の前記メモリセルに対する第１の読み出し動作と第２の組の前記メモリセルに対する第２の読み出し動作とを実行するように動作可能であるメモリアレイ、
誤り訂正符号（ＥＣＣ）回路であって、前記メモリアレイと結合されており、前記第１の組の前記メモリセルから読み出した第１のデータ内の第１のエラーを、前記第１のデータに対して実行される第１のＥＣＣ動作に少なくとも部分的に基づいて検出するように動作可能であり、且つ、前記第２の組の前記メモリセルから読み出した第２のデータ内の第２のエラーを、前記第２のデータに対して実行される第２のＥＣＣ動作に少なくとも部分的に基づいて検出するように動作可能である該ＥＣＣ回路、
第１のラッチであって、前記ＥＣＣ回路と結合されており、訂正された第１のデータであって、前記ＥＣＣ回路によって実行される前記第１のＥＣＣ動作によって前記第１のエラーが訂正された前記訂正された第１のデータを前記ＥＣＣ回路から受信し、前記訂正された第１のデータをラッチするように動作可能であり、且つ、前記ＥＣＣ回路によって前記第２のエラーが検出された後も、前記訂正された第１のデータを保存するように動作可能である該第１のラッチ、および
前記ＥＣＣ回路と結合されている回路構成であって、前記ＥＣＣ回路が前記第１のエラーを検出することに少なくとも部分的に基づいて前記電子メモリ装置の出力ピンの電圧を第１のレベルから第２のレベルに変更することであって前記第２のレベルが前記第１のエラーを示していることと、前記第１のエラーが検出されてから閾値時間が経過したと判定することに少なくとも部分的に基づいて前記出力ピンの前記電圧を前記第２のレベルから前記第１のレベルに変更することとを行うように動作可能である該回路構成
を含む、
電子メモリ装置。
前記メモリアレイと結合されているユーザインタフェースであって、エラー検出モードを表す入力信号を受信するように動作可能である該ユーザインタフェース、及び
前記ユーザインタフェース及び前記ＥＣＣ回路と結合されている回路であって、前記ユーザインタフェースによって示される前記エラー検出モードに前記ＥＣＣ回路を設定するように動作可能である該回路
をさらに含む、請求項１３に記載の電子メモリ装置。
前記ＥＣＣ回路と結合されており、前記検出された第１のエラーを表す信号を前記ＥＣＣ回路から受信するように動作可能である第２のラッチ
をさらに含む、請求項１３に記載の電子メモリ装置。
前記第２のラッチは、
前記検出された第１のエラーを表す前記信号を受信するように動作可能である第１の入力、
前記第２のラッチを有効にする第２の信号を受信するように動作可能である第２の入力、および
前記回路構成が前記出力ピンの前記電圧を前記第１のレベルから前記第２のレベルに変更することをトリガするように動作可能である出力
を含む、請求項１５に記載の電子メモリ装置。
前記第１のラッチと結合されており、前記出力ピンから分離しているデータ出力ピンに前記訂正された第１のデータを出力するように動作可能である回路
をさらに含む、請求項１５に記載の電子メモリ装置。
割り込みノードと結合されているドレインと、グラウンドリファレンスと結合されているソースとを含むトランジスタ
をさらに含む、請求項１３に記載の電子メモリ装置。