CN115904829A - 检测数据总线驱动故障 - Google Patents

Abstract

本申请案是针对检测数据总线驱动故障。在与传递纠错信息相关联的引脚处于空闲状态时，可经由第一电路通过与所述引脚耦合的第一电压源将所述引脚加偏压到第一电压电平。此外，在数据引脚组处于所述空闲状态时，可经由第二电路通过第二电压源将所述数据引脚组加偏压到第二电压电平。在存储器装置错过从主机装置发射的命令时，所述引脚及数据引脚组的所述电压电平可在所述主机装置执行与所述错过命令相关联的操作期间的整个周期内保持处于所述相应电压电平，从而向所述主机装置指示由对应的数据信号传递的数据是无效的。

Description

检测数据总线驱动故障

交叉参考

本专利申请案主张由乌里贝(Uribe)于2022年8月3日提出申请的标题为“检测数据总线驱动故障(DETECTING DATA BUS DRIVE FAULTS)”的美国专利申请案第17/880,220号及由乌里贝于2021年8月18日提出申请的标题为“检测数据总线驱动故障(DETECTINGDATA BUS DRIVE FAULTS)”的美国临时专利申请案第63/234,470号的优先权，每一专利申请案转让给本专利申请案受让人，且每一专利申请案以全文引用的方式明确并入本文中。

技术领域涉及检测数据总线驱动故障。

背景技术

存储器装置广泛地用于在例如计算机、用户装置、无线通信装置、相机、数字显示器等各种电子装置中存储信息。通过将存储器装置内的存储器单元编程为各种状态来存储信息。例如，二进制存储器单元可经编程为两个受支持状态中的一个，通常用逻辑1或逻辑0表示。在一些实例中，单个存储器单元可支持多于两个状态，可存储其中任何一个。为了存取所存储信息，组件可读取或感测存储器装置中的至少一个存储状态。为了存储信息，组件可在存储器装置中写入或编程状态。

存在各种类型的存储器装置及存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫属化物存储器技术等。存储器单元可为易失性的或非易失性的。即使在没有外部电源的情况下，非易失性存储器，例如，FeRAM，也可在延长的时间段内维持其所存储逻辑状态。易失性存储器装置(例如，DRAM)可在从外部电源断开连接时丢失其所存储状态。

发明内容

本文中描述一种设备。所述设备可包含数据引脚组；引脚，其与传递纠错信息相关联；第一电路，其与所述数据引脚组耦合并且经配置以响应于所述数据引脚组处于空闲状态而将所述数据引脚组加偏压到第一电压电平；及第二电路，其与所述引脚耦合且经配置以响应于所述引脚处于所述空闲状态而将所述引脚加偏压到第二电压电平，所述第二电压电平不同于所述第一电压电平。

本文中描述一种方法。所述方法可包含响应于数据引脚组处于空闲状态而向所述数据引脚组施加第一电压；至少部分地基于向所述数据引脚组施加第一电压，通过所述数据引脚组输出第一信号；响应于与传递纠错信息相关联的引脚处于空闲状态而向引脚施加第二电压，第二电压不同于第一电压；及至少部分基于向引脚施加第二电压，通过引脚输出第二信号，第一信号的有效性由第二信号指示。

本文中描述一种方法。所述方法可包含向存储器装置发射与读取存储在存储器装置处的数据相关联的命令；至少部分地基于发射命令并且在与传递由命令所请求的数据相关联的第一时间段期间，在数据引脚组处检测一组信号，其中所述组信号中的每一信号包括第一电压电平；至少部分地基于发射命令并且在与传递与由命令所请求的数据的纠错信息相关联的第二时间段期间，在与传递纠错信息相关联的引脚处检测信号，其中所述信号包括第二电压电平；至少部分地基于所述组信号中的每一信号的电压在第一时间段内等于第一电压电平并且所述信号的电压在第二时间段内等于第二电压电平，确定与所述组信号相关联的数据是无效的；及至少部分地基于确定数据是无效的而丢弃数据。

本文中描述一种设备。所述设备可包含存储器阵列，所述存储器阵列包括存储器单元阵列，每一存储器单元包括电容式存储元件；及电路，其与存储器阵列耦合并且经配置以致使所述设备：响应于数据引脚组处于空闲状态而向所述数据引脚组施加第一电压；至少部分地基于向所述数据引脚组施加第一电压而通过所述数据引脚组输出第一信号；响应于与传递纠错信息相关联的引脚处于空闲状态而向所述引脚施加第二电压，所述第二电压不同于第一电压；及至少部分地基于向引脚施加第二电压，通过引脚输出第二信号，第一信号的有效性由第二信号指示。

本文中描述一种设备。所述设备可包含存储器阵列，所述存储器阵列包括存储器单元阵列，每一存储器单元包括电容式存储元件；及电路，其与存储器阵列耦合并且经配置以致使所述设备：向存储器装置发射与读取存储在存储器装置处的数据相关联的命令；至少部分地基于发射命令并且在与传递由命令所请求的数据相关联的第一时间段期间，在数据引脚组处检测一组信号，其中所述组信号中的每一信号包括第一电压电平；至少部分地基于发射命令并且在与传递由命令所请求的数据的纠错信息相关联的第二时间段期间，在与传递纠错信息相关联的引脚处检测信号，其中所述信号包括第二电压电平；至少部分地基于所述组信号中的每一信号的电压在第一时间段内等于第一电压电平并且所述信号的电压在第二时间段内等于第二电压电平，确定与所述组信号相关联的数据是无效的；及至少部分地基于确定数据是无效的而丢弃数据。

附图说明

图1说明根据如本文中所公开的实例支持检测数据总线驱动故障的系统的实例。

图2说明根据如本文中所公开的实例支持检测数据总线驱动故障的信号图的实例。

图3说明根据如本文中所公开的实例的用于检测数据总线驱动故障的一组实例操作。

图4展示根据如本文中所公开的实例支持检测数据总线驱动故障的存储器装置的框图。

图5展示根据如本文中所公开的实例支持检测数据总线驱动故障的主机装置的框图。

图6及7展示说明根据如本文中所公开的实例支持检测数据总线驱动故障的一或多种方法的流程图。

具体实施方式

存储器装置可存储用于主机装置的数据，所述主机装置可稍后存取所存储数据。在一些实例中，当在主机装置与存储器装置之间传递数据时可发生故障。在一些实例中，当主机装置将从存储器装置接收(或被确定为从其接收)的无效数据视为有效数据时，可发生故障。与存储及存取存储在存储器装置处的数据相关联的可接受故障率可基于故障的后果—例如，自主运载工具中使用的系统的可接受故障率可能比其它应用(例如台式计算)更严格。

对于安全应用，可使用增强技术来降低与存储器装置相关联的故障率。错误管理信令可在存储器装置与主机装置之间传递以减少故障的数量。错误管理信令可包含有效操作信号(例如，有效读取操作旗标(VROF)信号)、校正子校验信号、主错误日志信号、链路纠错码(ECC)信号或其任一组合。在一些实例中，用于在主机装置与存储器装置之间传递数据的可用协议子集可支持补充错误管理信号中的一或多个的传递。

主机装置可使用不支持传递有效操作信号、校正子校验信号或主错误状态信号中的一或多个的协议—尽管在一些实例中，存储器装置仍可生成关于信号的基础数据。因此，主机装置可无法与存储器装置交换补充错误管理信令。例如，主机装置可无法接收到有效操作信号，且因此，可无法确定在预期操作期间的持续时间是否正在执行有效操作。因此，存储器装置与主机装置之间的通信错误可增加—例如，在主机装置使用在预期执行操作但未执行的持续时间期间获得的无效数据的情况下。因此，与存储器装置相关联的故障率也可增加，且在一些状况下，可超过阈值。

为了支持用于在存储器装置与主机装置之间传递补充错误管理信息的替代措施，可使用用于补充管理信息的增强信令技术。在一些实例中，为了实时指示有效操作，在与传递纠错信息相关联的引脚(其可被称为错误管理引脚)处于空闲状态时，可经由第一电路通过与错误管理引脚耦合的第一电压源将错误管理引脚加偏压到第一电压电平。此外，在数据引脚组处于所述空闲状态时，可经由第二电路通过第二电压源将所述数据引脚组加偏压到第二电压电平。在存储器装置错过从主机装置发射的命令时，错误管理引脚及数据引脚组的电压电平可在主机装置执行与错过命令相关联的操作的整个周期内保持处于相应电压电平。例如，错误管理引脚的电压可在整个用于传递错误管理代码的周期(这可被称为链路ECC持续时间)内保持处于高电压电平。在此类状况下，错误管理引脚及数据引脚组的电压电平可向主机装置指示由对应数据信号传递的数据是无效的。

通过在引脚处于空闲状态时将错误管理引脚与不同于数据引脚的电压源耦合在一起，可将指示有效操作是否正在发生的信息传递到主机装置。在一些实例中，主机装置可使用接收到的数据信号及对应错误管理信号来执行错误管理操作，其中从错误管理信号获得的错误管理代码可指示在引脚处于无效状态时从数据信号获得的数据是无效的。

本公开的特征最初是在系统及裸片的上下文中描述的。本公开的特征也在信号图及过程流的上下文中描述。本公开的这些及其它特征通过与检测数据总线驱动故障相关的设备图及流程图进一步说明及描述。

图1说明根据如本文中所公开的实例支持检测数据总线驱动故障的系统100的实例。系统100可包含主机装置105、存储器装置110以及将主机装置105与存储器装置110耦合在一起的多个信道115。系统100可包含一或多个存储器装置110，但可在单个存储器装置(例如，存储器装置110)的上下文中描述一或多个存储器装置110的各方面。

系统100可包含电子装置的部分，例如计算装置、移动计算装置、无线装置、图形处理装置、运载工具或其它系统。例如，系统100可说明计算机、膝上型计算机、平板计算机、智能手机、蜂窝式电话、可穿戴装置、因特网连接装置、运载工具控制器等的各方面。存储器装置110可为系统的组件，其可操作来存储用于系统100的一或多个其它组件的数据。

系统100的至少部分可为主机装置105的实例。除其它实例外，主机装置105还可为使用存储器来执行过程的装置内的处理器或其它电路系统的实例，例如在计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能手机、蜂窝式电话、可穿戴装置、因特网连接装置、运载工具控制器、单片系统(SoC)或一些其它固定或便携式电子装置。在一些实例中，主机装置105可指代实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可被称为主机或主机装置105。

存储器装置110可为独立装置或可操作以提供可由系统100使用或引用的物理存储器地址/空间的组件。在一些实例中，存储器装置110可经配置以与一或多个不同类型的主机装置一起工作。主机装置105与存储器装置110之间的信令可操作以支持以下中的一或多个：用以调制信号的调制方案，用于传递信号的各种引脚配置，用于主机装置105及存储器装置110的物理封装的各种形状因数，主机装置105与存储器装置110之间的时钟信令及同步，时序约定或其它因素。

存储器装置110可操作以存储关于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的次要型或相依型装置(例如，响应于并执行由主机装置105通过外部存储器控制器120提供的命令)。此类命令可包含用于写入操作的写入命令，用于读取操作的读取命令，用于刷新操作的刷新命令或其它命令中的一或多个。

主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130或其它组件中的一或多个，例如一或多个外围组件或一或多个输入/输出控制器。主机装置105的组件可使用总线135彼此耦合。

处理器125可操作以为系统100的至少部分或主机装置105的至少部分提供控制或其它功能性。处理器125可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)，现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑，离散硬件组件，或这些组件的组合。在此类实例中，除其它实例外，处理器125还可为中央处理单元(CPU)、图形处理单元(GPU)，通用GPU(GPGPU)或SoC的实例。在一些实例中，外部存储器控制器120可由处理器125实施或为所述处理器的一部分。

BIOS组件130可为包含作为固件操作的BIOS的软件组件，其可初始化并运行系统100或主机装置105的各种硬件组件。BIOS组件130还可管理处理器125与系统100或主机装置105的各种组件之间的数据流。BIOS组件130可包含存储在只读存储器(ROM)、快闪存储器或其它非易失性存储器中的一或多个程序或软件。

存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的所要容量或所规定容量。每一存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b、存储器裸片160-N)可包含本地存储器控制器165(例如，本地存储器控制器165-a，本地存储器控制器165-b、本地存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，一或多个网格、一或多个存储体、一或多个数据块、一或多个区段)，其中每一存储器单元可操作以存储至少一位数据。包含两个或多于两个存储器裸片160的存储器装置110可被称为多裸片存储器或多裸片封装或多芯片存储器或多芯片封装。

装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使得存储器装置110能够执行各种操作的硬件、固件或指令且可操作以接收、发射或执行与存储器装置110的组件有关的命令、数据或控制信息。装置存储器控制器155可操作以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多个通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165来控制本文中所描述的存储器装置110的操作。

在一些实例中，存储器装置110可从主机装置105接收数据或命令或两者。例如，存储器装置110可接收指示存储器装置110将存储用于主机装置105的数据的写入命令或指示存储器装置110将向主机105提供存储在存储器裸片160中的数据的读取命令。

本地存储器控制器165(例如，在存储器裸片160本地)可包含可操作以控制存储器裸片160的操作的电路、逻辑或组件。在一些实例中，本地存储器控制器165可操作以与装置存储器控制器155通信(例如，接收或发射数据或命令或两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155及本地存储器控制器165，或外部存储器控制器120可执行本文中所描述的各种功能。如此，本地存储器控制器165可操作以与装置存储器控制器155，与其它本地存储器控制器165，或直接与外部存储器控制器120或处理器125或其组合进行通信。可包含在装置存储器控制器155或本地存储器控制器165或两者中的组件的实例可包含用于接收信号(例如，来自外部存储器控制器120)的接收器，用于发射信号(例如，到外部存储器控制器120)的发射器，用于对所接收到的信号进行解码或解调的解码器，用于对待发射的信号进行编码或调制的编码器，或可操作用于支持装置存储器控制器155或本地存储器控制器165或两者的所描述操作的各种其它电路或控制器。

外部存储器控制器120可操作以在系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间实现信息、数据或命令中的一或多个的通信。外部存储器控制器120可转换或翻译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100或主机装置105的其它组件，或其在本文中所描述的功能可由处理器125实施。例如，外部存储器控制器120可为由处理器125或系统100或主机装置105的其它组件实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120被描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或其在本文中所描述的功能可由存储器装置110的一或多个组件(例如，装置存储器装置155、本地存储器控制器165)来实施，或反之亦然。

主机装置105的组件可使用一或多个信道115与存储器装置110交换信息。信道115可操作以支持外部存储器控制器120与存储器装置110之间的通信。每一信道115可为在主机装置105与存储器装置之间载运信息的传输媒体的实例。每一信道115可在与系统100的组件相关联的端子之间包含一或多个信号路径或发射媒体(例如，导体)。信号路径可为可操作以载运信号的导电路径的实例。例如，信道115可包含第一端子，所述第一端子包含在主机装置105处的一或多个引脚或焊盘以及在存储器装置110处的一或多个引脚或焊盘。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可可操作以充当信道的一部分。

信道115(及相关联信号路径及端子)可专用于传递一或多个类型的信息。例如，信道115可包含一或多个命令与地址(CA)信道186、一或多个时钟信号(CK)信道188、一或多个数据(DQ)信道190、一或多个其它信道192，或其组合。在一些实例中，可通过信道115使用单数据速率(SDR)信令或双倍数据速率(DDR)信令传递信令。在SDR信令中，可为每一时钟周期(例如，在时钟信号的上升沿或下降沿上)注册信号的一个调制符号(例如，信号电平)。在DDR信令中，可为每一时钟周期(例如，在时钟信号的上升沿及下降沿两者上)寄存信号的两个调制符号(例如，信号电平)。

在一些实例中，CA信道186可操作以在主机装置105与存储器装置110之间传递命令，所述命令包含与命令相关联的控制信息(例如，地址信息)。例如，由CA信道186载运的命令可包含具有所要数据的地址的读取命令。在一些实例中，CA信道186可包含任何数量用以对地址或命令数据中的一或多个进行解码的信号路径(例如，八个或九个信号路径)。

在一些实例中，CK信道188可操作以在主机装置105与存储器装置110之间传递一或多个时钟信号。每一时钟信号可操作以在高状态与低状态之间振荡，且可支持主机装置105与存储器装置110的动作之间的协调(例如，及时)。在一些实例中，时钟信号可为单端的。在一些实例中，时钟信号可提供用于存储器装置110的命令及寻址操作，或用于存储器装置110的其它系统范围操作的时序参考。时钟信号因此可被称为控制时钟信号、命令时钟信号或系统时钟信号。系统时钟信号可由系统时钟生成，系统时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管)。

在一些实例中，DQ信道190可操作以在主机装置105与存储器装置110之间传递数据或控制信息中的一或多个。例如，DQ信道190可传递待写入到存储器装置110的信息(例如，双向的)或从存储器装置110读取的信息。

信道115可包含任何数量的信号路径(包含单个信号路径)。在一些实例中，信道115可包含多个单独的信号路径。例如，信道可为x4(例如，包含四个信号路径)，x8(例如，包含八个信号路径)，x16(包含十六个信号路径)等。

在一些实例中，一或多个其它信道192可包含一或多个错误管理信道，其可被称为错误控制信道、检错码(EDC)信道或ECC信道。错误管理信道可操作以传递检错信号(例如校验和)，以改进系统可靠性。错误管理信道可包含任何数量的信号路径。

封装可用于容纳存储器装置110并提供对所述存储器装置的存取及来自所述存储器装置的存取。封装可包含引脚，所述引脚对存储器装置110内的组件(例如，存储器控制器，例如装置存储器控制器155或本地存储器控制器165，存储器裸片，诸如存储器裸片160)提供存取及来自其的存取。在一些实例中，封装可包含允许数据输入到存储器控制器或从存储器控制器输出的DQ引脚。此外，所述封装可包含用于从主机装置105接收WCK信号的写入时钟(WCK)引脚—WCK信号可在主机装置105发出读取或写入命令时被接收并且可用于对在存储器装置110处的DQ引脚上接收到的数据信号进行采样。此外，封装可包含读取数据选通(RDQS)引脚，所述引脚用于输出时钟信号(其也可被称为RDQS信号)—例如，当存储器装置110经配置以使用在频率范围内的频率操作时。在一些实例中，存储器装置110基于接收到的WCK信号而生成RDQS信号，并且主机装置105可使用RDQS信号来对接收到的数据信号进行采样。此外，所述封装可包含用于输出错误管理信息的数据掩码反转(DMI)引脚—例如，关于检错及/或纠错的信息。在一些实例中，封装可类似地用于容纳主机装置105并提供对所述主机装置的存取及来自所述主机装置的存取。

封装的引脚也可与包含多个信道115的总线耦合。在一些实例中，存储器装置110的DQ引脚可与DQ信道190耦合，RDQS引脚可与总线的CK信道188耦合，且DMI引脚可与总线的DMI信道191耦合。在一些实例中，封装的引脚及/或总线的信道115可(例如，弱)端接到电压源或电压宿(例如，接地参考电压)。例如，DQ引脚及/或DQ信道190可经由第一阻抗194端接到接地参考193。因此，当总线未被使用时(例如，处于空闲、非活动或浮动状态)，引脚及信道115的电压可趋向于耦合电压源或电压宿的电压。在一些实例中，封装的引脚及/或信道115可在总线不被使用—例如，可处于浮动状态时不与电压源或电压宿耦合。替代地，当总线正被存储器装置110或主机装置105使用(例如，处于活动状态)时，信道115的电压可由存储器装置110或主机装置105驱动。

在一些情况下，主机装置105与存储器装置110之间的通信可能失败。故障可包含主机装置105从存储器装置110接收无效数据而没有确定数据无效的情况。在此类状况下，主机装置105可使用无效数据来执行操作。包含主机装置105及存储器装置110的系统100的故障率可通过在一个时间间隔内测试多个类似构造的系统并确定每总小时发生的故障数量来确定—例如，如果一百个系统经过一百小时的测试，那么故障率可确定在大约10,000小时内发生的故障数量。测试可产生预期在系统操作10亿小时内会发生的故障数量，这也可被称为单位时间内故障(FIT)率。所述系统可经配置以具有可接受的FIT率—例如，低于阈值的FIT率。可基于故障的后果而设置阈值。例如，故障可能导致的伤害越严重，FIT率可能越严格—例如，如果系统部署在用于操作汽车(例如，自主运载工具中)的应用程序中，那么阈值可能较低(例如，小于4个FIT)。

系统的故障率可受到用于存储器装置110的封装类型的影响—例如，故障率可随着封装的占用面积减小或封装密度的增加而增加，或两者，且反之亦然。在一些实例中，改变用于容纳存储器装置110的封装可致使系统100的FIT率(当存储器装置110被封装在先前封装中时先前满足FIT率阈值)在存储器装置110封装在当前封装中时超过FIT率阈值—例如，归因于可能发生的机械故障(例如焊接故障或短路情况)的数量增加。例如，将存储器装置110封装在细间距球栅阵列中可致使系统100的FIT率相对于将存储器装置110封装在具有较大间距的球栅阵列中(例如，从2.4FIT)增加(例如，到25.5FIT)。

导致存储器装置110与主机装置105之间的总线不恰当地进入或保持在浮动状态的封装错误可促进系统100的FIT率。在此类状况下，主机装置105可能无法确定总线上的信号是由存储器装置110驱动的数据信号(其可被称为有效数据信号)还是在总线处于浮动状态时在总线上产生的随机数据信号(其可被称为无效数据信号)。此外，主机装置105可确定总线上的随机数据信号是有效数据信号，并使用从随机数据信号获得的无效数据来执行操作，从而提高系统的FIT率。

系统100可采用数据可靠性技术来为系统100实现可接受的FIT率。例如，系统100可将奇偶校验位与数据一起存储，其中当数据被输出到主机装置105时，奇偶校验位可用于检测及/或纠正数据中的错误。在一些实例中，奇偶校验位可用于生成指示数据包中的哪些位有缺陷的一或多个校正子位。

错误保护可应用于存储器装置110与主机装置105之间的链路(例如，应用于通过DQ信道190发射的数据)。此类错误保护可被称为链路ECC。在此类状况下，可为待发射到主机装置105的数据生成奇偶校验信息，或反之亦然。然后可在对应读取操作期间将奇偶校验信息与数据集一起发射。接收装置可使用奇偶校验信息来确定在所述数据集的发射期间是否有任何错误被引入到所述数据集中，并且在一些实例中，纠正检测到的错误。

存储器装置110及/或主机装置105可包含校正子校验电路。存储器装置110处的校正子校验电路可校验与一数据集相关联的校正子位并且为主机装置105生成指示数据中是否存在错误—例如，校正子位是否包含任何非零校正子位的指示(其可被称为校正子校验信号)。在一些实例中，存储器装置110在对应的读取操作期间将校正子校验信号发射到主机装置105。因此，校正子校验信号可使得主机装置105能够快速识别接收到的数据是否包含一或多个错误。校正子校验电路还可经配置以指示额外信息，例如错误数量、幻影错误、错误类型等。在一些实例中，存储器装置110还将用于生成校正子校验信号的校正子位发信号给主机装置105—例如，存储器装置可使用校正子位作为链路ECC的奇偶校验信息。

主机装置105可使用校正子位来检测及/或纠正接收到的数据中的一或多个错误。在一些实例中，主机装置105可将接收到的校正子位与针对接收到的数据所计算的校正子位进行比较，以检测(并且在一些实例中，纠正)接收到的数据中的错误。在一些实例中，由校正子校验信号提供的错误管理信息与使用链路ECC确定的错误管理信息组合可用于降低主机装置105尝试纠正并使用接收到的具有多位错误的数据的可能性(基于从链路ECC检测到数据具有单个位错误)。因此，主机装置105可使用所述信息来避免原本促进FIT率的故障。

存储器装置110还可包含主错误电路以改进数据传送的可靠性。主错误电路可使得存储器装置110能够识别由存储器控制器造成的错误。例如，主错误电路可识别当存储器装置110将与接收的数据不同的数据写入到存储器或将与存储在存储器中的数据不同的数据输出到主机装置105时—例如，因在写入到存储器或从存储器读取时存取不正确的行发生的错误。

为了降低由未能检测到空闲总线(例如，由于总线封装故障)所致的系统的FIT率，存储器装置110可使用控制信号(其可被称为有效读取操作旗标(VROF)信号)以指示连接存储器装置110及主机装置105的总线何时处于空闲状态(例如，浮动状态)或总线何时处于活动状态。也就是说，有效读取操作旗标可用于指示存储器装置110当前是否正执行读取操作(例如，使用高电压)或当前是否没有执行有效读取操作(例如，使用低电压)。因此，在一些实例中，主机装置105可在基于接收到VROF信号而确定对应的数据信号是从空闲总线(例如，浮动总线)获得之后，丢弃解码数据。

在一些实例中，可在DMI引脚上输出VROF信号、由校正子校验电路生成的校正子校验信号、包含校正子位的校正子位信号、由主错误电路生成的主错误状态信号或其任一组合。存储器装置110可包含可用于在VROF信号、校正子校验信号、主错误状态信号及链路ECC信号之间切换的多路复用器。

可使用使得错误管理信息能够在存储器装置110与主机装置105之间通信的第一协议—所述协议可被称为DSF+VROF协议。在此类实例中，在读取操作的第一单位间隔期间，可在DMI引脚上输出VROF信号；在读取操作的下一组单位间隔期间，可在DMI引脚上输出校正子校验信号；在读取操作的接下来的一组单位间隔期间，可在DMI引脚上输出主错误状态信号，并且在读取操作的后续的一组单位间隔期间，可在DMI引脚上输出链路ECC信号。同时，与读取操作相关联的数据可在每一单位间隔期间通过DQ引脚发射。在一些实例中，可使用使得能够在存储器装置110与主机装置105之间传递错误管理信息的部分的第二协议—例如，在读取操作的第一单位间隔期间可能不发射VROF信号，但在启用第二协议时的随后单位间隔期间，例如，在与第一协议相同组的单元间隔期间，可发射其它错误管理信号。第二协议可被称为DSF+协议。在一些实例中，可使用使得能够在存储器装置110与主机装置105之间传递错误管理信息的较小部分的第三协议—例如，在读取操作期间，例如，在与第一及第二协议相同组的单位间隔期间，可仅发射链路ECC信号。

单位间隔可基于在RDQS引脚上输出的读取时钟信号而确定，其中每一单位间隔对应于读取时钟的下降沿与随后的读取时钟的上升沿之间的持续时间。读取时钟可与DQ引脚上的数据包的输出对准。在一些实例中，当存储器装置110在特定频率范围内操作时，读取时钟由存储器装置110输出。当在频率范围之外操作时，存储器装置110可不输出读取时钟信号。在此类状况下，可基于在主机装置105处生成的写入时钟信号而确定单位间隔。在一些实例中，RDQS信号可使用对应于从主机装置105接收的写入时钟信号的差分信号来生成—例如，写入时钟信号的反相及非反相版本(其可被称为差分选通技术)。在其它实例中，可使用从主机装置105接收到的写入时钟信号的非反相版本来生成RDQS信号(其可被称为单端选通技术)。

主机装置105可使用不支持传递有效操作信号、校正子校验信号或主错误状态信号中的一或多个的协议—尽管在一些实例中，存储器装置110仍可生成关于信号的基础数据。因此，主机装置105可无法接收来自存储器装置110的补充错误管理信令。例如，主机装置105可无法接收有效操作信号，且因此，可无法确定在预期操作期间的持续时间是否正在执行有效操作。因此，存储器装置110与主机装置105之间的通信错误可增加—例如，在主机装置105使用在预期执行操作但未执行的持续时间期间获得的无效数据的情况下。因此，与存储器装置相关联的故障率也可增加，且在一些实例下，可超过阈值。

当主机装置105不支持与通信补充错误管理信息相关联的协议时，为了支持存储器装置110与主机装置105之间的补充错误管理信息的通信，可使用用于补充管理信息的增强信令技术。

在一些实例中，为了实时指示有效操作，可默认将有效操作信号编码为链路ECC信号。例如，DMI信道191可端接到第一电压源(例如，可输出高电压的第一电压源195)—例如，经由第二阻抗196。此外，在一些实例中，DQ信道190可端接到第二电压源(例如，接地参考193，其可输出低于高电压的电压)—例如，经由第一阻抗194。在此类状况下，如果存储器装置110未能执行从主机装置105发射的命令，那么总线可保持处于空闲状态并且DMI信道191的电压可处于第一电压(例如，表示值1的高电压)，而DQ信道190的线的电压可各自处于第二电压(例如，表示值0的低电压)。因此，在执行与错过命令相关联的操作(例如，无效操作)时，主机装置105可确定链路ECC信号表示所有逻辑1并且数据信号表示所有逻辑0。因此，由主机装置105为从数据信号解码的数据计算的错误管理代码可与从链路ECC信号解码的错误管理代码不匹配—例如，计算的错误管理代码可与接收的错误管理代码相差多于一位。在此类状况下，主机装置105可丢弃解码的数据，有效地检测无效操作并防止发生故障。

替代地，如果存储器装置110执行命令，那么存储器装置110可驱动总线(例如，总线可进入活动状态)。在此类状况下，存储器装置110可基于待传递的数据而驱动DQ信道190的线的电压，并且基于为数据计算的错误管理码而驱动DMI信道191的电压。因此，在执行与错过命令相关联的操作(例如，有效操作)时，主机装置105可确定由数据信号表示的数据集及由链路ECC信号表示的错误管理信号。在一些实例中，主机装置105可使用错误管理信号来检测，并且在一些实例中，纠正解码的数据集中的错误。

在一些实例中，第一阻抗194及第二阻抗196的大小可被选择为容易超驰控制。也就是说，可选择第一阻抗194及第二阻抗196，以使得对应的信道较弱端接到对应的电压源—例如，通过将第一阻抗194及第二阻抗196配置为具有较大值。

通过将错误管理信道及数据信道端接到互补电压源，可实时指示是否正在对所发射的命令执行有效操作。

图2说明根据如本文中所公开的实例支持检测数据总线驱动故障的信号图的实例。

信号图200描绘在时间间隔期间正在发射的一组信号的表示。信号图200包含一或多个命令信号210、时钟信号215、一或多个数据信号220及一或多个错误信号230的表示。在一些实例中，命令信号210可通过命令/地址信道(例如图1的CA信道186)传递。时钟信号215可通过时钟信道(例如图1的CK信道188)传递。数据信号220可通过数据信道(例如图1的DQ信道190)传递。错误错误信号230可通过错误管理信道(例如图1的DMI信道191)传递。

命令205可在命令信号210中接收。除了其它类型的命令之外，命令205也可为读取命令、写入命令或其组合。命令205可触发数据信号220中待发射的数据。在一些实例中，第一命令205-1触发待在第一数据持续时间225-1期间发射的数据。第一命令205-1也可触发待生成的时钟信号215。时钟信号215可为RDQS时钟信号。在一些实例中，时钟信号215用于指定单位间隔223，其中单位间隔可跨越时钟脉冲的上升沿与下降沿之间的持续时间。在一些实例中，可每一单元间隔223发射新的信息集(例如，数据集、错误管理位等)。在一些实例中，在接收到命令205之前接收到WCK信号，其中WCK信号的开始可指示命令205即将到来。在一些实例中，RDQS时钟是基于WCK信号生成。接收WCK信号与接收命令之间的时间段可被称为限定时间。

错误管理信息可与数据一起传递，以使得能够检测及纠正数据中的错误。在一些实例中，可在对应的持续时间期间发射错误管理信息。例如，可在第一有效操作持续时间233-1期间发射有效操作旗标(例如，VROF)，可在第一校正子校验持续时间235-1期间发射校正子校验信号，可在第一主错误持续时间240-1期间发射主错误状态，并且可在第一链路ECC持续时间245-1期间发射纠错码(例如，奇偶校验位)。第一有效操作持续时间233-1可跨越第一数据持续时间225-1的第一单位间隔，第一校正子校验持续时间可跨越第一数据持续时间225-1的接下来的三个单位间隔，第一主错误持续时间240-1可跨越第一数据持续时间225-1的随后三个单位间隔，且第一链路ECC持续时间可跨越第一数据持续时间225-1的随后九个单位间隔。

可不传递有效操作信号、校正子校验信号或主错误状态信号中的一或多个—例如，在配置的通信协议不支持此类错误管理信令的通信的情况下。例如，在有效操作持续时间233期间可不发射VROF信号，有效操作持续时间可对应于数据持续时间225的第一单位间隔。另外或替代地，在第一校正子校验持续时间235-1期间可不发射校正子校验信号。在此类状况下，当DMI引脚未被驱动时—例如，基于在DMI引脚到提供第一电压电平的电压源或电压宿的端接，错误信号230的电压在有效操作持续时间233、校正子校验持续时间235、主错误持续时间240或其组合期间可为第一电压电平。或在不确定的电压电平—例如，在DMI引脚在DMI引脚未被驱动时处于浮动状态的情况下。

此外，在一些实例中，对于所发射的命令(例如，第二命令205-2)，可不发射任何数据信令或错误管理信令—例如，在存储器装置未能处理(例如，接收或解码)所发射的命令的情况下。在此类状况下，数据信号220及错误信号230可处于端接电压电平或处于不确定电压电平。此外，发射命令的装置(例如，主机装置)可无法自行确定存储器装置未能处理命令。因此，在一些实例中，发射装置可假设在第二数据持续时间225-2期间DQ信道上的数据信号220的电压表示有效数据(例如，全0)并且DMI信道上的错误信号230的电压在第二链路ECC持续时间245-2期间表示有效链路ECC信息(例如，全0)。因此，发射装置可计算数据信号220的奇偶校验信息(例如，当数据信号表示全0时，其可为全0)并确定奇偶校验信息与链路ECC信息匹配(例如，其为全0)。基于所计算的奇偶校验信息与链路ECC信息匹配，发射装置可确定接收到的数据是有效的，并且尽管接收到的数据是无效的，但仍然尝试使用接收到的数据，从而导致失败。

DMI引脚可端接到输出第一电压(例如，高电压)的第一电压源，并且数据引脚组可端接到输出第二电压(例如，接地参考)的第二电压源，以使得主机装置能够确定当前是否正对发射到存储器装置的命令执行有效操作。在此类状况下，错误信号230的电压可在整个第一有效操作持续时间233-1、第一校正子校验持续时间235-1及第一主错误持续时间240-1中处于高电平。此外，在一些实例中(例如，在未能接收到第二命令205-2之后)，错误信号230的电压可在第二数据持续时间225-2开始之前并且在整个第二链路ECC中趋向于高电压电平持续时间245-2。此外，数据信号220的电压可趋向于低电压电平(例如，在DQ信道端接到接地参考的情况下)或不确定的电压电平(例如，在DQ信道处于浮动状态的情况下)。

在此类状况下，主机装置可假设在第二数据持续时间225-2期间在DQ信道上的数据信号220的电压(例如，其可表示全0)表示有效数据并且在第二链路ECC持续时间245-2期间在DMI信道上的错误信号230的电压(例如，其现在可表示全1)表示有效的链路ECC信息。因此，发射装置可计算数据信号220的奇偶校验信息(例如，其可在数据信号表示全0时表示全0)并确定奇偶校验信息与链路ECC信息不同(例如，其也可表示全0)。基于所计算的奇偶校验信息与链路ECC信息不同(例如，相差多于一位)，发射装置可确定接收到的数据是无效的并且丢弃所述数据。

代替计算奇偶校验信息，主机装置可在确定数据信号220在第二数据持续时间225-2期间表示全0并且错误信号230在第二链路二ECC持续时间245-2期间表示全1之后丢弃数据—例如，使用单独于错误管理电路的逻辑电路系统。在一些实例中，主机装置在使用从数据信号220及错误信号230获得的数据及纠错码执行错误管理操作之前，执行针对此信令状态的操作校验。在一些实例中，主机装置在执行错误管理操作的同时执行对此信令状态的操作校验。在一些实例中，主机装置可基于校验操作的结果提前终止错误管理操作—例如，在校验操作识别信令状态的情况下。

图3说明根据如本文中所公开的实例用于检测数据总线驱动故障的一组操作的实例。

处理流程300可由主机装置305及存储器装置310执行，所述主机装置及存储器装置可为参考图1及2所描述的主机装置及存储器装置的相应实例。在一些实例中，处理流程300说明为支持检测数据总线驱动故障而执行的实例操作序列。例如，处理流程300描绘用于检测在主机装置305与存储器装置310之间的总线处于空闲状态时获得的无效数据的操作—例如，在从主机装置305发射的命令被存储器装置310错过之后。

处理流程300中所描述的操作可在过程中更早或更晚地执行、省略、替换、补充或与另一操作组合。此外，可包含未包含在处理流程300中的本文中所描述的额外操作。

如本文中所描述，存储器装置310的DMI引脚可端接到第一电压源(例如，输出高电压电平的电压源)且存储器装置310的DQ引脚可端接到第二电压源(例如，输出低电压电平的电压源)。在一些实例中，主机装置305与存储器装置310之间的数据总线可处于空闲状态(例如，主机装置305与存储器装置310之间的活动数据通信可没有发生)。当数据总线空闲时，DMI引脚及DMI信道的电压可处于或接近第一电压源的电压，而DQ引脚及DQ信道的电压可处于或接近第二电压源的电压。

在箭头315处，主机装置305可向存储器装置310发射命令。所述命令可为读取命令。在一些实例中，所述命令可能没有被存储器装置310成功处理。在一些实例中，对命令/地址线的干扰、用于存储器装置310的封装处的短路等可导致存储器装置310无法接收及/或解码由主机装置305发射的命令。因此，存储器装置310可不会被触发以执行与命令相关联的操作序列。因此，DMI引脚的电压可保持处于或接近高压源的电压。

在框320处，主机装置305可解码从一组DQ线检测到的数据信号—例如，在与发射命令的通信数据相关联的持续时间期间。也就是说，主机装置305可在主机装置305期望存储器装置310传递由主机装置305所发射的命令所请求的数据的持续时间中解码从一组DQ线检测到的数据信号。然而，由于未能处理(例如，接收或解码)命令，存储器装置310可在数据持续时间期间不传递任何数据。如本文中所描述，在一些实例中，主机装置305可检测DQ线上没有被存储器装置310驱动的无效数据信号(例如，表示全0的信号)—例如，在对应于由主机装置305发射的读取命令的数据持续时间期间。基于DQ引脚端接到低压源，主机装置305可检测DQ线上表示全0的数据信号。

主机装置305还可检测DMI线上没有被存储器装置310驱动的检错信号—例如，在对应于由主机装置305发射的读取命令的链路ECC持续时间期间。基于DMI引脚端接到高压源，主机装置305可检测DMI线上表示全1的链路ECC信号—其基于DMI线的电压处于高电压电平。

在框325处，主机装置305可基于解码的数据而计算纠错码(例如，奇偶校验码)。在当解码数据包含全0时的实例中，主机装置305可计算包含全0的纠错码。

在框330处，主机装置305可将计算的纠错码与从链路ECC信号解码的纠错码(其可被称为链路纠错码)进行比较。如本文中所描述，基于DMI引脚端接到高压源，链路ECC信号可包含全1。基于将计算的纠错码与链路纠错码进行比较，主机装置305可确定计算的纠错码不同于链路纠错码。

在块335处，主机装置305可基于确定计算的纠错码不同于链路纠错码而丢弃数据。在一些实例中，主机装置305基于计算的纠错码与链路ECC码的多于一位不同—例如，基于确定在解码的数据中存在不可纠正的错误而丢弃数据。

在箭头340处，主机装置305可将第二命令发射到存储器装置310。在一些实例中，第二命令是读取命令。存储器装置310可成功地处理(例如，接收及解码)从存储器装置接收的第二命令。在一些实例中，存储器装置310可基于成功地处理第二命令而确定第二命令是读取命令。

在箭头345处，存储器装置310可响应于接收到命令而发射数据集(例如，经由数据信号中的DQ线)及链路纠错码(例如，经由链路ECC信号中的DMI线)。

在框350处，主机装置305可解码数据信号及链路ECC信号以获得数据集及链路纠错码。在一些实例中，链路纠错码是基于由存储器装置310发射的数据集而生成的非零二进制值。

在块355处，主机装置305可基于接收到的数据信号而计算纠错码。在一些实例中，计算的纠错码是基于由主机装置305解码的数据集而生成的非零二进制值。

在块360处，主机装置305可将计算的纠错码与链路纠错码进行比较。在一些实例中，主机装置305确定计算的纠错码与链路纠错码相同。在此类状况下，主机装置305可使用解码的数据。在一些实例中，主机装置305确定计算的纠错码不同于链路纠错码。在一些实例中，在确定计算的纠错码与链路纠错码不同之后，主机装置305可纠正解码的数据—例如，在计算的纠错码与链路纠错码的单个位不同。在其它实例中，在确定计算的纠错码与链路纠错码不同之后，主机装置305可丢弃解码的数据—例如，在计算的纠错码与链路纠错码的多个位不同的情况下。

在框365处，主机装置305可基于确定计算的ECC及链路ECC相同而使用解码的数据。在一些实例中，主机装置305可基于确定计算的ECC与链路ECC不同而校正解码的数据并且使用校正的数据。

图4展示根据如本文中所公开的实例支持检测数据总线驱动故障的存储器装置420的框图400。存储器装置420可为如参考图1到3所描述的存储器装置的方面的实例。存储器装置420或其各种组件可为用于执行如本文中所描述的检测数据总线驱动故障的各个方面的装置的实例。例如，存储器装置420可包含下拉电路425、数据组件430、上拉电路435、错误管理组件440、命令组件445或其任一组合。这些组件中的每一个可彼此直接或间接地通信(例如，经由一或多个总线)。

下拉电路425可经配置为或以其它方式支持用于响应于所述数据引脚组处于空闲状态而向数据引脚组施加第一电压的装置。数据组件430可经配置为或以其它方式支持用于由所述数据引脚组至少部分地基于向所述数据引脚组施加第一电压而输出第一信号的装置。上拉电路435可经配置为或以其它方式支持用于响应于引脚处于空闲状态而向与传递纠错信息相关联的引脚施加第二电压的装置，第二电压不同于第一电压。错误管理组件440可经配置为或以其它方式支持用于通过至少部分地基于向引脚施加第二电压而通过引脚输出第二信号的装置，第一信号的有效性由第二信号指示。

在一些实例中，命令组件445可经配置为或以其它方式支持用于接收与读取存储在存储器装置处的数据相关联的命令的装置。在一些实例中，数据组件430可经配置为或以其它方式支持用于响应于命令检索数据集的装置。在一些实例中，数据组件430可经配置为或以其它方式支持用于在由命令触发的读取操作的第一持续时间期间至少部分地基于数据集向所述数据引脚组施加一组电压的装置。

在一些实例中，错误管理组件440可经配置为或以其它方式支持用于至少部分地基于检索数据集而生成用于数据集的纠错码的装置。在一些实例中，错误管理组件440可经配置为或以其它方式支持用于在读取操作的第二持续时间期间至少部分地基于纠错码而向引脚施加第二组电压的装置。

在一些实例中，施加到引脚的第二组电压超驰控制施加到引脚的第二电压。

在一些实例中，纠错码指示数据集的有效性。

在一些实例中，由引脚输出的第二信号表示纠错码，所述纠错码指示由第一电压表示的数据集在读取操作的第一持续时间期间的有效性。

在一些实例中，第一信号及第二信号经配置以至少部分地基于在读取操作的第一持续时间期间具有第一电压的第一信号并且在读取操作的第二持续时间期间具有第二电压的第二信号而指示不存在由存储器装置执行的有效读取操作。

在一些实例中，至少部分地基于将引脚与电压源耦合在一起的电路向引脚施加第二电压。

图5展示根据如本文中所公开的实例支持检测数据总线驱动故障的主机装置520的框图500。主机装置520可为如参考图1到3所描述的主机装置的方面的实例。主机装置520或其各种组件可为用于执行如本文中所描述的检测数据总线驱动故障的各个方面的装置的实例。例如，主机装置520可包含命令组件525、数据组件530、错误管理组件535或其任一组合。这些组件中的每一个可彼此直接或间接地通信(例如，经由一或多个总线)。

命令组件525可经配置为或以其它方式支持用于向存储器装置发射与读取存储在存储器装置处的数据相关联的命令的装置。数据组件530可经配置为或以其它方式支持用于至少部分地基于发射命令并且在与传递由命令所请求的数据相关联的第一时间段期间在数据引脚组处检测一组信号的装置，其中所述组信号中的每一信号包含第一电压电平。错误管理组件535可经配置为或以其它方式支持用于至少部分地基于发射命令并且在与传递由命令所请求的数据的纠错信息相关联的第二时间段期间在与传递纠错信息相关联的引脚处检测信号的装置，其中信号包含第二电压电平。在一些实例中，错误管理组件535可经配置为或以其它方式支持用于至少部分地基于所述组信号中的每一信号的电压在第一时间段内是第一电压且所述信号的电压在第二时间段内等于第二电压电平来确定与信号组相关联的数据是无效的装置。在一些实例中，数据组件530可经配置为或以其它方式支持用于至少部分地基于确定数据是无效的而丢弃数据的装置。

在一些实例中，错误管理组件535可经配置为或以其它方式支持用于至少部分地基于在所述数据引脚组处检测到的所述组信号而生成至少部分地基于由所述组信号表示的数据集的第一纠错码的装置。在一些实例中，错误管理组件535可经配置为或以其它方式支持用于至少部分地基于在引脚处检测到的信号而确定第二纠错码的装置。在一些实例中，错误管理组件535可经配置为或以其它方式支持用于将第一纠错码与第二纠错码进行比较的装置。

在一些实例中，为了支持确定与所述组信号相关联的数据是无效的，错误管理组件535可经配置为或以其它方式支持用于至少部分地基于第一纠错码与第二纠错码不同而确定与所述组信号相关联的数据是无效的装置。

在一些实例中，数据组件530可经配置为或以其它方式支持用于至少部分地基于第一纠错码不同于第二纠错码而确定与命令相关联的读取操作是无效的装置，其中基于确定读取操作是无效的而将与所述组信号相关联的数据确定为无效。

在一些实例中，数据组件530可经配置为或以其它方式支持用于至少部分地基于确定数据是无效的而进入与忽略从存储器装置接收的数据相关联的操作模式的装置。

在一些实例中，至少部分地基于将引脚与电压源耦合在一起的电路，信号的电压在第二时间段内等于第二电压电平。在一些实例中，第一时间段及第二时间段重叠。

图6展示说明根据如本文中所公开的实例支持检测数据总线驱动故障的方法600的流程图。方法600的操作可由如本文中所描述的存储器装置或其组件来实施。例如，方法600的操作可由存储器装置执行，如参考图1到4所描述。在一些实例中，存储器装置可执行一组指令来控制装置的功能元件以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。

在605处，所述方法可包含响应于所述数据引脚组处于空闲状态而向数据引脚组施加第一电压。605的操作可根据如本文中所公开的实例来执行。在一些实例中，605的操作的方面可由如参考图4所描述的下拉电路425来执行。

在610处，所述方法可包含至少部分地基于向所述数据引脚组施加第一电压而通过所述数据引脚组输出第一信号。610的操作可根据如本文中所公开的实例来执行。在一些实例中，610的操作的方面可由如参考图4所描述的数据组件430来执行。

在615处，所述方法可包含响应于引脚处于空闲状态而向与传递纠错信息相关联的引脚施加第二电压，第二电压不同于第一电压。615的操作可根据如本文中所公开的实例来执行。在一些实例中，615的操作的方面可由如参考图4所描述的上拉电路435来执行。

在620处，所述方法可包含至少部分地基于向引脚施加第二电压，通过引脚输出第二信号，第一信号的有效性由第二信号指示。620的操作可根据如本文中所公开的实例来执行。在一些实例中，620的操作的方面可由如参考图4所描述的错误管理组件440来执行。

在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法600。所述设备可包含用于进行以下操作的特征、电路系统、逻辑、装置或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：响应于所述数据引脚组处于空闲状态而向数据引脚组施加第一电压；至少部分地基于向所述数据引脚组施加第一电压而通过所述数据引脚组输出第一信号；响应于所述引脚处于空闲状态，向与传递纠错信息相关联的引脚施加第二电压，第二电压不同于第一电压；及至少部分基于向引脚施加第二电压而通过引脚输出第二信号，第一信号的有效性由第二信号指示。

本文中所描述的方法600及设备的一些实例可进一步包含用于进行以下操作的操作、特征、电路系统、逻辑、装置或指令：接收与读取存储在存储器装置处的数据相关联的命令；响应于所述命令而检索数据集；及至少部分地基于所述数据集，在由所述命令触发的读取操作的第一持续时间期间向所述数据引脚组施加一组电压。

本文中所描述的方法600及设备的一些实例可进一步包含用于进行以下操作的操作、特征、电路系统、逻辑、装置或指令：至少部分地基于接收到所述数据集而生成用于所述数据集的纠错码，及至少部分地基于所述纠错码，在读取操作的第二持续时间期间向引脚施加第二组电压。

在本文中所描述的方法600及设备的一些实例中，施加到引脚的第二组电压超驰控制施加到引脚的第二电压。

在本文中所描述的方法600及设备的一些实例中，纠错码指示数据集的有效性。

在本文中所描述的方法600及设备的一些实例中，由引脚输出的第二信号表示纠错码，所述纠错码指示在读取操作的第一持续时间期间由第一电压表示的数据集的有效性。

在本文中所描述的方法600及设备的一些实例中，第一信号及第二信号可经配置以至少部分地基于在读取操作的第一持续时间期间具有第一电压的第一信号并且在读取操作的第二持续时间期间具有第二电压的第二信号而指示不存在由存储器装置执行的有效读取操作。

在本文中所描述的方法600及设备的一些实例中，可至少部分地基于将引脚与电压源耦合在一起的电路而向引脚施加第二电压。

图7展示说明根据如本文中所公开的实例支持检测数据总线驱动故障的方法700的流程图。方法700的操作可由如本文中所描述的主机装置或其组件实施。例如，方法700的操作可由如参考图1到3及5所描述的主机装置来执行。在一些实例中，主机装置可执行一组指令来控制装置的功能元件以执行所描述功能。另外或替代地，主机装置可使用专用硬件来执行所描述功能的各个方面。

在705处，所述方法可包含向存储器装置发射与读取存储在存储器装置处的数据相关联的命令。705的操作可根据如本文中所公开的实例来执行。在一些实例中，705的操作的方面可由如参考图5所描述的命令组件525来执行。

在710处，方法可包含至少部分地基于发射命令并且在与传递由命令所请求的数据相关联的第一时间段期间，在数据引脚组处检测一组信号，其中所述组信号中的每一信号包含第一电压电平。710的操作可根据如本文中所公开的实例来执行。在一些实例中，710的操作的方面可由如参考图5所描述的数据组件530来执行。

在715处，所述方法可包含至少部分地基于发射命令并且在与传递由命令所请求的数据的纠错信息相关联的第二时间段期间，在与传递纠错信息相关联的引脚处检测信号，其中信号包含第二电压电平。715的操作可根据如本文中所公开的实例来执行。在一些实例中，715的操作的方面可由如参考图5所描述的错误管理组件535来执行。

在720处，所述方法可包含至少部分地基于所述组信号中的每一信号的电压在第一时间段内是第一电压电平且所述信号的电压在第二时间段内等于第二电压电平，确定与信号组相关联的数据是无效的。720的操作可根据如本文中所公开的实例来执行。在一些实例中，720的操作的方面可由如参考图5所描述的错误管理组件535来执行。

在725处，所述方法可包含至少部分地基于确定数据是无效的而丢弃数据。725的操作可根据如本文中所公开的实例来执行。在一些实例中，725的操作的方面可由如参考图5所描述的数据组件530来执行。

在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法700。所述设备可包含用于进行以下操作的特征、电路系统、逻辑、装置或指令(例如，非暂时性计算机可读媒体存储可由处理器执行的指令)：向存储器装置发射与读取存储在存储器装置处的数据相关联的命令；至少部分地基于发射命令并且在与传递由命令所请求的数据相关联的第一时间段期间，在数据引脚组处检测一组信号，其中所述组信号中的每一信号包含第一电压电平；至少部分地基于发射命令并且在与传递与由命令所请求的数据的纠错信息相关联的第二时间段期间，在与传递纠错信息相关联的引脚处检测信号，其中所述信号包含第二电压电平；至少部分地基于所述组信号中的每一信号的电压在第一时间段内等于第一电压电平并且所述信号的电压在第二时间段内等于第二电压电平，确定与所述组信号相关联的数据是无效的；及至少部分地基于确定数据是无效的而丢弃数据。

在本文中所描述的方法700及设备的一些实例中，至少部分地基于在所述数据引脚组处检测到的所述组信号，生成至少部分地基于由所述组信号表示的数据集的第一纠错码；至少部分地基于在引脚处检测到的信号而确定第二纠错码；及将第一纠错码与第二纠错码进行比较。

在本文中所描述的方法700及设备的一些实例中，确定与所述组信号相关联的数据可为无效的可包含用于进行以下操作的操作、特征、电路系统、逻辑、装置或指令：至少部分地基于第一纠错码不同于第二纠错码而确定与所述组信号相关联的数据可为无效的。

本文中所描述的方法700及设备的一些实例可进一步包含用于进行以下操作的操作、特征、电路系统、逻辑、装置或指令：至少部分地基于第一纠错码不同于第二纠错码而确定与命令相关联的读取操作可为无效的，其中与所述组信号相关联的数据可基于确定读取操作可为无效的而被确定为无效。

本文中所描述的方法700及设备的一些实例可进一步包含用于进行以下操作的操作、特征、电路系统、逻辑、装置或指令：至少部分地基于确定数据可为无效的而进入与忽略从存储器装置接收的数据相关联的操作模式。

在本文中所描述的方法700及设备的一些实例中，至少部分地基于将引脚与电压源耦合在一起的电路，信号的电压在第二时间段内等于第二电压电平。

在本文中所描述的方法700及设备的一些实例中，第一时间段与第二时间段重叠。

应注意，本文中所描述之方法描述可能实施方案，且可重新配置或以其它方式修改操作及步骤，且其它实施方案为可能的。此外，可组合来自两个或多于两个方法的部分。

描述一种设备。所述设备可包含数据引脚组；引脚，其与传递纠错信息相关联；第一电路，其与所述数据引脚组耦合且经配置以响应于所述数据引脚组处于空闲状态而将所述数据引脚组加偏压到第一电压电平；及第二电路，其与所述引脚耦合且经配置以响应于所述引脚处于空闲状态而将所述引脚加偏压到第二电压电平，所述第二电压电平不同于所述第一电压电平。

在一些实例中，所述设备可包含经配置以供应第一电压电平的接地参考及经配置以供应第二电压电平的电压源。

在所述设备的一些实例中，第一电路包含位于所述数据引脚组与接地参考之间的第一阻抗，且第二电路包含位于引脚与电压源之间的第二阻抗。

在一些实例中，所述设备可包含与引脚耦合并且经配置以向引脚施加电压序列的驱动器，其中由驱动器施加的电压序列可经配置以超驰控制由第二电路施加的第二电压电平。

在一些实例中，所述设备可包含与所述数据引脚组耦合的第一数据线组，其中第一电路可与第一数据线组耦合，以及与传递纠错信息相关联并与所述引脚耦合的线，其中第二电路可与线耦合。

在一些实例中，所述设备可包含经配置以从主机装置接收命令的总线。

本发明描述另一设备。所述设备可包含存储器阵列，所述存储器阵列包含存储器单元阵列，每一存储器单元包含电容式存储元件；电路，其与存储器阵列耦合并且经配置以致使所述设备：响应于所述数据引脚组处于空闲状态而向数据引脚组施加第一电压；至少部分地基于向所述数据引脚组施加第一电压而通过所述数据引脚组输出第一信号；响应于引脚处于空闲状态而向与传递纠错信息相关联的引脚施加第二电压，所述第二电压不同于第一电压；及至少部分地基于向引脚施加第二电压，通过引脚输出第二信号，第一信号的有效性由第二信号指示。

在一些实例中，所述电路可进一步经配置以致使所述设备接收与读取存储在存储器装置处的数据相关联的命令，响应于所述命令检索数据集，并且至少部分地基于数据集而在由命令触发的读取操作的第一持续时间期间向所述数据引脚组施加一组电压。

在一些实例中，所述电路可进一步经配置以致使所述设备至少部分地基于检索数据集而生成用于数据集的纠错码，并且至少部分地基于所述纠错码在读取操作的第二持续时间期间向引脚施加第二组电压。

在设备的一些实例中，由引脚输出的第二信号表示纠错码，所述纠错码指示由第一电压表示的数据集在读取操作的第一持续时间期间的有效性。

本发明描述另一设备。所述设备可包含存储器阵列，所述存储器阵列包含存储器单元阵列，每一存储器单元包含电容式存储元件；电路，其与存储器阵列耦合并且经配置以致使所述设备：向存储器装置发射与读取存储在存储器装置处的数据相关联的命令；至少部分地基于发射命令并且在与传递由命令所请求的数据相关联的第一时间段期间，在数据引脚组处检测一组信号，其中所述组信号中的每一信号包含第一电压电平；至少部分地基于发射命令并且在与传递命令所请求的数据的纠错信息相关联的第二时间段期间，在与传递纠错信息相关联的引脚处检测信号，其中所述信号包含第二电压电平；至少部分地基于所述组信号中的每一信号的电压在第一时间段内为第一电压电平并且所述信号的电压在第二时间段内等于第二电压电平而确定与所述组信号相关联的数据是无效的；及至少部分地基于确定数据是无效的而丢弃数据。

在所述设备的一些实例中，所述电路可进一步经配置以致使所述设备至少部分地基于在所述数据引脚组处检测到的所述组信号，生成至少部分地基于由所述组信号表示的数据集的第一纠错码；至少部分地基于在引脚处检测到的信号而确定第二纠错码；及将第一纠错码与第二纠错码进行比较。

在一些实例中，所述电路可进一步经配置以致使所述设备至少部分地基于第一纠错码不同于第二纠错码而确定与所述组信号相关联的数据可为无效的。

在一些实例中，所述电路可进一步经配置以致使所述设备至少部分地基于第一纠错码不同于第二纠错码而确定与所述组信号相关联的数据可为无效的。

在一些实例中，电路可进一步经配置以致使设备至少部分地基于确定数据可能无效而进入与忽略从存储器装置接收的数据相关联的操作模式。

可使用多种不同科技及技术中的任一个来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任一组合来表示可贯穿上文描述所提及的数据、指令、命令、信息、信号、位、符号及码片。一些图式可将信号说明为单一信号；然而，信号可表示信号的总线，其中总线可具有各种位宽度。

术语“电子通信”、“导电触点”、“连接”及“耦合”可指代支持组件之间信号流的组件之间的关系。如果组件之间存在任何可随时支持组件之间信号流的导电路径，那么认为组件彼此电子通信(或与其导电接触或连接或耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或与其导电接触或连接或耦合)的组件之间的导电路径可以为开路或闭路。所连接的组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为间接导电路径，所述间接导电路径可包含中间组件，例如开关、晶体管或其它组件。在一些实例中，例如，使用例如开关或晶体管的一或多个中间组件，可将所连接组件之间的信号流中断一段时间。

术语“耦合”指代从组件之间的开路关系(其中信号目前不能够在经由导电路径在组件之间通信)移动到组件之间闭路关系(其中信号能够经由导电路径在组件之间通信)的状态。当组件(例如控制器)将其它组件耦合在一起时，所述组件会起始一个改变，所述改变允许信号经由先前不允许信号流动的导电路径在其它组件之间流动。

术语“隔离”指代组件之间的关系，其中信号当前不能够在组件之间流动。如果组件之间存在开路，那么将组件彼此隔离。例如，当位于组件之间的开关断开时，由所述开关分离的两个组件彼此隔离。当控制器将两个组件隔离时，控制器会影响改变，所述改变会阻止信号使用先前允许信号流动的导电路径在组件之间流动。

本文中所论述的装置，包含存储器阵列，可形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底为半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物质(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。

本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如，简并)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分开。如果沟道为n型(即，多数载子为电子)，那么FET可被称作为n型FET。如果沟道为p型(即，多数载子为电洞)，那么FET可被称作为p型FET。沟道可由绝缘栅极氧化物覆盖。可通过向栅极施加电压来控制沟道电导率。例如，分别向n型FET或p型FET施加正电压或负电压可致使沟道变为导电的。当向晶体管栅极施加大于或等于晶体管的阈值电压的电压时，晶体管可“接通”或“激活”。当向晶体管栅极施加小于晶体管的阈值电压的电压时，晶体管可“关断”或“撤销激活”。

本文中所阐明的描述结合随附图式描述实例配置，且并不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意谓“用作实例、例项或说明”，而非意谓“优选”或“优于其它实例”。为了提供对所描述技术的理解，详细描述包含特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些情况下，以框图形式展示众所周知的结构及装置以避免混淆所描述实例的概念。

在附图中，相似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。如果在说明书中仅使用第一参考标签，那么所述说明便适用于具有相同第一参考标签的类似组件中的任一个，而不管第二参考标签如何。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任一组合来实施。如果以由处理器执行的软件予以实施，那么所述功能可作为一或多个指令或代码而存储于计算机可读媒体上或经由计算机可读媒体进行发射。其它实例及实施方案在本公开及随附权利要求书的范围内。例如，由于软件的性质，可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一者的组合来实施本文中所描述的功能。实施功能的特征也可实际上位于各种位置处，包含经分布使得在不同物理部位处实施功能的部分。

例如，结合本文中的公开内容所描述的各种说明性块及模块可运用经设计以执行本文中所描述的功能的以下各项来实施或执行：通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。还可将处理器实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此类配置)。

如本文中(包含在权利要求书中)所使用，如在物项列表(例如，后面接以例如“中的至少一个”或“中的一或多个”的短语的物项列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意谓A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中所使用，短语“基于”不应被认作对条件的闭集的参考。例如，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者而不背离本公开的范围。换句话说，如本文中所使用，短语“基于”应在方式上应被认作与短语“至少部分地基于”相同。

计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，包含促进将计算机程序从一个地方传送到另一地方的任一媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。作为实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、紧密光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置，或可用以载运或存储呈指令或数据结构形式的所要程序码装置且可由一般用途或特殊用途计算机或一般用途或特殊用途处理器存取的任何其它非暂时性媒体。此外，可将任何连接适当地称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波等无线技术从网站、服务器或其它远程源发射软件，那么所述同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波等无线技术皆包含于媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘通过激光以光学方式再现数据。以上各项的组合还包含于计算机可读媒体的范围内。

提供本文中的描述以使所属领域的技术人员能够制作或使用本公开。在不脱离本公开的范围的情况下，对本公开的各种修改对于所属领域的技术人员来说将显而易见，且本文中所定义的一般原理可应用于其它变化形式。因此，本公开并不限于本文中所描述的实例及设计，而是应符合与本文中所揭示的原理及新颖特征相一致的最广泛范围。

Claims (30)

1.一种设备，其包括：

数据引脚组；

引脚，其与传递纠错信息相关联；

第一电路，其与所述数据引脚组耦合并且经配置以响应于所述数据引脚组处于空闲状态而将所述数据引脚组加偏压到第一电压电平；及

第二电路，其与所述引脚耦合并且经配置以响应于所述引脚处于所述空闲状态而将所述引脚加偏压到第二电压电平，所述第二电压电平不同于所述第一电压电平。

2.根据权利要求1所述的设备，其进一步包括：

接地参考，其经配置以供应所述第一电压电平；及

电压源，其经配置以供应所述第二电压电平。

3.根据权利要求2所述的设备，其中：

所述第一电路包括位于所述数据引脚组与所述接地参考之间的第一阻抗，且所述第二电路包括位于所述引脚与所述电压源之间的第二阻抗。

4.根据权利要求1所述的设备，其进一步包括：

驱动器，其与所述引脚耦合并且经配置以向所述引脚施加电压序列，其中由所述驱动器施加的所述电压序列经配置以超驰控制由所述第二电路施加的所述第二电压电平。

5.根据权利要求1所述的设备，其进一步包括：

第一数据线组，其与所述数据引脚组耦合，其中所述第一电路与所述第一数据线组耦合；及

线，其与传递所述纠错信息相关联并且与所述引脚耦合，其中所述第二电路与所述线耦合。

6.根据权利要求1所述的设备，其进一步包括：

总线，其经配置以从主机装置接收命令。

7.一种方法，其包括：

响应于数据引脚组处于空闲状态而向所述数据引脚组施加第一电压；

至少部分地基于向所述数据引脚组施加所述第一电压，通过所述数据引脚组输出第一信号；

响应于与传递纠错信息相关联的引脚处于所述空闲状态，向所述引脚施加第二电压，所述第二电压不同于所述第一电压；及

至少部分地基于向所述引脚施加所述第二电压，通过所述引脚输出第二信号，所述第一信号的有效性由所述第二信号指示。

8.根据权利要求7所述的方法，其进一步包括：

接收与读取存储在存储器装置处的数据相关联的命令；

响应于所述命令而检索数据集；及

至少部分地基于所述数据集，在由所述命令触发的读取操作的第一持续时间期间，向所述数据引脚组施加一组电压。

9.根据权利要求8所述的方法，其进一步包括：

至少部分地基于检索所述数据集而生成用于所述数据集的纠错码；及

在所述读取操作的第二持续时间期间，至少部分地基于所述纠错码而向所述引脚施加第二组电压。

10.根据权利要求9所述的方法，其中施加到所述引脚的所述第二组电压超驰控制施加到所述引脚的所述第二电压。

11.根据权利要求9所述的方法，其中所述纠错码指示所述数据集的有效性。

12.根据权利要求7所述的方法，其中由所述引脚输出的所述第二信号表示纠错码，所述纠错码指示由所述第一电压表示的数据集在读取操作的第一持续时间期间的有效性。

13.根据权利要求7所述的方法，其中所述第一信号及所述第二信号经配置以至少部分地基于在读取操作的第一持续时间期间具有所述第一电压的所述第一信号并且在所述读取操作的第二持续时间期间具有所述第二电压的所述第二信号而指示不存在由存储器装置执行的有效读取操作。

14.根据权利要求7所述的方法，其中至少部分地基于将所述引脚与电压源耦合在一起的电路，向所述引脚施加所述第二电压。

15.一种方法，其包括：

向存储器装置发射与读取存储在所述存储器装置处的数据相关联的命令；

至少部分地基于发射所述命令并且在与传递由所述命令所请求的数据相关联的第一时间段期间，在数据引脚组处检测一组信号，其中所述组信号中的每一信号包括第一电压电平；

至少部分地基于发射所述命令并且在与传递由所述命令所请求的所述数据的纠错信息相关联的第二时间段期间，在与传递所述纠错信息相关联的引脚处检测信号，其中所述信号包括第二电压电平；

至少部分地基于所述组信号中的每一信号的电压在所述第一时间段内等于所述第一电压电平并且所述信号的电压在所述第二时间段内等于所述第二电压电平，确定与所述组信号相关联的所述数据是无效的；及

至少部分地基于确定所述数据是无效的而丢弃所述数据。

16.根据权利要求15所述的方法，其进一步包括：

至少部分地基于在所述数据引脚组处检测到的所述组信号，生成至少部分地基于由所述组信号表示的数据集的第一纠错码；

至少部分地基于在所述引脚处检测到的所述信号而确定第二纠错码；及

将所述第一纠错码与所述第二纠错码进行比较。

17.根据权利要求16所述的方法，其中确定与所述组信号相关联的所述数据是无效的包括：

至少部分地基于所述第一纠错码不同于所述第二纠错码而确定与所述组信号相关联的所述数据是无效的。

18.根据权利要求16所述的方法，其进一步包括：

至少部分地基于所述第一纠错码不同于所述第二纠错码而确定与所述命令相关联的读取操作是无效的，其中基于确定所述读取操作是无效的而将与所述组信号相关联的所述数据确定为无效。

19.根据权利要求15所述的方法，其进一步包括：

至少部分地基于确定所述数据是无效的而进入与忽略从所述存储器装置接收的数据相关联的操作模式。

20.根据权利要求15所述的方法，其中至少部分地基于将所述引脚与电压源耦合在一起的电路，所述信号的所述电压在所述第二时间段内等于所述第二电压电平。

21.根据权利要求15所述的方法，其中所述第一时间段与所述第二时间段重叠。

22.一种设备，其包括：

存储器阵列，其包括存储器单元阵列，每一存储器单元包括电容式存储元件；及

电路，其与所述存储器阵列耦合并且经配置以致使所述设备：

响应于数据引脚组处于空闲状态，向所述数据引脚组施加第一电压；

至少部分地基于向所述数据引脚组施加所述第一电压而通过所述数据引脚组输出第一信号；

响应于与传递纠错信息相关联的引脚处于所述空闲状态而向所述引脚施加第二电压，所述第二电压不同于所述第一电压；及

至少部分地基于向所述引脚施加所述第二电压，通过所述引脚输出第二信号，所述第一信号的有效性由所述第二信号指示。

23.根据权利要求22所述的设备，其中所述电路进一步经配置以致使所述设备：

接收与读取存储在存储器装置处的数据相关联的命令；

响应于所述命令而检索数据集；及

至少部分地基于所述数据集，在由所述命令触发的读取操作的第一持续时间期间，向所述数据引脚组施加一组电压。

24.根据权利要求23所述的设备，其中所述电路进一步经配置以致使所述设备：

至少部分地基于检索所述数据集而生成用于所述数据集的纠错码；及

在所述读取操作的第二持续时间期间，至少部分地基于所述纠错码而向所述引脚施加第二组电压。

25.根据权利要求22所述的设备，其中由所述引脚输出的所述第二信号表示纠错码，所述纠错码指示由所述第一电压表示的数据集在读取操作的第一持续时间期间的有效性。

26.一种设备，其包括：

存储器阵列，其包括存储器单元阵列，每一存储器单元包括电容式存储元件；及

电路，其与所述存储器阵列耦合并且经配置以致使所述设备：

向存储器装置发射与读取存储在所述存储器装置处的数据相关联的命令；

至少部分地基于发射所述命令并且在与传递由所述命令所请求的数据相关联的第一时间段期间，在数据引脚组处检测一组信号，其中所述组信号中的每一信号包括第一电压电平；

至少部分地基于发射所述命令并且在与传递由所述命令所请求的所述数据的纠错信息相关联的第二时间段期间，在与传递所述纠错信息相关联的引脚处检测信号，其中所述信号包括第二电压电平；

至少部分地基于所述组信号中的每一信号的电压在所述第一时间段内等于所述第一电压电平并且所述信号的电压在所述第二时间段内等于所述第二电压电平，确定与所述组信号相关联的所述数据是无效的；及

至少部分地基于确定所述数据是无效的而丢弃所述数据。

27.根据权利要求26所述的设备，其中所述电路进一步经配置以致使所述设备：

至少部分地基于在所述数据引脚组处检测到的所述组信号，生成至少部分地基于由所述组信号表示的数据集的第一纠错码；

至少部分地基于在所述引脚处检测到的所述信号而确定第二纠错码；及

将所述第一纠错码与所述第二纠错码进行比较。

28.根据权利要求27所述的设备，其中所述电路进一步经配置以致使所述设备：

至少部分地基于所述第一纠错码不同于所述第二纠错码而确定与所述组信号相关联的所述数据是无效的。

29.根据权利要求27所述的设备，其中所述电路进一步经配置以致使所述设备：

至少部分地基于所述第一纠错码不同于所述第二纠错码而确定与所述组信号相关联的所述数据是无效的。

30.根据权利要求26所述的设备，其中所述电路进一步经配置以致使所述设备：

至少部分地基于确定所述数据是无效的而进入与忽略从所述存储器装置接收的数据相关联的操作模式。

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