JP7032910B2 - 整流ｉｃ及びこれを用いた絶縁型スイッチング電源 - Google Patents

Description

本明細書中に開示されている発明は、整流ＩＣ及びこれを用いた絶縁型スイッチング電源に関する。

従来より、絶縁型スイッチング電源は、あらゆる分野（自動車分野、産業機械分野、民生分野など）で用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００８－０６７４４３号公報

図１２は、絶縁型スイッチング電源の第１従来例を示す回路ブロック図である。本従来例の絶縁型スイッチング電源１００であれば、一次回路系１００ｐ（ＧＮＤ１系）と二次回路系１００ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、直流入力電圧Ｖｉから直流出力電圧Ｖｏを生成して負荷Ｚに供給することができる。

しかしながら、第１従来例の絶縁型スイッチング電源１００では、二次側整流手段１５０として、順方向降下電圧Ｖｆの大きいダイオード１５１及び１５２が用いられているので、その変換効率について更なる改善の余地があった。

図１３は、絶縁型スイッチング電源の第２従来例を示す回路ブロック図である。第２従来例の絶縁型スイッチング電源２００では、二次側整流手段２５０として、先出のダイオード１５１及び１５２に代えて、オン抵抗値の小さい整流トランジスタ２５１及び２５２と、そのオン／オフ制御を行う制御ＩＣ２５３が用いられているので、第１従来例よりも高い変換効率を実現することができる。

しかし、第２従来例の絶縁型スイッチング電源２００では、これを搭載するアプリーケーションの仕様に合わせて最適な整流トランジスタ２５１及び２５２を選ぶ度に、コントローラＩＣ２５２とのマッチング作業（ゲート抵抗値の調整作業など）をユーザ自身で行う必要があり、その利便性について更なる改善の余地があった。また、第１従来例と比べて、部品点数が増えるので、回路面積の増大やコストアップを招くという課題もあった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、簡易に絶縁型スイッチング電源の変換効率を高めることのできる整流ＩＣを提供することを目的とする。

本明細書中に開示されている整流ＩＣは、第１トランジスタを集積化した第１トランジスタチップと、第２トランジスタを集積化した第２トランジスタチップと、各トランジスタの第１ノード電圧及び第２ノード電圧をそれぞれ検出して各トランジスタのオン／オフ制御を行うコントローラチップと、を単一のパッケージに封止して成り、絶縁型スイッチング電源の二次側整流手段として機能する構成（第１の構成）とされている。

なお、上記第１の構成から成る整流ＩＣにおいて、前記コントローラチップは、各トランジスタのオン／オフ制御に際して、それぞれ、第１ノード電圧が第２ノード電圧よりも低いものをオンし、第１ノード電圧が第２ノード電圧よりも高いものをオフする構成（第２の構成）にするとよい。

また、上記第１又は第２の構成から成る整流ＩＣにおいて、各トランジスタは、いずれも縦型ＮＤＭＯＳＦＥＴ［N-channel type double-diffused metal oxide semiconductor field effect transitor］である構成（第３の構成）にするとよい。

また、上記第３の構成から成る整流ＩＣにおいて、前記第１トランジスタチップは、第１リードフレームにダイボンディングされており、前記第２トランジスタチップは、第２リードフレームにダイボンディングされており、前記コントローラチップは、ダイパッドにダイボンディングされている構成（第４の構成）にするとよい。

また、上記第４の構成から成る整流ＩＣにおいて、前記第１リードフレーム及び前記第２リードフレームは、その他のリードフレームよりも幅広であり、放熱パッド兼用リードピンとして前記パッケージから露出されている構成（第５の構成）にするとよい。

また、上記第４又は第５の構成から成る整流ＩＣにおいて、前記ダイパッドは、少なくともその一部が放熱パッドとして前記パッケージから露出されている構成（第６の構成）にするとよい。

また、上記第４～第６いずれかの構成から成る整流ＩＣは、前記コントローラチップとして、前記第１トランジスタのオン／オフ制御を行う第１コントローラチップと、前記第２トランジスタのオン／オフ制御を行う第２コントローラチップと、を個別に有し、前記ダイパッドとして、前記第１コントローラチップがダイボンディングされる第１ダイパッドと、前記第２コントローラチップがダイボンディングされる第２ダイパッドと、を個別に有する構成（第７の構成）にするとよい。

また、本明細書中に開示されている絶縁型スイッチング電源は、トランスの二次側整流手段として、上記第１～第７いずれかの構成から成る整流ＩＣを含む構成（第８の構成）とされている。

なお、上記第８の構成から成る絶縁型スイッチング電源は、例えばＬＬＣ共振型である構成（第９の構成）にするとよい。

また、上記第８の構成から成る絶縁型スイッチング電源は、例えばフォワード型である構成（第１０の構成）にするとよい。

本明細書中に開示されている整流ＩＣによれば、簡易に絶縁型スイッチング電源の変換効率を高めることが可能となる。

絶縁型スイッチング電源の全体構成を示す回路ブロック図 トランジスタチップの平面図 トランジスタチップのα－α’断面図 リードフレームの第１パターン例を示す平面透過図 パワーパッケージの表面側斜視図 パワーパッケージの裏面側斜視図 リードフレームの第２パターン例を示す平面透過図 絶縁型スイッチング電源の第１変形例を示す回路ブロック図 絶縁型スイッチング電源の第２変形例を示す回路ブロック図 リードフレームの第３パターン例を示す平面等価図 トランジスタチップの縦断面図 絶縁型スイッチング電源の第１従来例を示す回路ブロック図 絶縁型スイッチング電源の第２従来例を示す回路ブロック図

＜絶縁型スイッチング電源＞
図１は、絶縁型スイッチング電源の全体構成を示すブロック図である。本図の絶縁型スイッチング電源１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ直流入力電圧Ｖｉから直流出力電圧Ｖｏを生成して負荷Ｚに供給するＬＬＣ共振型のＤＣ／ＤＣコンバータであり、トランス１０と、スイッチング回路２０と、共振キャパシタ３０と、電源制御ＩＣ４０と、整流ＩＣ５０と、平滑キャパシタ６０と、出力帰還部７０と、を有する。

なお、絶縁型スイッチング電源１をＡＣ／ＤＣコンバータとして用いる場合には、交流入力電圧Ｖａｃを整流及び平滑して直流入力電圧Ｖｉを生成するための前段回路（ダイオードブリッジや力率改善回路など）を別途設ければよい。

トランス１０は、一次回路系１ｐに設けられた一次巻線１１と、二次回路系１ｓに設けられて一次巻線１１に磁気結合された二次巻線１２とを含む。

一次巻線１１の第１タップＴ１１は、共振キャパシタ３０の第１端に接続されている。共振キャパシタ３０の第２端は、スイッチング回路２０の出力端（＝後述するスイッチ素子２１とスイッチ素子２２との接続ノード）に接続されている。一次巻線１１の第２タップＴ１２は、一次回路系１ｐの接地端ＧＮＤ１に接続されている。

二次巻線１２の第１タップＴ１３と第２タップＴ１４は、それぞれ、整流ＩＣ５０を介して二次回路系１ｓの接地端ＧＮＤ２（＝負荷Ｚの低電位端）に接続されている。一方、二次巻線１２のセンタータップＴ１５は、直流出力電圧Ｖｏの出力端（＝負荷Ｚの高電位端）に接続されている。

特に、本構成例の絶縁型スイッチング電源１では、トランス１０として、漏れインダクタンス１１ｘを持つリーケージトランスないしは共振トランスが用いられている。なお、本図では、図示の便宜上、漏れインダクタンス１１ｘが一次巻線１１の第１タップＴ１１側に付随しているものとして描写されている。

スイッチング回路２０は、直流入力電圧Ｖｉの印加端と一次回路系１ｐの接地端ＧＮＤ１との間に直列接続されたスイッチ素子２１及び２２（本図の例ではいずれもＮＭＯＳＦＥＴ）を含み、それぞれがオン／オフされることにより、トランス１０の一次巻線１１に流れる一次電流Ｉ１を駆動する。なお、スイッチ素子２１及び２２は、集積素子として電源制御ＩＣ４０に内蔵してもよいし、ディスクリート素子として電源制御ＩＣ４０に外付けしてもよい。

共振キャパシタ３０は、トランス１０の一次巻線１１及び漏れインダクタンス１１ｘと共に、ＬＬＣ共振回路を形成している。従って、トランス１０としてリーケージトランスないしは共振トランスを用いたことに伴い、一次巻線１１から二次巻線１２に供給されない余剰エネルギーが生じても、これを回生して利用することができるので、絶縁型スイッチング電源１の変換効率を低下させずに済む。

電源制御ＩＣ４０は、帰還信号Ｓｆｂに応じてスイッチ素子２１及び２２のオン／オフ制御を行う。本明細書中における「相補的」という文言は、スイッチ素子２１及び２２のオン／オフが完全に逆転している場合のほか、スイッチ素子２１及び２２のオン／オフ遷移タイミングに遅延が与えられている場合（いわゆる同時オフ期間（デッドタイム）が設けられている場合）も含む。なお、電源制御ＩＣ４０による出力帰還制御については、既存の周知技術（電圧モード制御方式、電流モード制御方式、または、ヒステリシス制御方式など）を適用すればよいので、詳細な説明は割愛する。

整流ＩＣ５０は、絶縁型スイッチング電源１の二次側整流手段として機能するマルチチップ型の半導体集積回路装置である。なお、整流ＩＣ５０の構成及び動作については、後ほど詳述する。

平滑キャパシタ６０は、負荷Ｚに対して並列に接続されており、絶縁型スイッチング電源１の二次側平滑手段として機能する。

出力帰還部７０は、直流出力電圧Ｖｏに応じて帰還信号Ｓｆｂを生成する。なお、出力帰還部７０の回路構成については任意であるが、シャントレギュレータとフォトカプラを用いる構成、或いは、トランス１０の補助巻線を用いる構成などが一般的である。

本構成例の絶縁型スイッチング電源１において、スイッチ素子２１をオンしてスイッチ素子２２をオフすることにより、第１の電流経路（Ｖｉ→２１→３０→１１ｘ→１１→ＧＮＤ１）を介して一次電流Ｉ１を流している最中にスイッチ素子２１をオフすると、一次巻線１１と漏れインダクタンス１１ｘが一次電流Ｉ１を保持しようとする。このとき、一次電流Ｉ１は、スイッチ素子２２の寄生ダイオード２２Ｄ（不図示）を介する第２の電流経路（２２Ｄ→３０→１１ｘ→１１→２２Ｄ）に流れるので、スイッチ素子２２の両端間に電圧がほぼ掛かっていない状態となる。従って、この状態が保たれている期間を狙ってスイッチ素子２２をオンすることにより、スイッチング回路２０で生じるスイッチング損失及びスイッチングノイズを劇的に低減することが可能となる。

＜整流ＩＣ＞
引き続き、図１を参照しながら、整流ＩＣ５０の構成及び動作について説明する。本構成例の整流ＩＣ５０は、トランジスタチップ５１及び５２と、コントローラチップ５３とを単一のパッケージに封止して成るマルチチップ型の半導体集積回路装置である。

また、整流ＩＣ５０は、ＩＣ外部との電気的な接続を確立するための手段として、外部端子Ｔ５１～Ｔ５５を有する。整流ＩＣ５０の外部において、外部端子Ｔ５１（＝第１ドレイン端子に相当）及び外部端子Ｔ５２（＝第２ドレイン端子に相当）は、それぞれ、二次巻線１２の第１タップＴ１３及び第２タップＴ１４に接続されている。一方、外部端子Ｔ５３（＝第１ソース端子に相当）及び外部端子Ｔ５４（＝第２ソース端子に相当）は、いずれも、二次回路系１ｓの接地端ＧＮＤ２に接続されており、整流ＩＣ５０のグランド端子（＝基準電位端子）としても機能する。また、外部端子Ｔ５５（＝電源端子に相当）は、電源電圧Ｖｃｃの印加端に接続されている。

トランジスタチップ５１及び５２は、それぞれ、整流トランジスタ（例えば縦型ＮＤＭＯＳＦＥＴ、詳細は後述）を集積化した半導体チップであり、整流トランジスタそのものとして理解することもできる。そこで、以下の説明では、トランジスタチップ５１及び５２のことを「整流トランジスタ５１及び５２」と呼ぶ場合がある。

整流トランジスタ５１のドレインは、外部端子Ｔ５１とコントローラチップ５３の第１ドレイン電圧検出パッドにそれぞれ接続されている。整流トランジスタ５１のソースは、外部端子Ｔ５３とコントローラチップ５３の第１ソース電圧検出パッドにそれぞれ接続されている。整流トランジスタ５１のゲートは、コントローラチップ５３の第１ゲート制御パッドに接続されている。

整流トランジスタ５２のドレインは、外部端子Ｔ５２とコントローラチップ５３の第２ドレイン電圧検出パッドにそれぞれ接続されている。整流トランジスタ５２のソースは、外部端子Ｔ５４とコントローラチップ５３の第２ソース電圧検出パッドにそれぞれ接続されている。整流トランジスタ５２のゲートは、コントローラチップ５３の第２ゲート制御パッドに接続されている。

コントローラチップ５３は、外部端子Ｔ５５から電源電圧Ｖｃｃ（＞ＧＮＤ２）の供給を受けて動作し、整流トランジスタ５１のドレイン電圧ＶＤ１とソース電圧ＶＳ１、並びに、整流トランジスタ５２のドレイン電圧ＶＤ２とソース電圧ＶＳ２を検出して、整流トランジスタ５１及び５２のオン／オフ制御を行う。

具体的に述べると、コントローラチップ５３は、ドレイン電圧ＶＤ１がソース電圧ＶＳ１よりも低いとき（＝図１２におけるダイオード１５１の順バイアス時に相当）に整流トランジスタ５１をオンし、ドレイン電圧ＶＤ１がソース電圧ＶＳ１よりも高いとき（＝ダイオード１５１の逆バイアス時に相当）に整流トランジスタ５１をオフするように、整流トランジスタ５１のゲート制御を行う。

また、上記と同様に、コントローラチップ５３は、ドレイン電圧ＶＤ２がソース電圧ＶＳ２よりも低いとき（＝図１２におけるダイオード１５２の順バイアス時に相当）に整流トランジスタ５２をオンし、ドレイン電圧ＶＤ２がソース電圧ＶＳ２よりも高いとき（＝ダイオード１５２の逆バイアス時に相当）に整流トランジスタ５２をオフするように、整流トランジスタ５２のゲート制御を行う。

なお、整流トランジスタ５１がオンして整流トランジスタ５２がオフするときには、Ｖｏ→Ｔ１５→１２→Ｔ１３→Ｔ５１→５１→Ｔ５３→ＧＮＤ２という電流経路を介して二次電流Ｉ２が流れる。一方、整流トランジスタ５１がオフして整流トランジスタ５２がオンするときには、Ｖｏ→Ｔ１５→１２→Ｔ１４→Ｔ５２→５２→Ｔ５４→ＧＮＤ２という電流経路を介して二次電流Ｉ２が流れる。

このように、本構成例の整流ＩＣ５０では、二次側整流手段として、オン抵抗値の小さい整流トランジスタ５１及び５２が用いられているので、整流ダイオードを用いる従来構成（図１２）と比べて絶縁型スイッチング電源１の変換効率を高めることが可能となる。

また、本構成例の整流ＩＣ５０であれば、トランジスタチップ５１及び５２とコントローラチップ５３とのマッチング作業（ゲート抵抗値の調整作業など）をベンダー側で済ませておくことができる。従って、ユーザは、絶縁型スイッチング電源１を搭載するアプリーケーションの仕様に合わせて最適な整流ＩＣ５０を選ぶだけで足りるので、非常に使い勝手が良い。

また、本構成例の整流ＩＣ５０であれば、ディスクリートの整流トランジスタとコントローラＩＣを用いる従来構成（図１３）と比べて、部品点数が減るので、回路面積の縮小やコストダウンを実現することも可能となる。また、マザーボード上における素子レイアウトや配線パターンの設計も容易となる。

＜トランジスタチップ＞
図２及び図３は、それぞれ、トランジスタチップ５１の平面図及びα－α’断面図である。トランジスタチップ５１（例えば３ｍｍ×３ｍｍ、スクライブ幅９０μｍを含む）に集積化された整流トランジスタは、縦型ＮＤＭＯＳＦＥＴであり、その表面側には、図２で示すように、２つのソースパッド５１Ｓ（例えば２４００μｍ×９００μｍ）と１つのゲートパッド５１Ｇ（例えば４８０μｍ×３２０μｍ）が形成されている。なお、ソースパッド５１Ｓ及びゲートパッド５１Ｇそれぞれの個数、サイズ、及び、配置レイアウトについては、整流トランジスタの電流能力や製造プロセスルールなどに応じて適宜調整することが可能である。

また、図３で示すように、トランジスタチップ５１には、そのシリコン基板にセル部５１ａ（厚さｄ５１ａ＝２７０μｍ、１５０μｍなど様々）が形成されている。セル部５１ａには、多数の単位セルが含まれており、これらを並列接続することにより、一つの整流トランジスタが形成されている。なお、単位セルの構造については、トレンチゲート型としてもよいし、プレーナゲート型としてもよい。特に、トレンチゲート型であれば、単位セルを微細化することができるので、整流トランジスタの低オン抵抗化を実現することが可能となる。

セル部５１ａの表面には、各単位セルのゲートを覆うように、中間絶縁層５１ｂ（例えばＳｉＯ_２層）が形成されている。

中間絶縁層５１ｂの表面には、その平面視において矩形状のメタル層５１ｃ（＝ソースパッド５１Ｓに相当、厚さｄ５１ｃ＝４．２μｍ）が形成されている。なお、メタル層５１ｃの素材としては、例えば、ＡｌＣｕ系合金を好適に用いることができる。

中間絶縁層５１ｂとメタル層５１ｃの周囲には、メタル層５１ｃの表面外周縁部まで被覆するように保護層５１ｄ（厚さｄ５１ｄ＝１．６μｍ）が形成されている。すなわち、保護層５１ｄは、トランジスタチップ５１の平面視において、ソースパッド５１Ｓ（及びゲートパッド５１Ｇ）を露出するように、トランジスタチップ５１の表面を被覆している（図２のハッチング領域を参照）。なお、保護層５１ｄの素材としては、例えばＳｉＮを好適に用いることができる。

一方、セル部５１ａの裏面には、ドレイン電極５１ｅがベタ配線されている。なお、ドレイン電極５１ｅは、セル部５１ａ側から順に、Ｔｉ層５１ｅ１、Ｎｉ層５１ｅ２、Ａｕ層５１ｅ３、Ａｇ層５１ｅ４が積層された積層構造とされており、最外層のＡｇ層５１ｅ４が銀ペーストまたは半田を用いてリードフレームにダイボンディングされる。なお、各層の厚さｄ５１ｅ１～ｄ５１ｅ４は、例えば、７０－６００－７０－３００ｎｍである。

また、トランジスタチップ５１及び５２は、いずれも同一構造である。従って、トランジスタチップ５１に関する上記説明のうち、参照符号の一の位の数字を「１」から「２」に読み替えれば、トランジスタチップ５２に関する説明として理解することができる。

＜リードフレーム（第１パターン例）＞
図４は、整流ＩＣ５０におけるリードフレームの第１パターン例を示す平面透過図（パワーパッケージの採用例）である。本図で示したように、整流ＩＣ５０は、リードフレームＡ１～Ａ７とダイパッドＡ８を有する。

リードフレームＡ１及びＡ２は、それぞれ、先出の外部端子Ｔ５１及びＴ５２として、パッケージの第１端面から第１方向（＝紙面上向き）に延出されている。なお、リードフレームＡ１及びＡ２は、リードフレームＡ３～Ａ７よりも幅広であり、放熱パッド兼用リードピンとしてパッケージから露出されている（詳細は後述）。

リードフレームＡ３～Ａ７は、それぞれ、パッケージの第２端面（＝第１端面とは逆側の端面）から第２方向（＝紙面下向き）に延出されている。なお、リードフレームＡ３～Ａ５は、それぞれ、先出の外部端子Ｔ５３～Ｔ５５に相当する。また、リードフレームＡ６及びＡ７は、それぞれ、ドレイン電圧ＶＤ１及びＶＤ２のモニタ端子であり、整流ＩＣ５０の外部において、リードフレームＡ１及びＡ２に接続される。

なお、整流ＩＣ５０に追加機能を付与する場合には、図中の破線で示したように、リードフレームを増設することも可能である。

トランジスタチップ５１は、その裏面（＝ドレイン電極）がリードフレームＡ１にダイボンディングされている。同様に、トランジスタチップ５２は、その裏面（＝ドレイン電極）がリードフレームＡ２にダイボンディングされている。なお、リードフレームＡ１及びＡ２は、それぞれ、パッケージに収まる範囲内で、できる限り大きい面積を持つようにパターニングすることが望ましい。このような構成とすることにより、トランジスタチップ５１及び５２で生じる熱を効率良く放散することができる。

一方、コントローラチップ５３は、リードフレームＡ１及びＡ２から物理的に離間されたダイパッドＡ８にダイボンディングされている。このような構成とすることにより、トランジスタチップ５１及び５２からコントローラチップ５３に熱やノイズが伝播し難くなるので、整流ＩＣ５０の信頼性を高めることが可能となる。

トランジスタチップ５１のソースパッド５１ＳとリードフレームＡ３との間、トランジスタチップ５１のゲートパッド５１Ｇとコントローラチップ５３の第１ゲート制御パッド５２Ｇ１との間、コントローラチップ５３の第１ソース電圧検出パッド５３Ｓ１とリードフレームＡ３との間、並びに、コントローラチップ５３の第１ドレイン電圧検出パッド５３Ｄ１とリードフレームＡ６との間には、それぞれ、１本または複数本のワイヤＷ１～Ｗ４が敷設されている。

また、トランジスタチップ５２のソースパッド５２ＳとリードフレームＡ４との間、トランジスタチップ５２のゲートパッド５２Ｇとコントローラチップ５３の第２ゲート制御パッド５２Ｇ２との間、コントローラチップ５３の第２ソース電圧検出パッド５３Ｓ２とリードフレームＡ４との間、並びに、コントローラチップ５３の第２ドレイン電圧検出パッド５３Ｄ２とリードフレームＡ７との間には、それぞれ、１本または複数本のワイヤＷ５～Ｗ８が敷設されている。

更に、コントローラチップ５３の電源パッド５３ＶとリードフレームＡ５との間には、１本または複数本のワイヤＷ９が敷設されている。なお、ワイヤＷ１～Ｗ９それぞれの素材としては、ＣｕやＡｌを用いるとよい。

＜パッケージ＞
図５及び図６は、それぞれ、パワーパッケージの斜視図（表面側及び裏面側）である。パワーパッケージＸでは、第１端面から第１方向（＝紙面上向き）に２本の放熱パッド兼用リードピンＸ１及びＸ２が延出されており、第２端面（＝第１端面とは逆側の端面）から第２方向（＝紙面下向き）に７本のリードピンＸ３が延出されている。

放熱パッド兼リードピンＸ１及びＸ２は、それぞれ、トランジスタチップ５１及び５２をマウントする先出のリードフレームＡ１及びＡ２（図４）に相当し、パワーパッケージＸの裏面側において少なくともその一部が露出するように、パワーパッケージＸの裏面と面一に設けられている。このような構成であれば、トランジスタチップ５１及び５２の放熱性を高めることができるので、整流ＩＣ５０の熱破壊や熱暴走を生じ難くなる。なお、放熱パッド兼リードピンＸ１及びＸ２は、リードピンＸ３よりも幅広であり、その延出端角部（＝互いに隣り合わない外向きの角部）には、面取り加工が施されている。

また、コントローラチップ５３をマウントするダイパッドＡ８（図４）も、少なくともその一部を放熱パッドＸ４としてパワーパッケージＸの裏面から露出させておくとよい。このような構成であれば、発熱源となるトランジスタチップ５１及び５２だけでなく、熱の影響を受けやすいコントローラチップ５３の放熱性（延いては動作安定性）を高めることが可能となる。

もちろん、整流トランジスタ５１及び５２は、先にも述べたように、そのオン抵抗値が小さく、整流ダイオードを用いる従来構成と比べて、自身における電力損失が少なくて済む。そのため、トランジスタチップ５１及び５２に流れる電流によっては、トランジスタチップ５１及び５２での発熱がさほど問題とならず、リードフレームＡ１及びＡ２（ないしはダイパッドＡ８）をパッケージから露出させて放熱効果を高める必要がない場合もあり得る。その場合には、裏面露出のない通常のパッケージを使用することもできる。

一方、リードピンＸ３は、先出のリードフレームＡ３～Ａ７（図４）に相当し、パワーパッケージＸの裏面側で放熱パッド兼リードピンＸ１及びＸ２と面一になるように、折り曲げ加工が施されている。

＜リードフレーム（第２パターン例）＞
図７は、整流ＩＣ５０におけるリードフレームの第２パターン例を示す平面透過図である。第２パターン例の整流ＩＣ５０は、先の第１パターン例（図４）をベースとしつつ、整流トランジスタ５１及び５２双方のオン／オフ制御を行うコントローラチップ５３に代えて、整流トランジスタ５１のオン／オフ制御を行うコントローラチップ５３ａと、整流トランジスタ５２のオン／オフ制御を行うコントローラチップ５３ｂとを個別に有する。

また、コントローラチップ５３ａ及び５３ｂの分離独立に伴い、整流ＩＣ５０は、ダイパッドＡ８に代えて、コントローラチップ５３ａがダイボンディングされるダイパッドＡ８ａと、コントローラチップ５３ｂがダイボンディングされるダイパッドＡ８ｂと、を個別に有する。

なお、コントローラチップ５３ａ及び５３ｂそれぞれの電源パッド５３Ｖ１及び５３Ｖ２とリードフレームＡ５との間には、それぞれ、１本または複数本のワイヤＷ９ａ及びＷ９ｂが敷設されている。

このような構成であれば、ダイパッドＡ８ａ及びＡ８ｂを電気的に分離することができるので、コントローラチップ５３ａ及び５３ｂそれぞれのグランド電位（＝基準電位）を個別独立に設定することが可能となる。すなわち、整流ＩＣ５０のグランド端子（＝外部端子Ｔ５３及びＴ５４）を共通電位端に接続する必要がなくなるので、整流ＩＣ５０の適用対象を広げることが可能となる。

以下では、第２パターン例の整流ＩＣ５０を適用した絶縁型スイッチング電源１について詳細に説明する。

＜絶縁型スイッチング電源（変形例）＞
図８は、絶縁型スイッチング電源の第１変形例を示す回路ブロック図である。本変形例の絶縁型スイッチング電源１では、第２パターン例（図７）の整流ＩＣ５０を適用することにより、二次回路系１ｓがローサイド型（図１）からハイサイド型に変更されている。以下では、整流ＩＣ５０周辺の接続関係を中心に、ローサイド型（図１）とハイサイド型（図８）との相違点について説明する。

整流ＩＣ５０の外部において、外部端子Ｔ５３（＝第１ソース端子に相当）と外部端子Ｔ５４（＝第２ソース端子に相当）は、それぞれ、二次巻線１２の第１タップＴ１３及び第２タップＴ１４に接続されている。なお、外部端子Ｔ５３とＴ５４は、それぞれ、コントローラチップ５３ａ及び５３ｂのグランド端子（＝基準電位端子）としても機能する。また、二次巻線１２のセンタータップＴ１５は、二次回路系１ｓの接地端ＧＮＤ２（＝負荷Ｚの低電位端）に接続されている。

一方、外部端子Ｔ５１（＝第１ドレイン端子に相当）と外部端子Ｔ５２（＝第２ドレイン端子に相当）は、いずれも、直流出力電圧Ｖｏの出力端（＝負荷Ｚの高電位端）に接続されている。また、外部端子Ｔ５５（＝電源端子に相当）は、図１と同様、電源電圧Ｖｃｃの印加端に接続されている。

なお、二次回路系１ｓがハイサイド型である場合、整流トランジスタ５１がオンして整流トランジスタ５２がオフするときには、１２→Ｔ１３→Ｔ５３→５１→Ｔ５１→Ｖｏ→Ｚ→ＧＮＤ２という電流経路を介して二次電流Ｉ２が流れる。一方、整流トランジスタ５１がオフして整流トランジスタ５２がオンするときには、１２→Ｔ１４→Ｔ５４→５２→Ｔ５２→Ｖｏ→Ｚ→ＧＮＤ２という電流経路を介して二次電流Ｉ２が流れる。

このように、第２パターン例（図７）の整流ＩＣ５０を適用すれば、ＬＬＣ共振型の絶縁型スイッチング電源１において、その二次回路系１ｓをローサイド型（図１）からハイサイド型（図８）に変更することが可能となる。

図９は、絶縁型スイッチング電源の第２変形例を示す回路ブロック図である。本変形例の絶縁型スイッチング電源１では、第２パターン例（図７）の整流ＩＣ５０を適用することにより、一次回路系１ｐ及び二次回路系１ｓがＬＬＣ共振型（図１）からフォワード型に変更されている。

一次回路系１ｐにおいて、一次巻線１１の第１タップＴ１１は、直流入力電圧Ｖｉの入力端に接続されている。一次巻線１１の第２タップＴ１２は、出力トランジスタ８１（本図の例では電源制御ＩＣ８０に内蔵）を介して一次回路系１ｐの接地端ＧＮＤ１に接続されている。二次巻線１２の第１タップＴ１３と第２タップＴ１４は、いずれも、整流ＩＣ５０を介して出力電圧Ｖｏの出力端（＝負荷Ｚの高電位端）に接続されている。また、二次巻線１２の第２タップＴ１４は、二次回路系１ｓの接地端ＧＮＤ２（＝負荷Ｚの低電位端）にも接続されている。

電源制御ＩＣ８０は、帰還信号Ｓｆｂに応じて出力トランジスタ８１をオン／オフさせることにより、トランス１０の一次巻線１１に流れる一次電流Ｉ１を制御する。出力トランジスタ８１は、集積素子として電源制御ＩＣ８０に内蔵してもよいし、ディスクリート素子として電源制御ＩＣ８０に外付けしてもよい。なお、電源制御ＩＣ８０による出力帰還制御については、既存の周知技術（電圧モード制御方式、電流モード制御方式、若しくは、ヒステリシス制御方式など）を適用すればよいので、詳細な説明は割愛する。

次に、整流ＩＣ５０周辺の接続関係について述べる。外部端子Ｔ５３（＝第１ソース端子に相当）と外部端子Ｔ５４（＝第２ソース端子に相当）は、それぞれ、二次巻線１２の第１タップＴ１３及び第２タップＴ１４に接続されている。なお、外部端子Ｔ５３及びＴ５４は、それぞれ、コントローラチップ５３ａ及び５３ｂのグランド端子（＝基準電位端子）としても機能する。

一方、外部端子Ｔ５１（＝第１ドレイン端子に相当）と外部端子Ｔ５２（＝第２ドレイン端子に相当）は、いずれも、インダクタ９０（＝チョークコイル）を介して、直流出力電圧Ｖｏの出力端（＝負荷Ｚの高電位端）に接続されている。また、外部端子Ｔ５５（＝電源端子に相当）は、図１と同様、電源電圧Ｖｃｃの印加端に接続されている。

フォワード型の絶縁型スイッチング電源１において、整流トランジスタ５１がオンして整流トランジスタ５２がオフするときには、１２→Ｔ１３→Ｔ５３→５１→Ｔ５１→９０→Ｖｏ→Ｚ→ＧＮＤ２という電流経路を介して二次電流Ｉ２が流れる。一方、整流トランジスタ５１がオフして整流トランジスタ５２がオンするときには、インダクタＬ１に蓄積されたエネルギーにより、１２→Ｔ１４→Ｔ５４→５２→Ｔ５２→９０→Ｖｏ→Ｚ→ＧＮＤ２という電流経路を介して二次電流Ｉ２が流れる。

このように、第２パターン例（図７）の整流ＩＣ５０を適用すれば、絶縁型スイッチング電源１をＬＬＣ共振型（図１または図８）からフォワード型（図９）に変更することも可能となる。

＜リードフレーム（第３パターン例）＞
図１０は、整流ＩＣ５０におけるリードフレームの第３パターン例を示す平面透過図である。第３パターン例の整流ＩＣ５０は、先出の第１パターン例（図４）をベースとしつつ、いくつかの変更が加えられている。また、本図の平面透過図は、先の図４と比べて、実機に即した描写とされている。

まず、第１の変更点として、トランジスタチップ５１は、第１パターン例（図４）に対して、反時計回りに９０度回転された状態で、リードフレームＡ１にダイボンディングされている。また、トランジスタチップ５２は、第１パターン例（図４）に対して、時計回りに９０度回転された状態で、リードフレームＡ２にダイボンディングされている。

次に、第２の変更点として、トランジスタチップ５１のソースパッド５１ＳとリードフレームＡ３との間、並びに、トランジスタチップ５２のソースパッド５２ＳとリードフレームＡ４との間には、それぞれ、複数本（図示では３本）のワイヤＷ１及びＷ５が敷設されている。

＜トランジスタチップ＞
図１１は、トランジスタチップ５１の縦断面図である。なお、トランジスタチップ５２は、トランジスタチップ５１と同一構造であるため、その説明を省略する。

本図で示すように、トランジスタチップ５１に集積化されたＭＯＳＦＥＴは、スーパージャンクション構造を有する。より具体的に述べると、トランジスタチップ５１は、ｎ－型ベース層５０１と、ｐ型コラム層５０２と、ｐ型ベース層５０３と、ｎ＋型ソース層５０４と、ゲート絶縁膜５０５と、ゲート電極５０６と、ソース電極５０７と、ｎ＋型コンタクト層５０８と、ドレイン電極５０９と、トラップレベル領域５１０と、を含む。ゲート電極５０６上には、層間絶縁膜５１１が配置されている。

ここで、ソース電極５０７は、先出のソースパッド５１Ｓに接続されている。ゲート電極５０６は、ソース電極５０７と絶縁された状態で、ゲートパッド５１Ｇに接続されている。ドレイン電極５０９は、先出のリードフレームＡ１にダイボンディングされている。

ｎ－型ベース層５０１は、ｎ型不純物が注入された半導体層である。詳細には、ｎ型不純物を注入しながらエピタキシャル成長されたｎ型エピタキシャル層である。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）等を用いることができる。

ｐ型コラム層５０２及びｐ型ベース層５０３は、ｐ型不純物が注入された半導体層である。詳細には、ｎ－型ベース層５０１に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層である。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用することができる。

ｐ型ベース層５０３は、トランジスタチップ５１の平面視（以下、単に「平面視」）において、周期的に離散配置された複数の領域において、ｎ－型ベース層８１の表面部に選択的に形成されている。例えば、平面視において、矩形パターンのｐ型ベース層５０３が千鳥格子状に配置されてもよい。また、例えば、平面視において、六角形パターンのｐ型ベース層５０３が千鳥格子状に配置されてもよい。また、例えば、平面視において、直線パターンのｐ型ベース層５０３がストライプ状に配置されてもよい。

個々のｐ型ベース層５０３及びその周囲のｎ－型ベース層５０１を含む領域は、セル５１２を形成している。すなわち、トランジスタチップ５１は、平面視において、格子状またはストライプ状に配列された多数（複数）のセル５１２を有する。これらセル５１２のピッチＰ（セル幅）は、５．０μｍ～２０μｍである。

ｐ型コラム層５０２は、ｐ型ベース層５０３に連なるように形成されており、ｎ－型ベース層５０１において、ｐ型ベース層５０３よりも深い位置までｎ－型ベース層５０１の裏面５０１ａに向かって延びている。すなわち、ｐ型コラム層５０２は、ほぼ柱状もしくは層状に形成されている。ｐ型コラム層５０２の底面５０２ａからｎ－型ベース層５０１の裏面５０１ａまでのｎ－型ベース層５０１の厚さＴは、１５μｍ以上であることが好ましい。Ｔ≧１５μｍ以上であれば、６００Ｖ以上の耐圧性能を実現することができる。ｐ型コラム層５０２の側面５０２ｂ（ｎ－型ベース層５０１との界面）は、周囲の別のｐ型コラム層５０２の側面５０２ｂに対して、ｎ－型ベース層５０１を挟んで対向している。

ｐ型ベース層５０３及びｐ型コラム層５０２とｎ－型ベース層５０１との界面は、ｐｎ接合面であり、寄生ダイオード（ボディダイオード）５１３を形成してい る。

ｎ＋型ソース層５０４は、平面視において、各セル５１２のｐ型ベース層５０３の内方領域に形成されている。ｎ＋型ソース層５０４は、当該領域において、ｐ型ベース層５０３の表面部に選択的に形成されている。ｎ＋型ソース層５０４は、ｐ型ベース層５０３にｎ型不純物を選択的にイオン注入することにより形成されてもよい。ｎ型不純物の例は、前述のとおりである。ｎ＋型ソース層５０４は、ｐ型ベース層５０３とｎ－型ベース層５０１との界面から所定距離だけ内側に位置するようにｐ型ベース層５０３内に形成されている。これにより、ｎ－型ベース層５０１及びｐ型ベース層５０３等を含む半導体層の表層領域において、ｎ＋型ソース層５０４とｎ－型ベース層５０１との間には、ｐ型ベース層５０３の表面部が介在し、この介在している表面部がチャネル領域５１４を提供する。

ｎ＋型ソース層５０４は、平面視において、ｐ型コラム層５０２の側面５０２ｂよりも外側の領域で、環状もしくは直線状に形成されている。チャネル領域５１４は、ｎ＋型ソース層５０４の形状に応じて、平面視において環状もしくは直線状を有している。

ゲート絶縁膜５０５は、少なくともチャネル領域５１４におけるｐ型ベース層５０３の表面を覆うように形成されている。本図の例では、ゲート絶縁膜５０５は、ｎ＋型ソース層５０４の一部、チャネル領域５１４、及び、ｎ－型ベース層５０１の表面を覆うように形成されている。より端的には、ゲート絶縁膜５０５は、各セル５１２のｐ型ベース層５０３の中央領域及びこの領域に連なるｎ＋型ソース層５０４の内縁領域に開口を有するパターンで形成されている。なお、ゲート絶縁膜５０５は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、若しくは、タンタル酸化膜等から成る。

ゲート電極５０６は、ゲート絶縁膜５０５を介してチャネル領域５１４に対向するように形成されている。ゲート電極５０６は、例えば、不純物を注入して低抵抗化したポリシリコンから成る。本図の例では、ゲート電極５０６は、ゲート絶縁膜５０５とほぼ同じパターンに形成されており、ゲート絶縁膜５０５の表面を覆っている。すなわち、ゲート電極５０６は、ｎ＋型ソース層５０４の一部、チャネル領域５１４、及び、ｎ－型ベース層５０１の表面の上方に配置されている。より端的には、ゲート電極５０６は、各セル５１２のｐ型ベース層５０３の中央領域及びこの領域に連なるｎ＋型ソース層５０４の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極５０６は、複数のセル５１２を共通に制御するように形成されている。これにより、プレーナゲート構造が構成されている。

層間絶縁膜５１１は、例えば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料から成る。層間絶縁膜５１１は、ゲート電極５０６の上面及び側面を覆い、各セル５１２のｐ型ベース層５０３の中央領域及びこの領域に連なるｎ＋型ソース層５０４の内縁領域にコンタクト孔５１５を有するパターンで形成されている。

ソース電極５０７は、アルミニウムその他の金属から成る。ソース電極５０７は、層間絶縁膜５１１の表面を覆い、且つ、各セル５１２のコンタクト孔５１５に埋め込まれるように形成されている。これにより、ソース電極５０７は、ｎ＋型ソース層５０４にオーミック接続されている。従って、ソース電極５０７は、複数のセル５１２に並列に接続されており、複数のセル５１２に流れる全電流が流れるように構成されている。また、ソース電極５０７は、コンタクト孔５１５を介して各セル５１２のｐ型ベース層５０３にオーミック接続されており、ｐ型ベース層５０３の電位を安定化する。

ｎ＋型コンタクト層５０８は、ｎ－型ベース層５０１の裏面５０１ａ近傍（裏面部）に裏面５０１ａ全体にわたって形成されている。ｎ＋型コンタクト層５０８は、ｐ型コラム層５０２の底面５０２ａに対して間隔が空くような深さで形成されている。これにより、ｐ型コラム層５０２とｎ＋型コンタクト層５０８との間には、ｎ－型ベース層５０１が介在している。

ドレイン電極５０９は、アルミニウムやその他の金属で形成されている。ドレイン電極５０９は、ｎ－型ベース層５０１の裏面５０１ａにおいて、ｎ＋型コンタクト層５０８に接するように形成されてい る。これにより、ドレイン電極５０９は、複数のセル５１２に並列に接続されており、複数のセル５１２に流れる全電流が流れるように構成されている。本図の例では、ｎ－型ベース層５０１の裏面５０１ａ近傍に、ｎ＋型コンタクト層５０８が形成されているので、ドレイン電極５０９をｎ－型ベース層５０１に対して良好にオーミック接触させることができる。

ドレイン電極５０９を高電位側、ソース電極５０７を低電位側として、ソース電極５０７及びドレイン電極５０９の間に直流電源を接続すると、寄生ダイオード５１３には、逆バイアスが与えられる。このとき、ゲート電極５０６に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン－ソース間には、いずれの電流経路も形成されない。すなわち、トランジスタチップ５１は、オフ状態となる。一方、ゲート電極５０６に閾値電圧以上の制御電圧が与えられると、チャネル領域５１４の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース層５０４とｎ－型ベース層５０１との間が導通する。すなわち、ソース電極５０７から、ｎ＋型ソース層５０４、チャネル領域５１４の反転層、ｎ－型ベース層５０１を順に通って、ドレイン電極５０９に至る電流経路が形成される。すなわち、トランジスタチップ５１は、オン状態となる。

このように、ｐ型ベース層５０３に連なるｐ型コラム層５０２がｎ－型ベース層５０１の裏面５０１ａに向かって延びており、スーパージャンクション構造のＭＯＳＦＥＴを構成している。

＜その他の変形例＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、あらゆる分野（自動車分野、産業機械分野、民生分野など）で用いられる絶縁型スイッチング電源に利用することが可能である。

１ 絶縁型スイッチング電源
１ｐ 一次回路系（ＧＮＤ１系）
１ｓ 二次回路系（ＧＮＤ２系）
１０ トランス
１１ 一次巻線
１１ｘ 漏れインダクタンス
１２ 二次巻線
２０ スイッチング回路
２１、２２ スイッチ素子（ＮＭＯＳＦＥＴ）
３０ 共振キャパシタ
４０ 電源制御ＩＣ
５０ 整流ＩＣ
５１、５２ トランジスタチップ（整流トランジスタ）
５１Ｓ ソースパッド
５１Ｇ ゲートパッド
５１ａ セル部
５１ｂ 中間絶縁層
５１ｃ メタル層
５１ｄ 保護層
５１ｅ ドレイン電極
５１ｅ１ Ｔｉ層
５１ｅ２ Ｎｉ層
５１ｅ３ Ａｕ層
５１ｅ４ Ａｇ層
５３、５３ａ、５３ｂ コントローラチップ
５３Ｓ１、５３Ｓ２ ソース電圧検出パッド
５３Ｄ１、５３Ｄ２ ドレイン電圧検出パッド
５３Ｇ１、５３Ｇ２ ゲート制御パッド
５３Ｖ、５３Ｖ１、５３Ｖ２ 電源パッド
６０ 平滑キャパシタ
７０ 出力帰還部
８０ 電源制御ＩＣ
８１ 出力トランジスタ
９０ インダクタ
５０１ ｎ－型ベース層
５０２ ｐ型コラム層
５０３ ｐ型ベース層
５０４ ｎ＋型ソース層
５０５ ゲート絶縁膜
５０６ ゲート電極
５０７ ソース電極
５０８ ｎ＋型コンタクト層
５０９ ドレイン電極
５１０ トラップレベル領域
５１１ 層間絶縁膜
５１２ セル
５１３ 寄生ダイオード
５１４ チャネル領域
５１５ コンタクト孔
Ｔ１１～Ｔ１５ タップ
Ｔ５１～Ｔ５５ 外部端子
Ａ１～Ａ７ リードフレーム
Ａ８、Ａ８ａ、Ａ８ｂ ダイパッド
Ｗ１～Ｗ９、Ｗ９ａ、Ｗ９ｂ ワイヤ
Ｘ パワーパッケージ
Ｘ１、Ｘ２ 放熱パッド兼用リードピン
Ｘ３ リードピン
Ｘ４ 放熱パッド
Ｚ 負荷

Claims (17)

1. 第１トランジスタを集積化した第１トランジスタチップと、
   第２トランジスタを集積化した第２トランジスタチップと、
   各トランジスタの第１ノード電圧及び第２ノード電圧をそれぞれ検出して各トランジスタのオン／オフ制御を行うコントローラチップと、
   前記第１トランジスタチップを実装する第１リードフレームと、
   前記第２トランジスタチップを実装する第２リードフレームと、
   前記コントローラチップを実装するダイパッドと、
   前記第１トランジスタのソースと接続される第３リードフレームと、
   前記第２トランジスタのソースと接続される第４リードフレームと、
   を単一のパッケージに封止して成り、
   絶縁型スイッチング電源の二次側整流手段として機能する整流ＩＣであって、
   前記第１リードフレーム及び前記第２リードフレームは、前記パッケージの第１辺から引き出されており、
   前記第３リードフレーム及び前記第４リードフレームは、前記パッケージの第２辺から引き出されており、
   前記第３リードフレーム及び前記第４リードフレームは、前記第２辺の両端に配置されている、整流ＩＣ。
2. 前記コントローラチップは、前記第１トランジスタ及び前記第２トランジスタ双方のオン／オフ制御に際して、それぞれ、第１ノード電圧が第２ノード電圧よりも低いものをオンし、第１ノード電圧が第２ノード電圧よりも高いものをオフする、請求項１に記載の整流ＩＣ。
3. 前記第１トランジスタと前記第２トランジスタは、いずれも縦型ＮＤＭＯＳＦＥＴ［N-channel type double-diffused metal oxide semiconductor field effect transistor］である、請求項１または請求項２に記載の整流ＩＣ。
4. 前記第１リードフレーム及び前記第２リードフレームは、前記第３リードフレーム及び前記第４リードフレームよりも幅広であり、放熱パッド兼用リードピンとして前記パッケージから露出されている、請求項１～請求項３のいずれか一項に記載の整流ＩＣ。
5. 前記ダイパッドは、少なくともその一部が放熱パッドとして前記パッケージから露出されている、請求項１～請求項４のいずれか一項に記載の整流ＩＣ。
6. 前記コントローラチップとして、前記第１トランジスタのオン／オフ制御を行う第１コントローラチップと、前記第２トランジスタのオン／オフ制御を行う第２コントローラチップと、を個別に有し、
   前記ダイパッドとして、前記第１コントローラチップがダイボンディングされる第１ダイパッドと、前記第２コントローラチップがダイボンディングされる第２ダイパッドと、を個別に有する、請求項１～請求項５のいずれか一項に記載の整流ＩＣ。
7. 前記コントローラチップは、前記第１トランジスタチップと前記第２トランジスタチップが並ぶ第１方向において、前記パッケージの中央に重なる、請求項１に記載の整流ＩＣ。
8. 前記第１トランジスタチップと前記第２トランジスタチップは、第１方向に並べられており、前記第１トランジスタチップの第１面上にソースとゲートが形成され、前記第１方向と直交する第２方向において、前記ソースと前記ゲートが並ぶ、請求項１に記載の整流ＩＣ。
9. 前記第１トランジスタチップと前記第２トランジスタチップは、第１方向に並べられており、前記第２トランジスタチップの第１面上にソースとゲートが形成され、前記第１方向と直交する第２方向において、前記ソースと前記ゲートが並ぶ、請求項１に記載の整流ＩＣ。
10. 前記コントローラチップは、前記パッケージの平面視において、前記第３リードフレームと前記第４リードフレームとの間に配置されている、請求項１に記載の整流ＩＣ。
11. 前記整流ＩＣは、前記パッケージの前記第２辺から引き出されている第５リードフレームをさらに有し、
    前記第３リードフレーム及び前記第４リードフレームは、前記第５リードフレームよりも長い、請求項１に記載の整流ＩＣ。
12. 前記第１リードフレーム、前記第２リードフレーム、前記ダイパッド、前記第３リードフレーム、及び、前記第４リードフレームは、互いに離間して配置されている、請求項１に記載の整流ＩＣ。
13. 前記第３リードフレーム、前記ダイパッド、及び、前記第４リードフレームは、前記第１トランジスタチップと前記第２トランジスタチップが並ぶ第１方向において、互いに重なっている、請求項１に記載の整流ＩＣ。
14. 前記コントローラチップと接続されていない第５リードフレームをさらに有する、請求項１に記載の整流ＩＣ。
15. トランスの二次側整流手段として、請求項１～請求項１４のいずれか一項に記載の整流ＩＣを含む、絶縁型スイッチング電源。
16. ＬＬＣ共振型である、請求項１５に記載の絶縁型スイッチング電源。
17. フォワード型である、請求項１５に記載の絶縁型スイッチング電源。

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