JP7031068B2 - 制御回路、制御装置及びシステム - Google Patents

制御回路、制御装置及びシステム Download PDF

Info

Publication number
JP7031068B2
JP7031068B2 JP2021523524A JP2021523524A JP7031068B2 JP 7031068 B2 JP7031068 B2 JP 7031068B2 JP 2021523524 A JP2021523524 A JP 2021523524A JP 2021523524 A JP2021523524 A JP 2021523524A JP 7031068 B2 JP7031068 B2 JP 7031068B2
Authority
JP
Japan
Prior art keywords
voltage
output
control signal
signal
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021523524A
Other languages
English (en)
Other versions
JPWO2021002233A1 (ja
Inventor
正明 林
和彦 齊藤
裕樹 原
貴範 村瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Riko Co Ltd
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Sumitomo Riko Co Ltd
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Riko Co Ltd, Shindengen Electric Manufacturing Co Ltd filed Critical Sumitomo Riko Co Ltd
Publication of JPWO2021002233A1 publication Critical patent/JPWO2021002233A1/ja
Application granted granted Critical
Publication of JP7031068B2 publication Critical patent/JP7031068B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R29/00—Monitoring arrangements; Testing arrangements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
    • H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/4807—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode having a high frequency intermediate AC stage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R3/00—Circuits for transducers, loudspeakers or microphones
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Signal Processing (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Otolaryngology (AREA)
  • Circuit For Audible Band Transducer (AREA)
  • Inverter Devices (AREA)
  • Measuring Fluid Pressure (AREA)
  • Dc-Dc Converters (AREA)

Description

本発明は、制御回路、制御装置及びシステムに関する。
特許文献１には、振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる、静電型トランスデューサが記載されている。
この静電型トランスデューサに振動、音又は圧力を発生させると共に、振動、音又は圧力を検出させる場合には、振動、音又は圧力を発生させるための第１の静電型トランスデューサを第１の制御回路で制御し、振動、音又は圧力を検出させるための第２の静電型トランスデューサを第２の制御回路で制御する必要があった。
しかしながら、１個の制御回路が、１個の静電型トランスデューサを制御することで、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることが、望まれる。
特開２０１７－１８３８１４号公報
本発明は、１個の静電型トランスデューサに振動、音又は圧力を発生させ、振動、音又は圧力を検出させる、制御回路、制御装置及びシステムを提供することを目的とする。
本発明の一態様の制御回路は、
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
第１制御信号が第１レベルの場合に、第２制御信号に応じた電圧を前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記第１制御信号が第２レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサの端子間電圧を第１閾値電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
前記クランプ電圧が、第２閾値電圧以下になった場合に、前記第２レベルの前記第１制御信号を出力し、前記第２制御信号が、第３閾値電圧より高くなった場合に、前記第１レベルの前記第１制御信号を出力する、制御信号出力部と、
を備える、
ことを特徴とする。
前記制御回路において、
前記第２制御信号は、
振動、音又は圧力を前記静電型トランスデューサに発生させる場合には、発生させたい任意の波形の信号であり、振動、音又は圧力を前記静電型トランスデューサに検出させる場合には、振幅が前記任意の波形の信号より小さい三角波の信号である、
ことを特徴とする。
前記制御回路において、
前記制御信号出力部は、
前記クランプ電圧と前記第２閾値電圧とを比較する第１コンパレータと、
前記第２制御信号と前記第３閾値電圧とを比較する第２コンパレータと、
前記第１コンパレータの出力信号によってセットされ、前記第２コンパレータの出力信号によってリセットされ、前記第１制御信号を出力するフリップフロップと、
を含む、
ことを特徴とする。
前記制御回路において、
前記制御信号出力部は、
前記第１制御信号が変化してから予め定められた期間内は、前記第１コンパレータの出力信号をマスクするマスク回路を更に含む、
ことを特徴とする。
前記制御回路において、
前記電圧クランプ部は、
ドレインが前記静電型トランスデューサの高電位側の端子に接続され、ゲートにバイアス電圧が供給され、ソースから前記クランプ電圧を出力するトランジスタを含む、
ことを特徴とする。
前記制御回路において、
前記トランジスタは、
前記第２制御信号が前記第３閾値電圧以下の場合に、ゲートにバイアス電圧が供給され、前記第２制御信号が前記第３閾値電圧より高い場合に、ゲートにバイアス電圧が供給されない、
ことを特徴とする。
前記制御回路において、
前記トランジスタは、
前記第２制御信号が、前記第３閾値電圧よりも高い第４閾値電圧以下の場合に、ゲートにバイアス電圧が供給され、前記第２制御信号が、前記第４閾値電圧よりも高い場合に、ゲートにバイアス電圧が供給されない、
ことを特徴とする。
前記制御回路において、
前記クランプ電圧が前記第１閾値電圧より低い第５閾値電圧以下であり、且つ、前記第１制御信号が前記第２レベルの場合に、前記クランプ電圧を出力し、前記クランプ電圧が前記第５閾値電圧より高いか、又は、前記第１制御信号が前記第１レベルの場合に、前記第５閾値電圧を出力する、電圧出力部を更に含む、
ことを特徴とする。
前記制御回路において、
前記電圧出力部は、
前記第１制御信号が前記第１レベルであっても、前記クランプ電圧が、前記第２閾値電圧よりも高い第６閾値電圧以下であり、且つ、前記第２制御信号が前記第３閾値電圧以下である場合に、前記クランプ電圧を出力する、
ことを特徴とする。
前記制御回路において、
前記静電型トランスデューサは、静電型アクチュエータ又は静電型圧力検出素子である、
ことを特徴とする。
前記制御回路において、
半導体集積回路である、
ことを特徴とする。
本発明の一態様の制御装置は、
前記制御回路と、
前記電圧出力回路と、
を含む、
ことを特徴とする。
本発明の一態様のシステムは、
前記制御装置と、
前記第２制御信号を前記制御回路に出力する、信号出力部と、
前記クランプ電圧の変化に基づいて、前記静電型トランスデューサに印加された振動、音又は圧力を検出する、電圧変化検出部と、
を含む、
ことを特徴とする。
本発明の一態様の制御回路、制御装置及びシステムは、１個の静電型トランスデューサに振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができるという効果を奏する。
図１は、比較例の制御装置を用いたシステムの構成を示す図である。 図２は、比較例の検出原理を説明する図である。 図３は、比較例の検出原理を説明する図である。 図４は、第１の実施の形態の制御装置を用いたシステムの構成を示す図である。 図５は、第１の実施の形態のシステムの各部の信号の波形を示す図である。 図６は、第１の実施の形態のシステムの各部の信号の波形を示す図である。 図７は、第１の実施の形態のシステムの各部の信号の波形を示す図である。 図８は、第１の実施の形態のシステムの各部の信号の波形を示す図である。 図９は、第２の実施の形態の制御装置を用いたシステムの構成を示す図である。 図１０は、第３の実施の形態の制御装置を用いたシステムの構成を示す図である。 図１１は、第４の実施の形態の制御装置を用いたシステムの構成を示す図である。 図１２は、第５の実施の形態の制御装置を用いたシステムの構成を示す図である。
以下に、本発明の制御回路、制御装置及びシステムの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
＜第１の実施の形態＞
以下、第１の実施の形態について説明するが、第１の実施の形態の理解を容易にするため、先に比較例について説明する。
（比較例）
図１は、比較例の制御装置を用いたシステムの構成を示す図である。システム１００は、制御装置１０２と、マイクロコンピュータ１０３と、直流電源４と、静電型トランスデューサ５と、コンデンサ６と、を含む。
静電型トランスデューサ５は、特許文献１記載の静電型トランスデューサが例示されるが、本開示はこれに限定されない。静電型トランスデューサ５は、静電型アクチュエータ又は静電型圧力検出素子と称してもよい。
静電型トランスデューサ５は、直列接続された抵抗２１及びコンデンサ２２と、コンデンサ２２に並列接続された抵抗２３と、の等価回路で表される。
抵抗２１の抵抗値は、１２０Ω（オーム）から３６０Ω程度が例示されるが、本開示はこれに限定されない。コンデンサ２２の静電容量は、１００ｎＦ（ナノファラド）から３００ｎＦ程度が例示されるが、本開示はこれに限定されない。抵抗２３の抵抗値は、１２ＭΩ（メガオーム）程度が例示されるが、本開示はこれに限定されない。
静電型トランスデューサ５は、高電圧（例えば、４１０Ｖ）が印加されると、コンデンサ２２の両電極間の間隔が変化することで、振動、音又は圧力を発生することができる。
また、静電型トランスデューサ５は、振動、音又は圧力が印加されると、コンデンサ２２の両電極間の間隔が変化することで、振動、音又は圧力を検出することができる。
コンデンサ６は、静電型トランスデューサ５に電気的に並列接続されている。コンデンサ６は、静電型トランスデューサ５に印加される電圧を平滑化する。
図２及び図３は、比較例の検出原理を説明する図である。
スイッチ２０３は、パルス発生回路２０２が発生するパルス信号に応じて、オンオフする。
スイッチ２０３は、パルス信号がハイレベルの場合に、オン状態になる。スイッチ２０３がオン状態になると、直流電源２０１の電圧が、静電型トランスデューサ５に印加され、電荷が、コンデンサ２２にチャージされる。直流電源２０１の電圧は、予め定められた電圧である５Ｖが例示されるが、本開示はこれに限定されない。
スイッチ２０３は、パルス信号がローレベルの場合に、オフ状態になる。スイッチ２０３がオフ状態になると、コンデンサ２２にチャージされた電荷が、抵抗２０５を介して放電される。電圧検出回路２０４は、静電型トランスデューサ５の電圧を検出する。
抵抗２０５の抵抗値は、２ＭΩ程度が例示されるが、本開示はこれに限定されない。
図３を参照すると、タイミングｔ１００からタイミングｔ１０１までの間において、スイッチ２０３がオン状態になると、静電型トランスデューサ５の電圧は、直流電源２０１の電圧と同じになる。
タイミングｔ１０１からタイミングｔ１０２までの間において、スイッチ２０３がオフ状態になると、コンデンサ２２にチャージされた電荷が放電される。従って、静電型トランスデューサ５の電圧は、抵抗２１、コンデンサ２２、抵抗２３、及び、抵抗２０５の時定数に応じて、下降する。
タイミングｔ１０３からタイミングｔ１０４までの間において、スイッチ２０３がオン状態になる。このとき、静電型トランスデューサ５に振動、音又は圧力が印加されると、コンデンサ２２の両電極間の間隔が短くなり、コンデンサ２２の静電容量が大きくなる。つまり、抵抗２１、コンデンサ２２、抵抗２３、及び、抵抗２０５の時定数が、大きくなる。
タイミングｔ１０４からタイミングｔ１０５までの間において、スイッチ２０３がオフ状態になると、コンデンサ２２にチャージされた電荷が放電される。このとき、抵抗２１、コンデンサ２２、抵抗２３、及び、抵抗２０５の時定数が大きくなっている。従って、静電型トランスデューサ５の電圧は、タイミングｔ１０１からタイミングｔ１０２までの間と比べて、緩やかに下降する。これにより、静電型トランスデューサ５は、振動、音又は圧力を検出することができる。
再び図１を参照すると、制御装置１０２は、電圧出力回路７と、制御回路１０８と、を含む。
電圧出力回路７は、フライバック型のコンバータとするが、本開示はこれに限定されない。電圧出力回路７は、フォワード型のコンバータであってもよいし、インバータであってもよい。
制御回路１０８は、マイクロコンピュータ１０３の制御下で、電圧出力回路７を制御する。電圧出力回路７は、制御回路１０８の制御下で、直流電源４の電力を変換して、変換後の電力を静電型トランスデューサ５に印加する。
直流電源４の電圧は、１２Ｖが例示されるが、本開示はこれに限定されない。電圧出力回路７が静電型トランスデューサ５に印加する電圧は、０Ｖから４１０Ｖの間で変化する電圧とするが、本開示はこれに限定されない。電圧出力回路７が静電型トランスデューサ５に印加する電圧の波形は、静電型トランスデューサ５から発生させたい任意の波形である。任意の波形は、正弦波、又は、複数の正弦波を重ね合わせた合成波が例示されるが、本開示はこれに限定されない。
制御回路１０８は、静電型トランスデューサ５に振動、音又は圧力を発生させる場合に、電圧出力回路７を動作させる。
制御回路１０８は、静電型トランスデューサ５に振動、音又は圧力を検出させる場合に、電圧出力回路７を停止させる。
制御回路１０８は、ドライバＩＣ（Integrated Circuit：半導体集積回路）とするが、本開示はこれに限定されない。
電圧出力回路７は、トランス１１と、ダイオード１２及び１４と、Ｎチャネル型のトランジスタ１３及び１５と、抵抗１６及び１７と、分圧回路１８と、を含む。
分圧回路１８は、静電型トランスデューサ５の電圧Ｓ７を分圧した分圧電圧Ｓ６を、制御回路１０８に出力する。分圧回路１８は、静電型トランスデューサ５の電圧を４１０分の１に分圧することが例示されるが、本開示はこれに限定されない。
比較例では、電圧出力回路７がフライバック型のコンバータであるので、トランス１１の１次巻線１１ａと、２次巻線１１ｂとは、逆極性に巻かれている。
電圧出力回路７は、回生型であり、１次側回路と２次側回路とが対称になっている。電圧出力回路７は、回生型としたが、本開示はこれに限定されない。
電圧出力回路７は、回生型とすることで、静電型トランスデューサ５側の電力を直流電源４側に回生できるので、電力損失を抑制できる。
トランス１１の１次巻線１１ａの一端は、直流電源４の高電位側の端子に、電気的に接続されている。ダイオード１２のアノードは、直流電源４の低電位側の端子に、電気的に接続されている。直流電源４の低電位側の端子は、基準電位に電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。
ダイオード１２のカソードは、トランス１１の１次巻線１１ａの他端に、電気的に接続されている。トランジスタ１３のドレイン－ソース経路は、ダイオード１２に、電気的に並列接続されている。トランジスタ１３のゲートには、抵抗１６を介して、第１スイッチング信号Ｓ４が制御回路１０８から入力される。
トランス１１の２次巻線１１ｂの一端は、静電型トランスデューサ５の一端に、電気的に接続されている。ダイオード１４のアノードは、静電型トランスデューサ５の他端に、電気的に接続されている。静電型トランスデューサ５の他端は、基準電位に電気的に接続されている。
ダイオード１４のカソードは、トランス１１の２次巻線１１ｂの他端に、電気的に接続されている。トランジスタ１５のドレイン－ソース経路は、ダイオード１４に、電気的に並列接続されている。トランジスタ１５のゲートには、抵抗１７を介して、第２スイッチング信号Ｓ５が制御回路１０８から入力される。
制御回路１０８は、静電型トランスデューサ５の電圧Ｓ７を上昇させる場合（例えば、０Ｖから４１０Ｖへと正弦波状に上昇させる場合）には、ＰＷＭ（Pulse Width Modulation）の第１スイッチング信号Ｓ４をトランジスタ１３のゲートに出力し、トランジスタ１３をスイッチング動作させる。
トランジスタ１３がオン状態の期間に、トランス１１の１次巻線１１ａ側にエネルギーが蓄積される。トランジスタ１３がオフ状態の期間に、トランス１１の２次巻線１１ｂから、エネルギーが放出される。２次巻線１１ｂから放出されたエネルギーは、ダイオード１４で整流され、静電型トランスデューサ５に入力される。
制御回路１０８は、静電型トランスデューサ５の電圧Ｓ７を下降させる場合（例えば、４１０Ｖから０Ｖへと正弦波状に下降させる場合）には、ＰＷＭの第２スイッチング信号Ｓ５をトランジスタ１５のゲートに出力し、トランジスタ１５をスイッチング動作させる。
トランジスタ１５がオン状態の期間に、トランス１１の２次巻線１１ｂ側にエネルギーが蓄積される。トランジスタ１５がオフ状態の期間に、トランス１１の１次巻線１１ａから、エネルギーが放出される。１次巻線１１ａから放出されたエネルギーは、ダイオード１２で整流され、直流電源４に入力される。
制御回路１０８は、電圧出力回路制御部３０と、パルス信号出力部１４０と、電圧クランプ部５０と、を含む。
電圧出力回路制御部３０は、スイッチング信号出力部３１と、エラーアンプ３２と、バッファ３３及び３４と、を含む。
エラーアンプ３２の非反転入力端子には、出力電圧制御信号Ｓ１０２が、マイクロコンピュータ１０３内の出力電圧制御信号出力回路１２２から入力される。出力電圧制御信号Ｓ１０２は、０Ｖから１Ｖの間で変化する電圧とするが、本開示はこれに限定されない。出力電圧制御信号Ｓ１０２の波形は、静電型トランスデューサ５から発生させたい任意の波形である。任意の波形は、正弦波、又は、複数の正弦波を重ね合わせた合成波が例示されるが、本開示はこれに限定されない。電圧出力回路７が静電型トランスデューサ５に印加する電圧Ｓ７は、出力電圧制御信号Ｓ１０２に予め定められたゲインを乗じた電圧となる。
エラーアンプ３２の反転入力端子には、分圧電圧Ｓ６が、分圧回路１８から入力される。
エラーアンプ３２は、出力電圧制御信号Ｓ１０２と分圧電圧Ｓ６との差分に応じた信号を、スイッチング信号出力部３１に出力する。例えば、エラーアンプ３２は、出力電圧制御信号Ｓ１０２と分圧電圧Ｓ６との差分を増幅して、スイッチング信号出力部３１に出力する。
スイッチング信号出力部３１には、検出制御信号Ｓ１０１が、マイクロコンピュータ１０３内の検出制御信号出力回路１２１から入力される。
検出制御信号出力回路１２１は、静電型トランスデューサ５に振動、音又は圧力を出力させる場合には、ローレベル（第１レベル）の検出制御信号Ｓ１０１をスイッチング信号出力部３１に出力する。
検出制御信号出力回路１２１は、静電型トランスデューサ５に振動、音又は圧力を検出させる場合には、ハイレベル（第２レベル）の検出制御信号Ｓ１０１をスイッチング信号出力部３１に出力する。
スイッチング信号出力部３１は、検出制御信号Ｓ１０１がローレベルの場合には、エラーアンプ３２の出力信号に基づき、第１スイッチング信号Ｓ４又は第２スイッチング信号Ｓ５を電圧出力回路７に出力して、電圧出力回路７を動作させる。
スイッチング信号出力部３１は、ＰＷＭの第１スイッチング信号Ｓ４を、バッファ３３及び抵抗１６を介して、トランジスタ１３のゲートに出力する。スイッチング信号出力部３１は、ＰＷＭの第２スイッチング信号Ｓ５を、バッファ３４及び抵抗１７を介して、トランジスタ１５のゲートに出力する。
スイッチング信号出力部３１は、検出制御信号Ｓ１０１がハイレベルの場合には、第１スイッチング信号Ｓ４及び第２スイッチング信号Ｓ５を電圧出力回路７に出力せず、電圧出力回路７を停止させる。
パルス信号出力部１４０は、バッファ１４１を含む。バッファ１４１には、マイクロコンピュータ１０３内のパルス信号発生回路１２３から、パルス信号Ｓ１０３が入力される。パルス信号Ｓ１０３は、ローレベルが０Ｖであり、ハイレベルが５Ｖであるとするが、本開示はこれに限定されない。バッファ１４１は、パルス信号Ｓ１０３を、ダイオード９を介して、静電型トランスデューサ５の一端に出力する。
ダイオード９は、高耐圧型（例えば、４１０Ｖ以上の耐圧）である。静電型トランスデューサ５の電圧がバッファ１４１の出力電圧より高い場合は、ダイオード９はオフ状態となる。これにより、バッファ１４１に高電圧が印加されることを抑制でき、バッファ１４１が保護される。
ダイオード９は、制御回路１０８（ドライバＩＣ）内に設けられてもよい。
電圧クランプ部５０は、直流電源５１と、Ｎチャネル型のトランジスタ５２と、を含む。直流電源５１の低電位側の端子は、基準電位に電気的に接続されている。直流電源５１の高電位側の端子は、トランジスタ５２のゲートに電気的に接続されている。直流電源５１の出力電圧は、８Ｖが例示されるが、本開示はこれに限定されない。
トランジスタ５２は、高耐圧型（例えば、４１０Ｖ以上の耐圧）である。トランジスタ５２のゲート－ソース間の電圧閾値ＶＴＨは、３Ｖが例示される。そして、トランジスタ５２のゲートには、８Ｖのバイアス電圧が印加されている。従って、トランジスタ５２のソース電圧は、最大で５Ｖ（＝８Ｖ－３Ｖ）が例示される。
トランジスタ５２のソース電圧の最大値（例えば、５Ｖ）が、本開示の「第１閾値電圧」に対応する。
トランジスタ５２のソース電圧は、ドレイン電圧が５Ｖ以下の場合は、ドレイン電圧に等しくなる。トランジスタ５２のソース電圧は、ドレイン電圧が５Ｖより高い場合は、５Ｖになる。つまり、トランジスタ５２は、静電型トランスデューサ５の一端の電圧Ｓ７を５Ｖ以下にクランプしたクランプ電圧Ｓ８をマイクロコンピュータ１０３内の電圧変化検出部１２４に出力する。
電圧変化検出部１２４は、図２及び図３で説明した検出原理に基づき、クランプ電圧Ｓ８の変化に基づいて、静電型トランスデューサ５に印加された振動、音又は圧力を検出することができる。例えば、電圧変化検出部１２４は、クランプ電圧Ｓ８が５Ｖから予め定められた電圧まで下降する時間を計測することにより、静電型トランスデューサ５の時定数、即ち静電型トランスデューサ５に印加された振動、音又は圧力を検出することができる。
制御装置１０２は、上記の構成により、１個の静電型トランスデューサ５を制御し、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができる。
（第１の実施の形態）
図４は、第１の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
システム１は、制御装置２と、マイクロコンピュータ３と、を含む。制御装置２は、制御回路８を含む。制御回路８は、制御回路１０８（図１参照）と比較して、パルス信号出力部１４０を含んでいない。また、制御回路８は、制御回路１０８と比較して、制御信号出力部６０を更に含む。
マイクロコンピュータ３は、マイクロコンピュータ１０３（図１参照）と比較して、検出制御信号出力回路１２１、出力電圧制御信号出力回路１２２、及び、パルス信号発生回路１２３を含んでいない。また、マイクロコンピュータ３は、マイクロコンピュータ１０３と比較して、出力電圧制御信号出力回路１２５を更に含む。
制御信号出力部６０は、ＲＳ型のフリップフロップ６１と、コンパレータ６２と、直流電源６３と、マスク回路６４と、ＮＡＮＤゲート回路６５と、コンパレータ６６と、直流電源６７と、を含む。
コンパレータ６６が、本開示の「第１コンパレータ」に対応する。コンパレータ６２が、本開示の「第２コンパレータ」に対応する。
フリップフロップ６１は、ＮＡＮＤゲート回路６５の出力信号がローレベルの場合にセットされ、ハイレベルの検出制御信号Ｓ１を出力する。
フリップフロップ６１は、コンパレータ６２の出力信号がローレベルの場合にリセットされ、ローレベルの検出制御信号Ｓ１を出力する。
検出制御信号Ｓ１が、本開示の「第１制御信号」に対応する。
ＮＡＮＤゲート回路６５は、コンパレータ６６の出力信号がハイレベルであり、且つ、マスク回路６４の出力信号がハイレベルである場合に、ローレベルの信号をフリップフロップ６１の反転セット端子に出力する。ＮＡＮＤゲート回路６５は、その他の場合に、ハイレベルの信号をフリップフロップ６１の反転セット端子に出力する。
コンパレータ６６の反転入力端子には、クランプ電圧Ｓ８が入力される。先に説明した通り、クランプ電圧Ｓ８は、０Ｖから５Ｖの範囲で変化する。
コンパレータ６６の非反転入力端子には、直流電源６７の電圧が入力される。直流電源６７は、第２閾値電圧Ｖｔｈ２を出力する。第２閾値電圧Ｖｔｈ２は、１Ｖが例示されるが、本開示はこれに限定されない。
コンパレータ６６は、クランプ電圧Ｓ８が第２閾値電圧Ｖｔｈ２（例えば、１Ｖ）以下である場合は、ハイレベルの信号をＮＡＮＤゲート回路６５の一方の入力端子に出力する。コンパレータ６６は、クランプ電圧Ｓ８が第２閾値電圧Ｖｔｈ２よりも高い場合は、ローレベルの信号をＮＡＮＤゲート回路６５の一方の入力端子に出力する。
マスク回路６４は、フリップフロップ６１の反転出力信号（検出制御信号Ｓ１の論理反転信号）を、ＮＡＮＤゲート回路６５の他方の入力端子に出力する。但し、マスク回路６４は、フリップフロップ６１の反転出力信号がハイレベルからローレベルに変化してから、予め定められた期間内は、コンパレータ６６がハイレベルを出力したとしても、ＮＡＮＤゲート回路６５の出力をハイレベルに維持する。つまり、マスク回路６４は、コンパレータ６６の出力信号をマスクする。従って、マスク回路６４は、チャタリングを抑制することができる。マスク回路６４は、ワンショット回路が例示されるが、本開示はこれに限定されない。
コンパレータ６２の反転入力端子には、出力電圧制御信号Ｓ２が、マイクロコンピュータ３内の出力電圧制御信号出力回路１２５から入力される。
出力電圧制御信号Ｓ２は、振動、音又は圧力を静電型トランスデューサ５に発生させる場合には、０Ｖから１Ｖの範囲で変化する信号とするが、本開示はこれに限定されない。出力電圧制御信号Ｓ２の波形は、静電型トランスデューサ５から発生させたい任意の波形である。任意の波形は、正弦波、又は、複数の正弦波を重ね合わせた合成波が例示されるが、本開示はこれに限定されない。
また、出力電圧制御信号Ｓ２は、振動、音又は圧力を静電型トランスデューサ５に検出させる場合には、０Ｖから１００ｍＶの範囲で三角波状に変化する信号とするが、本開示はこれに限定されない。
出力電圧制御信号Ｓ２が、本開示の「第２制御信号」に対応する。
コンパレータ６２の非反転入力端子には、直流電源６３の電圧が入力される。直流電源６３は、第３閾値電圧Ｖｔｈ３を出力する。第３閾値電圧Ｖｔｈ３は、３０ｍＶが例示されるが、本開示はこれに限定されない。
コンパレータ６２は、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３（例えば、３０ｍＶ）以下である場合は、ハイレベルの信号をフリップフロップ６１の反転リセット端子に出力する。コンパレータ６２は、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３よりも高い場合は、ローレベルの信号をフリップフロップ６１の反転リセット端子に出力する。
以上を総合すると、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３よりも高くなると、フリップフロップ６１がリセットされるので、制御信号出力部６０は、ローレベルの検出制御信号Ｓ１を出力する。これにより、電圧出力回路制御部３０は、出力電圧制御信号Ｓ２に応じた電圧を静電型トランスデューサ５に印加するように、電圧出力回路７を制御する。
出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３よりも高い間は、制御信号出力部６０は、ローレベルの検出制御信号Ｓ１を出力し続ける。これにより、電圧出力回路制御部３０は、出力電圧制御信号Ｓ２に応じた電圧を静電型トランスデューサ５に印加するように、電圧出力回路７を制御し続ける。
その後、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３以下になり、且つ、クランプ電圧Ｓ８が第２閾値電圧Ｖｔｈ２以下になると、フリップフロップ６１がセットされる。従って、制御信号出力部６０は、ハイレベルの検出制御信号Ｓ１を出力する。これにより、電圧出力回路制御部３０は、電圧出力回路７を停止させる。
図５から図８は、第１の実施の形態のシステムの各部の信号の波形を示す図である。
図５は、静電型トランスデューサ５の電圧Ｓ７の波形３０１を示す図である。静電型トランスデューサ５が振動、音又は圧力を検出する期間を、本開示では「検出期間」と称する。タイミングｔ０からタイミングｔ１までは、検出期間３１１であり、タイミングｔ２からタイミングｔ３までは、検出期間３１３である。
静電型トランスデューサ５が振動、音又は圧力を発生する期間を、本開示では「発生期間」と称する。タイミングｔ１からタイミングｔ２までは、発生期間３１２であり、タイミングｔ３からタイミングｔ４までは、発生期間３１４である。
発生期間３１２及び３１４では、出力電圧制御信号Ｓ２が、例えば正弦波状に変化する。これに応じて、発生期間３１２及び３１４では、電圧出力回路７は、例えば正弦波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。例えば、発生期間３１２及び３１４では、電圧出力回路７は、０Ｖから４１０Ｖ程度の範囲で変化する例えば正弦波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。
また、検出期間３１１及び３１３では、出力電圧制御信号Ｓ２は、三角波状に変化する。これに応じて、検出期間３１１及び３１３では、電圧出力回路７は、振幅が例えば正弦波より小さい三角波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。例えば、検出期間３１１及び３１３では、電圧出力回路７は、１Ｖから１０Ｖ程度の範囲で変化する三角波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。
図５に示すように、検出期間３１３は、発生期間３１２と発生期間３１４との間の谷間部分（低電圧部分）に設けることも可能である。
図６は、静電型トランスデューサ５の電圧Ｓ７の波形３０１を示す図である。詳しくは、図６は、静電型トランスデューサ５の電圧Ｓ７の波形３０１の、検出期間での拡大図である。
検出期間の内の、電圧出力回路７が静電型トランスデューサ５に電圧Ｓ７を印加する期間を、本開示では「検出電圧印加期間」と称する。タイミングｔ１０からタイミングｔ１１までは、検出電圧印加期間３２１である。
検出期間の内の、電圧出力回路７が静電型トランスデューサ５に電圧Ｓ７を印加せず、電圧変化検出部１２４がクランプ電圧Ｓ８をセンシングする期間を、本開示では「検出センシング期間」と称する。タイミングｔ１１からタイミングｔ１２までは、検出センシング期間３２２である。
検出電圧印加期間３２１では、電圧出力回路７は、出力電圧制御信号Ｓ２に応じて、一定の第１勾配で上昇し、その後一定の第２勾配で下降する三角波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。第１勾配と第２勾配とは、同じであっても良いし、異なっていても良い。
電圧出力回路７が静電型トランスデューサ５に印加する三角波状の電圧Ｓ７のピーク値は、例えば、１０Ｖ程度が例示されるが、本開示はこれに限定されない。出力電圧制御信号Ｓ２の三角波状の電圧の周波数、即ち、電圧出力回路７が静電型トランスデューサ５に印加する三角波状の電圧Ｓ７の周波数は、１ｋＨｚ（キロヘルツ）程度が例示されるが、本開示はこれに限定されない。
なお、出力電圧制御信号Ｓ２の波形は、瞬間的に上昇し、その後一定の勾配で下降する三角波の一種である、のこぎり波状であっても良い。つまり、電圧出力回路７は、のこぎり波状の電圧Ｓ７を静電型トランスデューサ５に印加しても良い。但し、電圧出力回路７が、のこぎり波状の電圧Ｓ７を静電型トランスデューサ５に印加すると、のこぎり波のピーク付近で静電型トランスデューサ５の電圧Ｓ７に大きな変動（オーバーシュート）が発生し、変動が収束するのに時間が掛かる可能性がある。従って、変動が収束する時間を抑制する観点から、出力電圧制御信号Ｓ２の波形は、三角波状であることが、好ましい。つまり、電圧出力回路７は、三角波状の電圧Ｓ７を静電型トランスデューサ５に印加することが、好ましい。
また、出力電圧制御信号Ｓ２の波形は、正弦波状であっても良い。つまり、電圧出力回路７は、正弦波状の電圧Ｓ７を静電型トランスデューサ５に印加しても良い。但し、電圧出力回路７が正弦波状の電圧Ｓ７を静電型トランスデューサ５に印加すると、コンデンサ２２の静電容量の計算（後述）が複雑になる。従って、コンデンサ２２の静電容量の計算の簡素化の観点から、出力電圧制御信号Ｓ２の波形は、一定の勾配で下降する、三角波状であることが、好ましい。つまり、電圧出力回路７は、三角波状の電圧Ｓ７を静電型トランスデューサ５に印加することが、好ましい。
図７は、静電型トランスデューサ５の電圧Ｓ７の波形３０１を示す図である。詳しくは、図７は、静電型トランスデューサ５の電圧Ｓ７の波形３０１の、検出センシング期間３２２近傍での拡大図である。
静電型トランスデューサ５に振動、音又は圧力が印加されると、コンデンサ２２の両電極間の間隔が変化するので、コンデンサ２２の静電容量が変化する。従って、タイミングｔ１１において、電圧出力回路７が静電型トランスデューサ５に電圧Ｓ７を印加することを終了すると、検出センシング期間３２２において、静電型トランスデューサ５の電圧Ｓ７は、コンデンサ２２の静電容量に応じた電圧になる。なお、検出センシング期間３２２において、静電型トランスデューサ５の電圧Ｓ７は、若干の過渡状態を有して、上昇する。
検出センシング期間３２２において、コンデンサ２２の静電容量が小さいほど、静電型トランスデューサ５の電圧Ｓ７は低くなり、コンデンサ２２の静電容量が大きいほど、静電型トランスデューサ５の電圧Ｓ７は高くなる。つまり、静電型トランスデューサ５の電圧Ｓ７の波形が波形３０１ａとなる場合、コンデンサ２２の静電容量は、波形３０１ｂ及び３０１ｃの場合よりも小さい。また、静電型トランスデューサ５の電圧Ｓ７の波形が波形３０１ｃとなる場合、コンデンサ２２の静電容量は、波形３０１ａ及び３０１ｂの場合よりも大きい。また、静電型トランスデューサ５の電圧Ｓ７の波形が波形３０１ｂとなる場合、コンデンサ２２の静電容量は、波形３０１ａの場合と波形３０１ｃの場合との間になる。
図８は、制御回路８の各部の信号の波形を示す図である。詳しくは、図８は、制御回路８の各部の信号の波形の、検出センシング期間３２２近傍での拡大図である。
図８（ａ）を参照すると、波形４０１は、出力電圧制御信号Ｓ２の波形である。出力電圧制御信号Ｓ２は、一定の第２勾配で下降し、検出センシング期間３２２内でゼロになり、その後、一定の第１勾配で上昇する。
図８（ｆ）を参照すると、波形４０６は、検出制御信号Ｓ１の波形である。検出電圧印加期間３２１及び３２３において、フリップフロップ６１がリセットされるので、検出制御信号Ｓ１は、ローレベルである。また、検出センシング期間３２２において、フリップフロップ６１がセットされるので、検出制御信号Ｓ１は、ハイレベルである。従って、スイッチング信号出力部３１は、検出電圧印加期間３２１及び３２３において、電圧出力回路７を動作させ、検出センシング期間３２２において、電圧出力回路７を停止させる。
図８（ｃ）を参照すると、波形４０３は、第２スイッチング信号Ｓ５の波形である。検出電圧印加期間３２１において、検出制御信号Ｓ１がローレベルであるので、スイッチング信号出力部３１は、ＰＷＭの第２スイッチング信号Ｓ５をトランジスタ１５のゲートに出力し、トランジスタ１５をスイッチング動作させる。これにより、電圧出力回路７は、波形３０１で示すように、静電型トランスデューサ５の電圧Ｓ７を下降させる。
図８（ｂ）を参照すると、波形４０２は、コンデンサ２２の電圧の波形である。波形４０２で表されるコンデンサ２２の電圧は、波形３０１で表される電圧出力回路７の印加電圧（電圧Ｓ７）よりも、高い。コンデンサ２２の電圧と電圧出力回路７の印加電圧との電圧差により、電流が、コンデンサ２２から抵抗２１を経由して電圧出力回路７へ流れる。つまり、コンデンサ２２の電荷が、抵抗２１を経由して、電圧出力回路７へ引き抜かれる。コンデンサ２２から抵抗２１を経由して電圧出力回路７へ流れる電流を、本開示では「引き抜き電流」と称する。
図８（ｅ）を参照すると、波形４０５は、抵抗２１に流れる電流の波形である。電圧出力回路７からコンデンサ２２へ流れる方向を正とし、コンデンサ２２から電圧出力回路７へ流れる方向を負としている。
コンデンサ２２の電圧と電圧出力回路７の印加電圧（電圧Ｓ７）との電圧差は、抵抗２１での電圧降下分に等しい。
コンデンサ２２の静電容量Ｃと、引き抜き電流Ｉと、電圧出力回路７の印加電圧（電圧Ｓ７）Ｖと、の間には、次の式（１）が成り立つ。
Ｉ＝Ｃ×ｄＶ／ｄｔ ・・・（１）
第１の実施の形態では、電圧出力回路７の印加電圧（電圧Ｓ７）の変化率ｄＶ／ｄｔを一定としているので、引き抜き電流Ｉは、一定となる。
なお、出力電圧制御信号Ｓ２の波形が正弦波状である場合、即ち、電圧出力回路７が正弦波状の電圧Ｓ７を静電型トランスデューサ５に印加する場合、電圧Ｓ７の変化率ｄＶ／ｄｔが一定ではないので、引き抜き電流Ｉも、一定とならない。
タイミングｔ１１において、波形３０１で示すように、電圧出力回路７の印加電圧（電圧Ｓ７）が第２閾値電圧Ｖｔｈ２以下になると、フリップフロップ６１がセットされる。従って、波形４０６で示すように、検出制御信号Ｓ１がハイレベルになる。これにより、スイッチング信号出力部３１は、電圧出力回路７を停止させる。つまり、電圧出力回路７は、電圧出力を停止する。
電圧出力回路７が電圧出力を停止すると、抵抗２１に電流が流れなくなる。これにより、抵抗２１での電圧降下が無くなる。従って、検出センシング期間３２２において、波形３０１で表される静電型トランスデューサ５の電圧Ｓ７は、コンデンサ２２の電圧に略等しくなる。
電圧変化検出部１２４は、検出センシング期間３２２内（例えば、タイミングｔ１２）において、静電型トランスデューサ５の電圧Ｓ７（クランプ電圧Ｓ８）をセンシングする。静電型トランスデューサ５の電圧Ｓ７（クランプ電圧Ｓ８）と第２閾値電圧Ｖｔｈ２との電圧差が、抵抗２１での電圧降下分に相当する。電圧変化検出部１２４は、抵抗２１での電圧降下分を抵抗２１の抵抗値で除することにより、引き抜き電流Ｉを計算できる。これにより、式（１）において、引き抜き電流Ｉ、及び、電圧Ｓ７の変化率ｄＶ／ｄｔが、既知となる。従って、電圧変化検出部１２４は、コンデンサ２２の静電容量Ｃを計算できる。これにより、電圧変化検出部１２４は、静電型トランスデューサ５に印加された振動、音又は圧力を検出することができる。
タイミングｔ１２において、波形４０１で示すように、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３を超えると、フリップフロップ６１がリセットされる。従って、波形４０６で示すように、検出制御信号Ｓ１がローレベルになる。これにより、スイッチング信号出力部３１は、電圧出力回路７を動作させる。つまり、電圧出力回路７は、電圧を出力する。
一方、検出センシング期間３２２では、電圧出力回路７は電圧出力を停止しているため、電圧出力回路７の電圧は、出力電圧制御信号Ｓ２に応じた電圧とならない。よって、エラーアンプ３２は、制御範囲（ダイナミックレンジ）から外れている。図示していないが、検出センシング期間３２２から検出電圧印加期間３２３への切り替わり時の出力オーバーシュート対策の為、検出センシング期間３２２の間、エラーアンプ３２の出力をローレベルに下げている。これにより、波形３０１に示すように、静電型トランスデューサ５の電圧Ｓ７は、一時低下する。その後、出力電圧制御信号Ｓ２が上昇するとともに、電圧出力回路７は、出力電圧制御信号Ｓ２に応じた電圧を、静電型トランスデューサ５に印加する。波形４０４は、第１スイッチング信号Ｓ４の波形である。これにより、静電型トランスデューサ５の電圧Ｓ７も、上昇する。
（まとめ）
制御回路８は、制御回路１０８と同様に、１個の静電型トランスデューサ５を制御し、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができる。
また、制御装置１０２では、図２及び図３で検出原理を説明した通り、コンデンサ２２を自然放電させる。従って、コンデンサ２２の放電に時間が掛かる。なお、図２中の抵抗２０５（図１中の分圧回路１８に対応）の抵抗値を小さくすれば、コンデンサ２２の自然放電に掛かる時間を短くすることができる。しかしながら、抵抗２０５は、ピーク時に４１０Ｖの高電圧が印加される。従って、抵抗２０５の抵抗値を小さくすると、抵抗２０５に流れる電流が大きくなる。つまり、抵抗２０５がダメージを受ける可能性がある。従って、抵抗２０５の抵抗値を小さくすることには、限度がある。つまり、コンデンサ２２の自然放電に掛かる時間を短くすることには、限度がある。
一方、制御装置２では、電圧出力回路７が、一定の第２勾配で下降する電圧Ｓ７を静電型トランスデューサ５に印加し、コンデンサ２２の電圧を強制的に低下させる。つまり、電圧出力回路７は、コンデンサ２２の電荷を強制的に放電する。従って、制御装置２は、制御装置１０２と比較して、コンデンサ２２の放電に掛かる時間を短くすることができる。これにより、制御装置２は、制御装置１０２と比較して、短い時間で、振動、音又は圧力を検出することが可能である。
また、システム１は、システム１００と比較して、検出制御信号出力回路１２１及びパルス信号発生回路１２３を不要にすることができる。これにより、システム１は、マイクロコンピュータ３の回路を抑制できるとともに、マイクロコンピュータ３と制御回路８との間の配線を抑制することができる。
＜第２の実施の形態＞
図９は、第２の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１の実施の形態又は比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
システム１Ａは、制御装置２Ａを含む。制御装置２Ａは、制御回路８Ａを含む。制御回路８Ａは、制御回路８と比較して、電圧出力部７０を更に含む。
電圧出力部７０は、直流電源７１と、コンパレータ７２と、ＮＡＮＤゲート回路７３と、ＮＯＴゲート回路（インバータ回路）７４と、トランスファーゲート７５及び７６と、を含む。
直流電源７１は、第５閾値電圧Ｖｔｈ５を出力する。第５閾値電圧Ｖｔｈ５は、第１閾値電圧Ｖｔｈ１（例えば、５Ｖ）よりも低い電圧（例えば、４．５Ｖ）である。
トランスファーゲート７５の入力端子には、第５閾値電圧Ｖｔｈ５（例えば、４．５Ｖ）が直流電源７１から入力される。トランスファーゲート７６の入力端子には、クランプ電圧Ｓ８が入力される。
コンパレータ７２の反転入力端子には、クランプ電圧Ｓ８が入力される。コンパレータ７２の非反転入力端子には、第５閾値電圧Ｖｔｈ５（例えば、４．５Ｖ）が入力される。コンパレータ７２は、クランプ電圧Ｓ８が第５閾値電圧Ｖｔｈ５以下の場合には、ハイレベルの信号をＮＡＮＤゲート回路７３の一方の入力端子に出力する。コンパレータ７２は、クランプ電圧Ｓ８が第５閾値電圧Ｖｔｈ５より高い場合には、ローレベルの信号をＮＡＮＤゲート回路７３の一方の入力端子に出力する。
ＮＡＮＤゲート回路７３の他方の入力端子には、検出制御信号Ｓ１が入力される。ＮＡＮＤゲート回路７３は、コンパレータ７２の出力信号がハイレベルであり、且つ、検出制御信号Ｓ１がハイレベルである場合に、ローレベルの信号を、ＮＯＴゲート回路７４の入力端子及びトランスファーゲート７５の制御端子に出力する。ＮＡＮＤゲート回路７３は、その他の場合に、ハイレベルの信号を、ＮＯＴゲート回路７４の入力端子及びトランスファーゲート７５の制御端子に出力する。
ＮＯＴゲート回路７４は、ＮＡＮＤゲート回路７３の出力信号を論理反転して、トランスファーゲート７６の制御端子に出力する。
以上を総合すると、ＮＡＮＤゲート回路７３は、クランプ電圧Ｓ８が第５閾値電圧Ｖｔｈ５（例えば、４．５Ｖ）以下であり、且つ、検出制御信号Ｓ１がハイレベルである場合に、ローレベルの信号を、トランスファーゲート７５の制御端子に出力する。つまり、ＮＡＮＤゲート回路７３は、クランプ電圧Ｓ８が４．５Ｖ以下であり、且つ、電圧出力回路７が停止している場合に、ローレベルの信号を、トランスファーゲート７５の制御端子に出力する。これにより、トランスファーゲート７５は、オフ状態になる。一方、ＮＯＴゲート回路７４は、ハイレベルの信号を、トランスファーゲート７６の制御端子に出力する。これにより、トランスファーゲート７６は、オン状態になる。従って、トランスファーゲート７６は、クランプ電圧Ｓ８を、出力電圧Ｓ９として、電圧変化検出部１２４に出力する。
一方、ＮＡＮＤゲート回路７３は、クランプ電圧Ｓ８が第５閾値電圧Ｖｔｈ５（例えば、４．５Ｖ）より高いか、又は、検出制御信号Ｓ１がローレベルである場合に、ハイレベルの信号を、トランスファーゲート７５の制御端子に出力する。つまり、ＮＡＮＤゲート回路７３は、クランプ電圧Ｓ８が４．５Ｖより高いか、又は、電圧出力回路７が動作している場合に、ハイレベルの信号を、トランスファーゲート７５の制御端子に出力する。これにより、トランスファーゲート７５は、オン状態になる。一方、ＮＯＴゲート回路７４は、ローレベルの信号を、トランスファーゲート７６の制御端子に出力する。これにより、トランスファーゲート７６は、オフ状態になる。従って、トランスファーゲート７５は、第５閾値電圧Ｖｔｈ５を、出力電圧Ｓ９として、電圧変化検出部１２４に出力する。
例えば、再び図８を参照すると、検出センシング期間３２２において、波形４０６で表される検出制御信号Ｓ１がハイレベルであり、クランプ電圧Ｓ８が第５閾値電圧Ｖｔｈ５以下であるので、ＮＡＮＤゲート回路７３は、ローレベルの信号を出力する。従って、電圧出力部７０は、検出センシング期間３２２において、クランプ電圧Ｓ８を、出力電圧Ｓ９として、電圧変化検出部１２４に出力する。一方、検出電圧印加期間３２１及び３２３において、波形４０６で表される検出制御信号Ｓ１がローレベルであるので、ＮＡＮＤゲート回路７３は、ハイレベルの信号を出力する。従って、電圧出力部７０は、検出電圧印加期間３２１及び３２３、つまり電圧出力回路７が動作している場合に、第５閾値電圧Ｖｔｈ５（例えば、４．５Ｖ）を、出力電圧Ｓ９として、電圧変化検出部１２４に出力する。
従って、電圧出力部７０は、電圧出力回路７が動作している場合は、第５閾値電圧Ｖｔｈ５（例えば、４．５Ｖ）を出力電圧Ｓ９として出力するので、出力電圧Ｓ９の不要な変動を抑制できる。これにより、電圧変化検出部１２４は、コンデンサ２２の電圧を安定してセンシングすることができる。
＜第３の実施の形態＞
図１０は、第３の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１若しくは第２の実施の形態、又は、比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
システム１Ｂは、制御装置２Ｂを含む。制御装置２Ｂは、制御回路８Ｂを含む。制御回路８Ｂは、制御回路８Ａと比較して、電圧出力部７０に代えて、電圧出力部７０Ｂを含む。
電圧出力部７０Ｂは、電圧出力部７０と比較して、直流電源７７と、コンパレータ７８と、ＮＡＮＤゲート回路７９及び８０と、を更に含む。
直流電源７７は、第２閾値電圧Ｖｔｈ２（例えば、１Ｖ）よりも高い第６閾値電圧Ｖｔｈ６を出力する。第６閾値電圧Ｖｔｈ６は、１．５Ｖが例示されるが、本開示はこれに限定されない。
コンパレータ７８の反転入力端子には、クランプ電圧Ｓ８が入力される。コンパレータ７２の非反転入力端子には、第６閾値電圧Ｖｔｈ６（例えば、１．５Ｖ）が入力される。コンパレータ７８は、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６以下の場合には、ハイレベルの信号をＮＡＮＤゲート回路７９の一方の入力端子に出力する。コンパレータ７８は、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６より高い場合には、ローレベルの信号をＮＡＮＤゲート回路７９の一方の入力端子に出力する。
ＮＡＮＤゲート回路７９の他方の入力端子には、コンパレータ６２の出力信号が入力される。ＮＡＮＤゲート回路７９は、コンパレータ７８の出力信号がハイレベルであり、且つ、コンパレータ６２の出力信号がハイレベルである場合に、ローレベルの信号を、ＮＡＮＤゲート回路８０の一方の入力端子に出力する。ＮＡＮＤゲート回路７９は、その他の場合に、ハイレベルの信号を、ＮＡＮＤゲート回路８０の一方の入力端子に出力する。
ＮＡＮＤゲート回路８０の他方の入力端子には、フリップフロップ６１の反転出力信号（検出制御信号Ｓ１の論理反転信号）が入力される。ＮＡＮＤゲート回路８０は、ＮＡＮＤゲート回路７９の出力信号がハイレベルであり、且つ、フリップフロップ６１の反転出力信号がハイレベルである場合に、ローレベルの信号を、ＮＡＮＤゲート回路７３の他方の入力端子に出力する。ＮＡＮＤゲート回路８０は、その他の場合に、ハイレベルの信号を、ＮＡＮＤゲート回路７３の他方の入力端子に出力する。
以上を総合すると、電圧出力部７０Ｂは、クランプ電圧Ｓ８が第５閾値電圧Ｖｔｈ５（例えば、４．５Ｖ）より高い場合は、他の条件に依らず、第５閾値電圧Ｖｔｈ５を、出力電圧Ｓ９として、電圧変化検出部１２４に出力する。
次に、電圧出力部７０Ｂは、クランプ電圧Ｓ８が第５閾値電圧Ｖｔｈ５（例えば、４．５Ｖ）以下の場合は、検出制御信号Ｓ１がハイレベルの場合（電圧出力回路７が停止している場合）に、クランプ電圧Ｓ８を、出力電圧Ｓ９として、電圧変化検出部１２４に出力する。
更に、電圧出力部７０Ｂは、クランプ電圧Ｓ８が第５閾値電圧Ｖｔｈ５（例えば、４．５Ｖ）以下であり、且つ、検出制御信号Ｓ１がローレベルの場合（電圧出力回路７が動作している場合）であっても、次の条件下で、クランプ電圧Ｓ８を、出力電圧Ｓ９として、電圧変化検出部１２４に出力する。即ち、電圧出力部７０Ｂは、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６（例えば、１．５Ｖ）以下であり、且つ、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３（例えば、３０ｍＶ）以下である場合に、クランプ電圧Ｓ８を、出力電圧Ｓ９として、電圧変化検出部１２４に出力する。
従って、電圧出力部７０Ｂがクランプ電圧Ｓ８を出力電圧Ｓ９として出力するタイミングは、第２の実施の形態の電圧出力部７０と比較して、早くなる。これにより、電圧変化検出部１２４は、第２の実施の形態と比較して、早いタイミングから、コンデンサ２２の電圧のセンシングを開始することができる。これにより、電圧変化検出部１２４は、出力電圧Ｓ９をより安定してセンシングすることができる。
＜第４の実施の形態＞
図１１は、第４の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１、第２若しくは第３の実施の形態、又は、比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
システム１Ｃは、制御装置２Ｃを含む。制御装置２Ｃは、制御回路８Ｃを含む。制御回路８Ｃは、制御回路８Ａと比較して、電圧クランプ部５０に代えて、電圧クランプ部５０Ｃを含む。
電圧クランプ部５０Ｃは、電圧クランプ部５０と比較して、ＮＯＴゲート回路（インバータ回路）５３と、トランスファーゲート５４及び５５と、を更に含む。
ＮＯＴゲート回路５３の入力端子には、コンパレータ６２の出力信号が入力される。ＮＯＴゲート回路５３は、コンパレータ６２の出力信号がローレベルである場合に、ハイレベルの信号を、トランスファーゲート５４の制御端子に出力する。トランスファーゲート５５の制御端子には、コンパレータ６２の出力信号が入力される。
トランスファーゲート５４の入力端子には、基準電位（例えば、接地電位）が入力される。トランスファーゲート５５の入力端子には、例えば、８Ｖが直流電源５１から入力される。
以上を総合すると、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３（例えば、３０ｍＶ）以下である場合に、トランスファーゲート５４がオフ状態になり、トランスファーゲート５５がオン状態になる。これにより、トランジスタ５２のゲートには、バイアス電圧（例えば、８Ｖ）が印加される。従って、トランジスタ５２は、オン状態になり、電圧クランプ部５０Ｃは、クランプ電圧Ｓ８を出力する。
一方、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３より高い場合に、トランスファーゲート５４がオン状態になり、トランスファーゲート５５がオフ状態になる。これにより、トランジスタ５２のゲートには、基準電位が印加されるので、バイアス電圧（例えば、８Ｖ）が印加されない。従って、トランジスタ５２は、オフ状態になり、電圧クランプ部５０Ｃは、クランプ電圧Ｓ８を出力しない。
従って、トランジスタ５２は、検出センシング期間３２２を含む期間ではオン状態になり、その他の期間（検出センシング期間３２２を含まない期間）ではオフ状態になる。これにより、電圧クランプ部５０Ｃは、トランジスタ５２の消費電力を抑制できる。
なお、第４の実施の形態と、第３の実施の形態と、を組み合わせても良い。即ち、制御回路８Ｃが、電圧出力部７０に代えて、電圧出力部７０Ｂを含んでも良い。
＜第５の実施の形態＞
図１２は、第５の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１、第２、第３若しくは第４の実施の形態、又は、比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
システム１Ｄは、制御装置２Ｄを含む。制御装置２Ｄは、制御回路８Ｄを含む。制御回路８Ｄは、制御回路８Ｃと比較して、電圧クランプ部５０Ｃに代えて、電圧クランプ部５０Ｄを含む。
電圧クランプ部５０Ｄは、電圧クランプ部５０Ｃと比較して、直流電源５６と、コンパレータ５７と、を更に含む。
直流電源５６は、第４閾値電圧Ｖｔｈ４を出力する。第４閾値電圧Ｖｔｈ４は、第３閾値電圧Ｖｔｈ３（例えば、３０ｍＶ）より、若干高い電圧が例示される。例えば、第４閾値電圧Ｖｔｈ４は、３５ｍＶ程度が例示されるが、本開示はこれに限定されない。
コンパレータ５７の反転入力端子には、出力電圧制御信号Ｓ２が入力される。コンパレータ５７の非反転入力端子には、第４閾値電圧Ｖｔｈ４（例えば、３５ｍＶ）が入力される。コンパレータ５７は、出力電圧制御信号Ｓ２が第４閾値電圧Ｖｔｈ４以下の場合には、ハイレベルの信号をＮＯＴゲート回路５３の入力端子及びトランスファーゲート５５の制御端子に出力する。コンパレータ５７は、出力電圧制御信号Ｓ２が第４閾値電圧Ｖｔｈ４より高い場合には、ローレベルの信号をＮＯＴゲート回路５３の入力端子及びトランスファーゲート５５の制御端子に出力する。
以上を総合すると、出力電圧制御信号Ｓ２が第４閾値電圧Ｖｔｈ４（例えば、３５ｍＶ）以下である場合に、トランスファーゲート５４がオフ状態になり、トランスファーゲート５５がオン状態になる。これにより、トランジスタ５２のゲートには、バイアス電圧（例えば、８Ｖ）が印加される。従って、トランジスタ５２は、オン状態になり、電圧クランプ部５０Ｄは、クランプ電圧Ｓ８を出力する。
一方、出力電圧制御信号Ｓ２が第４閾値電圧Ｖｔｈ４より高い場合に、トランスファーゲート５４がオン状態になり、トランスファーゲート５５がオフ状態になる。これにより、トランジスタ５２のゲートには、基準電位が印加されるので、バイアス電圧（例えば、８Ｖ）が印加されない。従って、トランジスタ５２は、オフ状態になり、電圧クランプ部５０Ｄは、クランプ電圧Ｓ８を出力しない。
従って、電圧クランプ部５０Ｄがクランプ電圧Ｓ８の出力を開始するタイミングは、第４の実施の形態の電圧クランプ部５０Ｃと比較して、早くなる。また、電圧クランプ部５０Ｄがクランプ電圧Ｓ８の出力を終了するタイミングは、第４の実施の形態の電圧クランプ部５０Ｃと比較して、遅くなる。これにより、電圧クランプ部５０Ｄは、第４の実施の形態と比較して、クランプ電圧Ｓ８を出力する期間を長くすることができる。従って、電圧変化検出部１２４は、出力電圧Ｓ９をより安定してセンシングすることができる。
なお、第５の実施の形態と、第３の実施の形態と、を組み合わせても良い。即ち、制御回路８Ｄが、電圧出力部７０に代えて、電圧出力部７０Ｂを含んでも良い。
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ システム
２、２Ａ、２Ｂ、２Ｃ、２Ｄ 制御装置
３ マイクロコンピュータ
４、５１、５６、６３、６７、７１、７７ 直流電源
５ 静電型トランスデューサ
６ コンデンサ
７ 電圧出力回路
８、８Ａ、８Ｂ、８Ｃ、８Ｄ 制御回路
３０ 電圧出力回路制御部
３１ スイッチング信号出力部
３２ エラーアンプ
３３、３４ バッファ
５０、５０Ｃ、５０Ｄ 電圧クランプ部
５２ トランジスタ
５３、７４ ＮＯＴゲート回路
５４、５５、７５、７６ トランスファーゲート
６０ 制御信号出力部
６１ フリップフロップ
５７、６２、６６、７２、７８ コンパレータ
６４ マスク回路
６５、７３、７９、８０ ＮＡＮＤゲート回路
７０、７０Ｂ 電圧出力部
１２４ 電圧変化検出部
１２５ 出力電圧制御信号出力回路

Claims (13)

  1. 振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
    第１制御信号が第１レベルの場合に、第２制御信号に応じた電圧を前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記第１制御信号が第２レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
    前記静電型トランスデューサの端子間電圧を第１閾値電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
    前記クランプ電圧が、第２閾値電圧以下になった場合に、前記第２レベルの前記第１制御信号を出力し、前記第２制御信号が、第３閾値電圧より高くなった場合に、前記第１レベルの前記第１制御信号を出力する、制御信号出力部と、
    を備える、
    ことを特徴とする、制御回路。
  2. 前記第２制御信号は、
    振動、音又は圧力を前記静電型トランスデューサに発生させる場合には、発生させたい任意の波形の信号であり、振動、音又は圧力を前記静電型トランスデューサに検出させる場合には、振幅が前記任意の波形の信号より小さい三角波の信号である、
    ことを特徴とする、請求項１に記載の制御回路。
  3. 前記制御信号出力部は、
    前記クランプ電圧と前記第２閾値電圧とを比較する第１コンパレータと、
    前記第２制御信号と前記第３閾値電圧とを比較する第２コンパレータと、
    前記第１コンパレータの出力信号によってセットされ、前記第２コンパレータの出力信号によってリセットされ、前記第１制御信号を出力するフリップフロップと、
    を含む、
    ことを特徴とする、請求項１に記載の制御回路。
  4. 前記制御信号出力部は、
    前記第１制御信号が変化してから予め定められた期間内は、前記第１コンパレータの出力信号をマスクするマスク回路を更に含む、
    ことを特徴とする、請求項３に記載の制御回路。
  5. 前記電圧クランプ部は、
    ドレインが前記静電型トランスデューサの高電位側の端子に接続され、ゲートにバイアス電圧が供給され、ソースから前記クランプ電圧を出力するトランジスタを含む、
    ことを特徴とする、請求項１に記載の制御回路。
  6. 前記トランジスタは、
    前記第２制御信号が前記第３閾値電圧以下の場合に、ゲートにバイアス電圧が供給され、前記第２制御信号が前記第３閾値電圧より高い場合に、ゲートにバイアス電圧が供給されない、
    ことを特徴とする、請求項５に記載の制御回路。
  7. 前記トランジスタは、
    前記第２制御信号が、前記第３閾値電圧よりも高い第４閾値電圧以下の場合に、ゲートにバイアス電圧が供給され、前記第２制御信号が、前記第４閾値電圧よりも高い場合に、ゲートにバイアス電圧が供給されない、
    ことを特徴とする、請求項５に記載の制御回路。
  8. 前記クランプ電圧が前記第１閾値電圧より低い第５閾値電圧以下であり、且つ、前記第１制御信号が前記第２レベルの場合に、前記クランプ電圧を出力し、前記クランプ電圧が前記第５閾値電圧より高いか、又は、前記第１制御信号が前記第１レベルの場合に、前記第５閾値電圧を出力する、電圧出力部を更に含む、
    ことを特徴とする、請求項１に記載の制御回路。
  9. 前記電圧出力部は、
    前記第１制御信号が前記第１レベルであっても、前記クランプ電圧が、前記第２閾値電圧よりも高い第６閾値電圧以下であり、且つ、前記第２制御信号が前記第３閾値電圧以下である場合に、前記クランプ電圧を出力する、
    ことを特徴とする、請求項８に記載の制御回路。
  10. 前記静電型トランスデューサは、静電型アクチュエータ又は静電型圧力検出素子である、
    ことを特徴とする、請求項１に記載の制御回路。
  11. 半導体集積回路である、
    ことを特徴とする、請求項１に記載の制御回路。
  12. 請求項１に記載の制御回路と、
    前記電圧出力回路と、
    を含む、
    ことを特徴とする、制御装置。
  13. 請求項１２に記載の制御装置と、
    前記第２制御信号を前記制御回路に出力する、信号出力部と、
    前記クランプ電圧の変化に基づいて、前記静電型トランスデューサに印加された振動、音又は圧力を検出する、電圧変化検出部と、
    を含む、
    ことを特徴とする、システム。
JP2021523524A 2019-07-02 2020-06-22 制御回路、制御装置及びシステム Active JP7031068B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019123693 2019-07-02
JP2019123693 2019-07-02
PCT/JP2020/024366 WO2021002233A1 (ja) 2019-07-02 2020-06-22 制御回路、制御装置及びシステム

Publications (2)

Publication Number Publication Date
JPWO2021002233A1 JPWO2021002233A1 (ja) 2021-12-09
JP7031068B2 true JP7031068B2 (ja) 2022-03-07

Family

ID=74101036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021523524A Active JP7031068B2 (ja) 2019-07-02 2020-06-22 制御回路、制御装置及びシステム

Country Status (3)

Country Link
JP (1) JP7031068B2 (ja)
DE (1) DE112020003180T5 (ja)
WO (1) WO2021002233A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023004016A1 (en) 2021-07-23 2023-01-26 Harnyss Ip, Llc 3d printed hydrogen storage systems using non-pyrophoric hydrogen storage alloys

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741685A (zh) 2004-05-21 2006-03-01 桑尼奥公司 电容式麦克风中膜片破裂的检测及控制
JP2006121202A (ja) 2004-10-19 2006-05-11 Yamaha Corp 音響入出力装置
JP2013046385A (ja) 2011-08-26 2013-03-04 Asahi Kasei Electronics Co Ltd 変換装置およびバイアス電圧生成回路
US20160173994A1 (en) 2014-12-16 2016-06-16 Stmicroelectronics S.R.L. Sensing circuit and method of detecting an electrical signal generated by a microphone
US20170284825A1 (en) 2013-04-26 2017-10-05 Cirrus Logic International Semiconductor Ltd. Signal processing for mems capacitive transducers

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6731268B2 (ja) 2016-03-28 2020-07-29 住友理工株式会社 静電型トランスデューサ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741685A (zh) 2004-05-21 2006-03-01 桑尼奥公司 电容式麦克风中膜片破裂的检测及控制
JP2006121202A (ja) 2004-10-19 2006-05-11 Yamaha Corp 音響入出力装置
JP2013046385A (ja) 2011-08-26 2013-03-04 Asahi Kasei Electronics Co Ltd 変換装置およびバイアス電圧生成回路
US20170284825A1 (en) 2013-04-26 2017-10-05 Cirrus Logic International Semiconductor Ltd. Signal processing for mems capacitive transducers
US20160173994A1 (en) 2014-12-16 2016-06-16 Stmicroelectronics S.R.L. Sensing circuit and method of detecting an electrical signal generated by a microphone

Also Published As

Publication number Publication date
DE112020003180T5 (de) 2022-04-07
WO2021002233A1 (ja) 2021-01-07
JPWO2021002233A1 (ja) 2021-12-09

Similar Documents

Publication Publication Date Title
JP5109795B2 (ja) 電圧検出回路およびスイッチング電源装置
US20140253077A1 (en) Drive enhancement in switch driver circuitry
US20140301114A1 (en) Power supply device and image forming apparatus
JP2016103895A (ja) Ｄｃ−ｄｃコンバータ
WO2020202760A1 (ja) スイッチング制御回路、電源回路
JP7031068B2 (ja) 制御回路、制御装置及びシステム
JP2019080433A (ja) 同期整流回路及びスイッチング電源装置
CN108736748B (zh) 电源转换装置及其同步整流控制器
JP5834596B2 (ja) 高電圧インバータ装置
JP7027615B2 (ja) 制御回路、制御装置及びシステム
JP4543021B2 (ja) 電源装置及びその制御回路並びに制御方法
JP2017034827A (ja) スイッチング電源の制御装置
KR20160071842A (ko) 게이트 구동부 및 그의 구동방법
WO2020080353A1 (ja) 制御回路、制御装置及びシステム
JP2017118758A (ja) スイッチング素子駆動電源回路
JP2004147436A (ja) Ｄｃ−ｄｃコンバータ
JP7332330B2 (ja) 制御回路および制御装置
JP7292969B2 (ja) 制御回路および制御装置
JP2008067531A (ja) スイッチング制御回路
JP7332327B2 (ja) 制御回路および制御装置
JP7545370B2 (ja) 電源装置
JP5974733B2 (ja) スイッチング電源装置
JP2014197941A (ja) 電力変換装置、突入電流抑制方法
JP2019118233A (ja) Ｄｃ／ｄｃコンバータの制御回路、制御方法、電源管理回路および電子機器
JP3905076B2 (ja) 電源装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210428

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20210428

AA64 Notification of invalidation of claim of internal priority (with term)

Free format text: JAPANESE INTERMEDIATE CODE: A241764

Effective date: 20210622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210810

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220222

R150 Certificate of patent or registration of utility model

Ref document number: 7031068

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150