JP7026250B2 - カメラ用ドライブ基板及び放送用カメラ - Google Patents
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Description
本発明は、高速クロックで動作するハイスピードカメラ用のドライブ基板に係り、特に、製造コストの増大を抑え、短い開発期間で、低温から高温まで映像にビットエラーが発生することがないカメラ用ドライブ基板及び放送用カメラに関する。
［従来の技術］
カメラ用ドライブ基板は、ＦＰＧＡ（Field Programmable Gate Array）を搭載し、カメラ用のＲ（赤）Ｇ（緑）Ｂ（青）の撮像センサを備えるセンサ基板からの映像信号（映像データ）を読み込み、信号処理を行う。
カメラ用ドライブ基板は、ＦＰＧＡ（Field Programmable Gate Array）を搭載し、カメラ用のＲ（赤）Ｇ（緑）Ｂ（青）の撮像センサを備えるセンサ基板からの映像信号（映像データ）を読み込み、信号処理を行う。
［従来のセンサ基板とドライブ基板：図１０］
従来のセンサ基板とドライブ基板の関係について図１０を参照しながら説明する。図１０は、従来のセンサ基板とドライブ基板の概略図である。
カメラ用のセンサ基板は、赤（Ｒ）用のセンサＲ基板１００と、緑（Ｇ）用のセンサＧ基板２００と、青（Ｂ）用のセンサＢ基板３００とを備えている。
各センサ基板は、コネクタ（ＣＮ）を備え、ドライブ基板１´に接続している。
従来のセンサ基板とドライブ基板の関係について図１０を参照しながら説明する。図１０は、従来のセンサ基板とドライブ基板の概略図である。
カメラ用のセンサ基板は、赤（Ｒ）用のセンサＲ基板１００と、緑（Ｇ）用のセンサＧ基板２００と、青（Ｂ）用のセンサＢ基板３００とを備えている。
各センサ基板は、コネクタ（ＣＮ）を備え、ドライブ基板１´に接続している。
また、ドライブ（Drive）基板１´には、Ｄｒｉｖｅ－ＦＰＧＡ１０´が搭載されている。
また、ドライブ基板１´には、センサ基板のコネクタ（ＣＮ）に接続するコネクタ（ＣＮ）が設けられ、センサ基板からのデータをＤｒｉｖｅ－ＦＰＧＡ１０´内に取り込むようになっている。
また、ドライブ基板１´には、センサ基板のコネクタ（ＣＮ）に接続するコネクタ（ＣＮ）が設けられ、センサ基板からのデータをＤｒｉｖｅ－ＦＰＧＡ１０´内に取り込むようになっている。
ドライブ基板１´には、Ｒ，Ｇ，Ｂデータ及びクロックが入力され、それらをＤｒｉｖｅ－ＦＰＧＡ１０´に出力し、Ｄｒｉｖｅ－ＦＰＧＡ１０´では、Ｒ，Ｇ，Ｂデータを同時に入力されたクロックで駆動している。
また、Ｄｒｉｖｅ－ＦＰＧＡ１０´は、駆動の基本となる主クロック（ＭＣＬＫ）を生成してセンサＲ基板１００に提供し、その主クロックを用いて第１のクロックと第２のクロックが生成されるようになっている。
尚、ハイスピードカメラ（スローモーションカメラ）に、既存のＨＤ（High Definition：高精細度）カメラのセンサ基板を駆動するドライブ基板を流用していたが、通常のカメラに比べて２倍以上の高速なクロックを使用する必要があった。
［温度変化によるクロック位相の変化：図１１］
ここで、従来のドライブ基板をハイスピードカメラに用いた場合の温度変化によるクロック位相の変化について図１１を参照しながら説明する。図１１は、温度変化によるクロック位相の変化を示す図である。
ここで、従来のドライブ基板をハイスピードカメラに用いた場合の温度変化によるクロック位相の変化について図１１を参照しながら説明する。図１１は、温度変化によるクロック位相の変化を示す図である。
Ｄｒｉｖｅ－ＦＰＧＡ１０´内のＰＬＬ（Phase Locked Loop）で生成されたクロックは、ＰＬＬの Dynamic Phase Shift 機能により一周期４０ステップで位相をずらして（シフトして）ラッチできる。ビットエラーが発生しないステップは「〇」で、ビットエラーが発生するステップは「×」で、中央値を「◎」で示している。
ハイスピードカメラでは、センサ基板とドライブ基板との間の伝送レート、ＰＬＬで生成されるクロックが高速になるため、クロック位相が適正でないとコンパイル時にセットアップ／ホールド違反が発生し、ビットエラーが発生する。
ビットエラーが発生するか否かは、温度によって変化するものである。
ビットエラーが発生するか否かは、温度によって変化するものである。
図１１に示すように、常温時には、クロック位相がステップ３～１３（中央値がステップ８）でビットエラーは発生しない（〇の状態）が、その他のステップではビットエラーが発生している（×の状態）。
また、高温時には、クロック位相がステップ３６～６（中央値がステップ１）でビットエラーは発生しない（〇の状態）が、その他のステップではビットエラーが発生している（×の状態）。
また、高温時には、クロック位相がステップ３６～６（中央値がステップ１）でビットエラーは発生しない（〇の状態）が、その他のステップではビットエラーが発生している（×の状態）。
また、低温時には、クロック位相がステップ９～１９（中央値がステップ１４）でビットエラーは発生しない（〇の状態）が、その他のステップではビットエラーが発生している（×の状態）。
このように、常温時にビットエラーが発生しない範囲のクロック位相ステップ３～１３（中央値ステップ８）を用いた場合、高温時及び低温時にはビットエラーが発生することになる。
このように、常温時にビットエラーが発生しない範囲のクロック位相ステップ３～１３（中央値ステップ８）を用いた場合、高温時及び低温時にはビットエラーが発生することになる。
［関連技術］
尚、関連する先行技術として、特開２０１０－２１９６３８号公報「データ転送装置及び撮像装置」（特許文献１）、特開２０１３－１６５３６９号公報「位相調整装置および撮像装置」（特許文献２）、国際公開第２００８／１１１３９５号公報「クロックレス伝送システムおよびクロックレス伝送方法」（特許文献３）、特開２０１３－０００４５０号公報「電子内視鏡装置」（特許文献４）がある。
尚、関連する先行技術として、特開２０１０－２１９６３８号公報「データ転送装置及び撮像装置」（特許文献１）、特開２０１３－１６５３６９号公報「位相調整装置および撮像装置」（特許文献２）、国際公開第２００８／１１１３９５号公報「クロックレス伝送システムおよびクロックレス伝送方法」（特許文献３）、特開２０１３－０００４５０号公報「電子内視鏡装置」（特許文献４）がある。
しかしながら、従来のカメラ用のドライブ基板では、上述したとおり、ハイスピードカメラに用いると高速クロックを使用する必要があるため、常温時には問題はないものの、低温時と高温時に映像にビットエラーが発生するという問題点があった。
尚、ハイスピードカメラ用により高性能、高機能のＦＰＧＡをドライブ基板に搭載するようにすれば問題はないが、基板の改良、再設計が必要になり、コスト増となる問題点があった。
尚、特許文献１～４には、映像信号のフレーム毎のブランキング期間中に温度に応じてクロック位相をシフトし、ビットエラーが発生しない位相に設定することは記載されていない。
本発明は上記実情に鑑みて為されたもので、製造コストの増大を抑え、短い開発期間で、低温から高温まで映像にビットエラーが発生することがないカメラ用ドライブ基板及び放送用カメラを提供することを目的とする。
上記従来例の問題点を解決するための本発明は、センサ基板からの映像データを入力して信号処理を行うカメラ用のドライブ基板であって、クロックの位相をシフトさせる機能を有するＰＬＬ回路と、映像データのフレームにおいて、実効画素データが使用しないブランキング期間内の第１の期間で、ＰＬＬ回路にクロックの位相をシフトさせるよう制御を行い、ブランキング期間内の第２の期間で、シフトさせたクロックの位相でビットエラーの発生の有無を検出する位相シフト制御部とを有するものである。
本発明は、上記カメラ用ドライブ基板において、位相シフト制御部が、第２の期間でビットエラーが発生した場合に、ブランキング期間内の第３の期間で、ＰＬＬ回路にクロックの位相をシフトさせるよう制御を行い、第１の期間から第３の期間までの処理をフレーム毎に繰り返してクロックの位相を調整するものである。
本発明は、上記カメラ用ドライブ基板において、位相シフト制御部が、第２の期間における複数のラインについてライン開始コードとライン終了コードをカウントし、当該カウントした値が予め定められた設定値より小さい場合にビットエラーの発生を検出するものである。
本発明は、放送用カメラにおいて、上記カメラ用ドライブ基板を備えるものである。
本発明は、カメラ用ドライブ基板におけるクロック位相制御方法であって、映像データのフレームにおいて、実効画素データが使用しないブランキング期間内の第１の期間で、ＰＬＬ回路にクロックの位相をシフトさせ、ブランキング期間内の第２の期間で、シフトさせたクロックの位相でビットエラーの発生の有無を検出し、第２の期間でビットエラーが発生した場合に、ブランキング期間内の第３の期間で、ＰＬＬ回路にクロックの位相をシフトさせ、第１の期間から第３の期間までの処理をフレーム毎に繰り返してクロックの位相を調整するものである。
本発明によれば、クロックの位相をシフトさせる機能を有するＰＬＬ回路と、映像データのフレームにおいて、実効画素データが使用しないブランキング期間内の第１の期間で、ＰＬＬ回路にクロックの位相をシフトさせるよう制御を行い、ブランキング期間内の第２の期間で、シフトさせたクロックの位相でビットエラーの発生の有無を検出する位相シフト制御部とを有するカメラ用ドライブ基板としているので、製造コストの増大を抑え、短い開発期間で、低温から高温まで映像にビットエラーが発生することを防止できる効果がある。
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るカメラ用ドライブ基板（本ドライブ基板）は、映像信号におけるフレーム毎の実効画素データが使用されないブランキング期間内の第１の期間でクロック位相をシフトさせ、ブランキング期間内の第２の期間で位相シフトさせたクロックに基づくビットエラーの発生の有無を検出し、ブランキング期間内の第３の期間で更にクロック位相をシフトさせ、これら処理を繰り返してクロックの位相を適正となるよう調整するものであり、これにより、製造コストの増大を抑え、短い開発期間で、低温から高温まで映像にビットエラーが発生することを防止できるものである。
また、本発明の実施の形態に係る放送用カメラは、本ドライブ基板を備えるものである。
［実施の形態の概要］
本発明の実施の形態に係るカメラ用ドライブ基板（本ドライブ基板）は、映像信号におけるフレーム毎の実効画素データが使用されないブランキング期間内の第１の期間でクロック位相をシフトさせ、ブランキング期間内の第２の期間で位相シフトさせたクロックに基づくビットエラーの発生の有無を検出し、ブランキング期間内の第３の期間で更にクロック位相をシフトさせ、これら処理を繰り返してクロックの位相を適正となるよう調整するものであり、これにより、製造コストの増大を抑え、短い開発期間で、低温から高温まで映像にビットエラーが発生することを防止できるものである。
また、本発明の実施の形態に係る放送用カメラは、本ドライブ基板を備えるものである。
［本ドライブ基板のドライブＦＰＧＡ：図１］
本ドライブ基板のドライブＦＰＧＡについて図１を参照しながら説明する。図１は、本ドライブ基板のドライブＦＰＧＡの概略図である。
本ドライブ基板１は、図１に示すように、ドライブＦＰＧＡ（Ｄｒｉｖｅ－ＦＰＧＡ）１０を備えている。
本ドライブ基板のドライブＦＰＧＡについて図１を参照しながら説明する。図１は、本ドライブ基板のドライブＦＰＧＡの概略図である。
本ドライブ基板１は、図１に示すように、ドライブＦＰＧＡ（Ｄｒｉｖｅ－ＦＰＧＡ）１０を備えている。
尚、本ドライブ基板１とセンサＲ基板１００、センサＧ基板２００、センサＢ基板３００との関係は、図１０と同様であるが、各センサ基板から映像データと共に送信されるクロック（ＣＬＫ）をドライブＦＰＧＡ１０では用いず、内部で生成され、位相が調整されたクロックを用いるようにしている点が相違している。
また、図１では、赤（Ｒ）の映像データを処理する構成について主に説明し、緑（Ｇ）と青（Ｂ）の映像データを処理する構成は省略している。
また、図１では、赤（Ｒ）の映像データを処理する構成について主に説明し、緑（Ｇ）と青（Ｂ）の映像データを処理する構成は省略している。
ドライブＦＰＧＡ１０は、図１に示すように、シリアル／パラレル（Ｓ／Ｐ）変換部１１，２１と、クロック乗替部１２，２２と、バイト（ｂｙｔｅ）同期部１３，２３と、（プログレッシブ／インターレース）ｐ／ｉ変換部１４，２４と、Ｒ，Ｂ位相シフト制御部１５と、Ｇ位相シフト制御部２５と、第１のＰＬＬ回路２６と、第２のＰＬＬ回路１６と、第３のＰＬＬ回路２０とを有している。
ドライブＦＰＧＡ１０の動作の概要は、映像データのフレームの中で映像データとして使用していないブランキング期間にクロックの位相シフトを行い、当該位相でビットエラーが出るか否かを判定して、この処理を繰り返すことで、適切なクロック位相を見つけ出して設定するというものである。
［Ｄｒｉｖｅ－ＦＰＧＡ１０内の各部］
［Ｓ／Ｐ変換部１１］
Ｓ／Ｐ変換部１１は、第１の赤の映像データ（Ｒ１）を入力し、第２のＰＬＬ回路１６からの第１の赤の映像データ（Ｒ１）用のＲ１位相シフトクロックに基づいてシリアルデータをパラレルデータに変換し、パラレルデータをクロック乗替部１２に出力する。
［Ｓ／Ｐ変換部１１］
Ｓ／Ｐ変換部１１は、第１の赤の映像データ（Ｒ１）を入力し、第２のＰＬＬ回路１６からの第１の赤の映像データ（Ｒ１）用のＲ１位相シフトクロックに基づいてシリアルデータをパラレルデータに変換し、パラレルデータをクロック乗替部１２に出力する。
［Ｓ／Ｐ変換部２１］
Ｓ／Ｐ変換部２１は、第２の赤の映像データ（Ｒ２）を入力し、第２のＰＬＬ回路１６からの第２の赤の映像データ（Ｒ２）用のＲ２位相シフトクロックに基づいてシリアルデータをパラレルデータに変換し、パラレルデータをクロック乗替部２２に出力する。
Ｓ／Ｐ変換部２１は、第２の赤の映像データ（Ｒ２）を入力し、第２のＰＬＬ回路１６からの第２の赤の映像データ（Ｒ２）用のＲ２位相シフトクロックに基づいてシリアルデータをパラレルデータに変換し、パラレルデータをクロック乗替部２２に出力する。
［クロック乗替部１２］
クロック乗替部１２は、第２のＰＬＬ回路１６のＲ１位相シフトクロックに従ってＳ／Ｐ変換部１１からのデータを内部のＲＡＭ（Random Access Memory）等のメモリに書き込み、第３のＰＬＬ回路２０からのシステムクロックに従ってデータを読み出してｂｙｔｅ同期部１３に出力する。つまり、クロック乗替部１２は、システムクロックへの乗せ替えを行うものである。
クロック乗替部１２は、第２のＰＬＬ回路１６のＲ１位相シフトクロックに従ってＳ／Ｐ変換部１１からのデータを内部のＲＡＭ（Random Access Memory）等のメモリに書き込み、第３のＰＬＬ回路２０からのシステムクロックに従ってデータを読み出してｂｙｔｅ同期部１３に出力する。つまり、クロック乗替部１２は、システムクロックへの乗せ替えを行うものである。
［クロック乗替部２２］
クロック乗替部２２は、第２のＰＬＬ回路１６のＲ２位相シフトクロックに従ってＳ／Ｐ変換部２１からのデータを内部のＲＡＭ等のメモリに書き込み、第３のＰＬＬ回路２０からのシステムクロックに従ってデータを読み出してｂｙｔｅ同期部２３に出力する。つまり、クロック乗替部２２は、システムクロックへの乗せ替えを行うものである。
クロック乗替部２２は、第２のＰＬＬ回路１６のＲ２位相シフトクロックに従ってＳ／Ｐ変換部２１からのデータを内部のＲＡＭ等のメモリに書き込み、第３のＰＬＬ回路２０からのシステムクロックに従ってデータを読み出してｂｙｔｅ同期部２３に出力する。つまり、クロック乗替部２２は、システムクロックへの乗せ替えを行うものである。
［ｂｙｔｅ同期部１３］
ｂｙｔｅ同期部１３は、第３のＰＬＬ回路２０からのシステムクロックを入力し、Ｒ１についてｂｙｔｅ同期を行い、ｂｙｔｅ同期されたデータ（Ｒ１）と映像データのフレームのｓｏｆ（start of frame：フレーム開始コード），ｓｏｌ（start of line：ライン開始コード），ｅｏｌ（end of line：ライン終了コード）信号をｐ／ｉ変換部１４に出力する。ラインは、フレームの水平方向のラインである。
また、ｂｙｔｅ同期部１３は、Ｒ１についてのｓｏｆ，ｓｏｌ，ｅｏｌ信号をＲ，Ｂ位相シフト制御部１５に出力する。
ｂｙｔｅ同期部１３は、第３のＰＬＬ回路２０からのシステムクロックを入力し、Ｒ１についてｂｙｔｅ同期を行い、ｂｙｔｅ同期されたデータ（Ｒ１）と映像データのフレームのｓｏｆ（start of frame：フレーム開始コード），ｓｏｌ（start of line：ライン開始コード），ｅｏｌ（end of line：ライン終了コード）信号をｐ／ｉ変換部１４に出力する。ラインは、フレームの水平方向のラインである。
また、ｂｙｔｅ同期部１３は、Ｒ１についてのｓｏｆ，ｓｏｌ，ｅｏｌ信号をＲ，Ｂ位相シフト制御部１５に出力する。
［ｂｙｔｅ同期部２３］
ｂｙｔｅ同期部２３は、第３のＰＬＬ回路２０からのシステムクロックを入力し、Ｒ２についてｂｙｔｅ同期を行い、ｂｙｔｅ同期されたデータ（Ｒ２）とｓｏｆ，ｓｏｌ，ｅｏｌ信号をｐ／ｉ変換部２４に出力する。
また、ｂｙｔｅ同期部２３は、Ｒ２についてのｓｏｆ，ｓｏｌ，ｅｏｌ信号をＲ，Ｂ位相シフト制御部１５に出力する。
ｂｙｔｅ同期部２３は、第３のＰＬＬ回路２０からのシステムクロックを入力し、Ｒ２についてｂｙｔｅ同期を行い、ｂｙｔｅ同期されたデータ（Ｒ２）とｓｏｆ，ｓｏｌ，ｅｏｌ信号をｐ／ｉ変換部２４に出力する。
また、ｂｙｔｅ同期部２３は、Ｒ２についてのｓｏｆ，ｓｏｌ，ｅｏｌ信号をＲ，Ｂ位相シフト制御部１５に出力する。
［ｐ／ｉ変換部１４］
ｐ／ｉ変換部１４は、第３のＰＬＬ回路２０からのシステムクロックを入力し、ｂｙｔｅ同期部１３でｂｙｔｅ同期されたデータ（Ｒ１）をプログレッシブ形式のデータからインターレース形式のデータに変換して出力する。
［ｐ／ｉ変換部２４］
ｐ／ｉ変換部２４は、第３のＰＬＬ回路２０からのシステムクロックを入力し、ｂｙｔｅ同期部２３でｂｙｔｅ同期されたデータ（Ｒ２）をプログレッシブ形式のデータからインターレース形式のデータに変換して出力する。
ｐ／ｉ変換部１４は、第３のＰＬＬ回路２０からのシステムクロックを入力し、ｂｙｔｅ同期部１３でｂｙｔｅ同期されたデータ（Ｒ１）をプログレッシブ形式のデータからインターレース形式のデータに変換して出力する。
［ｐ／ｉ変換部２４］
ｐ／ｉ変換部２４は、第３のＰＬＬ回路２０からのシステムクロックを入力し、ｂｙｔｅ同期部２３でｂｙｔｅ同期されたデータ（Ｒ２）をプログレッシブ形式のデータからインターレース形式のデータに変換して出力する。
尚、Ｓ／Ｐ変換部１１，２１、クロック乗替部１２，２２、ｂｙｔｅ同期部１３，２３、ｐ／ｉ変換部１４，２４は、緑と青の映像データについても同様の構成を備えているが、図１では省略している。
［Ｒ，Ｂ位相シフト制御部１５］
Ｒ，Ｂ位相シフト制御部１５は、ｂｙｔｅ同期部１３からＲ１のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、ｂｙｔｅ同期部２３からＲ２のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、更に、第１の青の映像データ（Ｂ１）のｓｏｆ，ｓｏｌ，ｅｏｌ信号と第２の青の映像データ（Ｂ２）のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、ブランキング期間を検出して、Ｒ１，Ｒ２，Ｂ１，Ｂ２についてクロック位相を調整するための位相シフトの制御情報（Ｒ，Ｂｃｈ用位相シフトコントロール信号）を第２のＰＬＬ回路１６に出力する。
Ｒ，Ｂ位相シフト制御部１５内には、後述するｓｏｌ，ｅｏｌ検出・算出回路と位相シフト処理を実行する処理制御部が設けられており、それらの構成と、内部の処理については後述する。
Ｒ，Ｂ位相シフト制御部１５は、ｂｙｔｅ同期部１３からＲ１のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、ｂｙｔｅ同期部２３からＲ２のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、更に、第１の青の映像データ（Ｂ１）のｓｏｆ，ｓｏｌ，ｅｏｌ信号と第２の青の映像データ（Ｂ２）のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、ブランキング期間を検出して、Ｒ１，Ｒ２，Ｂ１，Ｂ２についてクロック位相を調整するための位相シフトの制御情報（Ｒ，Ｂｃｈ用位相シフトコントロール信号）を第２のＰＬＬ回路１６に出力する。
Ｒ，Ｂ位相シフト制御部１５内には、後述するｓｏｌ，ｅｏｌ検出・算出回路と位相シフト処理を実行する処理制御部が設けられており、それらの構成と、内部の処理については後述する。
［Ｇ位相シフト制御部２５］
Ｇ位相シフト制御部２５は、ｂｙｔｅ同期された第１の緑の映像データ（Ｇ１）のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、ｂｙｔｅ同期された第２の映像データ（Ｇ２）のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、Ｇ１，Ｇ２について位相シフトの制御情報（Ｇｃｈ用位相コントロール信号）を第１のＰＬＬ回路２６に出力する。
Ｒ，Ｂ位相シフト制御部１５及びＧ位相シフト制御部２５における処理が、本実施の形態の特徴部分であるため、処理の詳細は後述する。
Ｇ位相シフト制御部２５は、ｂｙｔｅ同期された第１の緑の映像データ（Ｇ１）のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、ｂｙｔｅ同期された第２の映像データ（Ｇ２）のｓｏｆ，ｓｏｌ，ｅｏｌ信号を入力し、Ｇ１，Ｇ２について位相シフトの制御情報（Ｇｃｈ用位相コントロール信号）を第１のＰＬＬ回路２６に出力する。
Ｒ，Ｂ位相シフト制御部１５及びＧ位相シフト制御部２５における処理が、本実施の形態の特徴部分であるため、処理の詳細は後述する。
［第１のＰＬＬ回路２６］
第１のＰＬＬ回路２６は、Ｇ位相シフト制御部２５からの位相シフトの制御情報（Ｇ１，Ｇ２のそれぞれの制御情報）に基づいて、第１の緑の映像データ（Ｇ１）用に位相をシフトさせたクロック（Ｇ１位相シフトクロック）と、第２の緑の映像データ（Ｇ２）用に位相をシフトさせたクロック（Ｇ２位相シフトクロック）を生成して出力する。
第１のＰＬＬ回路２６は、Ｇ位相シフト制御部２５からの位相シフトの制御情報（Ｇ１，Ｇ２のそれぞれの制御情報）に基づいて、第１の緑の映像データ（Ｇ１）用に位相をシフトさせたクロック（Ｇ１位相シフトクロック）と、第２の緑の映像データ（Ｇ２）用に位相をシフトさせたクロック（Ｇ２位相シフトクロック）を生成して出力する。
第１のＰＬＬ回路２６と第２のＰＬＬ回路１６は、生成したクロックについて位相を一周期４０ステップにシフトすることができる。この機能（Dynamic Phase Shift 機能）によって、ＰＬＬ回路の出力クロックの位相をずらすことができ、ずらしたクロック位相で映像データをＳ／Ｐ変換部１１，２１等でラッチするものである。
［第２のＰＬＬ回路１６］
第２のＰＬＬ回路１６は、Ｒ，Ｂ位相シフト制御部１５からの位相シフトの制御情報（Ｒ１，Ｒ２，Ｂ１，Ｂ２のそれぞれの制御情報）に基づいて、第１の赤の映像データ（Ｒ１）用に位相をシフトさせたクロック（Ｒ１位相シフトクロック）と、第２の赤の映像データ（Ｒ２）用に位相をシフトさせたクロック（Ｒ２位相シフトクロッ）と、第１の青の映像データ（Ｂ１）用に位相をシフトさせたクロック（Ｂ１位相シフトクロック）と、第２の青の映像データ（Ｂ２）用に位相をシフトさせたクロック（Ｂ２位相シフトクロッ）とを生成して出力する。
第２のＰＬＬ回路１６は、Ｒ，Ｂ位相シフト制御部１５からの位相シフトの制御情報（Ｒ１，Ｒ２，Ｂ１，Ｂ２のそれぞれの制御情報）に基づいて、第１の赤の映像データ（Ｒ１）用に位相をシフトさせたクロック（Ｒ１位相シフトクロック）と、第２の赤の映像データ（Ｒ２）用に位相をシフトさせたクロック（Ｒ２位相シフトクロッ）と、第１の青の映像データ（Ｂ１）用に位相をシフトさせたクロック（Ｂ１位相シフトクロック）と、第２の青の映像データ（Ｂ２）用に位相をシフトさせたクロック（Ｂ２位相シフトクロッ）とを生成して出力する。
Ｒ１位相シフトクロックは、Ｓ／Ｐ変換部１１とクロック乗替部１２に入力され、Ｓ／Ｐ変換部１１では、そのＲ１位相シフトクロックのタイミングでＳ／Ｐ変換が為され、クロック乗替部１２では、内部のＲＡＭに書き込むタイミングに使用される。
また、Ｒ２位相シフトクロックは、Ｓ／Ｐ変換部２１とクロック乗替部２２に入力され、Ｓ／Ｐ変換部２１では、そのＲ２位相シフトクロックのタイミングでＳ／Ｐ変換が為され、クロック乗替部２２では、内部のＲＡＭに書き込むタイミングに使用される。
その他の色の位相シフトクロックも各色のＳ／Ｐ変換部とクロック乗替部に入力されるようになっている。
また、Ｒ２位相シフトクロックは、Ｓ／Ｐ変換部２１とクロック乗替部２２に入力され、Ｓ／Ｐ変換部２１では、そのＲ２位相シフトクロックのタイミングでＳ／Ｐ変換が為され、クロック乗替部２２では、内部のＲＡＭに書き込むタイミングに使用される。
その他の色の位相シフトクロックも各色のＳ／Ｐ変換部とクロック乗替部に入力されるようになっている。
［第３のＰＬＬ回路２０］
第３のＰＬＬ回路２０は、電圧制御水晶発振器（ＶＣＸＯ：Voltage Control Crystal Oscillator）で生成されたクロックを基にＤｒｉｖｅ－ＦＰＧＡ１０内のシステムクロックを生成し、各部に提供している。
第３のＰＬＬ回路２０は、電圧制御水晶発振器（ＶＣＸＯ：Voltage Control Crystal Oscillator）で生成されたクロックを基にＤｒｉｖｅ－ＦＰＧＡ１０内のシステムクロックを生成し、各部に提供している。
［エラー判定回路：図２］
次に、本Ｄｒｉｖｅ－ＦＰＧＡ１０の評価判定のためのエラー判定回路について図２を参照しながら説明する。図２は、エラー判定回路の構成ブロック図である。
エラー判定回路は、図１のＲ，Ｂ位相シフト制御部１５のＲ１，Ｒ２の入力段（Ａ）（Ｂ）に設置されるが、評価のための装置であるので、実装するものではない。
また、Ｒ，Ｂ位相シフト制御部１５のＢ１，Ｂ２の入力段、更にＧ位相シフト制御部２４の入力段に設置して、他の色のビットエラーの判定を行ってもよい。
次に、本Ｄｒｉｖｅ－ＦＰＧＡ１０の評価判定のためのエラー判定回路について図２を参照しながら説明する。図２は、エラー判定回路の構成ブロック図である。
エラー判定回路は、図１のＲ，Ｂ位相シフト制御部１５のＲ１，Ｒ２の入力段（Ａ）（Ｂ）に設置されるが、評価のための装置であるので、実装するものではない。
また、Ｒ，Ｂ位相シフト制御部１５のＢ１，Ｂ２の入力段、更にＧ位相シフト制御部２４の入力段に設置して、他の色のビットエラーの判定を行ってもよい。
エラー判定回路は、図２に示すように、ｓｏｌ信号とｅｏｌ信号を入力し、それら信号を検出するとカウント値を出力するカウンタ回路３１と、カウンタ回路３１からのカウント値とエラーが発生していない場合の正常値とを比較する比較器３２とを有している。
エラーが発生すると、ｓｏｌ信号又はｅｏｌ信号が検出されず、カウンタ回路３１から出力されるカウント値は、エラーがない場合の正常値より小さい値となる。
エラーが発生すると、ｓｏｌ信号又はｅｏｌ信号が検出されず、カウンタ回路３１から出力されるカウント値は、エラーがない場合の正常値より小さい値となる。
比較器３２において、カウント値が正常値と一致しなければ、エラーが発生したとしてエラー判定信号を出力する。
このエラー判定回路を使用すれば、本実施の形態における温度に応じて適正なクロックの位相シフトが為されたか否かが確認できるものである。
このエラー判定回路を使用すれば、本実施の形態における温度に応じて適正なクロックの位相シフトが為されたか否かが確認できるものである。
［ｓｏｌ，ｅｏｌ検出・算出回路：図３］
次に、本Ｄｒｉｖｅ－ＦＰＧＡ１０のＲ，Ｂ位相シフト制御部１５内に備えられたｓｏｌ，ｅｏｌ検出・算出回路について図３を参照しながら説明する。図３は、ｓｏｌ，ｅｏｌ検出・算出回路の構成ブロック図である。
ｓｏｌ，ｅｏｌ検出・算出回路は、ｓｏｌ信号とｅｏｌ信号を検出し、それらの検出回数をカウントしてカウント値を出力するものである。ｓｏｌ信号とｅｏｌ信号を検出できたか否かで、ビットエラーが発生しているか否かを判定するものである。
また、Ｒ，Ｂ位相シフト制御部１５には、ｓｏｌ，ｅｏｌ検出・算出回路からのカウント値を受けてシフト処理を実行する処理制御部を備えている。処理制御部は、演算部、記憶部を備え、プログラムにより実行される。処理制御部での位相シフト処理は後述する。
次に、本Ｄｒｉｖｅ－ＦＰＧＡ１０のＲ，Ｂ位相シフト制御部１５内に備えられたｓｏｌ，ｅｏｌ検出・算出回路について図３を参照しながら説明する。図３は、ｓｏｌ，ｅｏｌ検出・算出回路の構成ブロック図である。
ｓｏｌ，ｅｏｌ検出・算出回路は、ｓｏｌ信号とｅｏｌ信号を検出し、それらの検出回数をカウントしてカウント値を出力するものである。ｓｏｌ信号とｅｏｌ信号を検出できたか否かで、ビットエラーが発生しているか否かを判定するものである。
また、Ｒ，Ｂ位相シフト制御部１５には、ｓｏｌ，ｅｏｌ検出・算出回路からのカウント値を受けてシフト処理を実行する処理制御部を備えている。処理制御部は、演算部、記憶部を備え、プログラムにより実行される。処理制御部での位相シフト処理は後述する。
ｓｏｌ，ｅｏｌ検出・算出回路は、図３に示すように、ｓｏｌ信号を検出し、検出信号を出力するｓｏｌ検出回路１５１と、ｅｏｌ信号を検出し、検出信号を出力するｅｏｌ検出回路１５２と、ｓｏｌ検出回路１５１からの検出信号又はｅｏｌ検出回路１５２からの検出信号の入力があると、カウントのための信号を出力する論理和（ＯＲ）回路１５３と、ＯＲ回路１５３からの信号の回数をカウントしてカウント値を出力するｓｏｌ，ｅｏｌカウンタ１５４とを備えている。
尚、このカウンタ値は、後述する図５～７で「３６回カウントしたか」どうかの判定処理に用いるものである。
尚、このカウンタ値は、後述する図５～７で「３６回カウントしたか」どうかの判定処理に用いるものである。
［映像期間と垂直カウンタの関係：図４］
次に、映像データにおける１フレームの映像期間との関係について図４を参照しながら説明する。図４は、映像期間と垂直カウンタの関係を示す図である。
図４に示すように、映像期間：Ｖ．ＦＲＯＮＴでは、垂直カウンタが「０，１」であり、ＳＯＦ（Start Of Frame）、ＳＯＬ（Start Oｆ Line）、ＥＯＬ（End Of Line）のコード（以下、単純にＳＯＦ，ＳＯＬ，ＥＯＬとする）が検出不能のエリアとなっている。
次に、映像データにおける１フレームの映像期間との関係について図４を参照しながら説明する。図４は、映像期間と垂直カウンタの関係を示す図である。
図４に示すように、映像期間：Ｖ．ＦＲＯＮＴでは、垂直カウンタが「０，１」であり、ＳＯＦ（Start Of Frame）、ＳＯＬ（Start Oｆ Line）、ＥＯＬ（End Of Line）のコード（以下、単純にＳＯＦ，ＳＯＬ，ＥＯＬとする）が検出不能のエリアとなっている。
映像期間：無効エリアでは、垂直カウンタ「２」でＳＯＦを検出し、垂直カウンタ「４～２１」がＳＯＬ、ＥＯＬ検出エリアであり、１８ラインあるので、各ラインにＳＯＬ、ＥＯＬを１回ずつカウントすると、ビットエラーがなければ、３６回検出されることになる。この垂直カウンタ「４～２１」の期間が請求項における第２の期間に相当している。
そして、垂直カウンタ「３」には、クロックの位相シフトを行うための第１の位相シフト設定エリア（Phase Shift area(1)）を設けている。このエリア（１）は、以下に説明するステージ（Ｓｔａｇｅ）に応じたステップ方向及びステップ数でクロックの位相をシフトする期間となる。この期間が請求項における第１の期間に相当している。
また、映像期間：実効画素エリアには、実効画素のデータがライン毎に設定されるが、垂直カウンタ「２２」では実効画素が設定されず、使用されないエリアになるので、本実施の形態では、クロックの位相シフトを行うための第２の位相シフト設定エリア（Phase Shift area(2)）を設けている。このエリア（２）の期間が請求項における第３の期間に相当している。
第１の位相シフト設定エリアと第２の位相シフト設定エリアの使用方法についてはフロー図を用いて後述する。
第１の位相シフト設定エリアと第２の位相シフト設定エリアの使用方法についてはフロー図を用いて後述する。
［位相シフト処理の概略］
本実施の形態の位相シフト処理の概略は、現在の環境（温度状態）に最適なクロック位相を見つけ出して設定するものであり、カメラの電源オンのとき、更に定期的に行われるものである。
特に、以下の位相シフト処理は、現在設定されているクロックの位相をＤＯＷＮ方向（図１１の右方向）とＵＰ方向（図１１の左方向）にシフトさせながら、最適の中心のクロック位相を決定するものとなっている。
なお、一方向にシフトが続くと、最終的には循環して戻ってくることになる。
本実施の形態の位相シフト処理の概略は、現在の環境（温度状態）に最適なクロック位相を見つけ出して設定するものであり、カメラの電源オンのとき、更に定期的に行われるものである。
特に、以下の位相シフト処理は、現在設定されているクロックの位相をＤＯＷＮ方向（図１１の右方向）とＵＰ方向（図１１の左方向）にシフトさせながら、最適の中心のクロック位相を決定するものとなっている。
なお、一方向にシフトが続くと、最終的には循環して戻ってくることになる。
［位相シフト処理：図５～７］
次に、本実施の形態に係る位相シフト処理について図５～７を参照しながら説明する。図５は、位相シフト処理（１）のフロー図であり、図６は、位相シフト処理（２）のフロー図であり、図７は、位相シフト処理（３）のフロー図である。尚、図５～７は、一連の処理であり、図５の（Ａ）は図６の（Ａ）に続いており、図６の（Ｂ）は図７の（Ｂ）に続いている。
次に、本実施の形態に係る位相シフト処理について図５～７を参照しながら説明する。図５は、位相シフト処理（１）のフロー図であり、図６は、位相シフト処理（２）のフロー図であり、図７は、位相シフト処理（３）のフロー図である。尚、図５～７は、一連の処理であり、図５の（Ａ）は図６の（Ａ）に続いており、図６の（Ｂ）は図７の（Ｂ）に続いている。
この一連の位相シフト処理は、赤の映像データ（Ｒ１，Ｒ２）についてＲ，Ｂ位相シフト制御部１５で為されるものであり、Ｂ１，Ｂ２の位相シフト処理は、Ｒ，Ｂ位相シフト制御部１５で、Ｇ１，Ｇ２の位相シフト処理はＧ位相シフト制御部２５で為されるものである。尚、これら位相シフト制御部の外部の処理部で、位相シフト処理を行うようにしてもよい。
また、図中における「ＤＯＷＮ方向」は、図１１におけるクロック位相を右方向にシフト（ステップ）するということであり、「ＵＰ方向」は、図１１におけるクロック位相を左方向にシフト（ステップ）するということである。
また、処理フローでは、ステージ（Ｓｔａｇｅ）が決められており、ステージによってシフト方向とシフト数が決められている。これについては、図８，９で説明する。
また、処理フローでは、ステージ（Ｓｔａｇｅ）が決められており、ステージによってシフト方向とシフト数が決められている。これについては、図８，９で説明する。
［位相シフト処理（１）：図５］
カメラの電源が投入されると、Ｒ，Ｂ位相シフト制御部１５内で、位相シフト処理が開始され（ＳＴＡＲＴ）、ＰＬＬ回路（特に第３のＰＬＬ回路２０）の「ｌｏｃｋｅｄ」と５９．９４Ｈｚ／５０Ｈｚ切替が安定化期間（本実施の形態では７ｍｓｅｃ程度）内で安定化しているか否かを確認する。つまり、安定化期間内で信号の変化があるか否かを判定し（Ｓ１１）、安定化せず信号の変化があれば（Ｙｅｓの場合）、判定処理Ｓ１１を繰り返す。
カメラの電源が投入されると、Ｒ，Ｂ位相シフト制御部１５内で、位相シフト処理が開始され（ＳＴＡＲＴ）、ＰＬＬ回路（特に第３のＰＬＬ回路２０）の「ｌｏｃｋｅｄ」と５９．９４Ｈｚ／５０Ｈｚ切替が安定化期間（本実施の形態では７ｍｓｅｃ程度）内で安定化しているか否かを確認する。つまり、安定化期間内で信号の変化があるか否かを判定し（Ｓ１１）、安定化せず信号の変化があれば（Ｙｅｓの場合）、判定処理Ｓ１１を繰り返す。
安定化期間内に信号の変化がなければ（Ｎｏの場合）、垂直カウンタ４～２１の１８ラインで、ＳＯＬとＥＯＬを合計で３６回検出したかどうかを判定する（Ｓ１２）。
３６回の検出というのは、１８ラインにＳＯＬとＥＯＬが必ず２回含まれていることであり、つまり、ビットエラーがないと判断している。
ＳＯＬとＥＯＬを３６回検出しなければ（Ｎｏの場合）、ＤＯＷＮ方向に１ステップ位相をシフトするステップ数「１」を第２の位相シフト設定エリア（エリア（２））に設定して位相シフトを行い（Ｓ１３）、判定処理Ｓ１２に戻る。
３６回の検出というのは、１８ラインにＳＯＬとＥＯＬが必ず２回含まれていることであり、つまり、ビットエラーがないと判断している。
ＳＯＬとＥＯＬを３６回検出しなければ（Ｎｏの場合）、ＤＯＷＮ方向に１ステップ位相をシフトするステップ数「１」を第２の位相シフト設定エリア（エリア（２））に設定して位相シフトを行い（Ｓ１３）、判定処理Ｓ１２に戻る。
判定処理Ｓ１２でＳＯＬとＥＯＬを３６回検出したならば（Ｙｅｓの場合）、全てのＣｈ（Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２）について、ＤＯＷＮ方向に９ステップエラーがないかどうかを判定し（Ｓ１４）、エラーがある場合（Ｎｏの場合）には、処理Ｓ１３に移行して、更にＤＯＷＮ方向に１ステップ位相をシフトして判定処理Ｓ１２に戻る。
判定処理Ｓ１４は、９ステップエラーなしとなるまでＤＯＷＮ方向に循環して行われる。
判定処理Ｓ１４は、９ステップエラーなしとなるまでＤＯＷＮ方向に循環して行われる。
判定処理Ｓ１４で、全Ｃｈについて、ＤＯＷＮ方向に９ステップエラーがなければ（Ｙｅｓの場合）、垂直カウンタ４～２１の１８ラインで、ＳＯＬとＥＯＬを合計で３６回検出したかどうかを判定する（Ｓ１５）。ＳＯＬとＥＯＬを３６回検出しなければ（Ｎｏの場合）、ＤＯＷＮ方向に４ステップ位相をシフトするようエリア（２）にステップ数「４」を設定して位相シフトを行い（Ｓ１６）、エラー処理を行って（Ｓ１７）、次のＣｈに移行する。尚、エリア（２）で位相シフトしたクロックについてビットエラーがあるか否かの検出は、次のフレームで為されるものである。
ＳＯＬとＥＯＬを３６回検出したならば（Ｙｅｓの場合）、（Ａ）を介して図６の処理Ｓ２１に移行する。
ＳＯＬとＥＯＬを３６回検出したならば（Ｙｅｓの場合）、（Ａ）を介して図６の処理Ｓ２１に移行する。
［位相シフト処理（２）：図６］
図５の判定処理Ｓ１５に続いて、図６に示すように、ＤＯＷＮ方向に４ステップ位相をシフトするようステップ数「４」をエリア（１）に設定して位相シフトを行い（Ｓ２１）、垂直カウンタ４～２１の１８ラインで、ＳＯＬとＥＯＬを合計で３６回検出したかどうかを判定する（Ｓ２２）。
ＳＯＬとＥＯＬを３６回検出しなければ（Ｎｏの場合）、ＵＰ方向に４ステップ位相をシフトするようエリア（２）にステップ数を設定して位相シフトを行い（Ｓ２３）、更にＵＰ方向に１ステップ位相をシフトするようエリア（１）にステップ数を設定して位相シフトを行う（Ｓ２４）。
図５の判定処理Ｓ１５に続いて、図６に示すように、ＤＯＷＮ方向に４ステップ位相をシフトするようステップ数「４」をエリア（１）に設定して位相シフトを行い（Ｓ２１）、垂直カウンタ４～２１の１８ラインで、ＳＯＬとＥＯＬを合計で３６回検出したかどうかを判定する（Ｓ２２）。
ＳＯＬとＥＯＬを３６回検出しなければ（Ｎｏの場合）、ＵＰ方向に４ステップ位相をシフトするようエリア（２）にステップ数を設定して位相シフトを行い（Ｓ２３）、更にＵＰ方向に１ステップ位相をシフトするようエリア（１）にステップ数を設定して位相シフトを行う（Ｓ２４）。
続いて、垂直カウンタ４～２１の１８ラインで、ＳＯＬとＥＯＬを合計で３６回検出したかどうかを判定する（Ｓ２５）、３６回検出しなければ（Ｎｏの場合）、処理Ｓ２３に戻り、３６回検出したならば（Ｙｅｓの場合）、処理Ｓ２１に戻る。
処理Ｓ２２でＳＯＬとＥＯＬを３６回検出したならば（Ｙｅｓの場合）、ＵＰ方向に４ステップ位相をシフトするようエリア（２）にステップ数を設定して位相シフトを行い（Ｓ２６）、（Ｂ）を介して図７の処理Ｓ３１に移行する。
処理Ｓ２２でＳＯＬとＥＯＬを３６回検出したならば（Ｙｅｓの場合）、ＵＰ方向に４ステップ位相をシフトするようエリア（２）にステップ数を設定して位相シフトを行い（Ｓ２６）、（Ｂ）を介して図７の処理Ｓ３１に移行する。
［位相シフト処理（３）］
次に、処理制御部は、ＵＰ方向に４ステップ位相をシフトするようステップ数をエリア（１）に設定して位相シフトを行い（Ｓ３１）、垂直カウンタ４～２１の１８ラインで、ＳＯＬとＥＯＬを合計で３６回検出したかどうかを判定する（Ｓ３２）。
ＳＯＬとＥＯＬを３６回検出しなければ（Ｎｏの場合）、ＤＯＷＮ方向に４ステップ位相をシフトするようエリア（２）にステップ数を設定して位相シフトを行い（Ｓ３３）、更にＤＯＷＮ方向に１ステップ位相をシフトするようエリア（１）にステップ数を設定して位相シフトを行う（Ｓ３４）。
次に、処理制御部は、ＵＰ方向に４ステップ位相をシフトするようステップ数をエリア（１）に設定して位相シフトを行い（Ｓ３１）、垂直カウンタ４～２１の１８ラインで、ＳＯＬとＥＯＬを合計で３６回検出したかどうかを判定する（Ｓ３２）。
ＳＯＬとＥＯＬを３６回検出しなければ（Ｎｏの場合）、ＤＯＷＮ方向に４ステップ位相をシフトするようエリア（２）にステップ数を設定して位相シフトを行い（Ｓ３３）、更にＤＯＷＮ方向に１ステップ位相をシフトするようエリア（１）にステップ数を設定して位相シフトを行う（Ｓ３４）。
続いて、垂直カウンタ４～２１の１８ラインで、ＳＯＬとＥＯＬを合計で３６回検出したかどうかを判定し（Ｓ３５）、３６回検出しなければ（Ｎｏの場合）、処理Ｓ３３に戻り、３６回検出したならば（Ｙｅｓの場合）、処理Ｓ３１に戻る。
処理Ｓ３２でＳＯＬとＥＯＬを３６回検出したならば（Ｙｅｓの場合）、ＤＯＷＮ方向に４ステップ位相をシフトするようエリア（２）にステップ数を設定して位相シフトを行う（Ｓ３６）。
処理Ｓ３２でＳＯＬとＥＯＬを３６回検出したならば（Ｙｅｓの場合）、ＤＯＷＮ方向に４ステップ位相をシフトするようエリア（２）にステップ数を設定して位相シフトを行う（Ｓ３６）。
次に、垂直カウンタ４～２１の１８ラインで、ＳＯＬとＥＯＬを合計で３６回検出したかどうかを判定し（Ｓ３７）、３６回検出したならば（Ｙｅｓの場合）、次のＣｈに移行し、３６回検出しなければ（Ｎｏの場合）、エラー処理を行って（Ｓ３８）、次のＣｈに移行する。次のＣｈに移行する際は、ＳＴＡＧＥ７であり、エリア（１）（２）のシフトするステップ数がリセットされ、最適な範囲の中央値のクロック位相が決定されることになる。
本実施の形態の位相シフト処理は、全てのＣｈを定期的に循環的に行うものであり、温度変化にたえず対応可能となっている。
本実施の形態の位相シフト処理は、全てのＣｈを定期的に循環的に行うものであり、温度変化にたえず対応可能となっている。
［Ｓｔａｇｅごとのシフト方向とＳＴＥＰ数：図８／Ｓｔａｇｅ信号内訳：図９］
次に、Ｓｔａｇｅごとのシフト方向とＳＴＥＰ数とＳｔａｇｅ信号の内訳について図８、図９を参照しながら説明する。図８は、Ｓｔａｇｅごとのシフト方向とＳＴＥＰ数を示す図であり、図９は、Ｓｔａｇｅ信号内訳を示す図である。
各Ｓｔａｇｅについては、図５～７のフロー図に記載している。
次に、Ｓｔａｇｅごとのシフト方向とＳＴＥＰ数とＳｔａｇｅ信号の内訳について図８、図９を参照しながら説明する。図８は、Ｓｔａｇｅごとのシフト方向とＳＴＥＰ数を示す図であり、図９は、Ｓｔａｇｅ信号内訳を示す図である。
各Ｓｔａｇｅについては、図５～７のフロー図に記載している。
図８には、Ｓｔａｇｅごとに、位相のＵＰとＤＯＷＮの方向（Phase up down）、エリア（１）（２）におけるシフト数、位相制御情報（位相コントロール信号／Ｓｔａｇｅ信号）の数値が示されており、図９には、その数値（Ｓｔａｇｅ信号）の内訳（意味）が示されている。
特に、数値は、ｂｉｔ１～５に図９の意味を持たせている。
特に、数値は、ｂｉｔ１～５に図９の意味を持たせている。
従って、ＳＴＡＧＥ ０ では、ＤＯＷＮ方向にシフト数「１」であるので、Ｓｔａｇｅ信号は数値「０００１０」となっている。数値の５ｂｉｔ（ＭＳＢ）が「０」であるので、ＤＯＷＮ方向であり、４ｂｉｔが「０」であるので、エリア（１）は有効ではなく、３ｂｉｔがエリア（１）のシフト数を示すが有効ではないため意味を持たず、２ｂｉｔが「１」であるので、エリア（２）が有効（enable）となり、１ｂｉｔ（ＬＳＢ）が「０」であるので、シフト数は１ｓｔｅｐとなる。
このようなＳｔａｇｅごとにＳｔａｇｅ信号の数値がＲ，Ｂ位相シフト制御部１５から第２のＰＬＬ回路１６に出力される。
そして、第２のＰＬＬ回路１６は、Ｓｔａｇｅ信号の数値によってＳｔａｇｅごとのクロック位相のシフト方向、シフト数を読み取り、クロック位相をシフトさせるようになっている。
そして、第２のＰＬＬ回路１６は、Ｓｔａｇｅ信号の数値によってＳｔａｇｅごとのクロック位相のシフト方向、シフト数を読み取り、クロック位相をシフトさせるようになっている。
更に、第２のＰＬＬ回路１６でクロック位相をシフトさせた結果、Ｒ，Ｂ位相シフト制御部１５のｓｏｌ，ｅｏｌ検出・算出回路で得られたカウント値によってビットエラーが発生していないと判定されれば、クロック位相は適正にシフトされたものとなるものである。
従って、本実施の形態では、フレーム毎にクロック位相を試行錯誤的にシフトさせ、低温、常温、高温の温度に応じた適正なクロック位相としてビットエラーの発生を防止するものである。
尚、本ドライブ基板は、放送用ハイスピードカメラに好適である。
従って、本実施の形態では、フレーム毎にクロック位相を試行錯誤的にシフトさせ、低温、常温、高温の温度に応じた適正なクロック位相としてビットエラーの発生を防止するものである。
尚、本ドライブ基板は、放送用ハイスピードカメラに好適である。
［実施の形態の効果］
本ドライブ基板によれば、映像信号におけるフレーム毎の実効画素データが使用されないブランキング期間内の第１の期間でクロック位相をシフトさせ、ブランキング期間内の第２の期間で位相シフトさせたクロックに基づくビットエラーの発生の有無を検出し、ブランキング期間内の第３の期間で更にクロック位相をシフトさせ、これら処理を繰り返してクロックの位相を適正となるよう調整するようにしているので、これにより、製造コストを低減し、開発期間を短くして、低温から高温まで映像にビットエラーが発生することを防止できる効果がある。
本ドライブ基板によれば、映像信号におけるフレーム毎の実効画素データが使用されないブランキング期間内の第１の期間でクロック位相をシフトさせ、ブランキング期間内の第２の期間で位相シフトさせたクロックに基づくビットエラーの発生の有無を検出し、ブランキング期間内の第３の期間で更にクロック位相をシフトさせ、これら処理を繰り返してクロックの位相を適正となるよう調整するようにしているので、これにより、製造コストを低減し、開発期間を短くして、低温から高温まで映像にビットエラーが発生することを防止できる効果がある。
本発明は、製造コストを低減し、開発期間を短くして、低温から高温まで映像にビットエラーが発生することがないカメラ用ドライブ基板及び放送用カメラに好適である。
尚、本出願は、２０１８年９月１２日に出願された日本出願特願２０１８－１７０２８４を基礎として優先権の利益を主張するものであり、その開示の全てを引用によってここに取り込む。
尚、本出願は、２０１８年９月１２日に出願された日本出願特願２０１８－１７０２８４を基礎として優先権の利益を主張するものであり、その開示の全てを引用によってここに取り込む。
１，１´…ドライブ基板、 １０，１０´…Ｄｒｉｖｅ－ＦＰＧＡ、 １１，２１…Ｓ／Ｐ変換部、 １２，２２…クロック乗替部、 １３，２３…ｂｙｔｅ同期部、 １４，２４…ｐ／ｉ変換部、 １５…Ｒ，Ｂ位相シフト制御部、 １６…第２のＰＬＬ回路、 ２０…第３のＰＬＬ回路、 ２５…Ｇ位相シフト制御部、 ２６…第１のＰＬＬ回路、 ３１…カウンタ回路、 ３２…比較器、 １００…センサＲ基板、 １５１…ｓｏｌ検出回路、 １５２…ｅｏｌ検出回路、 １５３…ＯＲ回路、 １５４…ｓｏｌ，ｅｏｌカウンタ、 ２００…センサＧ基板、 ３００…センサＢ基板
Claims (5)
- センサ基板からの映像データを入力して信号処理を行うカメラ用のドライブ基板であって、
クロックの位相をシフトさせる機能を有するＰＬＬ回路と、
前記映像データのフレームにおいて、実効画素データが使用しないブランキング期間内の第１の期間で、前記ＰＬＬ回路に前記クロックの位相をシフトさせるよう制御を行い、前記ブランキング期間内の第２の期間で、前記シフトさせたクロックの位相でビットエラーの発生の有無を検出する位相シフト制御部とを有するカメラ用ドライブ基板。 - 位相シフト制御部は、第２の期間でビットエラーが発生した場合に、ブランキング期間内の第３の期間で、ＰＬＬ回路にクロックの位相をシフトさせるよう制御を行い、第１の期間から前記第３の期間までの処理をフレーム毎に繰り返してクロックの位相を調整する請求項１記載のカメラ用ドライブ基板。
- 位相シフト制御部は、第２の期間における複数のラインについてライン開始コードとライン終了コードをカウントし、当該カウントした値が予め定められた設定値より小さい場合にビットエラーの発生を検出する請求項１又は２記載のカメラ用ドライブ基板。
- 請求項１乃至３のいずれか記載のカメラ用ドライブ基板を備える放送用カメラ。
- カメラ用ドライブ基板におけるクロック位相制御方法であって、
映像データのフレームにおいて、実効画素データが使用しないブランキング期間内の第１の期間で、ＰＬＬ回路にクロックの位相をシフトさせ、前記ブランキング期間内の第２の期間で、前記シフトさせたクロックの位相でビットエラーの発生の有無を検出し、前記第２の期間でビットエラーが発生した場合に、前記ブランキング期間内の第３の期間で、前記ＰＬＬ回路にクロックの位相をシフトさせ、前記第１の期間から前記第３の期間までの処理をフレーム毎に繰り返してクロックの位相を調整するクロック位相制御方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018170284 | 2018-09-12 | ||
| JP2018170284 | 2018-09-12 | ||
| PCT/JP2019/033002 WO2020054359A1 (ja) | 2018-09-12 | 2019-08-23 | カメラ用ドライブ基板及び放送用カメラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2020054359A1 JPWO2020054359A1 (ja) | 2021-08-30 |
| JP7026250B2 true JP7026250B2 (ja) | 2022-02-25 |
Family
ID=69777973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020546810A Active JP7026250B2 (ja) | 2018-09-12 | 2019-08-23 | カメラ用ドライブ基板及び放送用カメラ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11184530B2 (ja) |
| JP (1) | JP7026250B2 (ja) |
| WO (1) | WO2020054359A1 (ja) |
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- 2019-08-23 US US17/268,724 patent/US11184530B2/en active Active
- 2019-08-23 WO PCT/JP2019/033002 patent/WO2020054359A1/ja active Application Filing
- 2019-08-23 JP JP2020546810A patent/JP7026250B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2020054359A1 (ja) | 2020-03-19 |
| US20210320663A1 (en) | 2021-10-14 |
| JPWO2020054359A1 (ja) | 2021-08-30 |
| US11184530B2 (en) | 2021-11-23 |
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Legal Events
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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